KR20100023805A - 전도성 비아 형성 - Google Patents

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Abstract

비아 내부에 시드 층을 형성하기 위하여, 물질 내에 형성된 상기 비아의 내부에 증착 기법(deposition technique)을 사용하여 제 1 전도성 물질을 증착하는 단계와, 상기 비아는 물질의 표면에서 약 10㎛ 미만의 지름과 약 50㎛ 초과의 깊이를 가지며, 비아 형성과 두꺼운층의 생성 사이에 상기 비아 내에 어떠한 활성화 공정도 행하지 않고 제 2 전기적 전도성 물질로 상기 비아를 무전해 도금함으로써 상기 시드층의 상부에 두꺼운층(thickening layer)을 생성하는 단계와, 그리고 상기 비아 내의 상기 두꺼운 층에 의해 바운드(bound)된 부피가 상기 전도성 물질에 의해 충전될때까지, 상기 두꺼운 층 위에 전도체 금속을 전기 도금(electroplating)하는 단계를 포함하는 방법이 개시된다.

Description

전도성 비아 형성{CONDUCTIVE VIA FORMATION}
본 발명은 반도체에 관한 것이며, 보다 자세히는, 그러한 디바이스들에 대한 전기적 전도성 경로들에 관한 것이다.
전기적 전도성 비아들을 만들 때, 특히 비아의 너비가 그 깊이보다 훨씬 좁은 경우(즉, 종횡비(aspect ratio)가 높은 경우), 비아들이 깊어질 수록, 그 전체 길이를 전기적으로 전도성으로 만드는 것이 어려워진다. 게다가, 비아를 둘러싼 반도체 물질로부터 내부 금속을 분리시키기 위하여 비아가 절연될 필요가 있다면, 종횡비는 심지어 더 높아질 것이다. 따라서, 반도체의 고 종횡비 비아에 시드층을 증착할 때, 비아 바닥부근의 영역이 단지 매우 얇은 시드 물질층을 가지는 것이 드문 일이 아니며, 일부 경우에는 시드 물질층을 전혀 가지지 않는다. 비아의 절대 깊이(absolute depth)가 75㎛보다 클 때 이 문제는 심각해지며, 125㎛를 초과하면 극복해야 할 문제가 된다.
충전 공정이 시작됨에 따라, 웨이퍼를 전기도금 용기(electropating bath) 내로 처음 삽입하는 것은 결과적으로 실제의 전기도금 증착이 시작되기 전에 전기도금 용기의 화학물들이 시드층을 초기에 식각하게 한다. 시드층이 매우 얇은 경우, 전기 도금 용기의 이러한 초기 식각 동작은 비아 바닥부 부근의 전체 시드 모 두 또는 일부를 실질적으로 제거할 수 있다. 시드의 일부가 제거되는 경우, 결과적으로 비아 바닥부에 마이크로-보이드(micro-void)가 형성된다. 도 1은 마이크로 보이드들을 가진 비아들의 세트가 있는 반도체 웨이퍼 단면의 확대된 사진이다. 시드가 모두 제거되는 경우(또는 높은 종횡비 때문에 시드가 전혀 증착되지 않은 경우), 큰 절대 깊이이든 아니든, 결과적으로 비아의 바닥부에 컴플리트 보이드(complete void)가 형성될 것이다. 도 2는 컴플리트 보이드들을 가진 비아들 세트가 잇는 반도체 웨이퍼 단면의 사진이다.
시드 층 내에 마이크로 보이드 또는 컴플리트 보이드가 있지만 아래에 놓은 확산 장벽 물질이 전도성이라면, 전기도금 중에, 특정 영역들(즉, 시드로 코팅된 영역들)이 도금될 것이며 반면 다른 영역들은 도금되지 않을 수 있다. 그 결과는 도금된 영역들이 비도금 영역들을 막는(trap)하는 것이다. 이것은 예를 들어, 도 1에서 볼 수 있으며, 여기서 비아의 아주 바닥부(그것들이 비아의 상부에 있는 개구를 마주하므로)에 시드가 증착되었지만, 바닥부에 가장 가까운 비아의 측부들에는 시드가 없다. 그 결과, 전기도금 공정후, 비아의 바닥부, 그리고 측부의 보다 높은 부분에는 전기도금이 발생한 영역들이 존재하지만, 비아 바닥부 근처의 측부에는 전기도금이 발생한 영역들이 존재하지 않게 된다. 이러한 작용은 전기도금에 대하여, 아래에 놓인 확산 장벽 물질을 통하여 아주 바닥부의 구리 시드층들까지는 전도성이 있었으나, 그보다 높은 영역들에서는, 시드 층 또는 얇은 시드층(전기도금 용기 내부로 삽입됨에 따라 식각된 얇은 시드층)이 없었기 때문에 발생한다. 어느 경우에라도, 그 결과는 만족스럽지가 않다.
그러므로, 바람직하지 않은 마이크로 보이드 또는 보이드들의 생성을 야기하지 않는 방법이 필요하다.
전기도금 용기 내부로의 초기 삽입 도중에 발생하는 임의의 식각이 시드층이 없는 층(no seed layer) 영역을 생성하지 않게 하기 위하여 증착된 시드가 충분한 두께를 지니게 하는, 전기적으로 전도성인 고 종횡비의 비아를 생성하는 방법을 개발하였다.
증착된 시드층 내에 보이드들이 있다면, 마이크로 보이드들이 형성되지 않게끔 상기 보이드들이 전기도금 공정 전에 "패치(patch)"되게 하는 전기적으로 전도성인 고 종횡비의 비아를 생성하는 방법을 더 개발하였다.
또한, 절연체(유전체)층 또는 확산 장벽층의 활성화없이 위의 방법들 중 하나 또는 두 방법 모두를 행하는 방법을 개발하였다.
개괄적으로, 본 기법의 일 양상은, 증착 기법을 사용하여, 물질 내에 형성된 비아 내부에 시드층으로서 제1 전기적 전도성 물질을 먼저 적층하는 것과 관련된다. 그후, 비아 형성과 두꺼운층의 생성 사이에, 상기 비아 내에 어떠한 활성 공정도 수행하지 않은채, 상기 시드층을 무전해 도금하여, 상기 시드층의 상부에 두꺼운 층(thickening layer)를 생성한다. 그후, 비아 내의 상기 두꺼운 층에 의해 바운드된 부피가 컨덕터 금속으로 충전될 때까지 상기 두꺼운 층 위에 컨덕터 금속을 전기도금한다.
본 명세서에서 설명된 이점들 및 특징들은 대표적인 실시예들에서 사용가능한 많은 이점들 및 특징들 중 소수이며, 단지 본 발명의 이해를 돕기 위해 제시되었다. 이것들은 청구항들에 의해 한정되는 것과 같이 본 발명에 대한 제한으로 고려되어서는 안되는 것으로 이해되어야 한다. 예를 들어, 이 이점들 중 일부는 그것들이 단일 실시예에서 동시에 제시될 수 없다는 점에서 상호 모순적이다. 유사하게, 일부 장점들은 본 발명의 하나의 실시 형태에만 적용이 가능하고, 다른 실시 형태들에는 적용할 수 없다. 그러므로, 특징들 및 이점들에 대한 본 개요가 결정적인 등가(determining equivalence)를 결정짓는 것(dispositive)으로 고려되어서는 안된다. 본 발명의 추가적인 특징들 및 이점들은 도면들 및 청구항들로부터, 다음의 설명에서 명백해질 것이다.
도 1은 마이크로 보이드들을 가진 일 세트의 비아들이 있는 반도체 웨이퍼 단면의 사진이다.
도 2는 완전한 보이드들을 가진 일 세트의 비아들이 있는 반도체 웨이퍼 단면의 사진이다.
도 3A, 3B, 3C는 각각, 고 종횡비 비아들의 개략적으로 도시한다.
도 4A는 절연체가 비아의 내부 표면에 도포된 후의 고 종횡비 비아를 개략적으로 도시한다.
도 4B 및 4C는 도 3A 내지 3C와 동일하다.
도 5A는 스퍼터 증착을 사용하여, 선택적 확산 장벽이 도 4A 비아의 절연체 위에 증착된 후 고 종횡비 비아를 개략적으로 도시한다.
도 5B는 스퍼터 증착을 사용하여, 선택적 확산 장벽이 도 4A 비아의 내부 표면들 위에 증착된 후 고 종횡비 비아를 개략적으로 도시한다.
도 5C는 도3C 및 4C와 동일하다.
도 6A 내지 6C는 증착 공정을 사용하여 비아 내의 내부 표면들 위에 시드 층이 증착된 후 고 종횡비 비아를 개략적으로 도시한다.
도 7A 내지 7C는 상기 시드 층들 위에 두꺼운 층(thickening layer)이 무전해 도금된 후 고 종횡비 비아를 개략적으로 도시한다.
도 8A 내지 8C는 전기 도금이 완료된 후 고 종횡비 비아를 개략적으로 도시한다.
본 명세서에 참조로서 포함되는 미국 특허 출원 11/329,418, 11/329,506, 11/329,539, 11/329,540, 11/329,556, 11/329,557, 11/329,558, 11/329,574, 11/329,575, 11/329,576, 11/329,873, 11/329,874, 11/329,875, 11/329,883, 11/329,885, 11/329,886, 11/329,887, 11/329,952, 11/329,953, 11/329,955, 11/330,001 그리고 11/422,551은 반도체 웨이퍼에 작고 깊은 비아들과 전기적 접촉부들을 형성하는 다양한 기법들을 기술한다. 본 발명의 기법들은 종래에, 칩, 다이, 또는 웨이퍼 스케일에서 달성할 수 없었던 배치 및 밀도에서, 전기적 전도성 비아들을 생성할 수 있게 해준다.
본 발명의 기법으로, 하기에서 설명되는 바와 같이, 깊이가 너비의 약 10 내지 약 20배 사이 또는 그 보다 깊은(즉, 10:1 내지 20:1 또는 그보다 높은 종횡비 ), 전기적 전도성의 고 종횡비 비아들을 생성할 수 있다.
이점으로, 본 발명의 기법은, 일반적으로 50㎛ 내지 130㎛의 깊이(약 4㎛ 내지 약 5㎛ 범위의 지름들에 대해)에서, 일반적인 지름 범위가 15㎛ 이하, 일부 경우에는 7㎛ 이하, 그리고 다른 경우에는 수 ㎛ 이하임에도 불구하고, 지름이 4㎛ 만큼 작거나 그것보다 더 작은 비아들에 대해 사용될 수 있다는 점에서 융통적이다. 하기의 표 1은 본 기법이 최고로 이득일 경우 예측되는 전형적인 범위의 조합들을 보여준다.
비아 지름 비아 깊이 범위
일반적인 최소깊이 일반적인 최대 깊이
15㎛ 75㎛ 130㎛ 이상
10㎛ 75㎛ 130㎛ 이상
7㎛ 50㎛ 130㎛ 이상
5㎛ 50㎛ 130㎛ 이상
4㎛ 50㎛ 130㎛ 이상
본 기법은 이제 반도체와 관련하여 도 3 내지 도 8을 참조로 기술될 것이다. 그러나, 본 명세서에서 기술된 기법들은 반도체에만 국한된 것이 아니며, 세라믹, 유전체, 폴리머등과 같은 다른 물질들에도 직접적으로 사용될 수 있다.
도 3A, 3B, 3C 각각은, 상기 포함된 출원들에 기재된 임의의 기법들 또는 레이저 드릴링과 같은 다른 기법들을 사용하여, 예를 들어, 반도체 물질의 3개의 서로 다른 반도체 물질들(300A, 300B, 300C) 내에 형성된, 테이블 1에 표시된 전형적인 치수의 고 종횡비 비아들(302, 304, 306)을 개략적으로 도시한다.
선택적으로, 반도체 물질이 사용되며 비아 내의 컨덕터가 그 반도체 물질과 단락(short)되지 않아야하는 경우에, 본 기법은 비아의 내부 표면들을 절연체 또는 유전체 물질의 얇은 층으로 코팅함으로써 시작된다.
도 4A는 이러한 선택적인 단계의 절연체(402)가 비아의 내부 표면(308)에 도포된 후의 고 종횡비 비아(300A)를 개략적으로 도시한다. 도 4B 및 4C는 그 변형들이 이러한 선택적 공정 단계의 사용과 관련되지 않기 때문에, 도 3A 내지 3C와 동일하다.
선택적으로, 그 후, 확산 장벽층(500)(만약 요구되거나 필요하다면)이, 절연체(402)(존재한다면)의 상부 또는 내부 표면(308)(절연체가 존재하지 않는다면) 위에 증착됨으로써 도포된다.
도 5A는 스퍼터 증착을 사용하여 선택적인 확산 장벽(500)이 도 4A의 비아의 절연체(402) 위에 증착된 후의 고 종횡비 비아를 개략적으로 도시한다.
도 5B는 스퍼터 증착을 사용하여 선택적인 확산 장벽(500)이 도 4B의 비아의 내부 표면(308) 위에 증착된 후의 고 종횡비 비아를 개략적으로 도시한다. 일부 변형예들에서는, 예를 들어 깊이로 인하여, 확산 장벽(500)이, 시드층에 발생할 수 있는 분포와 유사한 분포(distribution)(예를 들어, 불연속(discontinuities), 얇음(thinness) 등)를 가질 수 있음에 주목해야 한다. 그러나, 후속적인 단계들이 확산 장벽(500)을 비아의 바닥부에 연결할 수 있는 한, 확산 장벽(500)에서 이러한 형태의 불연속은 중요하지 않으며, 두께나 강도도 중요하지 않다.
도 5C는 그 변형예가 이 선택적 공정 단계의 사용과 관련되지 않기 때문에 도 3C 및 도 4C와 동일하다.
그 후, 두 개의 선행하는 선택적 단계들 중 어느것이 사용되었는지에 따라(만약 사용되었다면), 시드층(602, 604, 606)이 도 5A 및 도 5B의 선택적 확산 장벽(500)의 상부 또는 도 5C의 비아의 내부 표면(308) 위에 도포된다. 특정한 변형예에 따라, 시드층은 예를 들어, 금, 텅스텐, 니켈, 알루미늄, 또는 그것들의 합금으로 구성될 수 있다.
도 6A 내지 6C는, 증착 공정(예를 들어, 스퍼터 증착, 물리 증기 증착, 화학 증기 증착, 증발 증착(evaporative deposition) 또는 다른 금속 증착 공정)을 사용하여, 시드층(602, 604, 606)이 비아 내의 각각의 내부 표면(308) 위에 층착된 후의 고 종횡비 비아를 개략적으로 도시한다. 도 6A의 비아의 시드층(602)은 비아 바닥부에 근접한 영역(608)에서 매우 얇으며, 너무 얇아서 전기도금 용기 내부로의 초기 삽입에 의해 제거될 수 있고, 도 6B의 비아의 시드층(604)은 비아의 바닥부 보다 높은 점(610)에서 정지하여, 비아의 바닥부에 도달하지도 않으며, 도 6C의 비아는 시드층(606)을 가지며, 상기 시드층(606)은 비아의 바닥부까지 아래로 시드층(606)이 어느정도 연속적으로 덮고 있지만, 비아의 바닥부 근처의 시드층으로 덮인 부분에는 불연속 또는 갭들 또한 일부 존재한다는 점에 주목하여야 한다. 상기 도면들은 시드 증착에서의 특정 결과가 절연체 및/또는 장벽 물질의 사용과 관련한 변형(들)에 관련된다거나 그것(들)에 의존한다는 것을 의미하려는 것은 아니다. 시드 증착에서의 특정 결과는 온전히 시드 증착 그 자체에만 관련되어 있으며, 그 밑에 놓인 물질과는 관련이 없다.
이점으로, 비록 시드 층의 도포는 단절부(interruptions) 없이 표면 전체를 코팅하기 위한 것이지만, 보게될 바와 같이, 시드 층이 비아의 가장 낮은 부분 근처에서 실제로 매우 얇거나 또는 비아의 바닥부 근처의 시드층과 실제 비아 바닥부의 시드층 사이에 불연속이 존재한다 하더라도 문제가 되지 않는다. 금, 텅스텐과 같은 다른 금속들 또는 합금들도 시드층으로 사용될 수 있으나, 현재 고려되는 것으로서, 시드 층은 구리이다.
다음으로, 시드 층을 동일한 물질(또는 합금의 경우에는, 시드 층으로서의 역할을 하는, 물질의 적절한 조성물)로 무전해 도금함으로써, 시드 층의 상부에 두꺼운 층(702, 704, 706)이 생성된다. 따라서, 시드 층으로서 사용된 금속 또는 합금이 두꺼운 층으로서 역할을 할 금속 또는 합금에 의해 도금(비아가 생성된 시간과 두꺼운 층의 생성 완료 사이에 비아의 내부에 활성 공정을 수행하지않은채, 무전해 도금 공정을 사용하여)될 수 있는 것이라면, 임의의 금속 또는 합금이 두꺼운 층 또는 시드 층으로서의 역할을 할 수 있다는 것이 이해될 것이다.
무전해 도금은, 특정 물질에 대해 적합한 알려진 기법을 사용하여, 상기 두꺼운 층이 적어도 약 50 나노미터(nm) 두께(그러나, 상기 두께는 일반적으로 250nm보다 크며, 일부 변형들에서는, 아래에 놓인 증착된 시드 층 내의 캡들의 너비 만큼 두꺼움)가 될 때까지, 제어된 방식으로 수행된다. 즉, 그 범위는 이상적으로는 약 50nm 내지 시드 스팬 내의 가장 넓은 갭 두께 사이의 범위일 것이며, 그 상부 포인트(upper point)는 제약사항이라기 보다는 실제적으로 편리한 포인트일 것이다. 이렇게 함으로써, 이 두꺼운 층이 얇은 시드 영역들에 쌓이며, 시드 층 내의 갭들 또는 불연속부들을, 그것들 전체에 걸쳐 "단락(shorting)"시킴으로써 "브리지(bridge)"될 수 있게 해준다. 이러한 식으로, 비아 내의 금속은 전부 충분히 두꺼울 것이며, 따라서 웨이퍼의 전기도금 용기 내로의 초기 삽입이 비아의 일부 영역 내의 금속 전체를 식각하지 않을 것이고, 이는 비아 내에 연속적인 코팅이 존재하게 해주며, 두꺼운 층의 상부에 발생할 전기도금이 비아 내에 트랩 또는 보이드들을 생성하지 않게 해준다.
도 7A 내지 7C는, 두꺼운 층(702, 704, 706)이 시드 층들 위에 무전해 도금된 후의 고 종횡비 비아를 개략적으로 도시한다.
주목할 점은, 도 7A 에서, 비아의 바닥부 근처의 극도로 얇은 시드 층 영역(610)은 이제 충분히 두꺼워져서, 전기도금 용기 내부로 웨이퍼를 초기 삽입함에 의해 제거되지 않을 것이라는 점이다. 유사하게, 도 7B에서, 비아의 바닥부에 못미쳐 정지된 시드층(610)이 바닥부의 시드층에 연결되었다. 추가적으로, 도 7C에서, 시드 층 내의 불연속부 또는 갭들(612)은 그것들이 브리지되었기 때문에 더 이상 존재하지 않는다.
마지막으로, 도 7A 내지 7C 에 도시된 비아들을 포함하는 웨이퍼들이 전기도금 용기 내부로 삽입되고, 비아들 각각이 컨덕터(800)로 충전될 때까지 전기도금된다.
도 8A 내지 8C는 전기도금이 완료된 후 고 종횡비 비아의 개략적인 형태를 도시한다. 이제, 비아들(302, 304, 306)은 컨덕터(800)로 충전되며, 특정 응용에 따라, 요구되는 바와 같이 웨이퍼 상에 추가적인 공정(예를 들어, 위에서 포함된 출원들에 기술된 것과 같은 접촉부들의 생성 및 그것들을 얇게 만드는 공정)이 수행될 수 있다.
이점으로, 위의 방법은 절연체 또는 확산 장벽의 활성화 또는 절연체 또는 확산 장벽 표면들에 직접 무전해도금 또는 전기도금하려 시도했을 경우 요구되는 것과 같은 그러한 유사한 공정의 작용없이 수행된다.
본 명세서의 기재(도면을 포함한)는 단지 일부 예시적인 실시예들을 대표하는 것으로 이해되어야 한다. 편이를 위하여, 본 명세서의 기재는 모든 가능한 실시예들 중 대표적인 예, 본 발명의 원리를 교시하는 예에 초점을 맞추었다. 본 명세서의 기재는 모든 가능한 변경사항들을 완전히 열거하려 시도하지 않았다. 본 발명의 구체적인 부분들에 대해서는 대안적인 실시예들이 제시되지 않을 수 있으며, 더 나아가 본 발명의 일부분에 해당하는 설명되지 않은 대안적인 실시예들이 가능하며, 그러한 대안적인 실시예들에 대해서는 비록 본 명세서에 기재되어 있지 않다고 하더라도 본 발명에서 이를 부정하는 것으로 해석해서는 아니 된다. 당업자는 설명되지 않은 실시예들의 다수가 본 발명과 동일한 원리를 가지며 균등물에 해당한다는 것을 이해할 것이다.

Claims (20)

  1. a) 비아 내부에 시드 층을 형성하기 위하여, 물질 내에 형성된 상기 비아의 내부에 증착 기법(deposition technique)을 사용하여 제 1 전도성 물질을 증착하는 단계와, 상기 비아는 물질의 표면에서 약 15㎛ 미만의 지름을 가지고, 약 50㎛ 보다 큰 깊이를 가지며;
    b) 이어서, 제 2 전기적 전도성 물질로 상기 비아를 무전해 도금하여 상기 시드층의 상부에 두꺼운층(thickening layer)을 생성하는 단계와, 여기서 상기 비아의 형성과 상기 두꺼운층의 생성 사이에 상기 비아 내에 어떠한 활성화 공정도 행해지지 않으며; 그리고
    c) 이어서, 상기 비아 내의 상기 두꺼운 층에 의해 바운드(bound)된 부피가 상기 전도성 물질에 의해 충전될때까지, 상기 두꺼운 층 위에 전도체 금속을 전기 도금(electroplating)하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서,
    상기 제1 및 제2 전기적 전도성 물질은 동일한 것임을 특징으로 하는 방법.
  3. 제1 항에 있어서,
    상기 제1 전기적 전도성 물질은 합금(alloy)이며, 상기 제2 전기적 전도성 물질은 상기 합금의 조성물(component)인 것을 특징으로 하는 방법.
  4. 제1 항에 있어서,
    상기 제2 전기적 전도성 물질은 합금이며, 상기 제1 전기적 전도성 물질은 상기 합금의 조성물인 것을 특징으로 하는 방법.
  5. 제1 항에 있어서,
    a)단계를 행하기 전에, 상기 비아의 내부 표면 위로 절연체 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5 항에 있어서,
    상기 두꺼운 층을 생성하는 단계는 상기 두꺼운 층이 적어도 약 50nm 두께가 될때까지 행해지는 것을 특징으로 하는 방법.
  7. 제6 항에 있어서,
    a)단계를 행하기 전에, 상기 절연체 물질 위로 확산 장벽 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제7 항에 있어서,
    상기 두꺼운 층을 생성하는 단계는 상기 두꺼운 층이 적어도 약 50nm 두께가 될때까지 행해지는 것을 특징으로 하는 방법.
  9. 제1 항에 있어서,
    a)단계를 행하기 전에, 상기 비아의 내부 표면 위로 확산 장벽 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제1 항에 있어서,
    상기 두꺼운 층을 생성하는 단계는 상기 두꺼운 층이 적어도 약 50nm 두께가 될때까지 행해지는 것을 특징으로 하는 방법.
  11. 제1 항에 있어서,
    상기 시드층은 구리를 포함하는 것을 특징으로 하는 방법.
  12. 제1 항에 있어서,
    상기 시드층은 금, 텅스텐, 니켈, 알루미늄 및 금, 텅스텐, 니켈 또는 알루미늄의 합금 중 적어도 하나를 포함하는 것을 특징으로 하는 방법,
  13. 제1 항에 있어서,
    상기 물질의 표면에서의 상기 지름은 약 7㎛ 보다 작은 것을 특징으로 하는 방법.
  14. 제13 항에 있어서,
    상기 물질의 표면에서의 상기 지름은 약 5㎛ 보다 작은 것을 특징으로 하는 방법.
  15. 제13 항에 있어서,
    상기 물질의 표면에서의 상기 지름은 약 4㎛ 보다 작은 것을 특징으로 하는 방법.
  16. 제1 항에 있어서,
    상기 비아의 상기 깊이는 약 75㎛ 보다 큰 것을 특징으로 하는 방법.
  17. 제16 항에 있어서,
    상기 비아의 상기 깊이는 약 130㎛ 보다 큰 것을 특징으로 하는 방법.
  18. 제1 항에 있어서,
    상기 비아는 약 10:1 이상의 종횡비(aspect ratio)를 가지는 것을 특징으로 하는 방법.
  19. 제18 항에 있어서,
    상기 종횡비는 약 10:1과 약 20:1 사이의 범위에 있는 것을 특징으로 하는 방법.
  20. 제1 항에 있어서,
    상기 비아는 약 20:1 이상의 종횡비를 가지는 것을 특징으로 하는 방법.
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