KR100449026B1 - 트렌치를 이용한 금속구조물 제조방법 - Google Patents

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Abstract

제조 공정이 단순하며 다층구조물 형성시 후속공정이 용이한 트렌치를 이용한 금속구조물 제조방법이 개시된다. 트렌치를 이용한 금속구조물 제조공정은, 먼저 트렌치를 형성하기 위하여 반도체 기판 상부로부터 하방으로 패터닝 과정을 통해 원하는 깊이와 폭으로 식각한다. 그리고 트렌치가 형성된 반도체 기판 상부에 시드 레이어를 증착한다. 다음으로 시드 레이어 상부로 절연층을 적층한 후, 트렌치 저면의 시드 레이어가 노출되도록 트렌치 저면의 절연층을 제거한다. 다음으로, 시드 레이어가 노출된 트렌치 내부를 금속물질로 채운 후, 반도체 기판 상부의 절연층 및 시드레이어를 식각한다. 이와 같은 제조공정은, 공정이 단순하여 비용을 절감할 수 있으며, 반도체 기판 내에 금속구조물이 형성되므로, 다층구조물 제조시 후속 공정이 용이하게 된다.

Description

트렌치를 이용한 금속구조물 제조방법{Method for manufacturing metal structure using trench}
본 발명은 반도체 제조공정에 관한 것으로서, 특히, 기판에 형성된 트렌치(trench)에 금속물질을 채워 금속구조물을 제조하는 방법에 관한 것이다.
최근 반도체 제조 기술의 발전에 따라, 더욱 높은 애스펙트비, 즉, 트렌치의 깊이에 대한 폭의 비를 갖는 반도체장치를 제조할 수 있게 되었다. 그리고 높은 에스펙트비를 갖는 트랜치에 금속물질을 채워 다층구조물에서 층간 전기적 연결에 이용하거나 다른 구조물과 제3의 구조물을 형성하는 방법이 알려져 있다.
도 1a 내지 도 1c는 종래 트렌치를 통한 금속구조물 제조공정의 일예를 개략적으로 나타낸 도면이다. 트렌치를 통한 금속구조물 형성과정은, 먼저, 트렌치(15)를 형성하기 위하여 도 1a와 같이 반도체 기판(10) 상부로부터 하방으로 패터닝 과정을 통해 원하는 형태 및 깊이로 식각한다. 이후, 식각을 통해 트렌치가 형성된 반도체 기판 상부에 시드 레이어(seed layer: 12)를 증착한다. 그리고 시드 레이어(12)가 증착된 반도체 기판(10) 상부를 도 1b와 같이 도금한다. 다음으로, 반도체 기판(10) 상부의 시드 레이어(12) 및 금속물질(14)을 물리적 또는 화학적으로 도 1c와 같이 식각한다.
위와 같이 반도체 기판(10) 내에 형성된 금속구조물은, 금속구조물이 기판(10) 내부에 형성되므로 다층구조물을 손쉽게 제작할 수 있게 된다. 그러나 반도체 기판(10) 내에 형성된 트렌치(15)에 금속물질(14)을 채워 금속구조물을 형성하는 공정에 있어서는, 도금시 시드 레이어(12)가 증착된 전면에 도금이 행해지기 때문에 높은 에스펙트비를 가질수록 트렌치(15)에 금속물질(14)이 다 채워지기 전에 트렌치(14)의 입구부분이 먼저 막히는 경우가 발생한다. 이에 따라 원치않는 공극이 발생하여 제조된 소자의 신뢰성을 떨어드리는 문제점을 가질 수 있다.
도 2a 내지 도 2c는 종래 트렌치를 통한 금속구조물의 또 다른 제조공정을개략적으로 나타낸 도면이다. 트렌치를 통한 또 다른 금속구조물 제조공정은, 먼저 도 2a와 같이 반도체 기판(20) 상부에 시드 레이어(22)를 증착하고, 증착된 시드 레이어(22) 상부에 트렌치(25)를 형성하기 위한 몰드(23)를 형성한다. 이후, 몰드(23)에 의해 형성된 트렌치(25)에 도 2b와 같이 금속물질(24)을 채운다. 그리고 몰드(23) 및 몰드(23) 밑부분의 시드 레이어(22)를 제거한다.
위와 같이 반도체 기판(20) 상부에 몰드(23)를 통해 금속구조물을 제조하는 공정은 제조방법이 매우 간단하다. 그러나 반도체 기판(20) 상부에 몰드(23)를 통해 금속구조물을 제조하는 경우, 다층구조물을 제작하려 할 때, 후속 공정이 매우 어렵다는 문제점을 갖는다. 특히 도금된 구조물 위에 평탄한 구조물을 제작하는 경우에는 다수의 공정이 더 추가되어야 하며, 그에 따른 공정이 복잡해지며, 비용이 상승하는 문제점을 갖게 된다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 제조 공정이 단순하면서, 다층구조물 형성시 후속공정이 용이한 트렌치를 이용한 금속구조물 제조방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래 트렌치를 이용한 금속구조물 제조공정 일예를 순차적으로 나타낸 단면도들,
도 2a 내지 도 2c는 또 다른 종래 트렌치를 이용한 금속구조물 제조공정을 순차적으로 나타낸 단면도들, 그리고
도 3a 내지 도 3c는 본 발명에 따른 트렌치를 이용한 금속구조물 제조공정을 순차적으로 나타낸 도면이다.
*도면의 부호에 대한 간단한 설명*
10, 20, 100: 반도체 기판 12, 22, 102: 시드 레이어
14, 24, 104: 금속물질 15, 25, 105: 트렌치
23: 몰드 103: 절연층
상기의 목적을 달성하기 위한 본 발명의 트렌치를 이용한 금속구조물 제조방법은, 트렌치를 형성하기 위하여 기판 내부를 식각하는 단계; 상기 트렌치를 포함한 상기 기판 상부에 시드 레이어를 증착하는 단계; 상기 시드 레이어 상부에 절연층을 적층하는 단계; 상기 트렌치에서 상기 시드 레이어 일부가 노출되도록 상기절연층 일부를 제거하는 단계; 상기 절연층 일부 제거에 의해 노출된 시드 레이어를 갖는 상기 트렌치에 금속물질을 채우는 단계; 및 상기 반도체 기판 상부의 절연층 및 시드 레이어를 제거하는 단계;를 포함한다.
이상과 같은 트렌치를 이용한 금속구조물 제조방법에 의하면, 금속물질 도금시 절연층에 의해 트렌치 입구가 막히는 것을 방지할 수 있게 되며, 구조물이 기판 내부에 있기 때문에 다층구조물 제작이 용이하다.
이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.
도 3a 내지 도 3c는 본 발명에 따른 트렌치를 이용한 금속구조물 제조공정을 나타낸 도면이다.
트렌치를 이용한 금속구조물 제조공정은, 먼저 트렌치(105)를 형성하기 위하여 반도체 기판(100) 상부로부터 하방으로 패터닝 과정을 통해 원하는 깊이와 폭으로 식각한다. 그리고 트렌치(105)가 형성된 반도체 기판(100) 상부에 시드 레이어(102)를 증착한다. 다음으로 시드 레이어(102) 상부로 절연층(103)을 적층한다. 이후, 트렌치(105) 저면의 시드 레이어(102)가 노출되도록 트렌치(105) 저면의 절연층(103)을 제거한다. 도 3a는 저면에 시드 레이어(102)가 노출된 트렌치(105)를 갖는 반도체 기판의 단면도이다.
다음으로, 시드 레이어(105)가 노출되도록 형성된 트렌치(105) 내부를 금속물질(104)로 채운다. 금속물질(104)을 트렌치(105) 내부에 채울 때, 절연층(103)은 금속물질(104)이 트렌치(105) 내에 채워지기 전에 트렌치(105)의 입구부분이 먼저 막히는 것을 방지하는 보호막 역할을 수행한다. 이에 의해 금속물질(104)은트렌치(104)의 저면으로부터 위쪽으로 성장되며, 트렌치(105)의 형상을 그대로 따르게 된다. 도 3b는 도금에 의해 트렌치(105) 내부에 금속물질(104)이 채워진 형태의 단면도이다.
다음으로, 도금이 행해진 반도체 기판(100) 상부의 절연층(103) 및 시드레이어(102)를 식각한다. 이에 따라 내부에 금속구조물을 갖는 반도체 기판을 얻을 수 있다. 도 3c는 반도체 기판 상부의 절연층 및 시드레이어를 식각한 모습을 나타낸 도면이다.
위와 같은 트렌치를 이용한 금속구조물 형성방법은, 도 1 및 도 2 각각에 보인 종래기술들의 장점만을 취합한 공정이라고 할 수 있다. 즉, 트렌치(105)의 형성에 있어서, 도 1과 같이 반도체 기판 내에 형성하고 있으면서, 도금 공정에 있어서는, 도 2와 같이 시드 레이어 일부를 노출시켜 도금을 수행하도록 하고 있다.
다시 말하면, 본 발명은 도금시 기판 상부에 몰드를 형성하는 것이 아니라, 기판 내부에 몰드로 이용하기 위한 트렌치를 형성하였다고 할 수 있으며, 트랜치 저면의 노출된 시드레이어를 통해 트랜치 저면으로부터 금속물질이 성장될 수 있도록 하는 공정이라고 할 수 있다. 이에 따라 도금시 트랜치 입구부분의 막힘을 방지할 수 있으면서, 몰드를 제거하는 과정이 생략된 공정으로 금속구조물이 내부에 형성된 기판을 얻을 수 있게 된다.
본 발명의 트렌치를 이용한 금속구조물 제조방법은, 몰드를 제거할 필요 없이 단순 제조 공정으로 기판 내부에 형성된 금속구조물을 얻을 수 있으며, 반도체기판 내부에 금속구조물이 형성되므로, 다층구조물 제작을 위한 후속공정이 용이하게 된다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (2)

  1. 기판 내부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 기판 상부에 시드 레이어를 증착하는 단계;
    상기 시드 레이어 상부에 절연층을 적층하는 단계;
    상기 트렌치에서 상기 시드 레이어 일부가 노출되도록 상기 절연층 일부를 제거하는 단계;
    상기 절연층 일부 제거에 의해 노출된 시드 레이어를 갖는 상기 트렌치에 금속물질을 채우는 단계; 및
    상기 반도체 기판 상부의 절연층 및 시드 레이어를 제거하는 단계;를 포함하는 것을 특징으로 하는 트렌치를 이용한 금속구조물 제조방법.
  2. 제 1항에 있어서,
    상기 절연층 제거부분은, 상기 트렌치의 저면에 형성된 부분을 제거하는 것을 특징으로 하는 트렌치를 이용한 금속구조물 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
US20120086101A1 (en) * 2010-10-06 2012-04-12 International Business Machines Corporation Integrated circuit and interconnect, and method of fabricating same
KR20170002113U (ko) 2015-12-07 2017-06-15 주식회사 에이에프프라텍 컵 뚜껑
CN114141699A (zh) * 2020-09-04 2022-03-04 盛合晶微半导体(江阴)有限公司 半导体结构及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5098860A (en) * 1990-05-07 1992-03-24 The Boeing Company Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers
JP3074841B2 (ja) * 1991-09-27 2000-08-07 日本電気株式会社 半導体装置の製造方法
US5723387A (en) * 1996-07-22 1998-03-03 Industrial Technology Research Institute Method and apparatus for forming very small scale Cu interconnect metallurgy on semiconductor substrates
US6197181B1 (en) * 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
US6162728A (en) * 1998-12-18 2000-12-19 Texas Instruments Incorporated Method to optimize copper chemical-mechanical polishing in a copper damascene interconnect process for integrated circuit applications
US6224737B1 (en) * 1999-08-19 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for improvement of gap filling capability of electrochemical deposition of copper
US6110817A (en) * 1999-08-19 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for improvement of electromigration of copper by carbon doping
US6080656A (en) * 1999-09-01 2000-06-27 Taiwan Semiconductor Manufacturing Company Method for forming a self-aligned copper structure with improved planarity
KR100338112B1 (ko) * 1999-12-22 2002-05-24 박종섭 반도체 소자의 구리 금속 배선 형성 방법
US6350364B1 (en) * 2000-02-18 2002-02-26 Taiwan Semiconductor Manufacturing Company Method for improvement of planarity of electroplated copper
US6699396B1 (en) * 2001-06-29 2004-03-02 Novellus Systems, Inc. Methods for electroplating large copper interconnects

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