CN110767632A - 一种电容结构及制作方法 - Google Patents

一种电容结构及制作方法 Download PDF

Info

Publication number
CN110767632A
CN110767632A CN201910916890.3A CN201910916890A CN110767632A CN 110767632 A CN110767632 A CN 110767632A CN 201910916890 A CN201910916890 A CN 201910916890A CN 110767632 A CN110767632 A CN 110767632A
Authority
CN
China
Prior art keywords
metal layer
layer
hole
semiconductor substrate
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910916890.3A
Other languages
English (en)
Inventor
陈智广
李立中
黄光伟
吴靖
马跃辉
庄永淳
林伟铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
UniCompound Semiconductor Corp
Original Assignee
UniCompound Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by UniCompound Semiconductor Corp filed Critical UniCompound Semiconductor Corp
Priority to CN201910916890.3A priority Critical patent/CN110767632A/zh
Publication of CN110767632A publication Critical patent/CN110767632A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种不同深度的垂直电容结构及制作方法，其中方法包括如下：在半导体衬底上制作孔；涂布第一光阻层，对孔内壁的一侧曝光显影并制作第一金属层；涂布第二光阻层，对孔内壁的另一侧曝光显影并制作第二金属层，第二金属层和第一金属层之间具有间隙；沉积第二氮化物层，第二氮化物层覆盖第一金属层和第二金属层，在孔内的第二氮化物层填满第一金属层和第二金属层间的间隙并作为介质层；在孔内的电容结构可以大大提高电容面积，提高了外延结构的面积利用率；占用的平面空间更小，有利于缩小器件尺寸；不改变原有的制程工艺上，制作出孔内的电容结构，节省工艺成本。

Description

一种电容结构及制作方法
技术领域
本发明涉及半导体器件上电容制作领域，尤其涉及一种电容结构及制作方法。
背景技术
目前的工艺中，电容的制作是由第一层金属和第二层金属及其之间的介质所形成。一般在半导体器件的正面制作被动元件电容，为了节省半导体器件面积，传统的平面电容结构面积S较低，电容值较低。一般情况下介质层材料一确定，最小间距即被确定，要增大电容一般是增大极板的面积，但这大大占用了芯片面积，不利于集成化。
发明内容
为此，需要提供一种电容结构及制作方法，解决传统平面电容占用半导体器件面积大、造成正面可用面积的浪费
为实现上述目的，发明人提供了一种电容结构的制作方法，包括如下几个步骤：
在半导体衬底上制作孔；
涂布第一光阻层，曝光显影保留孔内壁的一侧上的第一光阻层，在半导体衬底上蒸镀金属，在孔内壁的另一侧沉积第一金属层，去除第一光阻层；
涂布第二光阻层，曝光显影保留孔内第一金属层上的第二光阻层，在半导体衬底上蒸镀金属，在孔内壁第一金属层外的一侧沉积第二金属层，去除第二光阻层，第二金属层与第一金属层之间具有间隙；
覆盖第二氮化物层，第二氮化物层在第一金属层和第二金属层上，在孔内形成介质层，介质层填充在第一金属层和第二金属层之间。
进一步地，在半导体衬底上制作孔时，还包括如下步骤：
在半导体衬底的正面镀上第一氮化物层；
在半导体衬底的背面制作与第一氮化物层相连通的孔。
进一步地，还包括如下步骤：
保留半导体衬底的面上的第一金属层；或者：
保留半导体衬底的面上的第二金属层；
保留半导体衬底的面上的第二氮化物层，第二氮化物层覆盖第一金属层或第二金属层。
进一步地，还包括如下步骤：
在半导体衬底的面上的第一金属层或第二金属层上的第二氮化物层制作开口。
进一步地，还包括如下步骤：
在半导体衬底上制作绝缘区域，绝缘区域用于制作孔。
本发明提供了一种电容结构，包括：
半导体衬底上设置有孔；
孔内壁的一侧设置有第一金属层；
孔内壁的另一侧设置有第二金属层，第二金属层和第一金属层之间具有间隙；
第一金属层或第二金属层上设置有第二氮化物层，填充孔内第一金属层和第二金属层之间间隙的第二氮化物层作为介质层。
进一步地，所述孔为：
在半导体衬底的正面上设置有第一氮化物层；
在半导体衬底的背面上正对第一氮化物层的位置设置有与第一氮化物层相连通的孔。
进一步地，第一金属层包括有在半导体衬底的面上的部分或第二金属层包括有在半导体衬底的面上的部分，第二氮化物层覆盖在半导体衬底面上的第一金属层或者第二金属层。
进一步地，在半导体衬底的面上的第一金属层或第二金属层上的第二氮化物层设置有开口。
进一步地，所述半导体衬底上设置有绝缘区域，绝缘区域上设置有孔。
区别于现有技术，上述技术方案在半导体器件上制作孔，制作孔内的电容结构可以大大提高电容面积，提高了外延结构的面积利用率；占用的平面空间更小，有利于缩小器件尺寸；不改变原有的制程工艺上，制作出孔内的电容结构，节省工艺成本。
附图说明
图1为本发明保护正面元器件的剖面结构示意图；
图2为本发明在半导体衬底上制孔的剖面结构示意图；
图3为本发明在半导体衬底上涂布第一光阻层的剖面结构示意图；
图4为本发明在半导体衬底上图形化第一光阻层的剖面结构示意图；
图5为本发明在第一光阻层上电镀金属的剖面结构示意图；
图6为本发明在半导体衬底上制作第一金属层的剖面结构示意图；
图7为本发明在半导体衬底上涂布第二光阻层的剖面结构示意图；
图8为本发明在半导体衬底上图形化第二光阻层的剖面结构示意图；
图9为本发明在第二光阻层上电镀金属的剖面结构示意图；
图10为本发明在半导体衬底上制作第二金属层的剖面结构示意图；
图11为本发明在半导体衬底上形成介质层的剖面结构示意图；
图12为本发明在介质层上涂布光阻的剖面结构示意图；
图13为本发明在介质层上曝光显影光阻的剖面结构示意图；
图14为本发明在介质层上制作开口的剖面结构示意图。
附图标记说明：
1、半导体衬底；
A、半导体衬底的正面；
B、半导体衬底的背面；
11、孔；
2、第一氮化物层；
3、第一光阻层；
4、第一金属层；
5、第二光阻层
6、第二金属层；
7、第二氮化物层；
8、开口。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1至图14，本实施例提供了一种电容结构的制作方法，本制作方法可以在半导体器件的衬底上进行，半导体器件如晶圆或者芯片等，半导体衬底为砷化镓衬底或者硅衬底。包括如下步骤：在半导体衬底1上制孔11，孔截面可以是圆形，则为圆孔，当然也可以是其他任意形状，如方形。在半导体衬底1上涂布光阻，图形化光阻，即曝光显影使得要制孔11的部位开口，随后以光阻为掩模蚀刻半导体衬底1，蚀刻的方式可以是ICP等离子刻蚀，进而形成孔11，孔11的结构如图2所示，后续在孔11内制作电容结构。孔11可以是盲孔或者通孔，孔11是盲孔时，则以半导体衬底1的一部分作为底部。孔11是通孔的时候，可以先在半导体衬底1的正面A已制作完成的工艺器件上镀上第一氮化物层2，可以是氮化硅材料，而后继续上蜡及粘合蓝宝石保护正面已制作完成的工艺器件，此时保护正面工艺器件的结构如图1所示，接着翻至背面，在半导体衬底1的背面B上正对第一氮化物层2的位置制作连通第一氮化物层2的孔11(通孔)，孔11(通孔)的孔底为第一氮化物层2。孔11的深度越大，在孔11内制作的电容结构面积越大，电容的容值也越大，在与外部电路进行匹配时，可以选择制作适宜容值的电容与外部电路进行连接。
在某些实施例中，还包括在半导体衬底上制作绝缘区域，具体工艺为在半导体器件上涂布光阻，而后曝光显影在要绝缘的区域开口，采用离子植入的方式隔离出无缘区(绝缘区域)，绝缘区域避免半导体器件具有导电性而造成电容失效，以便于后续在绝缘区域上制作孔11。
孔11制作完毕后，在孔11内壁的一侧制作第一金属层4；具体的工艺可以通过在半导体衬底1上涂布第一光阻层3，第一光阻层3的结构如图3所示，接着图形化光阻，即对孔11内壁的一侧进行曝光显影，使得要电镀金属的部位开口，曝光显影后的第一光阻层3的结构如图4所示，而后在半导体衬底1上电镀金属，电镀金属后得到的结构如图5所示，最后金属举离和去胶清洗,得到第一金属层4，第一金属层4的结构如图6所示。孔内的第一金属层4作为电容结构的极板一，且这里的图形化要保留有用的第一金属层4，一般至少要保留孔11内的第一金属层4，半导体衬底1的面上(孔11口周边)的第一金属层4也可以保留一些，作为后续制作外接电路的连接点。
接着制作第二金属层6；在半导体衬底1上涂布第二光阻层5，第二光阻层5的结构如图7所示，图形化光阻，即对孔11内壁的另一侧(孔11内壁中不含第一金属层3的一侧)上的区域进行曝光显影，使得要电镀金属的部位开口，曝光显影后的第二光阻层5的结构如图8所示，此时第二光阻层5覆盖在第一金属层4上，而后电镀上金属，电镀金属后的结构如图9所示，最后金属举离和去胶清洗，形成第二金属层6，第二金属层6的结构如图10所示。在孔11内的第二金属层6作为电容结构的极板二，第二金属层6与第一金属层4之间具有间隙，间隙即第一金属层和第二金属层不连接，方便后续制作电容结构的介质层，介质层处在间隙中。这里的图形化要保留有用的第二金属层6，一般至少要保留孔11内的第二金属层6，半导体衬底1的面上(孔11口周边)的第二金属层6也可以保留一些，作为后续制作外接电路的连接点。
为了避免第一金属层4与第二金属层6的电连接，在孔11内的第一金属层4与第二金属层6之间制作介质层，从而实现电容器中两极板的隔离。在半导体衬底1镀上第二氮化物层7，第二氮化物层7要填满孔11内第一金属层4和第二金属层6之间的间隙，然后进行光刻图形化，以光阻为掩模进行蚀刻，得到第二氮化物层7的结构如图11所示，孔11内的第二氮化物层7作为电容结构的介质层，能够隔离电容结构两极板之间的电连接。这里的图形化至少要保留孔11内的第二氮化物层7作为电容的介质层，对于半导体衬底1的面上(孔11口周边)的第二氮化物层7也可以保留一些，半导体衬底1的面上的第二氮化物层7作为保护层覆盖在第一金属层4和第二金属层6上，避免金属层与外界进行接触。介质层可以是绝缘的材料，如氮化物(氮化硅等)或者其他介质材料。
在半导体衬底1的面上的第二氮化物层7上制作开口8，方便实现外部电路与极板的电连接。实施方式可以是在第二氮化物层7上涂布光阻，涂布光阻后的结构如图12所示，图形化光阻，即曝光显影使半导体衬底1的面上的第一金属层4和第二金属层6上开口8的部位开口，曝光显影后的光阻结构如图13所示，而后蚀刻第二氮化物层7至第一金属层4，蚀刻 第二氮化物层7至第二金属层6，得到开口8，开口8连通第一金属层4或者开口8连通第二金 属层6，开口8的结构如图14所示，外部导线可以通过开口8与第一金属层或者第二金属层连接。
本发明在半导体衬底上能够制作孔，孔用于后续制作电容结构，孔的深度越大，侧面的面积越大，在孔内制作的电容结构面积越大，电容的容值也越大，在与外部电路进行匹配时，可以选择适宜容值的电容器与外部电路进行连接。
孔内的第一金属层(极板一)和第二金属层(极板二)在孔内形成位置相对的两个极板，介质层在两极板的中间，避免第一金属层与第二金属层之间的电连接，从而实现电容器中两极板的隔离。半导体衬底的面上的第二氮化物层作为保护层覆盖在第一金属层和第二金属层上，避免金属层与外界进行接触。
孔中内壁的结构可以大大提高电容极板面积，提高电容容值，本发明的孔可以做在半导体衬底的背面，减少了正面的面积占用。将正面电容移动至正面或背面的孔内进行制作，提高了外延结构的面积利用率。在不改变原有的制程工艺上，制作出具有不同深度的电容，节省工艺成本。
本发明提供了一种电容结构，实施例的垂直电容结构可以根据上面的方法制得。垂直电容结构包括：半导体衬底上设置有孔11，孔11的结构如图2所示；所述孔11为：半导体衬底1上的孔11(盲孔)，孔11(盲孔)的孔底为半导体衬底1的一部分；或者：半导体衬底1的正面A设置有第一氮化物层2，第一氮化物层2的结构如图1所示，第一氮化物层2上还设置有蜡与蓝宝石，用以保护正面的元器件，半导体衬底1的背面B上正对于第一氮化物层2的位置设有连接第一氮化物层2的孔11(通孔)，孔11(通孔)的底部为第一氮化物层2；孔11的内壁的一侧上设置有第一金属层4，孔11内的第一金属层4延伸至半导体衬底1的面上，第一金属层4的结构如图6所示；孔11的内壁上的另一侧设置有第二金属层6，第二金属层6与第一金属层4具有间隙，孔11内的第二金属层6延伸至半导体衬底1的面上，第二金属层6的结构如图10所示；位于孔11和半导体衬底1上的第一金属层4和第二金属层6上设置有第二氮化物层7，第二氮化物层7填满孔11内第一金属层4和第二金属层6之间的间隙并作为介质层隔离孔11内的第一金属层4和第二金属层6之间的电连接，第二氮化物层7的结构如图11所示。
在半导体衬底1的面上的第一金属层4或第二金属层6上的第二氮化物层7上设置有开口8，开口8的结构如图14所示。外部电路通过开口8与第一金属层4或第二金属层6进行连接，进而实现外界电路与孔11内电容结构的连接。
在某些实施例中，半导体衬底1上设置有绝缘区域，绝缘区域上设置有孔11。
孔内的第一金属层(极板一)和第二金属层(极板二)在孔内形成位置相对的两个极板，介质层在两极板的中间，避免第一金属层与第二金属层的电连接，从而实现电容结构中两极板的隔离。半导体衬底的面上的第二氮化物层作为保护层覆盖在第一金属层和第二金属层上，避免金属层与外界进行接触。
孔中内壁的结构可以大大提高电容极板的面积，提高电容容值，减少了正面的面积占用。将正面电容移动至正面或背面的孔内进行制作，提高了外延结构的面积利用率。且不同深度的孔带来孔内电容的容值不同，在与外部电路连接时，能够选择合适电容器的容值与之匹配。而且不改变原有的制程工艺上，在孔内制作出的垂直电容结构，节省工艺成本。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (10)

1.一种电容结构的制作方法，其特征在于，包括如下几个步骤：
在半导体衬底上制作孔；
涂布第一光阻层，曝光显影保留孔内壁的一侧上的第一光阻层，在半导体衬底上蒸镀金属，在孔内壁的另一侧沉积第一金属层，去除第一光阻层；
涂布第二光阻层，曝光显影保留孔内第一金属层上的第二光阻层，在半导体衬底上蒸镀金属，在孔内壁第一金属层外的一侧沉积第二金属层，去除第二光阻层，第二金属层与第一金属层之间具有间隙；
覆盖第二氮化物层，第二氮化物层在第一金属层和第二金属层上，在孔内形成介质层，介质层填充在第一金属层和第二金属层之间。
2.根据权利要求1所述的一种电容结构的制作方法，其特征在于，在半导体衬底上制作孔时，还包括如下步骤：
在半导体衬底的正面镀上第一氮化物层；
在半导体衬底的背面制作与第一氮化物层相连通的孔。
3.根据权利要求1所述的一种电容结构的制作方法，其特征在于，还包括如下步骤：
在沉积第一金属层时，保留半导体衬底的面上的第一金属层；或者：
在沉积第二金属层时，保留半导体衬底的面上的第二金属层；
而后在覆盖第二氮化物层时，保留半导体衬底的面上的第二氮化物层，第二氮化物层覆盖第一金属层或第二金属层。
4.根据权利要求3所述的一种电容结构的制作方法，其特征在于，还包括如下步骤：
在半导体衬底的面上的第一金属层或第二金属层上的第二氮化物层制作开口。
5.根据权利要求1至4任意一项所述的一种电容结构的制作方法，其特征在于，还包括如下步骤：
在半导体衬底上制作绝缘区域，绝缘区域用于制作孔。
6.一种电容结构，其特征在于，包括：
半导体衬底上设置有孔；
孔内壁的一侧设置有第一金属层；
孔内壁的另一侧设置有第二金属层，第二金属层和第一金属层之间具有间隙；
间隙内设置有第二氮化物层作为介质层。
7.根据权利要求6所述的一种电容结构，其特征在于，所述半导体衬底上设置有孔为：
在半导体衬底的正面上设置有第一氮化物层；
在半导体衬底的背面上正对第一氮化物层的位置设置有与第一氮化物层相连通的孔。
8.根据权利要求6所述的一种电容结构，其特征在于，第一金属层包括有在半导体衬底的面上的部分或第二金属层包括有在半导体衬底的面上的部分，第二氮化物层覆盖在半导体衬底面上的第一金属层或者第二金属层。
9.根据权利要求8所述的一种电容结构，其特征在于，在半导体衬底的面上的第一金属层或第二金属层上的第二氮化物层设置有开口。
10.根据权利要求6至9任意一项所述的一种电容结构，其特征在于，所述半导体衬底上设置有绝缘区域，绝缘区域上设置有孔。
CN201910916890.3A 2019-09-26 2019-09-26 一种电容结构及制作方法 Pending CN110767632A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910916890.3A CN110767632A (zh) 2019-09-26 2019-09-26 一种电容结构及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910916890.3A CN110767632A (zh) 2019-09-26 2019-09-26 一种电容结构及制作方法

Publications (1)

Publication Number Publication Date
CN110767632A true CN110767632A (zh) 2020-02-07

Family

ID=69330428

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910916890.3A Pending CN110767632A (zh) 2019-09-26 2019-09-26 一种电容结构及制作方法

Country Status (1)

Country Link
CN (1) CN110767632A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489385A (en) * 1987-09-29 1989-04-03 Toshiba Corp Thick film hybrid integrated circuit board
US4893214A (en) * 1987-09-29 1990-01-09 Kabushiki Kaisha Toshiba Capacitance type sensitive element and a manufacturing method thereof
US9496326B1 (en) * 2015-10-16 2016-11-15 International Business Machines Corporation High-density integrated circuit via capacitor
CN109065501A (zh) * 2018-07-19 2018-12-21 长鑫存储技术有限公司 电容阵列结构及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489385A (en) * 1987-09-29 1989-04-03 Toshiba Corp Thick film hybrid integrated circuit board
US4893214A (en) * 1987-09-29 1990-01-09 Kabushiki Kaisha Toshiba Capacitance type sensitive element and a manufacturing method thereof
US9496326B1 (en) * 2015-10-16 2016-11-15 International Business Machines Corporation High-density integrated circuit via capacitor
CN109065501A (zh) * 2018-07-19 2018-12-21 长鑫存储技术有限公司 电容阵列结构及其制备方法

Similar Documents

Publication Publication Date Title
KR100630666B1 (ko) 금속 콘택 및 커패시터를 포함하는 반도체 소자 제조방법
US11101072B2 (en) Capacitor with limited substrate capacitance
KR101750185B1 (ko) 반도체 디바이스 및 그 제조 방법
CN102931154B (zh) 半导体装置
CN110098054B (zh) 电容器组件
CN110752207B (zh) 一种背面电容结构及制作方法
CN113964103A (zh) 半导体器件及其制备方法
CN110767633A (zh) 一种不同深度的电容结构及制作方法
CN110223970B (zh) 一种孔槽式的电容结构及制作方法
CN110767632A (zh) 一种电容结构及制作方法
JP4323137B2 (ja) 基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法
CN111199956A (zh) 一种半导体器件及其形成方法
US20020028557A1 (en) Radio frequency integrated circuit and method for manufacturing the same
US11574880B2 (en) Electronic device with an integral filtering component
CN110473861B (zh) 一种环柱电容结构及制作方法
TW202349563A (zh) 一種去除在閘極結構上方的階梯高度的方法
KR20180037878A (ko) 반도체 소자 및 이의 제조 방법
US6777284B2 (en) Method of manufacturing an electronic device
EP3327762B1 (en) Interconnect structure and manufacturing method thereof
KR20040007155A (ko) Ｍｉｍ 구조의 커패시터 제조방법
KR100449026B1 (ko) 트렌치를 이용한 금속구조물 제조방법
CN110233147B (zh) 一种叠状电感及制作方法
KR100987185B1 (ko) 유전체 코어를 갖는 수동소자 제조방법
CN114999942A (zh) 一种半导体封装结构的制作方法及半导体封装结构
JP2004253481A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200207