KR20050059617A - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 금속배선을 형성하는 공정이 단순화되도록 시드메탈층의 에칭 공정이 생략된 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 소자 상에 네가티브 경사(negative slope)를 가지는 포토레지스트 패턴을 형성하는 단계와, 그 포토레지스트 패턴 및 그 반도체 소자 상에 시드메탈층(seed metal layer)을 형성하는 단계와, 그 시드메탈층이 형성된 포토레지스트 패턴을 리프트-오프(lift-off)시켜 그 포토레지스트 패턴을 그 반도체 소자로부터 분리하는 단계와, 그 반도체 소자 상에 잔존하는 잔존 시드메탈층 상에 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.

이에 따라, 에칭에 의한 화학적 손상이 방지되고, 언더컷(U)이 발생되지 않아 미세선폭의 메탈라인 작업이 가능하며, 시드메탈층 상에 적층되는 금속층이 그 시드메탈층의 상면뿐 아니라 모든 측면도 덮으므로 각 층간의 접합특성이 향상됨과 동시에 배리어(barrier) 특성이 향상되는 이점이 있다.

Description

반도체 소자의 금속배선 형성방법{Method for fabricating distribution metal line in semiconductor device}

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 더욱 자세하게는 금속배선을 형성하는 공정이 단순화되도록 시드메탈층의 에칭 공정이 생략된 반도체 소자의 금속배선 형성방법에 관한 것이다.

최근 반도체 제품의 소형화 및 고성능화에 대한 요구가 급속히 확대되고 있으며, 이러한 소형화 및 고성능화에 대응하여 반도체 패키지 기술도 발전을 거듭하고 있다. 특히, 반도체 패키지의 기술 중에서 금속 배선을 형성하는 기술의 중요성은 점점 커지고 있으며, 이러한 금속배선 형성 기술이 고주파 대응을 위한 핵심기술로 부각되고 있다.

도 1a 내지 도 1e는 각각 종래의 반도체 소자에 대한 금속배선 형성방법을 나타낸 단면도이다.

이하에서는 도 1a 내지 도 1e를 참고로 하여 종래의 반도체 소자에 대한 금속배선 형성방법을 설명한다.

먼저, 도 1a에서와 같이, 시드메탈층(seed metal layer)(11)이 구비된 반도체 소자(10)를 준비한다.

다음으로, 도 1b에서와 같이, 시드메탈층(11) 상에 포토레지스트 패턴(12)을 형성한다. 이때, 포토레지스트 패턴(12)에 의해 시드메탈노출부(11a)가 마련된다.

다음으로, 도 1c에서와 같이, 시드메탈노출부(11a) 상에 순차적으로 제1 및 제2금속층(13)(14)을 전해 도금(electro-plating)방식으로 적층한다.

다음으로, 도 1d에서와 같이, 포토레지스트 패턴(도 1c의 12)을 제거하여 시드메탈층(11)을 노출시킨다.

다음으로, 도 1e에서와 같이, 시드메탈층(도 1d의 11)을 에칭(etching)하여 상기 반도체 소자(10) 상에 잔존하는 잔존 시드메탈층(11b)을 형성한다.

그러나, 종래의 반도체 소자에 대한 금속배선 형성방법은 다음과 같은 문제점이 있다.

첫째, 시드메탈층의 에칭 공정중 제1 및 제2금속층과 같은 에칭 대상이 아닌 부분에 화학적 손상이 발생하는 문제점이 있다.

둘째, 시드메탈층을 에치하기 위해 웨트 에칭(wet etching)을 하면 도 1e의 U부분과 같이 언더컷(undercut) 현상이 발생하여 접합 신뢰성이 저하되고 미세선폭의 금속배선을 제작하기가 곤란한 문제점이 있다.

셋째, 전술한 웨트 에칭 대신에 드라이 에칭(dry etching)을 실시하려 하여도 가장 널리 쓰이는 금속배선 재료인 구리를 포함한 많은 금속에 적절한 에칭 가스(etching gas)를 찾기가 어려운 문제점이 있다.

넷째, 에칭 공정의 도입으로 공정이 복잡해지고 유해물질 배출로 인한 환경 문제가 발생한다.

따라서 본 발명의 목적은 금속배선을 형성하는 공정이 단순화되도록 개선된 반도체 소자의 금속배선 형성방법을 제공하는 데 있다.

본 발명에 따른 반도체 소자의 금속배선 형성방법은, (가) 반도체 소자를 마련하는 단계; (나) 그 반도체 소자 상에 네가티브 경사(negative slope)를 가지는 포토레지스트 패턴을 형성하는 단계; (다) 그 포토레지스트 패턴 및 그 반도체 소자 상에 시드메탈층(seed metal layer)을 형성하는 단계; (라) 그 시드메탈층이 형성된 포토레지스트 패턴을 리프트-오프(lift-off)시켜 그 포토레지스트 패턴을 그 반도체 소자로부터 분리하는 단계; 및 (마) 그 반도체 소자 상에 잔존하는 잔존 시드메탈층 상에 금속층을 형성하는 단계;를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 금속층은 무전해 도금법(electroless plating method)에 의해서 형성되는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 금속층은 그 잔존 시드메탈층의 상면 및 모든 측면을 덮는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 금속층은 그 시드메탈층 상에 형성되는 제1금속층 및 그 제1금속층 상에 형성되는 제2금속층을 포함하는 것을 특징으로 한다.

이하에서는 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 금속배선 형성방법을 자세하게 설명한다.

도 2a 내지 도 2d는 각각 본 발명에 따른 반도체 소자의 금속배선 형성방법을 나타낸 단면도이다.

도 2a 내지 도 2d를 참조하여, 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명한다.

먼저, 반도체 소자(도 2a의 20)를 준비한다.

다음으로, 도 2a에 도시된 바와 같이, 반도체 소자(20) 상에 포토레지스트 패턴(21)을 형성한다. 이 때, 포토레지스트 패턴(21)의 개구영역에 의하여 소자노출부(20a)가 마련된다. 한편, 포토레지스트 패턴(21)의 개구영역 테두리는 네가티브 경사(negative slope)(21a)를 가지도록 한다. 이러한 네가티브 경사(21a)를 형성하는 이유는 아래에 후술된다.

다음으로, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(21) 및 반도체 소자(20) 상에 시드메탈층(seed metal layer)(22)을 형성한다. 시드메탈층(22)은 PVD방식, 증착 방식 또는 CVD방식으로 형성될 수도 있다. 시드메탈층(22)은 소자노출부(20a)에 형성되는 제1시드메탈층(22a)과 포토레지스트 패턴(21)상에 형성되는 제2시드메탈층(22b)으로 나뉜다. 도시된 바와 같이 제1 및 제2시드메탈층(22a)(22b)은 서로 분리되어 있는데, 이는 전술한 네가티브 경사(21a)에 의하여 그 경사면에는 시드메탈층이 부착될 수 없기 때문이다. 본 실시예에서는 1층의 시드메탈층을 예로 들었으나 여러층의 시드메탈층을 연속하여 형성할 수도 있다.

다음으로, 도 2c에 도시된 바와 같이, 제2시드메탈층(도 2b의 22b)이 형성된 포토레지스트 패턴(도 2b의 21)을 리프트-오프(lift-off)시켜 포토레지스트 패턴(도 2b의 21)을 반도체 소자로부터 분리한다. 리프트-오프 방법은 유기 포토레지스트 스트립퍼(organic PR stripper) 용액에 담그는 방식이 바람직하며, 경우에 따라 O₂ 플라즈마 또는 오존을 이용하는 방식도 가능하다. 리프트-오프 방법은 당업자라면 용이하게 실시할 수 있는 공지된 기술이므로 더 이상의 설명은 생략한다.

다음으로, 도 2d에서와 같이, 반도체 소자(20) 상에 잔존하는 잔존 시드메탈층인 제1시드메탈층(22a) 상에 순차적으로 제1 및 제2금속층(23)(24)을 각각 형성한다. 이로써 금속배선 형성 공정이 종료된다.

바람직하게는, 제1 및 제2금속층(23)(24)이 무전해 도금법(electroless plating method)에 의해 형성되도록 한다.

이에 따라, 본 발명에 따른 반도체 소자의 금속배선 형성방법은 종래의 방법과 비교해 볼 때 시드메탈의 에칭 공정이 생략되므로, 에칭에 의한 화학적 손상이 없고, 도 1e에서와 같은 언더컷(U)이 발생되지 않아 미세선폭의 메탈라인 작업이 가능하다. 또한, 도 2d에서와 같이 제1금속층(23)이 제1시드메탈층(22a)의 상면뿐 아니라 모든 측면까지도 덮으며, 제2금속층(24)도 제1금속층(23)의 상면뿐 아니라 모든 측면까지도 덮으므로, 각 층간의 접합특성이 향상됨과 동시에 내측 물질이 외부로 확산되지 않도록 하는 배리어(barrier) 특성이 향상된다.

전술한 실시예 외에도, 시드메탈을 형성하기 위해, 반도체 소자 전면에 시드메탈을 데포지션(deposition)하고, 포토레지스트 패턴을 형성한 후에 에칭 공정을 진행할 수도 있다.

전술한 금속배선 형성 공정은, 웨이퍼 레벨 패키지(wafer level package) 또는 웨이퍼 레벨 칩스케일 패키지(wafer level chip scale package)의 재배선 공정 또는 UBM(under bump mentalization)형성 공정에 적용 가능하고, 솔더범프 프로세스의 UBM형성 공정에도 적용 가능하며, 기가 헤르쯔(GHz) 이상의 고주파수에 대응 가능한 수퍼콘넥트(super-connect)에 대한 금속 재배선 공정에도 적용 가능하다.

이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

본 발명에 따른 반도체 소자의 금속배선 형성방법은 종래의 방법과 비교해 볼 때 시드메탈의 에칭 공정이 생략되므로 다음과 같은 이점이 있다.

첫째, 에칭 공정이 생략에 따라 에칭에 의한 화학적 손상이 방지되는 이점이 있다.

둘째, 언더컷(U)이 발생되지 않아 미세선폭의 메탈라인 작업이 가능하다.

셋째, 시드메탈층 상에 적층되는 금속층이 그 시드메탈층의 상면뿐 아니라 모든 측면도 덮으므로, 각 층간의 접합특성이 향상됨과 동시에 내측 물질이 외부로 확산되지 않도록 하는 배리어(barrier) 특성이 향상되는 이점이 있다.

도 1a 내지 도 1e는 각각 종래의 반도체 소자에 대한 금속배선 형성방법을 나타낸 단면도이다.

도 2a 내지 도 2d는 각각 본 발명에 따른 반도체 소자의 금속배선 형성방법을 나타낸 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

20: 반도체 소자 21: 포토레지스트 패턴

22: 시드메탈층 22a, 22b: 제1 및 제2시드메탈층

23, 24: 제1 및 제2금속층

Claims (4)

1. (가) 반도체 소자를 마련하는 단계;

   (나) 상기 반도체 소자 상에 네가티브 경사(negative slope)를 가지는 포토레지스트 패턴을 형성하는 단계;

   (다) 상기 포토레지스트 패턴 및 상기 반도체 소자 상에 시드메탈층(seed metal layer)을 형성하는 단계;

   (라) 상기 시드메탈층이 형성된 포토레지스트 패턴을 리프트-오프(lift-off)시켜 상기 포토레지스트 패턴을 상기 반도체 소자로부터 분리하는 단계; 및

   (마) 상기 반도체 소자 상에 잔존하는 잔존 시드메탈층 상에 금속층을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
2. 제 1 항에 있어서,

   상기 금속층은 무전해 도금법(electroless plating method)에 의해서 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
3. 제 1 항에 있어서,

   상기 금속층은 상기 잔존 시드메탈층의 상면 및 모든 측면을 덮는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
4. 제 1 항에 있어서,

   상기 금속층은 상기 시드메탈층 상에 형성되는 제1금속층 및 상기 제1금속층 상에 형성되는 제2금속층을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.