TWI413188B - 導線結構及其形成方法 - Google Patents

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Description

導線結構及其形成方法
本發明係有關於一種導線結構，特別是有關於一種具有保護結構之導線及其形成方法。
通常，在電子元件的領域中，積體電路係製作於半導體基底之上，以作為一晶片，並且其一般係由矽所構成。典型的矽晶片係配置於較大的封裝之中，用以提供矽基底較寬的輸入/輸出連接墊的配置距離及寬容度，使得其可以適合附著至印刷電路板，並且保護積體電路免於受到機械及環境損害。隨著產品封裝大小越來越降低的趨勢，利用更小的電子元件以提升驅使積體電路封裝之發展。在消費性元件及相關物品中，元件密度越來越增加，而元件尺寸越來越小。晶片尺寸封裝(CSP)之發展提供了另一種解決方案以直接附著覆晶元件。晶片尺寸封裝代表一種新的小型化型態之半導體封裝，用以解決電子元件之大小、重量及效能之問題，尤其是消費性電子產品，例如行動電話、傳呼器、可攜式電腦、影像攝影機等。晶片尺寸封裝之標準尚未形式化，因此存在許多種態樣，其中的許多種敘述為“晶片尺寸封裝”。一般而言，晶片係包含封裝區域的晶片尺寸封裝之主要構成要件，其中不超過20%比晶片本身面積還大，封裝具有支撐特性使得其比直接附著覆晶來得堅固耐用。
一導電膜層或導線廣泛地應用於半導體晶片之製作期間。導電膜層透過圖案化製程而形成之後導線因此形成。若導線材料銅滲入中間絕緣膜層時，將造成電子特性的不良影響。阻障層之提供目的在於防止銅滲入不預期的區域。一化合物藉由掺雜具有矽或硼之高融點金屬之氮化物而得到，以作為擴散防止膜層之材料。此處的例子包括Ta、TaN、TaSiN、TiN、TiSiN、W、WN、WSiN及WBN。在擴散防止膜層上，一薄的銅種子層係藉由方向濺鍍而形成。銅種子層藉由電鍍而接收電鍍銅，當深寬比(aspect ratio)高時係具有優點。典型地，阻障層係形成一含氮膜層，例如TaN、TiN、WN。
習知技術之一敘述於美國第7,102,231號專利，其中提供傳統阻障層結構，其結構包含Ti，其導電阻障層包含TiN及銅導線，其係從基底邊而製作薄層，並且提供包含SiN之絕緣阻障層以覆蓋銅導線。在此例子中，同時進行含Ti之導電膜層及含導電阻障層TiN之圖案化製程，銅導線形成，並且含SiN之絕緣阻障層隨後形成。一第二實施例顯示於該專利之第11B圖，其揭露一種結構，其提供導電阻障層包含TiN及絕緣阻障層包含SiN，並且提供薄層導電膜層之導線。比較上述例子，鋁可以提供於Ti與TiN之間。進一步的例子顯示於該專利之第11C圖中，其中TaN取代TiN，薄層結構由Ti/TaN/Cu/SiN層形成於基底邊之上。導電結構顯示於第11D圖，其具有一結構包括提供一導電阻障層包含WN及一絕緣阻障層包含SiNO。在此例中，WN取代TiN，而SiNO取代SiN。
為了提升元件運作的速度，一些建議係利用金或銅以作為導線材料以達到上述目的。典型地，銅係利用電鍍方法形成。可以觀察的是利用電鍍有其缺點，在蝕刻製程之後可能會產生切口(undercut)，如第三圖所示。進一步的考量係週期時間太長，結果生產量嚴重的降低。
鑒於上述之缺點，需要進一步方法以克服切口問題及導線形成之週期時間增加之問題。
鑒於習知技術之缺點，本發明提供一新的導線形成方法及結構以解決切口問題及改進週期時間。
本發明之一觀點在於藉由化學反應以形成導線結構以取代電鍍金，結果可以免去電鍍製程，並且化學錫係藉由浸沒步驟形成以保護導線。尺寸與線寬係可控制的，並且導線之側壁將不會遭受蝕刻溶液的侵蝕。
根據以上之目的，因此需要一新的接線(導線)結構以提升元件可靠度及增進元件的效能。
本發明揭露一種半導體元件之導線結構，包含：一基板；至少一圖案化導電層，形成於基板之上；一導線，形成於至少一圖案化導電層之上；以及一保護層，圍繞導線之上表面及側壁以避免蝕刻所產生的切口問題。
上述結構更包含一底層形成於導線之下。底層包括鎳、金或鉑。導線包括金或銅。至少一圖案化導電層包括至少鈦/銅。保護層包括無電鍍錫、金、銀或鎳。
本發明之另一觀點在於一種形成半導體元件之導線結構之方法，包含底下之步驟：提供一基板；然後，形成至少一導電層於基板之上；接著，圖案化一光阻層於至少一導電層之上以裸露至少一導電層之上層；之後，蝕刻上層；接下來，形成一底層於上述蝕刻至少一導電層之上；然後，形成一導線於底層之上；之後，移除光阻層；接著，形成一保護層，圍繞導線之上表面及側壁以避免蝕刻所產生的切口問題。導線係藉由電鍍所形成。至少一導電層係藉由濺鍍所形成。
本發明將配合其較佳實施例與後附之圖式詳述於下。應可理解，本發明中之較佳實施例係僅用以說明，而非用以限定本發明。此外，除文中之較佳實施例外，本發明亦可廣泛應用於其他實施例，並且本發明並不限定於任何實施例，而應視後附之申請專利範圍而定。
如第一圖所示，接線(導線)結構包含至少一圖案化金屬層210、212及214形成於一基板(基底或層)100之上。一底層218形成於上述多重層之上。然後，導線219形成於底層218之上。一保護層130圍繞導線219之上表面及側壁。在一實施例中，基板100為半導體基底或由絕緣材料構成之任一底層。金屬層210、212及214之材料包括鈦、銅。底層218包括鎳、金或鉑。根據本發明之一觀點，保護層包括錫、金、銀或鎳，且其係藉由無電鍍製程所形成。
在一例子中，第一圖結構的形成方法顯示於第二A圖。提供一半導體基底100。多重金屬層210、212及214依序形成於基底100之上。在一實施例中，多重金屬層係由三明治結構鈦/銅/鈦210、212及214所構成。形成多重金屬層210、212及214之方法可以選擇電鍍。較佳地，多重金屬層210、212及214可以藉由濺鍍方法形成。之後，光阻層216形成於多重金屬層210、212及214之上，接下來，透過微影製程以圖案化光阻層216以得到預定圖案。
上層鈦214經由圖案化光阻層216而裸露，然後蝕刻以裸露銅層212，接著透過電鍍鎳/銅而形成導線219或透過電鍍金/銅而形成具有底層218及導線219之雙層結構，如第二B圖所示。然後，去除光阻層216以裸露留下的上層鈦214，如第二C圖所示。
之後，保護層130形成以圍繞導線包括底層218及導線219之上表面及側壁。舉例而言，底層218可以為鎳、金或鉑。在一實施例中，保護層130包括錫、金、銀或鎳，且其係藉由無電鍍製程所形成。舉例而言，基底浸沒於包含上述材料，例如錫，之化學溶液中，上述化學溶液將與銅起反應，並且因此形成保護層。從上述可知，本發明為免電鍍製程(或無電鍍製程)，如第二D圖所示。接下來，如第二E圖所示，鈦/銅/鈦結構經由披覆有保護層之導線結構而裸露，並且藉由濕式蝕刻而剝除，此濕式蝕刻係藉由氯氨銅(Cu(NH3 )4 Cl2 )或蘇打硫酸鈉溶液之次硫酸鹽完成。
本發明可以控制銅的厚度，其意味著導線的厚度係藉由電鍍而得到控制，如第五圖所示，其顯示先前厚度可以 藉由本發明而得到控制。先前技術之側壁侵蝕(erosion)問題可以藉由保護層而消除之，如第五及第六圖所示。第四A圖係顯示根據本發明之無金導線及切口之結構。
本發明之優點包括：高可靠度、避免滲錫、導電結構藉由化學免電鍍製程方法形成以取代電鍍製程，結果可以免去電鍍製程，並且免電鍍製程錫係藉由浸沒步驟 形成以保護導線 。尺寸與線寬係可控制的，並且導線之側壁將不會遭受蝕刻溶液的侵蝕。
若保護層為金或銀等高導電性，其適用於高頻率的射頻產品。由於利用免電鍍製程因而降低成本。製程可以與目前現有設備相容，無需額外的設備。製程可以廣泛地用於半導體工業及組裝以符合未來的需求。
如本文所敘述，提供不同的方法及結構，以充分利用無電鍍製程以形成不同形狀及尺寸之導線。可以透過上述方法所製造之不同的結構亦已經提出。此處所揭露之方法可以用於製作導線，其被發現可以增進某些特性。這些不同的特徵，單獨或者是其組合被發現於封裝可靠度及壽命上具有深刻的、有益地效果。
本發明以較佳實施例說明如上，然其並非用以限定本發明所主張之專利權利範圍。其專利保護範圍當視後附之申請專利範圍及其等同領域而定。凡熟悉此領域之技藝者，在不脫離本專利精神或範圍內，所作之更動或潤飾，均屬於本發明所揭示精神下所完成之等效改變或設計，且應包含在下述之申請專利範圍內。
100‧‧‧基板
130‧‧‧保護層
210、212、214‧‧‧至少一圖案化金屬層
216‧‧‧光阻層
218‧‧‧底層
219‧‧‧導線
本發明之以上目的、特徵以及優點將於閱讀底下詳細說明以及圖示之後變得更明顯。
第一圖係為根據本發明之導線結構之剖面示意圖。
第二A至二E圖係為根據本發明之製程流程之示意圖。
第三圖係為根據習知技術之切口問題之電子顯微鏡(SEM)示意圖。
第四圖係為根據本發明之金導線之電子顯微鏡(SEM)示意圖。
第四A圖係為根據本發明之無金導線及切口之電子顯微鏡(SEM)示意圖。
第五圖係為根據本發明之厚度控制目的之電子顯微鏡(SEM)示意圖。
第六圖係為根據本發明之側壁控制目的之電子顯微鏡(SEM)示意圖。
100．．．基板
130．．．保護層
210、212、214．．．至少一圖案化金屬層
216．．．光阻層
218．．．底層
219．．．導線

Claims (21)

  1. 一種半導體元件之導線結構，包含：一基板，該基板為半導體基底或由絕緣材料構成之一底層；至少一圖案化導電層，形成於該基板之上；一導線，形成於該至少一圖案化導電層之上；以及一保護層，圍繞該導線之上表面及側壁，以避免形成該至少一圖案化導電層之蝕刻所產生的切口問題。
  2. 如請求項1所述之半導體元件之導線結構，更包含一底層形成於該導線之下。
  3. 如請求項2所述之半導體元件之導線結構，其中該底層包括鎳、金或鉑。
  4. 如請求項1所述之半導體元件之導線結構，其中該導線包括金。
  5. 如請求項1所述之半導體元件之導線結構，其中該導線包括銅。
  6. 如請求項1所述之半導體元件之導線結構，其中該至少一圖案化導電層包括至少鈦/銅。
  7. 如請求項1所述之半導體元件之導線結構，其中該保護層包括無電鍍錫。
  8. 如請求項1所述之半導體元件之導線結構，其中該保護層包括無電鍍金。
  9. 如請求項1所述之半導體元件之導線結構，其中該保護層包括無電鍍銀。
  10. 如請求項1所述之半導體元件之導線結構，其中該保護層包括無電鍍鎳。
  11. 一種形成半導體元件之導線結構之方法，包含：提供一基板，該基板為半導體基底或由絕緣材料構成之一底層；形成至少一導電層於該基板之上；圖案化一光阻層於該至少一導電層之上以裸露該至少一導電層之上層；蝕刻該上層；形成一底層於該蝕刻該上層後之該至少一導電層之上；形成一導線於該底層之上；移除該光阻層；形成一保護層，圍繞該導線之上表面及側壁；以及蝕刻該至少一導電層，基於該保護層圍繞該導線之上表 面及側壁，以避免蝕刻該至少一導電層所產生的切口問題。
  12. 如請求項11所述之形成半導體元件之導線結構之方法，其中該底層包括鎳、金或鉑。
  13. 如請求項11所述之形成半導體元件之導線結構之方法，其中該導線包括金。
  14. 如請求項11所述之形成半導體元件之導線結構之方法，其中該導線包括銅。
  15. 如請求項11所述之形成半導體元件之導線結構之方法，其中該導線係藉由電鍍所形成。
  16. 如請求項11所述之形成半導體元件之導線結構之方法，其中該至少一導電層包括至少鈦/銅/鈦。
  17. 如請求項11所述之形成半導體元件之導線結構之方法，其中該至少一導電層係藉由濺鍍所形成。
  18. 如請求項11所述之形成半導體元件之導線結構之方法，其中該保護層係藉由無電鍍錫所形成。
  19. 如請求項11所述之形成半導體元件之導線結構之方法，其中該保護層係藉由無電鍍金所形成。
  20. 如請求項11所述之形成半導體元件之導線結構之方法，其中該保護層係藉由無電鍍銀所形成。
  21. 如請求項11所述之形成半導體元件之導線結構之方法，其中該保護層係藉由無電鍍鎳所形成。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201316461A (zh) * 2011-10-05 2013-04-16 Cctled Technology Group 陶瓷基板的加工方法
US9142501B2 (en) * 2013-03-14 2015-09-22 International Business Machines Corporation Under ball metallurgy (UBM) for improved electromigration
US9084378B2 (en) * 2013-03-14 2015-07-14 International Business Machines Corporation Under ball metallurgy (UBM) for improved electromigration
DE112013007166B4 (de) * 2013-06-28 2023-09-28 Intel Corporation Bewahrung von Umverteilungsleitungen feiner Teilung
KR102440135B1 (ko) 2015-08-21 2022-09-05 삼성전자주식회사 재배선 영역을 갖는 전자 소자
CN106783756B (zh) * 2016-11-29 2019-06-04 武汉光迅科技股份有限公司 一种带金属凸点的陶瓷载片及其制作方法
CN111538440A (zh) * 2020-04-27 2020-08-14 南昌欧菲显示科技有限公司 触控面板、触控面板的制备方法及电子设备
TWI762262B (zh) * 2021-03-30 2022-04-21 元智大學 在訊號傳導時降低介入損耗的導線結構及其方法
US11990369B2 (en) 2021-08-20 2024-05-21 Applied Materials, Inc. Selective patterning with molecular layer deposition

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200627586A (en) * 2005-01-25 2006-08-01 Taiwan Semiconductor Mfg Co Ltd Barrier structure for semiconductor devices
TW200737495A (en) * 2006-03-31 2007-10-01 Fujitsu Ltd Semiconductor device and manufacturing method thereof
TW200805665A (en) * 2006-07-03 2008-01-16 Au Optronics Corp Method for manufacturing bottom substrate of liquid crystal display device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04359518A (ja) * 1991-06-06 1992-12-11 Nec Corp 半導体装置の製造方法
TWI357616B (en) * 2002-09-20 2012-02-01 Semiconductor Energy Lab Display device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200627586A (en) * 2005-01-25 2006-08-01 Taiwan Semiconductor Mfg Co Ltd Barrier structure for semiconductor devices
TW200737495A (en) * 2006-03-31 2007-10-01 Fujitsu Ltd Semiconductor device and manufacturing method thereof
TW200805665A (en) * 2006-07-03 2008-01-16 Au Optronics Corp Method for manufacturing bottom substrate of liquid crystal display device

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Publication number Publication date
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