TW201701399A - 封裝結構及其製造方法 - Google Patents

Abstract

一種封裝結構包括：基板、多數個接墊、介電層、多數個銅柱結構、表面處理層、多數個氧化層以及多數個保護層。接墊位於第一區的基板中。接墊的表面外露於基板的表面。介電層位於基板上。銅柱結構位於所述接墊上。相鄰兩銅柱結構之間的間距小於270μm。每一銅柱結構的高度大於90μm。表面處理層位於第一區的介電層上。氧化層位於表面處理層上。保護層覆蓋銅柱結構的表面上。所述保護層互不相連。

Description

封裝結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種封裝結構及其製造方法。

為了高密度堆疊結構之IC封裝的需求，近年來發展出疊裝(Package on Package，PoP)封裝技術。PoP封裝技術中以高銅柱(High Copper Pillar，HCP)結構最受到矚目。此HCP結構中會進行各種表面處理方法，以便後續封裝廠在封裝過程中，HCP結構表面的銅不會因為氧化關係導致無法疊裝的問題。常見的表面處理方法為有機保焊劑(Organic Solderability Preservative，OSP)以及化鎳鈀浸金(Electroless Nickel Electroless Palladium Immersion Gold，ENEPIG)。ENEPIG製程在表面處理上具有較佳的結合力，且在耐摔的壽命測試中的表現更佳。

圖1A至圖1E是習知的一種封裝結構的製造流程示意圖。請參照圖1A，首先，形成多數個接墊12於第一區R1(可例如是銅柱區)的基底10中。再形成介電層14於基底10上。移除 部分介電層14，以暴露出部分接墊12的表面。之後，再依序形成含鈀金屬層16以及化銅層15於基底10上。含鈀金屬層16覆蓋在接墊12以及介電層14的表面。化銅層15覆蓋在含鈀金屬層16的表面。請參照圖1B與圖1C，形成圖案化的罩幕層17於基底10上。圖案化的罩幕層17具有多數個開口19，以暴露出接墊12上的化銅層15的表面。接著，可利用電化學電鍍(ECP)法，形成多數個銅柱結構18於開口19中。之後，移除圖案化的罩幕層17(如圖1C所示)。

請參照圖1C至圖1E，就習知HCP結構的製造方法而言，由於銅柱結構18為高高寬比(High Aspect Ratio)結構，所以銅柱結構18之間的間距過小。細微間距(Fine Pitch)因表面張力較大，使得除鈀液難以進入銅柱結構18之間的開口22中(即銅柱結構18密度較大的第一區R1)，而無法完全移除含鈀金屬層，所以，將殘留部分含鈀金屬層16b於開口22中(如圖1D所示)。因此，在進行後續ENEPIG製程時，容易在開口22中(亦即防焊區域)發生滲鍍問題。也就是說，習知技術不僅在銅柱結構18的表面上形成保護層20a，亦會在開口22中的含鈀金屬層16上形成保護層20b(如圖1E所示)。如此一來，每一保護層20a將藉由保護層20b電性相連，其使得每一銅柱結構18亦電性相連，進而降低所屬電子產品的可靠度。

本發明提供一種封裝結構及其製造方法，其可解決微細凸塊間距(Fine Bump Pitch)製程所導致的防焊區域的滲鍍問題，進而提升產品的可靠度。

本發明提供一種封裝結構的製造方法，其步驟如下。提供基板。基板具有第一區與第二區。形成多數個接墊於所述第一區的基板中。所述接墊的表面外露於所述基板的表面。形成介電層於所述基板上。所述介電層部分覆蓋所述接墊。形成表面處理層於所述基底上。所述表面處理層覆蓋所述接墊與所述介電層的表面。形成多數個銅柱結構於所述接墊上。形成多數個氧化層於所述銅柱結構之間的所述表面處理層上。形成多數個保護層於所述銅柱結構的表面上，其中所述保護層互不相連。

在本發明的一實施例中，所述氧化層的形成方法如下。利用擋板對所述基板進行沈積製程。所述擋板具有多數個開口。所述開口對應所述表面處理層。

在本發明的一實施例中，所述沈積製程包括物理氣相沈積製程或原子層沈積製程。

在本發明的一實施例中，相鄰兩銅柱結構之間的間距小於270μm。每一銅柱結構的高度大於90μm。

在本發明的一實施例中，相鄰兩銅柱結構之間的間距與每一銅柱結構的高度的比值介於0.5至3.0之間。

在本發明的一實施例中，在形成所述氧化層於所述銅柱 結構之間的所述表面處理層上之前，更包括移除所述第二區的所述基底上的部分所述表面處理層。

在本發明的一實施例中，在形成所述氧化層於所述銅柱結構之間的所述表面處理層上之後，更包括移除所述第二區的所述基底上的部分所述表面處理層。

本發明提供一種封裝結構包括：基板、多數個接墊、介電層、多數個銅柱結構、表面處理層、多數個氧化層以及多數個保護層。基板具有第一區與第二區。接墊位於第一區的基板中。接墊的表面外露於基板的表面。介電層位於基板上，其中所述介電層部分覆蓋所述接墊。銅柱結構位於所述接墊上。表面處理層位於所述第一區的的所述介電層上。氧化層位於銅柱結構之間的表面處理層上。保護層覆蓋銅柱結構的表面上。所述保護層互不相連。

在本發明的一實施例中，所述表面處理層延伸至所述介電層的側壁以及所述銅柱結構與所述接墊之間。

在本發明的一實施例中，所述氧化層的材料包括陶瓷氧化物，陶瓷氧化物包括氧化矽、氧化錫、氧化鋅或其組合。

在本發明的一實施例中，所述保護層的材料包括鎳/金(Ni/Au)、鎳/鈀(Ni/Pd)、化鎳鈀浸金(ENEPIG)、錫(Sn)、銀(Ag)、金(Au)或其組合。

在本發明的一實施例中，相鄰兩銅柱結構之間的間距與每一銅柱結構的高度的比值介於0.5至3.0之間。

在本發明的一實施例中，相鄰兩銅柱結構之間的間距小於270μm。每一銅柱結構的高度大於90μm。

基於上述，本發明利用氧化層覆蓋在表面處理層上，以避免進行後續ENEPIG製程來形成保護層時，在開口中的表面處理層上形成保護層，進而導致銅柱結構之間彼此電性相連的問題。因此，本發明可解決習知因微細凸塊間距製程所導致的防焊區域的滲鍍問題，進而提升產品的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、100‧‧‧基板

12、102‧‧‧接墊

14、104‧‧‧介電層

15、105‧‧‧化銅層

16、16a、106、106a‧‧‧表面處理層(含鈀金屬層)

17、107‧‧‧罩幕層

18、108‧‧‧銅柱結構

19、22、109、110、114‧‧‧開口

112‧‧‧擋板

116‧‧‧沈積製程

118‧‧‧氧化層

20、20a、20b、120‧‧‧保護層

H‧‧‧高度

P‧‧‧間距

R1‧‧‧第一區(銅柱區)

R2‧‧‧第二區(非銅柱區)

圖1A至圖1E是習知的一種封裝結構的製造流程示意圖。

圖2A至圖2F是依照本發明的第一實施例之封裝結構的製造流程示意圖。

圖3A至圖3F是依照本發明的第二實施例之封裝結構的製造流程示意圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相 似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖2A至圖2F是依照本發明的第一實施例之封裝結構的製造流程示意圖。

請參照圖2A，本實施例提供一種封裝結構的製造方法，其步驟如下。首先，提供基板100。基板100具有第一區R1與第二區R2。第一區R1位於兩個第二區R2之間。在一實施例中，基板100可例如是矽基板、半導體基板或是線路板。在一實施例中，第一區R1可例如是銅柱區(亦即後續銅柱結構18密度較大的區域)；第二區R2可例如是非銅柱區(亦即後續銅柱結構18密度較小的區域)。

形成多數個接墊102於第一區R1的基板100中。接墊102的表面外露於基板100的表面，亦即基板100並未覆蓋接墊102的表面。接墊102的材料可以是金屬材料，所述金屬材料可例如是銀、鎳、銅、金、鈀或其組合。

接著，形成介電層104於基板100上，介電層104部分覆蓋在接墊102上。接墊102上未被覆蓋的區域可視為後續銅柱結構108的形成區域。在本實施例中，介電層104可例如是防焊層(Solder Resist Layer)、ABF層或其組合。介電層104的形成方法可例如是先形成介電材料層於基板100上(未繪示)。再圖案化所述介電材料層，以暴露部分接墊102的表面。

之後，形成表面處理層106於基板100上。表面處理層106覆蓋在接墊102以及介電層104的表面。然後，形成化銅層 105於表面處理層106上。表面處理層106可用以對介電層104的表面進行表面處理，以增加上述化銅層105與介電層104之間的附著力(Adhesion)。在一實施例中，表面處理層106可例如是含鈀金屬層，其厚度可介於50nm至1000nm之間。

請參照圖2B，形成圖案化的罩幕層107於基底100上。圖案化的罩幕層107具有多數個開口109。開口109暴露出接墊102上的表面處理層106的表面。在一實施例中，圖案化的罩幕層107可例如是光阻層或乾膜層，其可利用微影以及/或蝕刻製程來形成。接著，形成多數個銅柱結構108於開口109中。在本實施例中，開口109可用以限定銅柱結構108的寬度與高度。銅柱結構108的形成方法可例如是濺鍍、印刷、電鍍、無電電鍍或其組合，但本發明不以此為限。在一實施例中，接墊102上的化銅層105可視為表面處理層106的一部分。因此，為圖面清楚起見，在圖2B中僅繪示出表面處理層106。

之後，請參照圖2C與圖2D，移除圖案化的罩幕層107，使得銅柱結構108之間具有多數個開口110。接著，進行除鈀處理。然而，隨著銅柱結構108的高度H增加，且相鄰兩銅柱結構108之間的間距P縮小，間距P將因表面張力較大，使得除鈀液難以進入開口110中(可例如是第一區R1的銅柱結構108之間)來移除介電層104上的表面處理層106。所以，在進行上述除鈀處理後，僅移除第二區R2中的表面處理層106。

之後，利用擋板112對基板100進行沈積製程116，以形 成多數個氧化層118於銅柱結構108之間的表面處理層106a上。擋板112具有多數個開口114。由於開口114對應於開口110中的表面處理層106a，因此，在進行沈積製程116時，氧化層118僅形成於表面處理層106a上。由於氧化層118覆蓋在表面處理層106a上，因此，在進行後續ENEPIG製程時，本實施例將不會形成保護層120在表面處理層106a上，進而解決習知在開口22中(亦即防焊區域)所產生的滲鍍問題(如圖1E所示)，以提升產品的可靠度。在本實施例中，沈積製程116可以是物理氣相沈積(PVD)製程或原子層沈積(ALD)製程。物理氣相沈積製程可例如是蒸鍍製程或濺鍍製程。氧化層118的材料包括陶瓷氧化物。所述陶瓷氧化物可例如是氧化矽、氧化錫、氧化鋅或其組合，其厚度可介於10nm至2000nm之間。

請參照圖2E與圖2F，形成多數個保護層120於銅柱結構108的表面上。詳細地說，保護層120覆蓋在銅柱結構108的兩側壁與頂面上，且保護層120未覆蓋開口110的底部(亦即開口110中的表面處理層106a上)。由於保護層120彼此互不相連，因此，本實施例可解決習知銅柱結構18之間電性相連的問題(如圖1E所示)，以提升產品的可靠度。在一實施例中，保護層120的材料可例如是鎳/金(Ni/Au)、鎳/鈀(Ni/Pd)、化鎳鈀浸金(ENEPIG)、錫(Sn)、銀(Ag)、金(Au)或其組合。保護層120的形成方法可利用習知的ENEPIG製程來形成，於此便不再詳述。

請回頭參照圖2F，本實施例提供一種封裝結構包括：基 板100、多數個接墊102、介電層104、多數個表面處理層106a、多數個銅柱結構108、多數個氧化層118以及多數個保護層120。基板100具有第一區R1與第二區R2。接墊102位於第一區R1的基板100中。接墊102的表面外露於基板100的表面，亦即基板100並未覆蓋接墊102的表面。介電層104位於基板100上。介電層104部分覆蓋接墊102。銅柱結構108位於接墊102上。表面處理層106a位於第一區R1的基板100上。氧化層118位於銅柱結構108之間的表面處理層106a上。保護層120覆蓋銅柱結構108的表面上。保護層120互不相連。相鄰兩銅柱結構108之間的間距P可小於270μm。每一銅柱結構108的高度H可大於90μm。在一實施例中，相鄰兩銅柱結構108之間的間距P小於200μm。每一銅柱結構108的高度H大於130μm。相鄰兩銅柱結構108之間的間距P與每一銅柱結構108的高度H的比值介於0.5至3.0之間。由於接墊102、介電層104、表面處理層106a、氧化層118以及保護層120的材料、厚度以及形成方法已於上述段落說明過，於此便不再贅述。

以下的實施例中，相同或相似的元件、構件、層以相似的元件符號來表示。舉例來說，圖2A之接墊102與圖3A之接墊102為相同或相似的構件。上述相同或相似的構件的材料與形成方法於此不再逐一贅述。

圖3A至圖3F是依照本發明的第二實施例之封裝結構的製造流程示意圖。

請參照圖3A與圖3B，由於圖3A與圖3B的基板100、多數個接墊102、介電層104、化銅層105、表面處理層106以及多數個銅柱結構108的材料、形成方法以及連接關係與圖2A與圖2B的基板100、多數個接墊102、介電層104、化銅層105、表面處理層106以及多數個銅柱結構108的材料、形成方法以及連接關係相似，於此便不再贅述。

請參照圖3C與3D，利用擋板112對基板100進行沈積製程116，以形成多數個氧化層118於銅柱結構108之間的表面處理層106上。擋板112具有多數個開口114。由於開口114對應於開口110中的表面處理層106，因此，在進行沈積製程116時，氧化層118僅形成在銅柱結構108之間的表面處理層106上。由於氧化層118覆蓋在表面處理層106上，因此，在進行後續ENEPIG製程時，本實施例將不會形成保護層120在表面處理層106上，進而解決習知在開口22中(亦即防焊區域)所產生的滲鍍問題(如圖1E所示)，以提升產品的可靠度。在本實施例中，沈積製程116可以是物理氣相沈積(PVD)製程或原子層沈積(ALD)製程。物理氣相沈積製程可例如是蒸鍍製程或濺鍍製程。氧化層118的材料包括陶瓷氧化物。所述陶瓷氧化物可例如是氧化矽、氧化錫、氧化鋅或其組合，其厚度可介於10nm至2000nm之間。

請參照圖3D與圖3E，進行除鈀處理。由於保護層120已形成在銅柱結構108之間(即第一區R1)的表面處理層106上，因此，在進行上述除鈀處理後，僅移除第二區R2中的表面處理層 106(即未被保護層120所覆蓋的表面處理層106)。

請參照圖3E與圖3F，形成多數個保護層120於銅柱結構108的表面上。詳細地說，保護層120覆蓋在銅柱結構108的兩側壁與頂面上，且保護層120未覆蓋開口110的底部(亦即開口110中的表面處理層106a上)。由於保護層120彼此互不相連，因此，本實施例可解決習知銅柱結構18之間電性相連的問題(如圖1E所示)，以提升產品的可靠度。在一實施例中，保護層120的材料可例如是鎳/金(Ni/Au)、鎳/鈀(Ni/Pd)、化鎳鈀浸金(ENEPIG)、錫(Sn)、銀(Ag)、金(Au)或其組合。保護層120的形成方法可利用習知的ENEPIG製程來形成，於此便不再詳述。

綜上所述，本發明利用氧化層覆蓋在表面處理層上，以避免進行後續ENEPIG製程來形成保護層時，在開口中的表面處理層上形成保護層，進而導致銅柱結構之間彼此電性相連的問題。因此，本發明可解決習知因微細凸塊間距製程所導致的防焊區域的滲鍍問題，進而提升產品的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基板

102‧‧‧接墊

104‧‧‧介電層

106a‧‧‧表面處理層

108‧‧‧銅柱結構

110‧‧‧開口

118‧‧‧氧化層

120‧‧‧保護層

H‧‧‧高度

P‧‧‧間距

R1‧‧‧第一區(銅柱區)

R2‧‧‧第二區(非銅柱區)

Claims (13)

1. 一種封裝結構的製造方法，包括：提供基板，具有第一區與第二區；形成多數個接墊於所述第一區的所述基板中，其中所述接墊的表面外露於所述基板的表面；形成介電層於所述基板上，所述介電層部分覆蓋所述接墊；形成表面處理層於所述基底上，所述表面處理層覆蓋所述接墊與所述介電層的表面；形成多數個銅柱結構於所述接墊上；形成多數個氧化層於所述銅柱結構之間的所述表面處理層上；以及形成多數個保護層於所述銅柱結構的表面上，其中所述保護層互不相連。
2. 如申請專利範圍第1項所述的封裝結構的製造方法，其中所述氧化層的形成方法包括：利用擋板對所述基板進行沈積製程，其中所述擋板具有多數個開口，所述開口對應所述表面處理層。
3. 如申請專利範圍第2項所述的封裝結構的製造方法，其中所述沈積製程包括物理氣相沈積製程或原子層沈積製程。
4. 如申請專利範圍第1項所述的封裝結構的製造方法，其中相鄰兩銅柱結構之間的間距小於270μm，每一銅柱結構的高度大於90μm。
5. 如申請專利範圍第1項所述的封裝結構的製造方法，其中相鄰兩銅柱結構之間的間距與每一銅柱結構的高度的比值介於0.5至3.0之間。
6. 如申請專利範圍第1項所述的封裝結構的製造方法，其中在形成所述氧化層於所述銅柱結構之間的所述表面處理層上之前，更包括：移除所述第二區的所述基底上的部分所述表面處理層。
7. 如申請專利範圍第1項所述的封裝結構的製造方法，其中在形成所述氧化層於所述銅柱結構之間的所述表面處理層上之後，更包括：移除所述第二區的所述基底上的部分所述表面處理層。
8. 一種封裝結構，包括：基板，具有第一區與第二區；多數個接墊，位於所述第一區的基板中，其中所述接墊的表面外露於所述基板的表面；介電層，位於所述基板上，其中所述介電層部分覆蓋所述接墊；多數個銅柱結構，位於所述接墊上；表面處理層，位於所述第一區的所述介電層上；多數個氧化層，位於所述銅柱結構之間的所述表面處理層上；以及多數個保護層，覆蓋所述銅柱結構的表面上，其中所述保護 層互不相連。
9. 如申請專利範圍第8項所述的封裝結構，其中所述表面處理層延伸至所述介電層的側壁以及所述銅柱結構與所述接墊之間。
10. 如申請專利範圍第8項所述的封裝結構，其中所述氧化層的材料包括陶瓷氧化物，陶瓷氧化物包括氧化矽、氧化錫、氧化鋅或其組合。
11. 如申請專利範圍第8項所述的封裝結構，其中所述保護層的材料包括鎳/金、鎳/鈀、化鎳鈀浸金、錫、銀、金或其組合。
12. 如申請專利範圍第8項所述的封裝結構，其中相鄰兩銅柱結構之間的間距與每一銅柱結構的高度的比值介於0.5至3.0之間。
13. 如申請專利範圍第8項所述的封裝結構，其中相鄰兩銅柱結構之間的間距小於270μm，每一銅柱結構的高度大於90μm。