TWI421992B - 封裝基板及其製法 - Google Patents

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Description

封裝基板及其製法
本發明係有關一種封裝基板及其製法，尤指一種各打線墊之間均有防護層作區隔之封裝基板及其製法。
為符合半導體封裝件輕薄短小、多功能、高速度及高頻化的開發方向，為此，用以承載半導體元件之封裝基板已朝向細線路及小孔徑發展。
請參閱第1A及1B圖，係為一種習知封裝基板；如圖所示，係提供一具有相對第一及第二表面10a,10b之核心板10，且該核心板10係已完成內部線路(圖式中未表示)，於該第一及第二表面10a,10b上設有係為銅材之線路層11a,11b，並於該核心板10中具有導電通孔100以電性連接該第一及第二表面10a,10b上之線路層11a,11b；再者，該第一表面10a上之線路層11a具有複數打線墊110a，而該第二表面10b上之線路層11b係具有複數植球墊110b，且該核心板10及線路層11a,11b上設有防焊層12a,12b，於該第一表面10a上之防焊層12a設有置晶區F，並於該置晶區F周圍具有複數開口120a，以露出該些打線墊110a，又該第二表面10b上之防焊層12b具有複數開孔120b，以露出各該植球墊110b。
惟，習知防焊層12a之開口120a係呈長條狀，以令單一開口120a可外露出複數打線墊110a，導致各該打線墊110a之間並無防焊層12a作區隔，致使各該打線墊110a不僅容易吸濕，且於製作細間距(fine pitch)之線路時，容易發生電性短路之現象。
再者，於後續製程中，當於該置晶區F上設置半導體晶片且完成封裝製程後，該半導體裝置必需實施信賴性試驗，而一般半導體裝置之信賴性評估的加速實驗包括有熱循環實驗、溫度/濕度/偏壓加速實驗、以及高溫加速實驗，俾藉由將半導體封裝基板安置在規定之環境條件之下，以確認該半導體裝置能否正常動作。而在該溫度、濕度與壓力偏高之實驗環境中，若在絕緣物(防焊層12a)與導體(打線墊110a)之表面形成水薄膜時，則構成該導體之金屬容易在受到電壓變動影響下即被離子化而形成金屬離子而溶解於水膜中，當該金屬離子被相鄰導體之電位所吸引而移動時，一旦接觸到導體時即被還原成金屬，若此一離子遷移現象持續進行，則該被還原之金屬會發展成樹枝狀結晶(Dentrite)，最後相鄰的導體(打線墊110a)間將產生電性連接而造成短路現象。
又，於製作細線路及高密度之封裝基板時，該防焊層12a,12b容易與銅材(線路層11a,11b)或後續製成之封裝材(molding component)產生分層問題，導致可靠度不良；另外，該防焊層12a,12b也不易有效填入該線路層11a,11b之間的空隙，同樣容易導致可靠度不良。
因此，如何避免習知技術中上述之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明之一目的係在提供一種封裝基板及其製法，能避免習知打線墊容易吸濕及短路等問題。
本發明之另一目的係在提供一種封裝基板及其製法，能提升可靠度。
為達上述及其他目的，本發明揭露一種封裝基板，係包括：基板本體，係由增層結構及設於該增層結構上之第一防護層所構成，該第一防護層具有複數第一開孔，且該增層結構具有至少一介電層；以及第一線路層，係設於該基板本體內，且該第一線路層具有複數嵌設於該增層結構之介電層中之導電跡線及複數對應設於各該第一開孔中之打線墊，該導電跡線具有對應各該打線墊之端部，而各該打線墊之上表面外露於各該第一開孔，且各該打線墊之上表面低於該第一防護層之上表面，又各該打線墊電性連接該導電跡線。
前述之封裝基板中，該第一防護層係可為感光或非感光之介電材；該打線墊之周緣可小於或等於該導電跡線之端部周緣。
前述之封裝基板中，該增層結構復可具有設於該介電層上之第二線路層、及複數設於該介電層中且電性連接該第一與第二線路層之導電盲孔，且最外層之第二線路層具有複數電性接觸墊；復包括係為防焊層之第二防護層，係設於該增層結構上，且該第二防護層形成複數第二開孔，以令各該電性接觸墊對應外露於各該第二開孔。
前述之封裝基板復可包括表面處理層，係設於各該電性接觸墊上，且形成該表面處理層之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
本發明復揭露一種封裝基板之製法，係包括：提供一承載板，係具有相對兩表面，該兩表面上具有離型層；於該離型層上形成第一防護層，且於該第一防護層上形成複數第一開孔，以露出部分離型層表面；於各該第一開孔中形成分離阻障層；於該第一防護層上電鍍形成第一線路層，且該第一線路層具有複數導電跡線及位於對應各該分離阻障層上之打線墊，該導電跡線具有對應各該打線墊之端部；於該第一防護層及第一線路層上形成增層結構；移除該承載板，以外露出該離型層；以及移除該離型層及分離阻障層，以形成封裝基板，且各該打線墊之間具有該第一防護層，並且各該打線墊之上表面外露於各該第一開孔。
前述之製法中，該第一防護層係可為感光或非感光之介電材；該打線墊之周緣可小於或等於該導電跡線之端部周緣。
前述之製法中，該增層結構係可具有至少一介電層、設於該介電層上之第二線路層、及複數設於該介電層中且電性連接該第一與第二線路層之導電盲孔，且最外層之第二線路層具有複數電性接觸墊。復包括於該增層結構上形成第二防護層，且該第二防護層形成複數第二開孔，以令各該電性接觸墊對應外露於各該第二開孔。該第二防護層係為防焊層。
前述之製法復可包括於各該電性接觸墊上形成表面處理層，且形成該表面處理層之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
由上可知，本發明藉由各該打線墊之間均有該第一防護層作區隔，可避免習知技術之打線墊容易吸濕及短路等問題；再者，因該第一防護層可選擇與該第一線路層或後續製成之封裝材具有較佳界面親和性之材質，而不會如習知產生分層問題，且該第一線路層之導電跡線係嵌設於介電層中，亦不會產生如習知防焊層不易有效填入線路層之間的空隙的問題，俾提升可靠度，可利於製作細線路及高密度之封裝基板。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
請參閱第2A至2H圖，係為本發明所揭露之一種封裝基板之製法。
如第2A圖所示，提供一承載板20，係具有相對兩表面，於該兩表面上分別具有離型層21。
如第2B圖所示，於該離型層21上形成第一防護層22，且於該第一防護層22上形成複數第一開孔220，以露出部分離型層21表面；其中，該第一防護層22係為感光或非感光之介電材。
如第2C圖所示，於各該第一開孔220中形成分離阻障層23，且該分離阻障層23並未填滿整個第一開孔220；形成該分離阻障層23之材料係為鎳(Ni)或錫(Sn)，以有利於後續分離承載板20及離型層21之製程。
如第2D圖所示，於該第一防護層22上進行線路製程，且關於線路製程之方式繁多，以下係以半加成法(SAP)方式製作線路，但並不以此為限，特此述明；首先，於該第一防護層22、第一開孔220之孔壁及分離阻障層23上形成導電層24a，再於該導電層24a上形成具有開口區之阻層(圖式中未表示)，接著於該開口區中電鍍形成係為銅材之第一線路層24，最後再移除該阻層及其覆蓋之導電層24a。
所述之導電層24a主要係作為後續電鍍金屬材料所需之電流傳導路徑，其可由金屬、合金或沉積數層金屬層所構成，如選自銅、錫、鎳、鉻、鈦、銅-鉻合金或錫-鉛合金等所構成之群組之其中一者所組成，係以濺鍍、蒸鍍、無電電鍍及化學沈積之一者形成；或可使用例如聚乙炔、聚苯胺或有機硫聚合物等導電高分子材料，而以旋轉塗佈(spin coating)、噴墨印刷(ink-jet printing)或壓印(imprinting)等方式形成該導電層24a。
所述之阻層係為一例如乾膜或液態光阻等光阻層(Photoresist)，其係利用印刷、旋塗或貼合等方式分別形成於該導電層24a上，再藉由曝光、顯影等方式加以圖案化，於該阻層中形成圖案化開口區，以顯露部份之導電層24a。
所述之第一線路層24具有複數導電跡線240,240’及位於對應各該分離阻障層23上之打線墊241，該導電跡線240,240’具有對應各該打線墊241之端部240a,240a’，而各該打線墊241係位於各該第一開孔220中，以令各該第一開孔220中設有分離阻障層23及打線墊241，且令該第一防護層22有效隔離各該打線墊241；其中，該打線墊241之周緣等於其相對應位置的導電跡線240’之端部240a’周緣，或該打線墊241之周緣小於其相對應位置的導電跡線240之端部240a周緣。
如第2E圖所示，於該第一防護層22及第一線路層24上形成增層結構25，該增層結構25係具有至少一介電層250、設於該介電層250上之第二線路層251、及複數設於該介電層250中且電性連接該第一與第二線路層24,251之導電盲孔252，且最外層之第二線路層251具有複數電性接觸墊253。
如第2F圖所示，移除該承載板20，以外露出該離型層21。
如第2G及2G’圖所示，移除該離型層21、分離阻障層23及其上之導電層24a，以形成基板本體2，且各該打線墊241之間具有該第一防護層22，並且各該打線墊241之上表面241a外露於各該第一開孔220；其中，該打線墊241之周緣等於其相對應位置的導電跡線240’之端部240a’周緣，或該打線墊241之周緣小於其相對應位置的導電跡線240之端部240a周緣。於本實施例中，該導電跡線240,240’之端部240a,240a’周緣與該打線墊241之周緣呈現不同之對應大小形式，係為便於說明；然，同一基板上的導電跡線之端部周緣與該打線墊之周緣亦可為同樣對應形式，即全部小於或全部等於；且於實際使用中，將依需求，令該打線墊之周緣全部小於、全部等於或同時呈現小於及等於其相對應位置的導電跡線之端部周緣。
由於該第一防護層22之各該第一開孔220係對應各該打線墊241，以令單一第一開孔220外露單一打線墊241，俾使各該打線墊241之間均有該第一防護層22作區隔，以避免習知技術之打線墊容易吸濕、於製作細間距之線路時易發生電性短路等問題。
再者，當進行半導體裝置之信賴性試驗時，因該第一防護層22設於各該打線墊241之間，以隔離各該打線墊241，故有效避免相鄰的打線墊241間出現短路現象。
又，於製作細線路及高密度之封裝基板時，因該第一防護層22係為感光或非感光之介電材，而可以曝光顯影或雷射形成第一防護層22之第一開孔220。
另外，該些導電跡線240,240’係設於該第一防護層22上，而各該打線墊241並填入於各該第一開孔220中，相較於習知之防焊層填入線路層之間的空隙，本發明可改善習知之可靠度不良之問題。
因該第一防護層22可選擇與該第一線路層24或後續製成之封裝材具有較佳界面親和性之材質，而不會如習知防焊層易與封裝材產生分層問題，且該第一線路層24之導電跡線240,240’係嵌設於介電層250中，亦不會產生如習知防焊層不易有效填入線路層之間的空隙的問題，俾提升可靠度，可利於製作細線路及高密度之封裝基板。
如第2H圖所示，於該增層結構25上形成第二防護層26，且該第二防護層26形成複數第二開孔260，以令各該電性接觸墊253對應外露於各該第二開孔260；其中，該第二防護層26係為防焊層(solder mask)。
再者，於各該電性接觸墊253及打線墊241上形成表面處理層27，且形成該表面處理層27之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
如第3圖所示，於後續製程中，該封裝基板復可於該第一防護層22上設置具有作用面30a及非作用面30b之半導體晶片30，該半導體晶片30之非作用面30b設於該第一防護層22上，而該半導體晶片30之作用面30a復具有複數電極墊301，而各該電極墊301藉由焊線31以電性連接至各該打線墊241上之表面處理層27，並於該第一防護層22上設有覆蓋該半導體晶片30、焊線31與表面處理層27的封裝材料32。
本發明復揭露一種封裝基板，係包括基板本體2以及設於該基板本體2內之第一線路層24。
所述之基板本體2係由增層結構25及設於該增層結構25上之第一防護層22所構成，該第一防護層22係為感光或非感光之介電材且具有複數第一開孔220，且該增層結構25具有至少一介電層250、設於該介電層250上之第二線路層251、及複數設於該介電層250中且電性連接該第一與第二線路層24,251之導電盲孔252，且最外層之第二線路層251具有複數電性接觸墊253。
所述之第一線路層24具有複數嵌設於該增層結構25之介電層250中之導電跡線240,240’及複數對應設於各該第一開孔220中之打線墊241，該導電跡線240,240’具有對應各該打線墊241之端部240a,240a’，而各該打線墊241之上表面241a外露於各該第一開孔220，且各該打線墊241之上表面241a低於該第一防護層22之上表面，各該打線墊241電性連接該導電跡線240,240’，該打線墊241之周緣並小於或等於該導電跡線240,240’之端部240a,240a’周緣。
所述之封裝基板復包括設於該增層結構25上並為防焊層之第二防護層26，且該第二防護層26中形成複數第二開孔260，以令各該電性接觸墊253對應外露於各該第二開孔260；較佳地，亦包括設於各該電性接觸墊253及打線墊241上之表面處理層27，且形成該表面處理層27之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
綜上所述，本發明之封裝基板及其製法係藉由各該打線墊之間均有該第一防護層作區隔，以避免習知技術之打線墊容易吸濕及短路等問題；再者，因該第一防護層可選擇與該第一線路層或後續製成之封裝材具有較佳界面親和性之材質，而不會如習知產生分層問題，且該第一線路層之導電跡線係嵌設於介電層中，亦不會產生如習知防焊層不易有效填入線路層之間的空隙的問題，俾提升可靠度，可利於製作細線路及高密度之封裝基板。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10．．．核心板
10a．．．第一表面
10b．．．第二表面
100．．．導電通孔
11a,11b．．．線路層
110a．．．打線墊
110b．．．植球墊
12a,12b．．．防焊層
120a．．．開口
120b．．．開孔
2．．．基板本體
20．．．承載板
21．．．離型層
22．．．第一防護層
220．．．第一開孔
23．．．分離阻障層
24．．．第一線路層
24a．．．導電層
240,240’．．．導電跡線
240a,240a’．．．端部
241．．．打線墊
241a．．．上表面
25．．．增層結構
250．．．介電層
251．．．第二線路層
252．．．導電盲孔
253．．．電性接觸墊
26．．．第二防護層
260．．．第二開孔
27．．．表面處理層
30．．．半導體晶片
30a．．．作用面
30b．．．非作用面
301．．．電極墊
31．．．焊線
32．．．封裝材料
F．．．置晶區
第1A圖係為習知封裝基板之剖視示意圖；
第1B圖係為習知封裝基板之上視示意圖；
第2A至2H圖係為本發明封裝基板之製法之示意圖；其中，第2G’圖係為上視示意圖；以及
第3圖係為本發明封裝基板與晶片結合之示意圖。
2．．．基板本體
22．．．第一防護層
220．．．第一開孔
24．．．第一線路層
24a．．．導電層
240,240’．．．導電跡線
240a,240a’．．．端部
241．．．打線墊
241a．．．上表面
25．．．增層結構
250．．．介電層
251．．．第二線路層
252．．．導電盲孔
253．．．電性接觸墊

Claims (16)

  1. 一種封裝基板，係包括：基板本體，係由增層結構及設於該增層結構上之第一防護層所構成，該第一防護層具有複數第一開孔，且該增層結構具有至少一介電層；以及第一線路層，係設於該基板本體內，且該第一線路層具有複數嵌設於該增層結構之介電層中之導電跡線及複數對應設於各該第一開孔中之打線墊，該導電跡線具有對應各該打線墊之端部，而各該打線墊之上表面外露於各該第一開孔，且各該打線墊之上表面低於該第一防護層之上表面，又各該打線墊電性連接該導電跡線。
  2. 如申請專利範圍第1項之封裝基板，其中，該打線墊之周緣等於或小於該導電跡線之端部周緣。
  3. 如申請專利範圍第1項之封裝基板，其中，該增層結構復具有設於該介電層上之第二線路層、及複數設於該介電層中且電性連接該第一與第二線路層之導電盲孔，且最外層之第二線路層具有複數電性接觸墊。
  4. 如申請專利範圍第3項之封裝基板，復包括第二防護層，係設於該增層結構上，且該第二防護層形成複數第二開孔，以令各該電性接觸墊對應外露於各該第二開孔。
  5. 如申請專利範圍第4項之封裝基板，其中，該第二防護層係為防焊層。
  6. 如申請專利範圍第3項之封裝基板，復包括表面處理層，係設於各該電性接觸墊上。
  7. 如申請專利範圍第6項之封裝基板，其中，形成該表面處理層之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之一者。
  8. 如申請專利範圍第1項之封裝基板，其中，該第一防護層係為感光或非感光之介電材所製成者。
  9. 一種封裝基板之製法，係包括：提供一承載板，係具有相對兩表面，該兩表面上具有離型層；於該離型層上形成第一防護層，且於該第一防護層上形成複數第一開孔，以露出部分離型層表面；於各該第一開孔中形成分離阻障層；於該第一防護層上電鍍形成第一線路層，且該第一線路層具有複數導電跡線及位於對應各該分離阻障層上之打線墊，該導電跡線具有對應各該打線墊之端部；於該第一防護層及第一線路層上形成增層結構；移除該承載板，以外露出該離型層；以及移除該離型層及分離阻障層，以形成封裝基板，且各該打線墊之間具有該第一防護層，並且各該打線墊之上表面外露於各該第一開孔。
  10. 如申請專利範圍第9項之封裝基板之製法，其中，該打線墊之周緣等於或小於該導電跡線之端部周緣。
  11. 如申請專利範圍第9項之封裝基板之製法，其中，該增層結構係具有至少一介電層、設於該介電層上之第二線路層、及複數設於該介電層中且電性連接該第一與第二線路層之導電盲孔，且最外層之第二線路層具有複數電性接觸墊。
  12. 如申請專利範圍第11項之封裝基板之製法，復包括於該增層結構上形成第二防護層，且該第二防護層形成複數第二開孔，以令各該電性接觸墊對應外露於各該第二開孔。
  13. 如申請專利範圍第12項之封裝基板之製法，其中，該第二防護層係為防焊層。
  14. 如申請專利範圍第11項之封裝基板之製法，復包括於各該電性接觸墊上形成表面處理層。
  15. 如申請專利範圍第14項之封裝基板之製法，其中，形成該表面處理層之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之一者。
  16. 如申請專利範圍第9項之封裝基板之製法，其中，該第一防護層係為感光或非感光之介電材所製成者。
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