KR100334971B1 - 전기도금법을 이용한 금속배선라인 형성방법 - Google Patents

Abstract

본 발명은, 전기도금법을 이용한 금속배선라인 형성방법에 관한 것으로서, 특히, 반도체기판 상에 하부금속배선라인을 형성하고, 금속접착층 및 메탈플러그를 형성한 후, 금속층의 절연부위가 형성될 부위에 리프트 오프(Lift-Off) 감광막을 적층한 후, 습식층과 금속씨드층을 적층하여 전기도금법을 사용하여 금속층을 성장시키고, 리프트오프 감광막을 제거하므로 전기적인 특성을 향상시킨 금속배선라인을 형성하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

전기도금법을 이용한 금속배선라인 형성방법 { Method For Forming The Metal- Line Using The Electro-Plating Method }

본 발명은 전기도금법을 이용하여 금속라인을 형성하는 방법에 관한 것으로서, 특히, 반도체기판 상에 금속층의 절연부위가 형성될 부위에 리프트 오프 (Lift-Off) 감광막을 적층한 후, 습식층과 금속씨드층을 적층하여 전기도금법을 사용하여 금속층을 성장시키고, 리프트오프 감광막을 제거하므로 전기적인 특성을 향상시킨 금속배선라인을 형성하도록 하는 전기도금법을 이용한 메탈라인 형성방법에 관한 것이다.

일반적으로, 메모리(Memory)와 로직(Logic)이 단일칩에 형성되는 복합반도체 (MML: Merged Memory Logic)가 최근에 들어 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있다. 이 MML반도체장치는 로직과 메모리를 한 칩에서 단일한 공정으로 제조하는 것이 가능하므로 특별한 설계의 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고, 저전력으로 사용하는 것이 가능한 장점을 지닌다.

그 반면에, 메모리제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단위칩의 크기가 커지며 따라 제조공정을 진행하기에 많은 어려움을 요하는 단점도 지니고 있을 뿐만아니라 메모리에서의 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.

도 1(a) 내지 도 1(c)는 본 발명에 따른 메탈라인 형성방법을 순차적으로 보인 도면으로서, 먼저 도1(a)에 도시된 바와 같이, 반도체기판(1)상에 소정의 소자공정을 통하여 하부금속라인을 형성하도록 한 후, 층간절연막(3)을 적층하여 하부금속배선라인(2)이 노출되도록 콘택홀을 형성하도록 한다.

그리고, 그 콘택홀 내부에 박막의 금속접착층(Metal Glue Layer)(4)을 매립하도록 한 후, 콘택홀의 공간부 내에 금속을 매립하여 식각하여 하부금속배선라인 (2)과 연결되는 메탈프러그(5)를 형성하도록 한다.

도 1(b)에 도시된 바와 같이, 상기 결과물 상에 습식층(6), 알루미늄층(7), 반사방지막(8)을 적층한 후, 절연부위를 갖도록 감광막(9)을 적층하도록 한다.

도 1(c)에 도시된 바와 같이, 상기 감광막(9)의 개방부위를 이용하여 반사방지막(8), 알루미늄층(7), 습식층(6) 및 금속접착층(4)을 순차적으로 식각하여 상부금속배선라인간에 절연부위(10)를 형성하도록 한다.

그러나, 상기한 바와 같이, 상기 알루미늄층(7)의 두께는 마스크 감광막과 식각특성에 의존하는 데, 구현하는 메탈라인이 점차적으로 가늘어짐에 따라 금속층의 식각마스크인 감광막의 두께가 얇아지고 있어서, 금속층의 두께 한도도 점차적으로 낮아지고 있다. 만약 초고속 동작소자인 경우에는 특히, 인터커넥션 금속라인의 저항이 낮아야 하나 종래의 방법으로는 작아지는 선폭에 대하여 금속층의 두께를 증가시키는 데 한계에 이르렀다.

또한, 사진식각을 위한 반사방지막으로는 티타늄 나이트라이드막(TiN)이 사용되는 데, 이는 금속에 비하여 그레인 사이즈(Grain Size)가 달라 금속라인의 EM(Electro-Migration)특성 저하를 가져다 주는 문제점을 지닌다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 하부금속배선라인을 형성하고, 금속접착층 및 메탈플러그를 형성한 후, 금속층의 절연부위가 형성될 부위에 리프트 오프(Lift-Off) 감광막을 적층한 후, 습식층과 금속씨드층을 적층하여 전기도금법을 사용하여 금속층을 성장시키고, 리프트오프 감광막을 제거하므로 전기적인 특성을 향상시킨 금속배선라인을 형성하는 것이 목적이다.

도 1(a) 내지 도 1(c)는 본 발명에 따른 메탈라인 형성방법을 순차적으로 보인 도면이고,

도 2(a) 내지 도 2(f)는 본 발명에 따른 전기도금법을 이용한 메탈라인 형성방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

20 : 반도체기판 25 : 하부금속배선라인

30 : 층간절연막 35 : 금속접착층

40 : 메탈플러그 45 : 리프트오프 감광막

50 : 습식층 55 : 금속씨드층

60 : 금속층

이러한 목적은 소정의 소자 구조를 갖는 반도체기판 상에 하부금속배선라인을 형성한 후, 층간절연막을 식각하여 콘택홀을 형성하고, 그 콘택홀 내에 급속접착층을 적층하고 메탈플러그를 매립하는 단계와; 상기 결과물 상에 상부 금속배선라인이 형성될 부위에서 절연부위가 형성될 부분에 리프트오프(Lift-Off)감광막을 적층하는 단계와; 상기 결과물 상에 습식층(Wetting Layer) 및 금속씨드층(Metal Seed Layer)을 적층하는 단계와; 상기 리프팅오프감광막을 제외한 부분에 적층된 금속씨드층을 전극판(Electro-Plating)으로 하여 상부금속배선라인을 성장시키는 단계와; 상기 결과물에서 노출된 리프팅오프 감광막을 제거하면서 그 상부면에 적층된 습식층 및 금속씨드층을 동시에 제거하는 단계와; 상기 리프팅오프감광막을 제거하면서 개방된 절연부위를 통하여 금속접착층을 식각으로 제거하는 단계를 포함하여 이루어진 전기도금법을 이용한 금속배선라인 형성방법을 제공함으로써 달성된다.

상기 리프팅오프 감광막의 측면부분은, 상부로 갈수록 넓어지게 경사져 형성되는 것으로서, 85 ∼ 88°로 형성하는 것이 바람직 하다.

상기 습식층은, Ti을 사용하는 것이 바람직 하다.

상기 금속씨드층은, Cu, Al 및 Au 중에 어느 하나를 사용하는 것이 바람직 하다.

상기 상부금속배선라인은, 1000 ∼ 2000Å의 적층 두께로 형성하도록 한다.

상기 리프팅오프 감광막을 식각할 때, 습식식각(Wet Etch)으로 제거하는 것이 바람직 하다.

상기 금속접착층(Metal Glue Layer)을 식각할 때, 블랭킷 건식식각(Blancket Dry Etch)으로 제거하는 것이 바람직 하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.

도 2(a)에 도시된 바와 같이, 소정의 소자 구조를 갖는 반도체기판(20) 상에 하부금속배선라인(25)을 형성한 후, 층간절연막(30)을 식각하여 콘택홀을 형성하고, 그 콘택홀 내에 급속접착층(35)을 적층하고 메탈플러그(40)를 매립하도록 한다.

그리고, 상기 결과물 상에 상부 금속배선라인이 형성될 부위에서 절연부위가 형성될 부분에 리프트오프감광막(45)을 적층하도록 한다.

상기 리프팅오프 감광막(45)의 측면부부은, 상부로 갈수록 넓어지게 경사져 형성하도록 하고, 경사면 각도는, 85 ∼ 88°로 형성하는 것이 바람직 하다.

도 2(b)에 도시된 바와 같이, 상기 결과물 상에 습식층(50) 및 금속씨드층 (55)을 적층하도록 한다. 이 때, 상기 습식층(50)은 Ti층인 것이 바람직 하다.

도 2(c)에 도시된 바와 같이, 웨이퍼 전면에 있는 금속접착층(Glue Layer)을 커런트 패쓰(Current Path)로 상기 리프팅오프감광막(45)을 제외한 부분에 적층된 금속씨드층(55)을 전극판 (Electro-Plating)으로 하여 상부금속배선라인(60)을 성장시키도록 한다.

도 2(d)에 도시된 바와 같이, 상기 결과물에서 노출된 리프팅오프 감광막 (45)을 습식으로 제거하면서 그 상부면에 적층된 습식층(50) 및 금속씨드층(55)을 동시에 제거하도록 한다.

도 2(e)에 도시된 바와 같이, 상기 리프팅오프 감광막(45)을 제거하게 되면, 그 위에 적층된 습식층(50) 및 금속씨드층(55)이 동시에 제거되면서 상부금속라인 사이에 절연부위(65)를 가지고 있게 된다. 상기 리프팅오프 감광막(45)은 습식식각으로 제거하는 것이 바람직 하다.

도 2(f)에 도시된 바와 같이, 상기 리프팅오프감광막(45)을 제거하면서 개방된 절연부위(65)를 통하여 금속접착층(35)을 식각으로 제거하도록 한다. 상기 금속접착층(35)을 식각할 때, 상기 상부 금속배선라인(60)과 금속접착층(35)의 식각률차이를 이용하여 블랭킷 건식식각(Blancket Dry Etch)으로 제거하는 것이 바람직 하다.

상기한 바와 같이, 본 발명에 따른 전기도금법을 이용한 금속배선라인 형성방법을 이용하게 되면, 반도체기판 상에 하부금속배선라인을 형성하고, 금속접착층 및 메탈플러그를 형성한 후, 금속층의 절연부위가 형성될 부위에 리프트 오프 (Lift-Off) 감광막을 적층한 후, 습식층과 금속씨드층을 적층하여 전기도금법을 사용하여 금속층을 성장시키고, 리프트오프 감광막을 제거하므로 전기적인 특성을 향상시킨 금속배선라인을 형성하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (8)

1. 반도체기판 상에 하부금속배선라인을 형성한 후, 층간절연막을 식각하여 콘택홀을 형성하고, 그 콘택홀 내에 급속접착층을 적층하고 메탈플러그를 매립하는 단계와;

   상기 결과물 상에 상부 금속배선라인이 형성될 부위에서 절연부위가 형성될 부분에 리프트오프 감광막을 적층하는 단계와;

   상기 결과물 상에 습식층 및 금속씨드층을 적층하는 단계와;

   상기 리프팅오프 감광막을 제외한 부분에 적층된 금속씨드층을 전극판으로 하여 금속을 성장하여 상부금속배선라인을 형성시키는 단계와;

   상기 결과물에서 노출된 리프팅오프 감광막을 제거하면서 그 상부면에 적층된 습식층 및 금속씨드층을 동시에 제거하는 단계와;

   상기 리프팅오프감광막을 제거하면서 개방된 절연부위를 통하여 금속접착층을 식각으로 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.
2. 제 1 항에 있어서, 상기 리프팅오프 감광막의 측면부분은, 상부로 갈수록 넓어지게 경사져 형성되는 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.
3. 제 2 항에 있어서, 상기 리프팅오프 감광막의 경사면 각도는, 85 ∼ 88°로 형성하는 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.
4. 제 1 항에 있어서, 상기 습식층은, Ti인 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.
5. 제 1 항에 있어서, 상기 금속씨드층은, Cu, Al 및 Au 중에 어느 하나를 선택하여 사용하는 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.
6. 제 1 항에 있어서, 상기 상부금속배선라인은, 1000 ∼ 2000Å의 두께로 적층되는 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.
7. 제 1 항에 있어서, 상기 리프팅오프 감광막을 식각할 때, 습식식각으로 제거하는 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.
8. 제 1 항에 있어서, 상기 금속접착층을 식각할 때, 블랭킷 건식식각으로 제거하는 것을 특징으로 하는 전기도금법을 이용한 금속배선라인 형성방법.