JP2012248671A

JP2012248671A - 半導体基板の製造方法

Info

Publication number: JP2012248671A
Application number: JP2011119094A
Authority: JP
Inventors: Daisuke Yamamoto; 大輔山本; Takafumi Okuma; 崇文大熊; Yoshihiro Yanagi; 義弘柳
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2011-05-27
Filing date: 2011-05-27
Publication date: 2012-12-13

Abstract

【課題】サイドエッチ発生の可能性を軽減させた半導体基板の製造方法を提供する。
【解決手段】絶縁膜の形成後、シード膜の形成の前に配線パターンの形成を行う。次いで、シード膜の形成後、配線パターン用レジストの剥離を行う。次いで、メッキマスクレジストの形成を行なったのち、半導体基板の表面からのメッキ電流により、ウエットエッチング工法を行うこと無く、配線パターンの形成を行う。
【選択図】図１

Description

本発明は、例えば三次元実装に用いる、半導体基板の製造方法に関するものである。

現在、携帯電話機やノート型パソコン等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型が図られている。さらに、これらの電子機器においては、それら各種の電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＰＳ（ＣｈｉｐＳｃａｌｅＰａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＰＳ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。

上記の電子機器は、今後、益々小型及び多機能化が求められることが予想できており、半導体チップの実装密度をさらに高める必要が出てきている。かかる背景の下、三次元実装技術が案出されてきた。

この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。

この三次元実装技術で用いられる半導体チップは、その表面と裏面とに形成された外部接続用の接続端子と、半導体チップの表面と裏面とを貫通する貫通穴を有する。そして、この貫通穴に形成された導電材を介して表裏面の接続端子同士が電気的に接続された電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された接続端子が、他の半導体チップの表面に形成された接続端子と接続され、各半導体チップ間で配線接続される。

三次元実装技術で用いられる半導体チップは、多くの工程を経て製造される。三次元実装に用いられる従来の半導体基板では、工程数を極力低減して製造効率を上昇させるために、外部接続用の接続端子と貫通穴内の導電材を、以下の工程を経て形成している（例えば、特許文献１参照）。

図５(ａ)〜(ｊ)に、従来の半導体基板の製造方法を示す。

まず、シリコンウエハ等の半導体基板５１上に、ビアパターンレジスト５２による貫通穴パターン形成を行い（図５(ａ)参照）、レジスト開口部分５３をドライエッチング等で加工してビアホール５４を形成する（図５(ｂ)参照）。そして、後述する配線層（メッキＣｕ膜６０）を流れる電流が半導体基板５１へ拡散することを防止するために、ＳｉＯ_２又はＳｉＮ等からなる絶縁膜５５を形成する（図５(ｃ)参照）。次いで、配線層となるＣｕが半導体基板５１へ拡散することを防止するため、Ｔｉ、ＴｉＮ、Ｔａ、又は、ＴａＮ等のバリア膜５６を形成する（図５(ｄ)参照）。そして、配線層となるＣｕ膜６０を形成するために、まず、スパッタ装置等を用いてＣｕ又はＡｌ等のシード膜５７を形成し（図５(ｄ)参照）、配線パターン用レジスト５８により半導体基板５１の裏面の配線パターンを形成する（図５(ｅ)参照）。そして、配線パターン用レジスト５８のレジスト開口部５９にメッキＣｕ膜６０をメッキ処理により形成し（図５(ｆ)参照）、配線パターン用レジスト５８を剥離する（図５(ｇ)参照）。そして、メッキ処理で形成したメッキＣｕ膜６０を保護するマスクレジスト６１を形成し（図５(ｈ)参照）、エッチングによって配線パターン外のバリア膜５６及びシード膜５７を除去する（図５(ｉ)参照）。最後に、メッキＣｕ膜６０を保護しているマスクレジスト６１を剥離し完成となる（図５(ｊ)参照）。

特開２００３−２７３１０７号公報

しかしながら、特許文献１に示す工程におけるウエットエッチングによるメタル膜除去は、安定化が困難である。安定化が困難な理由は、主にスパッタ装置で形成されるメタル膜の形成量又は形成される膜質が、基板面内でバラつくためである。メタル膜除去が不安定になると、ウエットエッチングでも、液温又は浴槽攪拌等の条件により面内でエッチングレートに差が生じ、結果として、サイドエッチと呼ばれる現象が発生する。

図６にサイドエッチ発生部の図を示す。基板面内でのエッチングに差が生じた結果、シード膜５７上のメッキＣｕ膜６０の下部では、サイドエッチが進行する箇所が発生する。サイドエッチが進行する箇所が発生した結果として、配線細化が生じる。シード膜５７上のメッキＣｕ膜６０の下部のシード膜５７が横方向にエッチングが進行する（サイドエッチが進行）と、配線層の断面形状は下部がへこんだキノコ型となる。この断面形状は、上部分（メッキＣｕ膜６０等）が重く、下部分（シード膜５７やバリア膜５６等）が細いため、バランスが悪い。そのため、多少の外部荷重で、図７に示すように配線層（メッキＣｕ膜６０）が倒れてしまう場合がある。また、外部荷重がなくとも、サイドエッチの進行が激しくなると配線層が自立できなくなる場合がある。

本発明は、これらの課題を解決し、サイドエッチ発生の可能性を軽減させた半導体基板の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体基板の製造方法は、半導体基板の裏面に、開口部分を有するレジストにより貫通穴を形成し、前記レジストの前記開口部分にビアホールを形成し、前記半導体基板の裏面上に絶縁膜を形成し、前記絶縁膜上に配線パターン用レジストを形成し、前記配線パターン用レジスト、及び、前記絶縁膜の前記配線パターン用レジストで覆われていない部分に、バリア膜を形成し、前記バリア膜上にシード膜を形成し、前記配線パターン用レジストを前記絶縁膜から剥離し、前記絶縁膜上にメッキマスクレジストを形成し、前記メッキマスクレジストで覆われていない部分に、メッキ処理により配線Ｃｕ膜を形成し、前記メッキマスクレジストをメッキマスクレジストから剥離することを特徴とする。

本発明によれば、サイドエッチ発生の可能性を軽減させた半導体基板の製造方法を提供することができる。

（ａ）〜（ｉ）本発明の第一実施形態における三次元実装に用いる半導体基板の製造方法の工程を順に示す断面図第一実施形態における半導体基板の製造方法を用いる場合のメッキ用電極の配置の説明図（ａ）〜（ｃ）第一実施形態の変形例におけるメッキマスクレジスト形成からメッキマスクレジスト剥離工程の拡大断面図本第一実施形態と従来例の形成手順の違いを示した説明図（ａ）〜（ｊ）従来の半導体基板の製造方法の工程を順に示す断面図サイドエッチ発生部を説明するための断面図配線細化による倒壊を説明するための断面図

以下、本発明の半導体基板の製造方法について、図面を参照しながら説明する。なお、以下の説明において、同じ構成については、同一符号を用いて詳しい説明は省略する。

図１は、本発明の第一実施形態における三次元実装に用いる半導体基板の製造方法を示した図である。

まず、シリコンウエハ等の半導体基板１の裏面（図１（ａ）の上面側）上に、ビアパターンレジスト２による貫通穴パターンの形成を行う（図１（ａ）参照）。ビアパターンレジスト２の貫通穴パターンは、レジスト開口部分３を有している。

次いで、ビアパターンレジスト２のレジスト開口部分３を利用して、ドライエッチング等の加工により、ビアホール４を半導体基板１に形成する（図１（ｂ）参照）。このとき、ビアホール４の底面に、半導体基板１の表面側（図１（ｂ）の下面側）の電極パッド１３が露出するようにする。

次いで、配線層を流れる電流が半導体基板１へ拡散することを防止するため、ＳｉＯ_２又はＳｉＮ等からなる絶縁膜５を、ビアホール４の側壁及び半導体基板１の裏面上に形成する（図１（ｃ）参照）。

ここまでは、従来の方法と同様であるが、本発明の第一実施形態では、以後の工程において、ウエットエッチング工程を削除している。具体的には、本発明の第一実施形態では、半導体基板１の配線パターン以外の部分（配線パターンを形成しない部分）に、バリア膜６及びシード膜７の金属製の膜を付着させないことで、ウエットエッチング工程を削除している。

ウエットエッチング工程を削除した、本発明の第一実施形態の方法について説明する。まず、半導体基板１上の絶縁膜５の裏面の所定部分（配線パターンを形成しない部分）に配線パターン用レジスト８を形成する（図１（ｄ）参照）。配線パターン用レジスト８の配線パターンは、ビアホール４の開口部分を含む配線パターン用レジスト開口部９を有している。

次いで、拡散防止用のバリア膜６及びシード膜７を、配線パターン用レジスト開口部９に露出した絶縁膜５上に順次形成する（図１（ｅ）参照）。このとき、ビアホール４の側壁及び底面にもバリア膜６及びシード膜７が形成される。バリア膜６及びシード膜７は、主に、スパッタリング法を用いて形成される。スパッタリング法を用いることで、半導体基板１の絶縁膜５の表面全面及びビアホール４にスパッタ膜が飛散する。そのため、バリア膜６及びシード膜７は、配線パターン用レジスト８の表面、及び、配線パターン用レジスト開口部９の表面、及び、ビアホール４の側壁及び底面に形成される。ここで、配線パターン用レジスト開口部９の表面とは、配線として残したい部分である。また、ビアホール４の底面とは、ビアホール４の底面に露出した電極パッド１３の表面である。

次に、絶縁膜５から配線パターン用レジスト８の剥離を行うことで、配線パターン用レジスト８の上部にあるバリア膜６及びシード膜７は、配線パターン用レジスト８と共に半導体基板１上から消失する（図１（ｆ）参照）。この方法により、まず、半導体基板１上に、バリア膜６及びシード膜７で構成される配線パターン１５を形成することができる。

次いで、配線Ｃｕ膜（配線層）の一例としてのメッキＣｕ膜１０が不必要部分に成長することを防止するため、メッキマスクレジスト１２を、絶縁膜５上に形成する（図１（ｇ）参照）。

次いで、電気信号伝達用の電極パッド１３よりメッキ電流を印加して、メッキＣｕ膜１０をビアホール４内で成長させて、ビアホール４内及びビアホール４の上方のメッキマスクレジスト１２間の開口部（バリア膜６及びシード膜７が形成されている部分）にメッキＣｕ膜１０を形成する（図１（ｈ）参照）。電気信号伝達用の電極パッド１３は、半導体基板１の表面側（図１（ｈ）の下面側）、すなわち、ビアホール４の下部に設置されている。

次いで、絶縁膜５からメッキマスクレジスト１２を剥離して完成となる（図１（ｉ）参照）。

メッキ工程に関しては、半導体基板１の裏面に形成された配線パターン１５が独立して配置されていない場合には、半導体基板１の裏面内の任意の１箇所に電極を設置すると、全ての配線に電流が流れる。このような場合においては、メッキ用電極１４を半導体基板１の裏面に設置すればよい。一方、配線パターン１５が独立して配置されている場合には、メッキ用電極１４は半導体基板１の裏面の複数個所に設置しなければならない。しかし、メッキ用電極１４の複数箇所への設置は、電極用配線等がメッキ浴槽内でメッキ液の対流を妨害し、メッキＣｕ膜１０のメッキ成長にムラができる。そのため、メッキ用電極１４の複数箇所への設置は、現実的には困難である。

そこで、第一実施形態では、以下のように、メッキ液の対流を妨害しないように、半導体基板１の表面より各配線パターン１５にメッキ電流を印加することのできるメッキ用電極１４を構成している。

第一実施形態における半導体基板の製造方法を用いる場合のメッキ用電極１４の配置を図２に示す。

三次元実装に用いる半導体基板１のため、ビアホール４の下部には電気信号伝達用の電極パッド１３が設置されている。この電極パッド１３にメッキ用電極１４が半導体基板１の表面側（図２の下側）から接触できるよう、メッキ用電極１４には、図２の示すように、電極パッド１３のパターンと逆の突起１４ａを設ける。すなわち、電極パッド１３は半導体基板１の表面側の凹部の底面に配置されているのに対して、メッキ用電極１４は半導体基板１の表面側の凹部内に挿入して電極パッド１３と電気的に接触可能な突起１４ａを有している。このメッキ用電極１４を半導体基板１の表面にセットし（図２参照）、メッキ時の電流印加を半導体基板１の表面側から行う。このメッキ用電極１４を用いた場合の効果は、半導体基板１の裏面側より電流印加した場合と比較して、ビアホール４の内部のメッキＣｕ膜１０のメッキ成長が確実となり、デバイスの歩留が向上することである。デバイスの歩留が向上する理由としては、メッキ成長用のシード膜７を形成するためのスパッタ粒子は直線的に飛散することで、ビアホール４の内部の側壁はスパッタ粒子の付着確率が低くなるためである。スパッタ粒子の付着確率が低くなることで、ビアホール４の側壁のメッキ成長用のシード膜７の膜厚が薄くなると共に、ビアホール４の側壁のメッキ成長用のシード膜７の膜質も、半導体基板１の裏面に形成されたメッキ成長用のシード膜７の膜質と比較して、緻密性が低下する。これにより、ビアホール４の側壁のシード膜７はメッキ電流が流れにくくなり、シード膜７にメッキ電流が流れている途中で、シード膜７の抵抗増加又は断線が発生し、半導体基板１の裏面からのメッキ電流印加では、メッキＣｕ膜１０のメッキ成長がビアホール４途中で停止し、ビアホール４の底までメッキＣｕ膜１０が形成できなくなる可能性がある。

これに対して、本発明の第一実施形態のように、半導体基板１の表面側よりメッキ電流を印加することで、メッキＣｕ膜１０は、ビアホール４の底（電極パッド１３の表面）から成長し、たとえ途中でシード膜７が断線していても、ビアホール４の底からのメッキＣｕ膜１０のボトムアップにより、ビアホール４の底の電極パッド１３と、半導体基板１の裏面に形成されたシード膜７とが、メッキＣｕ膜１０で電気的に繋がる。このため、ビアホール４の内部でのメッキ未形成によるデバイス不良を防止することができる。

メッキＣｕ膜１０が不必要な部分に成長することを防止するために、メッキマスクレジスト１２の裏面側の配線パターン１５の配線の寸法又は断面形状に制約を受けない場合は、必ずしもメッキマスクレジスト１２の形成は必要でない。

しかし、配線パターン１５の配線の断面形状に制約がある場合は、任意の断面形状に応じたメッキマスクレジスト１２を形成することで、必要な配線の断面形状を得ることができる。必要な配線の断面形状とは、例えば、左右からの荷重に耐えるために、配線下部の土台部分（基礎部分）が大きく、安定した断面形状（例えば、台形断面形状）などである。

配線下部の土台部分（基礎部分）が大きく安定した形状を形成する工程の一例として、第一実施形態におけるメッキマスクレジスト形成工程からメッキマスクレジスト剥離工程までの拡大図を図３（ａ）〜（ｃ）に示す。

始めに、メッキマスクレジスト形成工程では、露出している絶縁膜５の表面のみならず、スパッタにより形成したシード膜７の外側を覆うように、メッキマスクレジスト１２を形成する。具体的には、露出している絶縁膜５の表面及びシード膜７の一部（ビアホール４よりも遠い外側の部分）の表面にメッキマスクレジスト１２を形成する（図３（ａ）参照）。

次いで、メッキ工程では、メッキマスクレジスト１２で覆われていない部分（シード膜７の残りの部分など）にメッキＣｕ膜１０を形成する（図３（ｂ）参照）。

その後、メッキマスクレジスト剥離工程では、メッキマスクレジスト１２を絶縁膜５の表面及びシード膜７の一部の表面から剥離する（図３（ｃ）参照）。

この工程により、シード膜７の内側の部分（ビアホール４の近傍部分）を覆うと共に、下部の土台部分（基礎部分）がビアホール４の直径より外向きに突出し、ビアホール４の直径より大きな径を有するメッキＣｕ膜１０を形成することができる。また、従来の工程で発生するサイドエッチによる配線の断面形状のキノコ型（配線の断面形状の下部がへこんだ形状）を防止するため、シード膜７の幅以上にメッキＣｕ膜１０を成長させないことができる。これにより、メッキＣｕ膜１０を、シード膜７の幅と同等又はそれ以下の寸法に形成できるため、配線の断面形状の土台部分が大きくなり、安定した断面形状を有する配線を形成することができる。

また、この方法を用いれば、メッキマスクレジスト１２の形成状態次第で、様々な配線の断面形状を得ることが出来る。

例えば、メッキＣｕ膜１０を階段状に形成させたい場合は、メッキマスクレジスト１２の形成を複数回行い、メッキマスクレジスト１２を階段状に形成しておけば良い。この場合、メッキＣｕ膜１０は、メッキマスクレジスト１２に沿って成長するため、最終的なメッキＣｕ膜１０の仕上がりは階段状になる。これにより、メッキＣｕ膜１０の任意の断面形状を得ることができる。さらに、横方向からの荷重に対し、配線が倒れにくいよう、より安定した断面形状を得たい場合は、段数を増やすことで、配線上部を小さくすることが可能である。また、配線容量を得るために、太い配線を形成したい場合は、配線の断面形状を正方形に近い形にするために、段数を少なくするなど、用途に応じた配線の断面形状を得ることができる。

以上が、本第一実施形態における半導体基板の製造方法である。本第一実施形態の形成手順（図１（ａ）〜（ｉ）参照）と従来例の形成手順（図５（ａ）〜（ｊ）参照）との違いを示した図を図４に示す。各工程において、上記本第一実施形態を用いることにより、工程順序の入れ替えが可能となり、従来例におけるウエットエッチング工程（図４左側の（ｉ）ウエットエッチング）を削除することができる。

なお、上記様々な変形例のうちの任意の変形例を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることも可能である。

本発明の半導体基板の製造方法は、半導体デバイスを安価で、高品質・高歩留に生産する半導体基板の製造方法に適用できる。

１半導体基板
２ビアパターンレジスト
３レジスト開口部
４ビアホール
５絶縁膜
６バリア膜
７シード膜
８配線パターン用レジスト
９配線パターン用レジスト開口部
１０メッキＣｕ膜
１２メッキマスクレジスト
１３電極パッド
１４メッキ用電極
１４ａ突起
１５配線パターン

Claims

半導体基板の裏面に、開口部分を有するレジストにより貫通穴を形成し、
前記レジストの前記開口部分にビアホールを形成し、
前記半導体基板の裏面上に絶縁膜を形成し、
前記絶縁膜上に配線パターン用レジストを形成し、
前記配線パターン用レジスト、及び、前記絶縁膜の前記配線パターン用レジストで覆われていない部分に、バリア膜を形成し、
前記バリア膜上にシード膜を形成し、
前記配線パターン用レジストを前記絶縁膜から剥離し、
前記絶縁膜上にメッキマスクレジストを形成し、
前記メッキマスクレジストで覆われていない部分に、メッキ処理により配線Ｃｕ膜を形成し、
前記メッキマスクレジストをメッキマスクレジストから剥離する、
半導体基板の製造方法。
前記半導体基板はシリコンウエハであり、
前記ビアホールの形成にはドライエッチングを使用し、
前記絶縁膜としてＳｉＯ_２又はＳｉＮを使用し、
前記バリア膜としてＴｉ、ＴｉＮ、Ｔａ、又は、ＴａＮを使用し、
前記シード膜としてＣｕ又はＡｌを使用する、
請求項１に記載の半導体基板の製造方法。
前記半導体基板の配線パターンが形成されていない表面側からメッキ電流を印加して、前記配線Ｃｕ膜を形成する、
請求項１又は２に記載の半導体基板の製造方法。
前記半導体基板上に形成する前記配線Ｃｕ配線の断面形状に応じて、前記メッキマスクレジストの形成を複数回行う、
請求項１〜３のいずれか１つに記載の半導体基板の製造方法。