TW202245300A - 超導基板貫孔 - Google Patents

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Abstract

本發明涉及一種形成超導基板貫孔的方法及一種包含運用所述方法形成的超導基板貫孔的產品。所述方法允許形成基板貫孔，所述基板貫孔提供所述基板的相對面之間的超導互連。所述方法包含在所述基板中蝕刻一或多個開口，經蝕刻開口從所述基板的第一側部分地穿過所述基板朝向所述基板的第二側延伸。晶種層沉積在所述基板的所述第一側和所述基板中的一或多個經蝕刻開口的內表面上方。抗蝕劑或硬遮罩形成於所述基板的所述第一側上在所述晶種層上方，使得該抗蝕劑或硬遮罩包括與所述基板中的所述經蝕刻開口對準的一或多個開口。所述基板中的所述經蝕刻開口通過電鍍填充有超導填料材料，且所述基板是通過從所述基板的所述第二側去除材料而薄化，直到經沉積晶種層在所述基板的所述第二側暴露。

Description

超導基板貫孔
本發明涉及製造高元件密度積體電路裝置。
在3D積體電路裝置中，積體電路元件不僅佔據單個基板側，而且分佈在基板的兩側上及/或多個統一裸片的側面上，例如在堆疊中。不同層或設計面上的電路元件的分佈在量子位元晶片設計上提供更多靈活性，並且還提供更高元件密度。
超導矽/基板貫孔（STSV）技術為高量子位元元密度量子處理單元的核心方面，其中基板的兩側通過（部分地）金屬化的開口電連接。減少STSV的損失對於建立多功能3D集成式量子位設計為必要的，其中STSV可以是量子位元、讀出結構或控制線的一部分。此外，在現有的中空STSV結構中，在抗蝕劑自旋期間固定晶片—在晶片上形成量子處理單元元件的必要步驟—需要額外製造步驟，這是因為中空STSV結構會阻止形成足夠強的真空，以將晶片固持在自旋卡盤上。這些額外製造步驟還可引入可能會不利地影響超導連接的性能的雜質。
根據本發明的第一方面，提供一種用於在基板中形成超導基板貫孔的方法。所述方法包括： ● 在所述基板中蝕刻一或多個開口，經蝕刻開口從所述基板的第一側部分地穿過所述基板朝向所述基板的第二側延伸； ● 將晶種層沉積在所述基板的所述第一側和所述基板中的一或多個經蝕刻開口的內表面上方； ● 在所述基板的所述第一側上在所述晶種層上方形成抗蝕劑或硬遮罩，使得所述抗蝕劑或硬遮罩包括與所述基板中的所述經蝕刻開口對準的一或多個開口； ● 通過電鍍用超導填料材料填充所述基板中的所述經蝕刻開口；及 ● 通過從所述基板的所述第二側去除材料來薄化所述基板，直到所述經沉積晶種層在所述基板的所述第二側暴露。
所述電鍍可為DC或脈衝電鍍。
用超導填料材料填充經蝕刻開口是通過無電極電鍍來執行。鑭超導填料材料可通過此製程來沉積。
可使用由超導填料材料形成的陽極來執行運用超導填料材料填充經蝕刻開口。
所述超導填料材料可為錸或銦。
在所述基板中蝕刻所述一或多個開口之前，所述方法可包括形成第二抗蝕劑或第二硬遮罩，所述第二抗蝕劑或第二硬遮罩包括暴露所述基板所藉以的一或多個開口，其中所述基板中的所述一或多個開口是通過所述第二抗蝕劑或第二硬遮罩中的所述一或多個開口來蝕刻。
從所述基板的所述第二側去除材料可通過化學機械拋光、毯式幹蝕刻、物理研磨或化學蝕刻來實行。
薄化所述基板可包括將所述基板的所述第一側接合到第二基板、對所述基板的所述第二側執行化學機械拋光直到所述經沉積晶種層在所述基板的所述第二側暴露以及從所述第二基板剝離所述基板以在所述基板的所述第一側暴露所述晶種層和填料材料。
在薄化所述基板之後，所述方法可包括將基底金屬層沉積在所述基板的所述第一側或所述第二側上。
在沉積所述基底金屬層之後，所述方法可包括圖案化所述基底金屬層，其中圖案化所述基底金屬層包括通過旋塗將抗蝕劑沉積在所述基底金屬層上。
圖案化所述基底金屬層可包括形成量子處理單元的元件。
根據本發明的第二方面，提供一種產品。所述產品包括基板，所述基板包括從所述基板的第一側延伸通過所述基板到所述基板的第二側的一或多個超導基板貫孔，其中所述基板貫孔的內壁用晶種層塗布，且其中所述基板貫孔填充有超導填料材料。
所述超導填料材料可為例如錸或銦。還可使用其它超導填料材料。
所述晶種層可為氮化鈦、氮化鈮鈦、銅或金。
所述晶種層為超導材料，或所述晶種層可以通過所述超導填料材料的接近（例如，通過霍爾姆-邁斯納效應）而被誘發以形成超導體。
所述晶種層可在所述基板的所述第一側上方延伸，使得所述基板貫孔內的所述超導材料不被所述基板的所述第一側上的所述晶種層覆蓋。
所述晶種層可延伸通過所述基板貫孔到所述基板的所述第二側，使得所述基板貫孔內的所述超導材料被所述基板的所述第二側上的所述晶種層覆蓋。
所述晶種層的覆蓋所述超導材料的區域可與所述基板的所述第二側的所述表面齊平。
所述產品可進一步包括所述基板的所述第一側或第二側上的基底金屬層。
所述基底金屬層可經圖案化以形成量子處理單元的元件。
所述產品可進一步包括所述基板的所述第一側上的量子處理單元的一或多個元件。
所述產品可進一步包括所述基板的所述第二側上的量子處理單元的一或多個元件。
所述基板的所述第一側上的所述一或多個元件中的至少一個可通過所述一或多個超導基板貫孔中的至少一個電連接到所述基板的所述第二側上的所述一或多個元件中的至少一個。
本發明提供一種製造積體電路裝置的方法，所述積體電路裝置具有基板貫孔（TSV），例如矽穿孔，以使得能夠通過通孔來電連接形成於所述基板的兩側上的組件。所述方法特別適合於形成超導TSV，所述超導TSV在經冷卻到低於超導TSV填料材料的臨界溫度時，在所述基板的兩側上提供諸如量子處理單元的元件的元件的超導電連接。此類元件可為例如約瑟夫森結（Josephsonjunction）或其它隧穿障壁元件。
本發明還提供積體電路產品，其包含根據本發明產生的TSV。此類產品的特徵在於包含具有一或多個超導TSV的基板，所述超導TSV從所述基板的第一側延伸通過所述基板到所述基板的第二側。TSV的用晶種層塗布的內壁和TSV填充有超導填料材料。圖1H中展示可在本發明的產品中發現的TSV的實例。
本發明的方法在所述基板上形成其它元件之前進行，所述元件例如量子電路元件，如基底金屬層及約瑟夫森結。圖1A到1I和圖2中更詳細地展示所述方法。圖1A到1I展示本發明的製造製程的每個步驟的中間結果，而圖2為描繪製造製程的流程圖。
圖1A展示空白晶片或基板101，第一遮罩或抗蝕劑102在一側形成於所述空白晶片或基板上。遮罩/抗蝕劑102包含一或多個開口110，其限定了TSV將在後續步驟中形成的位置。圖1A展示圖2中所展示的方法的步驟201的結果，其中遮罩/抗蝕劑102形成於所述基板的第一側上。所述基板101可以是矽基板或任何其它合適的基板材料，例如藍寶石、III-V和IV半導體，或是任何其它具有高電阻、可深度蝕刻且耐受低pH電鍍浴的材料，其用於稍後步驟中。遮罩/抗蝕劑102可以是例如硬遮罩或光致抗蝕劑，且開口110可通過光刻或任何其它合適的製程而形成，所述光刻或任何其它合適的製程使得能夠以受控方式在所述基板101上方的特定位置處形成開口110。
圖1B展示在圖2中所展示的製程的步驟202處通過開口110對基板進行深度蝕刻之後的基板101和遮罩/抗蝕劑102。經蝕刻到基板101中的開口在大體垂直於基板101的表面的方向上部分地延伸通過基板，所述表面通常是平行的。然而，應瞭解且明白，開口延伸通過基板101所沿著的精確方向並不重要，只要其從基板101的第一側朝向第二側102延伸即可，且基板101的第一側和第二側也不必是平行的。基板101中的開口的深度限定所得TSV的最大深度，因此所述開口應經蝕刻到至少等於最終基板寬度的最小寬度的深度。
圖1C展示基板101和晶種層103，所述晶種層在遮罩/抗蝕劑102被去除之後沉積到基板101上，包含在經蝕刻到基板101中的開口內，即覆蓋開口的一或多個內壁以及開口的底部處的表面。圖1C因此展示圖2中所展示的製程的步驟203的結果。晶種層103可以是單層或多個層的堆疊，且通過濺鍍、電子束蒸鍍或原子層沉積（ALD）來沉積。晶種層103為導電的，且用超導填料材料形成超導體。晶種層103還充當粘著層，從而允許基板101與超導填料材料之間的較強接合。在一實施例中，晶種層103由電漿增強型ALD沉積的氮化鈦形成，但可替代地使用滿足上文所闡述的準則的其它材料，例如氮化鈮鈦。替代地，在使用物理氣相沉積的情況下，例如銅或金等其它材料可被用於晶種層，條件同樣是金屬堆疊（即晶種層和填料材料）是超導的，例如由於霍爾姆-邁斯納效應。
圖1D展示圖2中所展示的以下步驟204的結果，其中第二遮罩/抗蝕劑104沉積於在基板101上方的晶種層103上，即，使得晶種層103定位於遮罩/抗蝕劑104與基板101之間。開口111形成於遮罩/抗蝕劑104中在基板101和晶種層104的現有開口上方，所述現有開口通過基板101的深度蝕刻來限定且隨後塗布有晶種層103。第二遮罩/抗蝕劑104可以是例如硬遮罩或光致抗蝕劑，且開口111可通過光刻或任何其它合適的製程而形成，所述光刻或任何其它合適的製程使得能夠以受控方式在所述基板101上方的特定位置處形成開口111。覆蓋晶種層103的位於基板101的表面上方的區域的遮罩/抗蝕劑104中的開口111，即遮罩/抗蝕劑104的邊緣，可與晶種層的邊緣對準，使得僅暴露晶種層103的位於基板101中的開口內的區域。
圖1E展示在通過圖2中所展示的方法的步驟205處的電鍍將超導填料材料105沉積在基板中的開口內之後的結果。電鍍製程是將晶種層103用作電解池的陰極來執行的，所述電解池還包含：陽極，其可由惰性導電材料製成（「無電極電鍍」）或可由超導填料材料本身製成；及電解質浴，其含有待沉積的超導填料材料的離子。電鍍製程可通過直流電或通過交流電（即，使用脈衝電鍍）來驅動。對於一些幾何形狀，例如在基板中具有特別窄或深的開口，脈衝電鍍可為必要的以便始終填充開口。由於晶種層103在除了基板101中的開口內的區域之外的所有區域中由第二遮罩/抗蝕劑104覆蓋，因此僅在開口內沉積超導填料材料105。
在現有的超導TSV製程中，在製造製程結束時，TSV通常是中空的，這是因為超導裝置必須在極端溫度下操作，從而使得形成裝置的材料以不同速率收縮。因此，TSV內的例如填料材料的元件會經受應力及額外壓力，其可能會不利地影響裝置的性能。
超導填料材料105優選地為錸。錸具有其臨界溫度會在裝置的熱收縮下增加的有利性質。此外，錸具有高熔點（3459K），因此錸不會在已經形成TSV之後在基板101上製造元件所需的條件下熔融和回流。在使用錸的情況下，其可在18.2MΩcm水、25mM高錸酸銨（VII）（99%）和0.1M硫酸（96%-98%）的溶液中經電鍍。鹽包水電解質還可含有5M氯化鋰（98%）和四丁基硫酸氫銨（98%）。當然，應瞭解，具體的錸浴化學物質可能與本實例不同。
替代地，可使用其它超導填料材料，例如銦或鑭。用於超導填料材料的其它選項包含鋁、錫、鉛、鈮或鉭。無論超導填料材料105是錸還是任何其它超導材料，超導填料材料105都會填充基板101中的開口，使得填料材料105完全地阻擋基板101中的開口。因此，其它材料至少仍保留以下優點：在形成TSV之後形成其它元件時，TSV被填充且抵抗自旋，而無需額外製造步驟且不會用可能產生干擾或電介質損耗的額外材料污染TSV。
圖1F展示圖2的方法的步驟206的結果，其中遮罩/抗蝕劑104被去除且晶種層103接合到第二基板106，以使用晶片薄化技術例如通過化學機械拋光（CMP）實現從基板101的第二暴露側去除材料，如圖1G中及圖2的方法的步驟207中所展示。材料從基板101的第二側去除，直到暴露經沉積在基板101中的開口的底部處的晶種層103。這足以提供從基板101的一側到另一側的超導連接，但可繼續去除材料，直到暴露超導填料材料105。在暴露晶種層103或超導填料材料105之後，在圖2中所展示的方法的步驟208處剝離第二基板106，以留下現在完全形成了TSV的第一基板101，如圖1H中所展示。應瞭解，除CMP外的其它技術可用於在基板101的第二側暴露晶種層103或超導填料材料105，在此狀況下，圖1F和1G中所展示的製程步驟與步驟206、207和208可不同。用於暴露晶種層103或超導填料材料105的替代技術包含例如物理研磨、毯式幹蝕刻或自旋蝕刻。
在完成的TSV中，每一TSV的內壁，即基板中的開口的內壁，被塗布有晶種層103，且TSV填充有超導填料材料105，即由塗布TSV的內壁的晶種層103圍封的體積填充有超導填料材料105。
圖1I展示另一步驟，其中基底金屬層107沉積到現在形成了TSV的基板101上。這是在基板101的兩側上製造元件的可能的第一步驟，所述元件最終將通過TSV彼此連接。因而，圖1I不表示形成TSV本身的方法的步驟。
應瞭解，儘管示例性實施例展示於圖式中且描述於上文中，但可使用任何數量的技術來實施本發明的原理，而不管所述技術是當前已知的還是當前未知的。保護範圍由申請專利範圍定義，並且絕不應限於圖式中所展示且上文所描述的示例性實施例。
雖然上文已描述了具體優點，但各種實施例可包含所描述的優點中的一些、無一個或全部。在審閱描述和圖式之後，對於本領域的技術人員來說，其它優點可為顯而易見的。
在不一定脫離申請專利範圍的範圍的情況下，可對上文所描述和圖式中所展示的設備、產品和方法進行修改、添加或省略。產品和設備的元件可彼此成一體或分開提供。所描述的產品和設備以及方法的操作可包含更多、更少或其它步驟。另外，方法的步驟或產品和設備的操作可以任何合適的次序執行。
101:基板 102:第一遮罩或抗蝕劑 103:晶種層 104:第二遮罩/抗蝕劑 105:超導填料材料 106:第二基板 107:基底金屬層 110:開口 111:開口 201:步驟 202:步驟 203:步驟 204:步驟 205:步驟 206:步驟 207:步驟 208:步驟
圖1A到1I展示本發明的製造製程的每一步驟的中間結果。
圖2為描繪製造製程的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
201:步驟
202:步驟
203:步驟
204:步驟
205:步驟
206:步驟
207:步驟
208:步驟

Claims (25)

  1. 一種用於在基板中形成超導基板貫孔的方法，所述方法包括： 在所述基板中蝕刻一或多個開口，經蝕刻開口從所述基板的第一側部分地穿過所述基板朝向所述基板的第二側延伸； 將晶種層沉積在所述基板的所述第一側和所述基板中的一或多個經蝕刻開口的內表面上方； 在所述基板的所述第一側上在所述晶種層上方形成抗蝕劑或硬遮罩，使得所述抗蝕劑或硬遮罩包括與所述基板中的所述經蝕刻開口對準的一或多個開口； 通過電鍍用超導填料材料填充所述基板中的所述經蝕刻開口；及 通過從所述基板的所述第二側去除材料來薄化所述基板，直到經沉積晶種層在所述基板的所述第二側暴露。
  2. 根據請求項1所述的方法，其中所述電鍍為DC或脈衝電鍍。
  3. 根據任一前述請求項所述的方法，其中用超導填料材料填充所述經蝕刻開口是通過無電極電鍍來執行。
  4. 根據任一前述請求項所述的方法，其中用超導填料材料填充所述經蝕刻開口是使用由所述超導填料材料形成的陽極來執行。
  5. 根據任一前述請求項所述的方法，其中所述超導填料材料為錸或銦。
  6. 根據任一前述請求項所述的方法，其中在所述基板中蝕刻所述一或多個開口之前，所述方法包括形成第二抗蝕劑或第二硬遮罩，所述第二抗蝕劑或第二硬遮罩包括暴露所述基板所藉以的一或多個開口，其中所述基板中的所述一或多個開口是通過所述第二抗蝕劑或第二硬遮罩中的所述一或多個開口來蝕刻。
  7. 根據任一前述請求項所述的方法，其中從所述基板的所述第二側去除材料是通過化學機械拋光、毯式幹蝕刻、物理研磨或化學蝕刻來實行。
  8. 根據請求項7所述的方法，其中薄化所述基板包括將所述基板的所述第一側接合到第二基板、對所述基板的所述第二側執行化學機械拋光直到所述經沉積晶種層在所述基板的所述第二側暴露以及從所述第二基板剝離所述基板以在所述基板的所述第一側暴露所述晶種層和填料材料。
  9. 根據任一前述請求項所述的方法，其中在薄化所述基板之後，所述方法包括將基底金屬層沉積在所述基板的所述第一側或第二側上。
  10. 根據請求項9所述的方法，其中在沉積所述基底金屬層之後，所述方法包括圖案化所述基底金屬層，其中圖案化所述基底金屬層包括通過旋塗將抗蝕劑沉積在所述基底金屬層上。
  11. 根據請求項9或10所述的方法，其中圖案化所述基底金屬層包括形成量子處理單元的元件。
  12. 根據任一前述請求項所述的方法，其中所述抗蝕劑或硬遮罩中的所述一或多個開口與所述基板中的所述經蝕刻開口對準，使得所述抗蝕劑或硬遮罩的邊緣與所述晶種層的邊緣對準，且僅暴露所述晶種層的位於所述基板中的所述開口內的區域。
  13. 一種包括基板的產品，所述基板包括從所述基板的第一側延伸通過所述基板到所述基板的第二側的一或多個超導基板貫孔，其中所述基板貫孔的內壁用晶種層塗布，且其中所述基板貫孔填充有超導填料材料。
  14. 根據請求項13所述的產品，其中所述超導填料材料為錸或銦。
  15. 根據請求項13或14所述的產品，其中所述晶種層為氮化鈦、氮化鈮鈦、銅或金。
  16. 根據請求項13到15中任一項所述的產品，其中所述晶種層為超導材料。
  17. 根據請求項13到16中任一項所述的產品，其中所述晶種層在所述基板的所述第一側上方延伸，使得所述基板貫孔內的所述超導材料不被所述基板的所述第一側上的所述晶種層覆蓋。
  18. 根據請求項13到17中任一項所述的產品，其中所述晶種層延伸通過所述基板貫孔到所述基板的所述第二側，使得所述基板貫孔內的所述超導材料被所述基板的所述第二側上的所述晶種層覆蓋。
  19. 根據請求項18所述的產品，其中所述晶種層的覆蓋所述超導材料的所述區域與所述基板的所述第二側的表面齊平。
  20. 根據請求項13到19中任一項所述的產品，其中所述產品進一步包括所述基板的所述第一側或所述第二側上的基底金屬層。
  21. 根據請求項20所述的產品，其中所述基底金屬層經圖案化以形成量子處理單元的元件。
  22. 根據請求項13到21中任一項所述的產品，其中所述產品進一步包括所述基板的所述第一側上的量子處理單元的一或多個元件。
  23. 根據請求項13到22中任一項所述的產品，其中所述產品進一步包括所述基板的所述第二側上的量子處理單元的一或多個元件。
  24. 根據請求項22及23所述的產品，其中所述基板的所述第一側上的所述一或多個元件中的至少一個通過所述一或多個超導基板貫孔中的至少一個而電連接到所述基板的所述第二側上的所述一或多個元件中的至少一個。
  25. 根據請求項13到24中任一項所述的產品，其中所述超導填料材料僅存在於所述基板貫孔內。
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US7932175B2 (en) * 2007-05-29 2011-04-26 Freescale Semiconductor, Inc. Method to form a via
US20130140688A1 (en) * 2011-12-02 2013-06-06 Chun-Hung Chen Through Silicon Via and Method of Manufacturing the Same
US20180005887A1 (en) * 2016-06-30 2018-01-04 International Business Machines Corporation Through-silicon via with injection molded fill
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