JP7423640B2 - 高度なパッケージング用途のための微細な再配線形成の方法 - Google Patents

高度なパッケージング用途のための微細な再配線形成の方法 Download PDF

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Description

［０００１］本開示の実施形態は、一般に、電気部品のパッケージングに関する。より具体的には、本開示の態様は、パッケージング用途における電子部品間の相互接続を確立するための微細な再配線技術に関する。
［０００２］時間の経過とともに、電子部品の高度なパッケージングの必要性が高まっている。マイクロエレクトロニクスなどの分野での技術の進歩は、スマートフォン、ウェアラブルデバイス、コンピュータ、その他の消費者向け電子製品から自動車、輸送、エネルギー、航空宇宙、防衛まで、様々な用途で使用されている。今後、ビッグデータの指数関数的成長、モノのインターネット（ＩｏＴ）の進化、人工知能（ＡＩ）の進歩に伴い、エネルギー効率と費用効果を高めながら、必要な結果を生み出す、より効率的なマイクロエレクトロニクスを提供する必要性が、ますます高まる。
［０００３］電子部品をパッケージングする従来の方法は、１年で受け入れられるかもしれないが、毎年、効率を大幅に向上させる必要がある。非限定的な実施形態として、電子部品のダイサイズは、ライン／スペース（Ｌ／Ｓ）として定義される解像度に基づく。必要な解像度のロードマップは、埋め込みダイ用途での２５／２５μｍから、パネルレベルパッケージングでのはるかに小さい１５／１５μｍへ縮小してきている。
［０００４］埋め込みダイ構造以外の技術における解像度は、さらに制限的である。有機パネルインターポーザ技術の場合、必要な解像度は、今後数年間で１０／１０μｍから２／２μｍに向上する。現在使用されている解像度に基づく技術では、将来の電子部品を製造することができない。
［０００５］現在、パッケージング業界には、サブミクロンのライン／スペース解像度のための費用効果の高い高密度再配線技術はない。シリコンインターポーザの再配線層技術や埋め込み銅トレース技術などの技術は存在するが、これらのタイプの技術は、非常にコスト効率が悪く、大規模な製造には適用できない。
［０００６］図１を参照して、再配線技術の比較を示す。シリコンインターポーザ技術の場合、適用可能なプラットフォームは、ウェハプラットフォームであり、最大ルーティング／ミリメートルは、１３００（Ｌ／Ｓ ．４／．４μｍ）である。このようなシリコンインターポーザ技術のコストは高く、高周波でのＲＦ挿入損失は比較的高くなる。
［０００７］さらに図１を参照すると、埋め込み銅トレースは、共形のシード材料を含むポリマーを使用している。シリコンインターポーザ技術と同様に、埋め込み銅トレース技術は、ウェハ上で使用でき、最大ルーティング／ミリメートル３００（ＬＳ ２／１μｍ）を達成できる。埋め込み銅トレース技術のコストは、比較的低くなる可能性があるが、デュアルダマシンに基づくプロセスフローによる、銅のオーバーバーデンとシード層の除去に、追加のステップが必要になる。このようなステップ数の増加は、生産の全体的な時間枠の妨げになる。銅のオーバーバーデンとシード層の除去のために、パッケージング業界で非標準の機器、つまり化学機械研磨（ＣＭＰ）ツールを使用する必要性もまた、この方法の全体的な経済的実行可能性を制限する。
［０００８］示されているセミアディティブプロセス（ＳＡＰ）Ｃｕトレース技術の場合、このような方法は、ウェハ技術に適用可能であり、低コストで最大ルーティング／ミリメートル５００（Ｌ／Ｓ １／１μｍ）を達成できる。ただし、ＳＡＰ Ｃｕトレース技術には、高周波でのＲＦ挿入損失が大きいという重大な欠点がある。主要な高密度再配線技術のそれぞれには、少なくとも１つの大きな欠点があり、高密度パッケージングの必要性がますます高まっている中での使用を妨げている。
［０００９］将来の必要な解像度の傾向（ライン／スペース）を提供する技術を用意する必要がある。
［００１０］これらの技術は、大規模生産設備にとって効率的であるだけでなく、将来の生産上の要件に対しても経済的である必要がある。
［００１１］一つの例示的な実施形態では、電気部品を製造するための方法が開示され、ポリイミド基板を用意することと、モリブデンを含む接着層でポリイミド基板の少なくとも１つの面をコーティングすることと、接着層を銅シード層でコーティングすることと、銅シード層の少なくとも一部をフォトレジストのコーティングで覆うことと、フォトレジストのコーティングの一部を除去して、表面フィーチャを生成することと、表面フィーチャが銅で充填される銅めっきプロセスを実行することと、フォトレジストを除去して、銅表面を生成することと、銅表面に銅シード層エッチングを実行して、銅エッチング表面を生成することと、銅エッチング表面に接着層エッチングを実行することと、を含む。
［００１２］別の例示的な実施形態では、電気部品を製造するための方法が開示され、モリブデンを含む接着層および銅シード層を備えたポリイミド基板を用意することと、銅シード層の少なくとも一部をフォトレジストのコーティングで覆うことと、マスクを通してフォトレジストのコーティングを放射線源に曝露することと、フォトレジストのコーティングの一部を除去して、マスクから転写された表面フィーチャを生成することと、表面フィーチャが銅で充填される銅めっきプロセスを実行することと、フォトレジストを除去して、銅表面を生成することと、銅表面に銅エッチングを実行して、銅エッチング表面を生成することと、銅エッチング表面に接着層エッチングを実行することと、を含む。
［００１３］別の例示的な実施形態では、第１の表面を有するポリイミド基板と、第１の表面に接続されたモリブデン接着層と、モリブデン接着層に接続された銅シード層と、銅シード層に接続された銅層と、を備える構成体が開示される。
［００１４］本開示の上記の特徴が詳細に理解されるように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、そのいくつかが、添付の図面に示されている。しかしながら、添付の図面は、例示的な実施形態のみを示し、したがって、その範囲を限定すると見なされるべきではなく、他の同等に有効な実施形態を認めることができることに留意されたい。
従来の高密度再配線技術およびそのような技術の制約の表である。 シリコンインターポーザ技術の従来プロセスである。 埋め込み銅トレース技術の従来プロセスである。 接着層にモリブデンを使用して、銅めっきを作製し、シード層をエッチングする方法を示している。 チタンおよびモリブデン接着層の長所と短所を示している。
［００２０］理解を容易にするために、可能な場合は、図に共通する同一の要素を示すために同一の参照番号が使用されている。一実施形態の要素および特徴は、さらに列挙することなく、他の実施形態に有益に組み込まれ得ることが企図される。
［００２１］以下では、本開示の実施形態を参照する。しかしながら、本開示は特定の記載された実施形態に限定されないことを理解されたい。むしろ、以下の特徴および要素の任意の組み合わせが、異なる実施形態に関連するかどうかにかかわらず、本開示を実施および実行することが企図されている。さらに、本開示の実施形態は、他の可能な解決策および／または従来技術に対して利点を達成することができるが、所与の実施形態によって特定の利点が達成されるかどうかは、本開示を限定するものではない。したがって、以下の態様、特徴、実施形態、および利点は、単に例示的なものであり、特許請求の範囲に明示的に記載されている場合を除き、添付の特許請求の範囲の要素または制限とは見なされない。同様に、「開示」への言及は、本明細書に開示された本発明の主題の一般化として解釈されるべきではなく、特許請求の範囲に明示的に記載されている場合を除き、添付の特許請求の範囲の要素または制限とは見なされないものとする。
［００２２］以下に、いくつかの実施形態を、図を参照して説明する。様々な図の同様の要素は、一貫性を保つために同様の番号で参照される。以下の説明では、様々な実施形態および／または特徴の理解を提供するために、多数の詳細が記載されている。しかしながら、いくつかの実施形態は、これらの詳細の多くがなくとも、実施することができ、記載された実施形態からの多数の変形または修正が可能であることが、当業者には理解されるであろう。本明細書で使用される場合、「～より上」および「～より下」、「上方へ」および「下方へ」、「上部の」および「下部の」、「上向き」および「下向き」という用語、ならびに所与の点または要素よりも上または下の相対位置を示す他の同様の用語は、この説明では、特定の実施形態をより明確に説明するために使用されている。
［００２３］図２Ａから図２Ｆは、シリコンインターポーザ技術を使用するための従来の方法を示している。図２Ａでは、上面からエッチングされたフィーチャを備えたシリコンウェハがある。図２Ｂでは、誘電体製造ステップが実行され、ウェハのエッチングされたフィーチャの最上層の上に誘電体が配置される。図２Ｃでは、バリア／接着層とシード層が、誘電体層の上に配置される。図２Ｄでは、電気めっきのステップが行われ、エッチングされたフィーチャから残っているフィーチャを充填する。電気めっきによる過充填の層も生じる。図２Ｅでは、過充填の余分な層の除去が行われる。最後に、図２Ｆでは、研削などの機械的方法やエッチングを使用して、ウェハの最下層を除去し、最終製品を製造することができる。必要な機器への大きな資本支出に加えて、深掘り反応性イオンエッチング（ＤＲＩＥ）による一般的なボッシュプロセスでの遅いシリコンエッチング速度と、周囲のシリコンからのビアの絶縁に関連する追加ステップの複雑さは、図１にリストされているように、コストのかかる製造をもたらす。
［００２４］図３Ａから図３Ｆを参照して、埋め込み銅トレース技術を使用するための従来の方法が示されている。図３Ａでは、シリコンウェハが、第１のフォトリソグラフィプロセスによって作製された表面フィーチャを有する誘電体層とともに提示されている。図３Ｂでは、第２のフォトリソグラフィプロセスが実行されて、誘電体層上にさらなる表面フィーチャを提供する。図３Ｃでは、バリア／シード層が、物理気相堆積（ＰＶＤ）によってスパッタリングされている。図３Ｄでは、銅の層が、電気化学めっき（ＥＣＰ）によってフィーチャ内に充填されている。図３Ｄで提供されている銅の層は、オーバーバーデンを有し、これは、余剰のバリア／シード層と共に、後で図３Ｅの化学機械研磨（ＣＭＰ）によって除去される。図３Ｆに示すように、このプロセスが、連続する再配線層（ＲＤＬ）の積み重ねのために繰り返されることができる。図１に示すように、ＣＭＰによる銅のオーバーバーデンの繰り返しの除去は、この方法の全体的なコストに悪影響を及ぼす。それにもかかわらず、この銅デュアルダマシンに基づくＲＤＬスキームの最大ルーティング／ミリメートルは、製造中に厚い誘電体膜の均一性、ＣＭＰ平坦化品質、および清浄度条件を調整するフォトリソグラフィの能力の解像度と焦点深度によって制限される。
［００２５］図４を参照すると、誘電体層（基板）上にモリブデン接着層を伴って、銅めっきを使用し、シード層を使用する方法が提供されている。モリブデンは、二硫化モリブデンの形態であり得る。誘電体層は、スピンオン、堆積した、または乾燥した膜または基板の形態であり得、ポリイミド、エポキシ、フィラーを含むエポキシ、Ｋａｐｔｒｅｘ、Ａｐｉｃａｌ、Ｋａｐｔｏｎ、ＵＰＩＬＥＸなどの材料、または他の同様の材料を含み得る。工程１では、誘電体層４００が、基板として用意される。構成体の残りの部分がポリイミド層に接着することを可能にするために、接着層４０２が設けられ、接着剤はモリブデンを有する。接着層４０２を設ける非限定的な方法として、接着層４０２を誘電体層４００の上にスパッタリングすることができる。さらに、銅シード層４０４が、接着層４０２の上に設けられる。フォトレジストの表面層４０８が、銅シード層の上に設けられる。フォトレジスト層４０８は、電気的処理のための所望のパターンのテンプレートを形成するのに十分な程度に、マスク４１０を介してパターニングされ得る。
［００２６］フォトレジスト層４０８は、レジストが光に曝されると、光を感じた部分がフォトレジスト現像剤に可溶になるように、ポジ型フォトレジスト層であり得る（工程３で後述するように）。このようなパターニングは、非限定的な実施形態として、フォトリソグラフィを介して実行することができる。理解されるように、フォトリソグラフィは、単純な構成を生成することもできるし、著しく複雑な配置を生成することもできる。工程２において、銅めっきが行われ、それにより、構成体のパターニングされた表面を充填し、こうして、下部から上部に延びる、誘電体層４００、接着層４０２、銅シード層４０４、ならびに銅シード層４０４上のフォトレジストの層４０８および銅構造４０６の構成体を生成する。工程２は、直流電流を有する電解槽に構成体全体を配置し、銅金属棒から銅を溶解し、それにより、銅イオンを棒から電解槽を通ってカソード（構成体の露出領域）に輸送することによる電気分解によって実施することができる。
［００２７］工程３において、フォトレジスト４０８が、構成体の上部から除去され、銅シード層４０４と共に銅の上面および側面が露出される。工程４では、露出した銅の上面および側面、ならびに銅シード層４０４上でウェットエッチングを実行して、銅の表面層を除去し、銅構造４０６によって覆われていない接着層４０２の部分を露出させる。最後に、工程５において、銅構造４０６によって覆われていない接着層４０２の部分を除去するために、さらなるウェットエッチングが実行され、最終製品が得られる。
［００２８］説明したように、ウェットエッチングは、液相エッチャントを使用することができる。例示的な実施形態として、構成体は、エッチャントの槽に浸漬され得る。浸漬中、液相エッチャントをかき混ぜる、または攪拌して、必要な表面上で均一なエッチングを実行することができる。
［００２９］図４に示されている方法は、図５Ａ～図５Ｆに示されているように、従来の技術に勝る多くの利点を提供する。図５Ａ～図５Ｆを参照すると、接着層にチタンを使用した場合、チタンの除去は、誘電体層との界面に向かってますます困難になる。このために、モリブデンを含む接着層がオーバーエッチングなしで簡単に除去され得る図５Ｄと比較して、図５Ａでは、完全なチタン接着層の除去を確実にするために、オーバーエッチングが必要とされる。このようなオーバーエッチングは、設計されたフィーチャと一致しない製造結果を引き起こす。モリブデンを含む接着層が使用される場合、バリア／シードエッチング後に金属残留物がない図５Ｅと比較して、図５Ｂを参照すると、誘電体表面上の残留チタンは、表面リーク電流をもたらす。図５Ｃを参照すると、図５Ｆの５３．４ｎΩ・ｍのモリブデンの電気抵抗率値と比較して、チタンの電気抵抗率値は、４２０ｎΩ・ｍである。モリブデンの抵抗率がチタンの抵抗率よりも１桁低いため、デバイスの電気的性能が向上する。
［００３０］この方法は、そのような従来の方法の重大な欠点なしに以前は達成できなかった解像度を達成することを可能にする。モリブデンを使用すると、オーバーエッチングが不要になるため、アンダーカットが最小限に抑えられる。従来のチタン層を使用すると、完全に除去するために大きなオーバーエッチングが必要になり、銅構造の下にアンダーカットが発生し、パッケージの電気的および信頼性の問題を引き起こす。さらに、残留チタンと誘電体の接触により、表面リーク電流が発生し、設計の効率を低下させる。モリブデンを使用すると、そのような表面リークは発生しない。モリブデン層の使用はまた、チタンと比較して低い抵抗を提供し、それによって、より良い電気的接触を提供する。モリブデンの使用はまた、チタンの構成体と比較して、優れた反りモジュレーションを提供する。
［００３１］本開示の態様はまた、接着層のアンダーカットを最小限に抑えることを可能にする。このようなアンダーカットの最小化により、サブミクロンのライン／スペースと、より厚いバリアシードの堆積が、下層の粗さを補償することができる。このような構成により、大きな基板／パネルでのセミアディティブプロセスが可能になる。
［００３２］本開示の１つの非限定的な例示的な実施形態では、電気部品を製造するための方法が開示され、ポリイミド基板を用意することと、ポリイミド基板の少なくとも１つの面をモリブデンを含む接着層でコーティングすることと、接着層を銅シード層でコーティングすることと、銅シード層の少なくとも一部をフォトレジストのコーティングで覆うことと、フォトレジストのコーティングの一部を除去して、表面フィーチャを生成することと、表面フィーチャが銅で充填される銅めっきプロセスを実行することと、フォトレジストを除去して、銅表面を生成することと、銅表面に銅エッチングを実行して、銅エッチング表面を生成することと、銅エッチング表面に接着層エッチングを実行することと、を含む。
［００３３］別の例示的な実施形態では、銅エッチングがウェット銅エッチングである方法を実行することができる。
［００３４］別の例示的な実施形態では、フォトレジストのコーティングの一部の除去がフォトレジスト現像剤を用いて実行される方法を実行することができる。
［００３５］別の例示的な実施形態では、ポリイミド基板がＫａｐｔｒｅｘ、Ａｐｉｃａｌ、Ｋａｐｔｏｎ、およびＵＰＩＬＥＸのうちの１つである方法を実行することができる。
［００３６］別の例示的な実施形態では、モリブデンを含む接着層でのポリイミド基板の少なくとも１つの面のコーティングが、スパッタリングプロセスによって実行される方法を実行することができる。
［００３７］別の例示的な実施形態では、スパッタリングプロセスがマグネトロンによって生成される方法を実行することができる。
［００３８］別の例示的な実施形態では、モリブデンが二硫化モリブデンである方法を実行することができる。
［００３９］別の例示的な実施形態では、電気部品を製造するための方法が開示される。この方法では、製造は、モリブデンを含む接着層および銅シード層を備えたポリイミド基板を用意することと、銅シード層の少なくとも一部をフォトレジストのコーティングで覆うことと、マスクを通してフォトレジストのコーティングを放射線源に曝露することと、フォトレジストのコーティングの一部を除去して、マスクから転写された表面フィーチャを生成することと、表面フィーチャが銅で充填される銅めっきプロセスを実行することと、フォトレジストを除去して、銅表面を生成することと、銅表面に銅エッチングを実行して、銅エッチング表面を生成することと、銅エッチング表面に接着層エッチングを実行することと、を含む。
［００４０］別の例示的な実施形態では、銅エッチングがウェット銅エッチングである方法を実行することができる。
［００４１］別の例示的な実施形態では、フォトレジストのコーティングの一部の除去がフォトレジスト現像剤を用いて実行される方法を実行することができる。
［００４２］別の例示的な実施形態では、ポリイミド基板がＫａｐｔｒｅｘ、Ａｐｉｃａｌ、Ｋａｐｔｏｎ、およびＵＰＩＬＥＸのうちの１つである方法を実行することができる。
［００４３］別の例示的な実施形態では、モリブデンを含む接着層でのポリイミド基板の少なくとも１つの面のコーティングが、スパッタリングプロセスによって実行される方法を実行することができる。
［００４４］別の例示的な実施形態では、スパッタリングプロセスがマグネトロンによって生成される方法を実行することができる。
［００４５］別の例示的な実施形態では、モリブデンが二硫化モリブデンである方法を実行することができる。
［００４６］別の例示的な実施形態では、表面フィーチャが電気分解によって銅で充填される銅めっきプロセスが実行される方法を実行することができる。
［００４７］別の例示的な実施形態では、第１の表面を有するポリイミド基板と、第１の表面に接続されたモリブデン接着層と、モリブデン接着層に接続された銅シード層と、銅シード層に接続された銅層と、を備える構成体が開示される。
［００４８］別の例示的な実施形態では、構成体は、シード層が銅シード層であるように構成することができる。
［００４９］別の例示的な実施形態では、構成体は、銅層が１０／１０μｍ未満のラインスペースパッケージング比であるフィーチャを有するように構成することができる。
［００５０］別の例示的な実施形態では、構成体は、銅層が５／５μｍ未満のラインスペースパッケージング比であるフィーチャを有するように構成することができる。
［００５１］別の例示的な実施形態では、構成体は、銅層が２／２μｍ未満のラインスペースパッケージング比であるフィーチャを有するように構成することができる。
［００５２］実施形態を本明細書に記載してきたが、本開示の利益を有する当業者は、本出願の発明の範囲から逸脱しない他の実施形態が想定されることを理解するであろう。したがって、本請求項またはその後の関連する請求項の範囲は、本明細書に記載の実施形態の記述によって過度に制限されてはならない。

Claims (16)

  1. 電気部品を製造するための方法であって、
    エポキシ基板を配置することと、
    モリブデンを含む接着層で前記エポキシ基板の少なくとも１つの面をコーティングすることであって、モリブデンを含む前記接着層が前記エポキシ基板と直接接触するように、コーティングすることと、
    前記接着層を銅シード層でコーティングすることであって、前記銅シード層が、モリブデンを含む前記接着層と直接接触するように、コーティングすることと、
    前記銅シード層の少なくとも一部をフォトレジストのコーティングで覆うことと、
    前記フォトレジストの前記コーティングの一部を除去して、表面フィーチャを生成することと、
    前記表面フィーチャが銅で充填されるように、銅めっきプロセスを実行することと、
    前記フォトレジストを除去して、前記フォトレジストでコーティングされた前記銅シード層の少なくとも一部及び前記銅めっきプロセスにおいて形成された銅を含む、銅表面を生成することと、
    前記フォトレジストを除去した後に、前記フォトレジストでコーティングされた前記銅シード層の前記少なくとも一部を除去し、前記銅めっきプロセスにおいて形成された前記銅の少なくとも一部を残すように、前記銅表面をエッチングすることであって、前記銅表面のエッチングがウェット銅エッチングである、エッチングすることと、
    前記銅表面をエッチングした後に露出した前記接着層をエッチングすることであって、前記接着層が、隣接する前記表面フィーチャの幅に実質的に等しい幅を有するようにエッチングされ、さらに前記接着層のエッチングがウェットエッチングである、エッチングすることと、
    を含む方法。
  2. ５／５μｍ未満のラインスペースパッケージング比で複数の表面フィーチャを生成することをさらに含む、請求項１に記載の方法。
  3. 前記フォトレジストの前記コーティングの前記一部を除去することが、フォトレジスト現像剤を用いて実行される、請求項１に記載の方法。
  4. 前記エポキシ基板がエポキシ膜である、請求項１に記載の方法。
  5. モリブデンを含む接着層で前記エポキシ基板の少なくとも１つの面をコーティングすることが、スパッタリングプロセスによって実行される、請求項１に記載の方法。
  6. 前記スパッタリングプロセスが、マグネトロンによって生成される、請求項５に記載の方法。
  7. 前記モリブデンが、二硫化モリブデンである、請求項１に記載の方法。
  8. 電気部品を製造するための方法であって、
    エポキシ基板であって、前記エポキシ基板上に直接配置されたモリブデンを含む接着層および前記接着層上に直接配置された銅シード層を有するエポキシ基板を配置することと、
    前記銅シード層の少なくとも一部をフォトレジストのコーティングで覆うことと、
    前記フォトレジストの前記コーティングを、マスクを通して放射線源に曝露することと、
    前記フォトレジストの前記コーティングの一部を除去して、前記マスクから転写された表面フィーチャを生成することと、
    前記表面フィーチャが銅で充填されるように、銅めっきプロセスを実行することと、
    前記フォトレジストを除去して、前記フォトレジストでコーティングされた前記銅シード層の少なくとも一部及び前記銅めっきプロセスにおいて形成された銅を含む、銅表面を生成することと、
    前記フォトレジストを除去した後に、前記フォトレジストでコーティングされた前記銅シード層の前記少なくとも一部を除去し、前記銅めっきプロセスにおいて形成された前記銅の少なくとも一部を残すように、前記銅表面をエッチングすることであって、前記銅表面のエッチングがウェット銅エッチングである、エッチングすることと、
    前記銅表面をエッチングした後に露出した前記接着層をエッチングすることであって、前記接着層が、隣接する前記表面フィーチャの幅に実質的に等しい幅を有するようにエッチングされ、さらに前記接着層のエッチングがウェットエッチングである、エッチングすることと、
    を含む方法。
  9. 前記フォトレジストの前記コーティングの前記一部を除去することが、フォトレジスト現像剤を用いて実行される、請求項８に記載の方法。
  10. 前記エポキシ基板がエポキシ膜である、請求項８に記載の方法。
  11. モリブデンを含む接着層で前記エポキシ基板の少なくとも１つの面をコーティングすることが、スパッタリングプロセスによって実行される、請求項８に記載の方法。
  12. 前記スパッタリングプロセスが、マグネトロンによって生成される、請求項１１に記載の方法。
  13. 前記モリブデンが、二硫化モリブデンである、請求項８に記載の方法。
  14. 電気部品を製造するための方法であって、
    モリブデンを含む接着層でエポキシ基板の第１の表面をコーティングすることであって、モリブデンを含む前記接着層が前記エポキシ基板の前記第１の表面と直接接触するように、コーティングすることと、
    前記接着層を銅シード層でコーティングすることであって、前記銅シード層が、モリブデンを含む前記接着層と直接接触するように、コーティングすることと、
    前記銅シード層の少なくとも一部をフォトレジストのコーティングで覆うことと、
    前記フォトレジストの前記コーティングの一部を除去して、表面フィーチャを生成することと、
    前記表面フィーチャが銅で充填されるように、銅めっきプロセスを実行することと、
    前記フォトレジストを除去して、前記フォトレジストでコーティングされた前記銅シード層の少なくとも一部及び前記銅めっきプロセスにおいて形成された銅を含む、銅表面を生成することと、
    前記フォトレジストを除去した後に、前記フォトレジストでコーティングされた前記銅シード層の前記少なくとも一部を除去し、前記銅めっきプロセスにおいて形成された前記銅の少なくとも一部を残すように、前記銅表面をエッチングすることであって、前記銅表面のエッチングがウェット銅エッチングプロセスを含む、エッチングすることと、
    前記エポキシ基板の前記第１の表面を露出させるように、前記銅表面をエッチングした後に露出した前記接着層の表面をエッチングすることであって、前記接着層が、隣接する前記表面フィーチャの幅に実質的に等しい幅を有するようにエッチングされ、さらに露出した前記接着層の表面のエッチングがウェットエッチングである、エッチングすることと、
    を含む方法。
  15. 前記モリブデンが、二硫化モリブデンである、請求項１４に記載の方法。
  16. モリブデンを含む接着層で前記エポキシ基板の前記第１の表面をコーティングすることが、マグネトロンによって生成されたスパッタリングプロセスによって実行される、請求項１５に記載の方法。
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