KR101976727B1 - 상호 연결 구조체 형성 방법 - Google Patents

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에이씨엠 리서치 (상하이) 인코포레이티드
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Abstract

본 발명은, 반도체 웨이퍼에 유전체층을 제공하는 단계; 상호 연결 구조체를 형성하기 위한 제1 함몰 영역과 함몰되지 않은 영역을 유전체층 상에 형성하는 단계; 더미 구조체를 형성하기 위한 제2 함몰 영역을 유전체층 상에 형성하는 단계; 제1 및 제2 함몰 영역과 함몰되지 않은 영역을 덮기 위하여 배리어층을 부착하는 단계; 제1 및 제2 함몰 영역을 채우고 함몰되지 않은 영역을 덮기 위하여 금속층을 부착하는 단계; 배리어층을 노출시키도록 함몰되지 않은 영역 상의 금속층을 제거하는 단계; 및 유전체층을 노출시키도록 함몰되지 않은 영역 상의 배리어층을 제거하는 단계를 포함하는 상호 연결 구조체를 형성하는 방법을 제공한다.

Description

상호 연결 구조체 형성 방법{METHOD FOR FORMING INTERCONNECTION STRUCTURES}
본 발명은 일반적으로 반도체 소자 제조 분야에 관한 것으로, 더욱 상세하게는, 반도체 소자에서 상호 연결 구조체를 형성하는 방법에 관한 것이다.
반도체 소자는 일반적으로 다수의 처리 단계를 이용하여 웨이퍼와 같은 반도체 재료에서 제조 또는 제작된다. 웨이퍼는 반도체 소자의 전자 회로를 형성하기 위하여 복수의 마스킹(masking), 에칭(etching) 및 부착(deposition) 처리 단계를 받을 수 있다. 반도체 소자의 고집적화로, 금속 상호 연결 구조체가 반도체 소자를 제조하는 분야에서 빠르게 개발되고 있다. 복수의 마스킹 및 에칭 공정은 트렌치(trench), 비아(via) 등과 같은 웨이퍼 내의 함몰된(recessed) 영역을 형성하는데 사용될 수 있다. 부착 공정은 웨이퍼의 함몰된 영역과 함몰되지 않은 영역 모두에 금속층을 부착하는데 사용될 수 있다. 부착 후에, 웨이퍼의 함몰되지 않은 영역 상의 금속층은 제거되고, 웨이퍼의 함몰된 영역에 남아 있는 금속이 상호 연결 구조체를 형성한다. 특히, 금속층은 웨이퍼 상에 형성된 유전체층에 부착되고, 따라서, 유전체층 내로의 금속층의 확산 또는 침출(leaching)을 방지하기 위하여, 금속층을 부착하기 전에 배리어층이 유전체층에 부착되고, 그 다음 금속층이 배리어층에 부착된다.
예를 들어, 화학 기계 연마(chemical mechanical polishing(CMP))를 포함하는 종래의 방법이 웨이퍼의 함몰되지 않은 영역 상의 금속층 및 배리어층을 제거하기 위하여 채택된다. 웨이퍼의 함몰되지 않은 영역 상에서 금속층을 연마하고 평탄화하여 상호 연결 구조체를 형성하기 위하여, CMP 방법이 반도체 산업계에서 널리 사용된다. CMP 공정에서, 웨이퍼는 플래튼(platen)에 위치된 CMP 패드 상에 위치 설정된다. 그 다음, CMP 패드에 대하여 웨이퍼를 누르는 힘이 가해진다. 금속층을 연마하고 평탄화하기 위하여 힘을 가하는 동안, CMP 패드와 웨이퍼는 서로에 반대로 그리고 서로에 상대적으로 이동한다. 종종 연마 슬러리(slurry)라 하는 연마 용액이 연마를 용이하게 하기 위하여 CMP 패드 상에 제공된다. 그러나, CMP 방법은, CMP 공정에서 금속층과 배리어층 상에 인가된 관련되는 상대적으로 강한 기계력 때문에, 웨이퍼 상에 형성된 반도체 구조체 상에 여러 유해한 영향을 미친다.
웨이퍼의 함몰되지 않은 영역 상에 부착된 금속층을 제거하는 다른 방법은 전해 연마(electropolishing)다. 전해 연마 방법은 매우 균일하게 금속층을 제거할 수 있고, 배리어층에 대한 높은 선택성을 가진다. 이는 기계적인 스트레스가 없는 공정이다. 그러나, 전해 연마 공정 동안, 웨이퍼의 함몰되지 않은 영역 상의 금속층을 모두 제거하기 위하여, 과연마(over polish)가 수행된다. 그러나, 필드 영역(field area), 2개의 인접한 금속 라인 사이의 넓은 공간 영역 및 격리된 금속 라인의 양측에서의 공간 영역과 같은 영역에서, 함몰되지 않은 영역 상에 금속이 없고, 과연마 스테이지에서 금속층이 제거된 후에 배리어층이 노출되기 때문에, 전류가 배리어층을 통해 전도되는 것이 밝혀졌다. 그 다음, 배리어층의 표면은 이러한 영역의 상부 표면에서 산화막을 형성하도록 산화될 것이다. 다른 말로 하면, 산화막은 더 높은 상호 연결 구조체 밀도를 갖는 영역에서보다 더 낮은 상호 연결 구조체 밀도를 갖는 영역에서 더 두껍다. 구리와 같은 금속층이 훨씬 더 낮은 저항을 갖기 때문에, 전류는 배리어층을 통해 흐르는 대신에 대부분 금속층을 통해 흐를 것이다. 산화막은 배리어층 제거 단계에서 배리어층이 제거되는 것을 방해하고, 배리어층은 균일하게 제거될 수 없어, 반도체 소자 불량을 야기한다.
따라서, 본 발명의 목적은, 반도체 웨이퍼에 유전체층을 제공하는 단계; 상호 연결 구조체를 형성하기 위한 제1 함몰 영역과 함몰되지 않은 영역을 유전체층 상에 형성하는 단계; 더미 구조체를 형성하기 위한 제2 함몰 영역을 유전체층 상에 형성하는 단계; 제1 및 제2 함몰 영역과 함몰되지 않은 영역을 덮기 위하여 배리어층을 부착하는 단계; 제1 및 제2 함몰 영역을 채우고 함몰되지 않은 영역을 덮기 위하여 금속층을 부착하는 단계; 배리어층을 노출시키도록 함몰되지 않은 영역 상의 금속층을 제거하는 단계; 및 유전체층을 노출시키도록 함몰되지 않은 영역 상의 배리어층을 제거하는 단계를 포함하는 상호 연결 구조체를 형성하는 방법을 제공하는 것이다.
전술한 바와 같이, 더미 구조체 때문에, 금속층이 함몰되지 않은 영역으로부터 제거될 때, 금속층의 전도도가 배리어층의 전도도보다 훨씬 더 높기 때문에, 전류는 더미 구조체를 통해 대부분 전도되고, 배리어층의 표면은 산화되지 않을 것이다. 함몰되지 않은 영역 상의 배리어층은 용이하고, 균일하고, 완전하게 제거될 수 있어, 상호 연결 구조체를 갖는 반도체 소자의 품질을 보장한다.
본 발명은 다음과 같은 첨부된 도면을 참조하여 바람직한 실시예에 대한 이어지는 발명을 실시하기 위한 구체적인 내용을 읽은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다:
도 1은 예시적인 다마신(damascene) 공정을 보여주는 흐름도이다;
도 2는 예시적인 다미신 공정을 보여주는 단면도이다;
도 3은 다른 예시적인 다마신 공정을 보여주는 흐름도이다;
도 4는 배리어층이 제거되기 전에 웨이퍼의 필드 영역에서 형성된 예시적인 더미 구조체를 도시하는 상면도이다.
도 4a는 도 4의 A-A 선을 따라 얻어진 단면도이다;
도 4b는 도 4의 B-B 선을 따라 얻어진 단면도이다;
도 5는 배리어층이 제거된 후에 웨이퍼의 필드 영역에서 형성된 예시적인 더미 구조체를 도시하는 상면도이다.
도 5a는 도 5의 A-A 선을 따라 얻어진 단면도이다;
도 5b는 도 5의 B-B 선을 따라 얻어진 단면도이다;
도 6은 배리어층이 제거된 후에 웨이퍼의 인접한 금속 라인 사이의 넓은 공간 영역에서 형성된 예시적인 더미 구조체를 도시하는 상면도이다;
도 7은 배리어층이 제거된 후에 웨이퍼의 격리된 금속 라인의 양측에서의 공간 영역에서 형성된 예시적인 더미 구조체를 도시하는 상면도이다;
도 8a 내지 8i는 더미 구조체를 형성하는데 사용될 수 있는 다양한 예시적인 형상을 도시한다;
도 9a는 배리어층 제거 공정 후에 더미 구조체를 가지지 않는 웨이퍼를 도시하는 SEM 상면도이다; 그리고,
도 9b는 배리어층 제거 공정 후에 더미 구조체를 갖는 웨이퍼를 도시하는 SEM 상면도이다
도 1 및 도 2를 참조하면, 반도체 소자에서 상호 연결 구조체를 형성하는데 사용될 수 있는 예시적인 다마신(damascene) 공정이 도시된다. 단계 110에서, 웨이퍼(201) 또는 다른 기판이 제공된다. 웨이퍼(201)는 그 상에 형성된 IMD(inter-metal dielectric) 층(202)을 갖는다. IMD 층(202)은, 반도체 소자에서의 상호 연결 구조체 사이의 커패시턴스를 낮추는데 사용될 수 있는, 이산화 실리콘 등과 같은 재료 또는 이산화 실리콘보다 더 낮은 유전율을 갖는 재료를 포함할 수 있다. 단계 120에서, 제1 함몰 영역, 예를 들어 트렌치, 비아 등이 상호 연결 구조체를 형성하기 위하여 IMD 층(202) 상에 형성된다. 단계 130에서, 배리어층(203)이 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 부착(ALD) 등과 같은 임의의 편리한 부착(deposition) 방법에 의해 IMD 층(202) 상에 부착되어, 배리어층(203)이 IMD 층(202)의 제1 함몰 영역 및 함몰되지 않은 영역을 모두 덮는다. IMD 층(202)이 다공성(porous) 마이크로 구조를 가질 수 있기 때문에, 배리어층(203)은 IMD 층(202) 내로의 이어져 부착되는 금속층(204)의 확산 또는 침출(leaching)을 방지할 수 있는 재료를 포함할 수 있다. 또한, 배리어층(203)은 IMD 층(202)과 금속층(204) 모두에 부착되는 전도성 재료로 형성될 수 있다. 예를 들어, 배리어층(203)은 티타늄, 탄탈룸, 텅스텐, 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 탄탈룸 실리콘 질화물, 텅스텐 실리콘 질화물 등과 같은 재료를 포함할 수 있다.
단계 140에서, 금속층(204)이 PVD, CVD, ALD, 전기 도금 등과 같은 임의의 편리한 방법에 의해 배리어층(203) 상에 부착된다. 또한, 도금이 금속층(204)을 부착하는데 사용되는 경우와 같이, 일부 적용예에서, 시드층(seed layer)이 금속층(204)을 부착하기 전에 배리어층(203) 상으로 부착될 수 있다. 시드층은 배리어층(203) 상으로의 금속층(204)의 부착 및 접합을 용이하게 하기 위하여 금속층(204)과 동일한 재료를 포함할 수 있다. 금속층(204)은 제1 함몰 영역을 충전하고, IMD 층(202)의 함몰되지 않은 영역을 덮는다. 또한, 금속층(204)은, 구리, 알루미늄, 니켈, 아연, 은, 금, 주석, 크롬, 초전도체 재료 등과 같은 다양한 전기 전도성 재료를 포함할 수 있다. 바람직하게는, 금속층(204)은 구리를 포함할 수 있다. 또한, 금속층(204)이 임의의 다양한 전기 전도성 재료의 합금 또는 초전도체의 화합물을 포함할 수 있다는 것이 인식되어야 한다.
단계 150에서, 금속층(204)이 부착된 후에, 금속층(204)은 전해 연마 등과 같은 임의의 편리한 방법에 의해 함몰되지 않은 영역으로부터 제거되어야 한다. 함몰되지 않은 영역으로부터 금속층(204)을 연마하는 것은, IMD 층(202)에 부착된 배리어층(203)의 함몰되지 않은 영역으로부터 금속층(204)을 제거하는 것을 포함할 수 있다는 것이 인식되어야 한다. 전해 연마의 설명에 대하여는, 본 명세서에 전문이 참조로서 편입되는, 2000년 2월 4일 출원된 미국 특허 출원 제09/497,894호를 참조하라.
이어, 단계 160에서, 함몰되지 않은 영역으로부터 금속층(204)을 제거한 후에, 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 등과 같은 임의의 편리한 방법에 의해 배리어층(203)이 함몰되지 않은 영역으로부터 제거된다. 바람직하게는, 배리어층(203)은 XeF2 기상 에칭(gas phase etching)에 의해 제거된다. 도 2에 도시된 바와 같이, 함몰되지 않은 영역 상에서 모든 금속층(204)을 제거하기 위하여, 금속층(204)이 함몰되지 않은 영역으로부터 제거될 때, 과연마(over polishing)가 수행된다. 함몰되지 않은 영역 상에 금속층(204)이 없고, 과연마 공정에서 금속층(204)이 제거된 후에 배리어층(203)이 노출되기 때문에, 전류가 배리어층(203)을 통해 전도되어, 배리어층(203)의, 필드 영역(field area), 2개의 인접한 금속 라인 사이의 넓은 공간 영역 및 격리된(isolated) 금속 라인의 양측에서의 공간 영역과 같은 영역의 표면이 산화되어 그 상에 산화막(205)을 형성하게 한다. 배리어층(203)을 제거하기 전에, 산화막(205)은 미리 제거되어야 한다. 또한, 산화막(205) 두께는 상호 연결 구조체 밀도와 관련된다. 다른 말로 하면, 산화막(205)은 더 높은 상호 연결 구조체 밀도를 갖는 영역보다 더 낮은 상호 연결 구조체 밀도를 갖는 영역에서 더 두껍다. 구리와 같은 금속층(204)이 훨씬 더 낮은 저항을 가지기 때문에, 전류는 배리어층(203)을 통해 흐르는 대신에 금속층(204)을 통해 대부분 흐를 것이다. 산화막(205)은 배리어층(203) 제거 단계에서 배리어층(203)이 제거되는 것을 방해할 수 있고, 배리어층(203)은 균일하게 제거될 수 없어, 반도체 소자 불량을 야기한다.
따라서, 전술한 다마신 공정에 비교하여 반도체 소자에서 상호 연결 구조체를 형성하는데 사용될 수 있는 다른 예시적인 다마신 공정을 도시하는 도 3 내지 도 5b를 참조하면, 이 다마신 공정은 금속층(204)을 과연마할 때 배리어층(203) 상에서 산화막(205)을 생성하는 것을 방지하기 위하여 필드 영역에서 더미 구조체(200)를 포함할 수 있다. 이 다마신 공정은 더미 구조체(200)가 필드 영역에서 포함된다는 것을 제외하고는, 전술한 다마신 공정에 대하여 많은 점에서 유사하다. 이하 이 다마신 공정이 간단하게 설명될 것이다.
단계 210에서, 웨이퍼(201) 또는 다른 기판이 제공된다. 웨이퍼(201)는 그 상에 형성된 IMD(inter-metal dielectric) 층(202)을 갖는다. IMD 층(202)은, 반도체 소자에서의 상호 연결 구조체 사이의 커패시턴스를 낮추는데 사용될 수 있는, 이산화 실리콘 등과 같은 재료 또는 이산화 실리콘보다 더 낮은 유전율을 갖는 재료를 포함할 수 있다.
단계 220에서, 제1 함몰 영역, 예를 들어 트렌치, 비아 등이 상호 연결 구조체를 형성하기 위하여 IMD 층(202) 상에 형성된다.
단계 230에서, 제2 함몰 영역, 예를 들어 트렌치, 비아 등이 더미 구조체(200)를 형성하기 위하여 IMD 층(202)의 미리 정해진 필드 영역에 형성된다. 더미 구조체(200)는 상호 연결 구조체가 형성되는 때와 동시에 형성될 수 있고, 더미 구조체(200)의 깊이와 폭은 상호 연결 구조체와 동일하다. 더미 구조체(200)가 독립적으로 형성될 수 있으며, 더미 구조체(200)의 깊이와 폭은 상호 연결 구조체와 동일하지 않을 수 있다는 것이 인식되어야 한다.
단계 240에서, 배리어층(203)이 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 부착(ALD) 등과 같은 임의의 편리한 부착(deposition) 방법에 의해 IMD 층(202) 상에 부착되어, 배리어층(203)이 IMD 층(202)의 제1 및 제2 함몰 영역을 포함하는 함몰된 영역과 함몰되지 않은 영역을 모두 덮는다.
단계 250에서, 금속층(204)이 PVD, CVD, ALD, 전기 도금 등과 같은 임의의 편리한 방법에 의해 배리어층(203) 상에 부착된다. 또한, 도금이 금속층(204)을 부착하는데 사용되는 경우와 같이, 일부 적용예에서, 시드층(seed layer)이 금속층(204)을 부착하기 전에 배리어층(203) 상으로 부착될 수 있다. 시드층은 배리어층(203) 상으로 금속층(204)의 부착 및 접합을 용이하게 하기 위하여 금속층(204)과 동일한 재료를 포함할 수 있다. 금속층(204)은 제1 및 제2 함몰 영역을 포함하는 함몰된 영역을 충전하고, IMD 층(202)의 함몰되지 않은 영역을 덮는다.
단계 260에서, 금속층(204)이 부착된 후에, 그 다음 금속층(204)은 전해 연마 등과 같은 임의의 편리한 방법에 의해 함몰되지 않은 영역으로부터 제거되어야 한다. 함몰되지 않은 영역으로부터 금속층(204)을 연마하는 것이, IMD 층(202)에 부착된 배리어층(203)의 함몰되지 않은 영역으로부터 금속층(204)을 제거하는 것을 포함할 수 있다는 것이 인식되어야 한다. 바람직하게는, 금속층(204) 제거 공정은 2개의 단계를 포함할 수 있다. 첫 번째 단계는, 더 나은 표면 평탄화를 획득하기 위하여, 부분적인 금속층(204)이 CMP 방법을 이용하여 제거되는 것이고, 이어지는 단계는 나머지 금속층(204)이 전해 연마 방법을 이용하여 제거되어, 반도체 소자의 손상을 방지하는 것이다.
단계 270에서, 함몰되지 않은 영역으로부터 금속층(204)을 제거한 후에, 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 등과 같은 임의의 편리한 방법에 의해 배리어층(203)이 함몰되지 않은 영역으로부터 제거된다. 바람직하게는, 배리어층(203)은 XeF2 기상 에칭에 의해 제거된다. 상호 연결 구조체를 형성하는데 사용되는 제1 함몰 영역에 남아 있는 금속층(204)은 상호 연결 구조체를 형성한다. 더미 구조체(200)를 형성하는데 사용되는 제2 함몰 영역에 남아 있는 금속층(204)은 더미 구조체(200)를 형성하는데 사용된다. 더미 구조체(200)의 재료가 상호 연결 구조체와 동일하지 않을 수 있다는 것이 인식되어야 한다. 도 5 내지 도 5b에 도시된 바와 같이, 필드 영역이 더미 구조체(200)를 포함하기 때문에, 금속층(204)이 과연마되더라도, 더미 구조체(200)의 저항이 배리어층(203)의 저항보다 훨씬 더 낮기 때문에, 전류는 더미 구조체(200)를 통해 대부분 전도되고, 배리어층(203)의 표면은 산화되지 않을 것이다. IMD 층(202)의 함몰되지 않은 영역 상의 배리어층(203)은 용이하고 균일하게 제거될 수 있다.
도 3 내지 5b에 도시된 바와 같이, 필드 영역에 형성된 더미 구조체(200)의 밀도는 상호 연결 구조체의 밀도의 50% 내지 100%의 범위에서 선택될 수 있다. 인접한 상호 연결 구조체와 더미 구조체(200) 사이의 거리 W1은 20 nm 내지 5000 nm의 범위에서 선택될 수 있다. 더미 구조체(200)의 크기는 20 nm 내지 5000 nm의 범위에서 선택될 수 있고, 더욱 구체적으로는, 더미 구조체(200)의 폭 D1은 20 nm 내지 5000 nm로 가변할 수 있고, 더미 구조체(200)의 길이 Dw는 20 nm 내지 5000 nm로 가변할 수 있다.
일부 적용예에서, 상호 연결 구조체라고도 하는 금속 라인 사이의 공간이 너무 넓으면, 금속층(204)을 과연마할 때 배리어층(203)의 산화도 발생될 것이다. 따라서, 인접한 금속 라인 사이의 넓은 공간 영역에서, 도 6에 도시된 바와 같이, 더미 구조체(300)가 포함될 수 있다. 넓은 공간 영역의 폭 W3은 60 nm 이상일 수 있다. 더미 구조체(300)의 크기는 더미 구조체(200)와 동일할 수 있다.
일부 적용례에서, 격리된 금속 라인의 양측이 너무 넓으면, 금속층(204)을 과연마할 때, 배리어층(203)의 산화도 발생될 것이다. 따라서, 격리된 금속 라인의 양측의 공간 영역에서, 도 7에 도시된 바와 같이, 더미 구조체(400)가 포함될 수 있다. 더미 구조체(400)의 밀도는 20% 내지 80%의 범위에서 선택될 수 있다. 더미 구조체(400)의 크기는 더미 구조체(200)와 동일할 수 있다.
도 8a 내지 8i를 참조하면, 정사각형, 수직 직사각형, 수평 직사각형, 원형, 계란형, 십자형, 타원형, 삼각형, 활형 등과 같은 더미 구조체(200, 300, 400)를 형성하는데 사용될 수 있는 다양한 예시적인 형상이 도시된다. 특정의 예시적인 형상이 도 8a 내지 8i에 도시되지만, 특정 적용례에 따라 더미 구조체(200, 300, 400)를 형성하기 위하여 임의의 형상이 사용될 수 있고, 더미 구조체(200, 300, 400)가 하나 이상의 상이한 형상을 포함할 수 있다는 것이 인식되어야 한다.
도 9a 및 9b를 참조하라. 도 9a는 배리어층(203) 제거 공정 후에 필드 영역에서 더미 구조체(200)를 가지지 않는 웨이퍼(201)를 도시하는 SEM 상면도이다. 상호 연결 구조체 주위의 배리어층(203)이 완전히 제거되지만, 필드 영역에서, 배리어층(203)은 완전히 제거되지 않은 것을 알 수 있다. 일부 잔류 배리어층(203)이 있다. 비교하여, 도 9b는 배리어층(203) 제거 공정 후에 필드 영역에서 더미 구조체(200)를 갖는 웨이퍼(201)를 도시하는 SEM 상면도이다. 배리어층(203)이 필드 영역에서 완전히 제거된 것을 알 수 있다.
전술한 바와 같이, 본 발명은 금속층(204)을 과연마할 때 배리어층(203)이 산화되는 것을 방지하기 위하여 필드 영역, 2개의 인접한 금속 라인 사이의 넓은 공간 영역 및 격리된 금속 라인의 양측에서의 공간 영역에 형성된 더미 구조체(200, 300, 400) 활용하고, 이에 따라, 배리어층(203)은 용이하고, 완전하고, 균일하게 제거될 수 있어, 반도체 소자의 품질을 보장한다. 또한, 다른 영역보다 더 낮은 패턴 밀도를 갖는 영역에서도 더미 구조체(200, 300, 400)가 형성될 수 있다는 것이 인식되어야 한다.
본 발명의 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 개시된 정확한 형태로 본 발명을 제한하거나 소진적인 것으로 의도되지 않고, 명확하게 많은 변경 및 수정이 전술한 내용의 견지에서 가능하다. 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 수 있는 이러한 변경 및 수정은 첨부된 특허청구범위에 의해 정의되는 바와 같은 본 발명의 범위 내에 포함되는 것으로 의도된다.

Claims (14)

  1. 상호 연결 구조체를 형성하는 방법에 있어서,
    반도체 웨이퍼에 유전체층을 제공하는 단계;
    상기 상호 연결 구조체를 형성하기 위한 제1 함몰 영역과 함몰되지 않은 영역을 상기 유전체층 상에 형성하는 단계;
    더미 구조체를 형성하기 위한 제2 함몰 영역을 상기 유전체층 상에 형성하는 단계;
    상기 제1 및 제2 함몰 영역과 상기 함몰되지 않은 영역을 덮기 위하여 배리어층을 부착하는 단계;
    상기 제1 및 제2 함몰 영역을 채우고 상기 함몰되지 않은 영역을 덮기 위하여 금속층을 부착하는 단계;
    상기 배리어층을 노출시키도록 상기 함몰되지 않은 영역 상의 상기 금속층을 제거하는 단계로서, 여기서 금속층의 제거는 전해 연마 방법을 이용하는 것을 포함하며, 더미 구조체는 배리어층이 산화되는 것을 방지하는, 상기 금속층을 제거하는 단계; 및
    상기 유전체층을 노출시키도록 상기 함몰되지 않은 영역 상의 상기 배리어층을 제거하는 단계
    를 포함하는,
    상호 연결 구조체를 형성하는 방법.
  2. 제1항에 있어서,
    상기 더미 구조체는 상기 유전체층의 필드 영역에 형성되는,
    상호 연결 구조체를 형성하는 방법.
  3. 제2항에 있어서,
    상기 더미 구조체의 밀도는 상기 상호 연결 구조체의 밀도의 50% 내지 100%의 범위 내에 있는,
    상호 연결 구조체를 형성하는 방법.
  4. 제2항에 있어서,
    인접한 상기 상호 연결 구조체 및 상기 더미 구조체 사이의 거리 W1은 20 nm 내지 5000 nm의 범위 내에 있는,
    상호 연결 구조체를 형성하는 방법.
  5. 제1항에 있어서,
    상기 더미 구조체의 크기는 20 nm 내지 5000 nm의 범위 내에 있고, 상기 더미 구조체의 폭 D1은 20 nm 내지 5000 nm의 범위 내에 있고, 상기 더미 구조체의 길이 Dw는 20 nm 내지 5000 nm의 범위 내에 있는,
    상호 연결 구조체를 형성하는 방법.
  6. 제1항에 있어서,
    상기 더미 구조체는 상기 유전체층 내의 2개의 인접한 금속 라인 사이의 넓은 공간 영역에 형성되는,
    상호 연결 구조체를 형성하는 방법.
  7. 제6항에 있어서,
    상기 넓은 공간 영역의 폭 W3은 60 nm 이상인,
    상호 연결 구조체를 형성하는 방법.
  8. 제1항에 있어서,
    상기 더미 구조체는 상기 유전체층 내의 격리된(isolated) 금속 라인의 양측의 공간 영역에 형성되는,
    상호 연결 구조체를 형성하는 방법.
  9. 제8항에 있어서,
    상기 더미 구조체의 밀도는 20% 내지 80%의 범위에 있는,
    상호 연결 구조체를 형성하는 방법.
  10. 제1항에 있어서,
    상기 더미 구조체는 하나 이상의 상이한 형상을 포함하는,
    상호 연결 구조체를 형성하는 방법.
  11. 제1항에 있어서,
    상기 더미 구조체는 상기 상호 연결 구조체가 형성될 때 동시에 형성되는,
    상호 연결 구조체를 형성하는 방법.
  12. 제1항에 있어서,
    상기 더미 구조체의 재료는 상기 상호 연결 구조체의 재료와 동일한,
    상호 연결 구조체를 형성하는 방법.
  13. 제1항에 있어서,
    상기 배리어층을 노출시키도록 상기 함몰되지 않은 영역 상의 상기 금속층을 제거하는 단계는, 먼저 CMP 방법을 이용하여 부분적인 금속층을 제거하고, 그 다음 전해 연마 방법을 이용하여 나머지 금속층을 제거하는 단계를 포함하는,
    상호 연결 구조체를 형성하는 방법.
  14. 제1항에 있어서,
    XeF2 기상 에칭 방법을 이용하여 상기 배리어층을 제거하는,
    상호 연결 구조체를 형성하는 방법.
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