JP6832057B2 - 垂直ｎａｎｄホールエッチングのためのめっき金属ハードマスク - Google Patents

垂直ｎａｎｄホールエッチングのためのめっき金属ハードマスク Download PDF

Info

Publication number
JP6832057B2
JP6832057B2 JP2015216257A JP2015216257A JP6832057B2 JP 6832057 B2 JP6832057 B2 JP 6832057B2 JP 2015216257 A JP2015216257 A JP 2015216257A JP 2015216257 A JP2015216257 A JP 2015216257A JP 6832057 B2 JP6832057 B2 JP 6832057B2
Authority
JP
Japan
Prior art keywords
layer
metal
sacrificial
etching
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015216257A
Other languages
English (en)
Other versions
JP2016105465A (ja
Inventor
ウィリアム・ティー．・リー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2016105465A publication Critical patent/JP2016105465A/ja
Application granted granted Critical
Publication of JP6832057B2 publication Critical patent/JP6832057B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Description

益々高密度なデバイスを作成しなければならないというプレッシャーのもとで、半導体デバイス業界は、３Ｄメモリ構造の使用に転換しつつある。例えば、ＮＡＮＤフラッシュメモリは、平坦な構成から垂直な構成（ＶＮＡＮＤ）に移行してきた。この垂直構成は、大幅に高いビット密度でのメモリデバイスの形成を可能にする。ＶＮＡＮＤデバイスの形成に関わる操作は、１つには、材料層を交互に重ねた積層体内にホールをエッチングすることを伴う。材料層を交互に重ねた積層体中の層の枚数が増えるにつれて、このエッチング操作は、益々困難になる。
本明細書における特定の実施形態は、基板上にリセス（くぼみ）特徴（構造）を形成するための方法に関する。多くの場合、基板は、材料を交互に重ねた積層体を含み、エッチングされた特徴は、比較的高いアスペクト比を有する。各種の実施形態は、エッチングの際に積層体を保護するために、金属マスク材料を用いる。この金属マスク材料は、犠牲支柱の周囲に形成されてよく、これらの犠牲支柱は、金属マスクの形成後に除去される。
本明細書における実施形態の一態様では、基板上にリセス特徴を形成するための方法が提供される。この方法は、（ａ）下層材料を覆う導電性シード層を含む基板上に犠牲支柱を形成し、犠牲支柱は、下層材料内にリセス特徴が形成される領域の真上に形成され、（ｂ）電気めっき、無電解めっき、又は化学気相蒸着を通じて金属ハードマスク層を形成するために、犠牲支柱の周囲の導電性シード層上に金属ハードマスク材料を堆積させ、（ｃ）金属ハードマスク層内に開口を形成するために、犠牲支柱を除去し、（ｄ）下層材料をエッチングし、それによって、金属ハードマスク層内の開口の真下にリセス特徴を形成すること、を含む。
特定の実施形態では、上記下層材料は、シリコン酸化物の層とシリコン窒化物の層とを交互に含む。その他の実施形態では、上記下層材料は、シリコン酸化物の層とポリシリコンの層とを交互に含む。
方法は、更に、（ｃ）の後で且つ（ｄ）の前に、無電解めっき又は化学気相蒸着を通じて金属ハードマスク層上に追加の金属マスク材料を堆積させ、それによって、金属ハードマスク層内の開口を狭めることを含み得る。この追加の金属ハードマスク材料は、Ｃｏ、Ｎｉ、Ｒｕ、Ｓｎ、Ｉｎ、Ｐｄ、Ｇｅ、及びこれらの組み合わせからなる群から選択された材料を含み得る。
既述のように、リセス特徴は、比較的高いアスペクト比を有するだろう。一部の実施形態では、リセス特徴は、少なくとも約４０のアスペクト比を有する。特定の事例では、リセス特徴は、少なくとも約６０のアスペクト比を有する。特徴の深さは、一部の事例では、少なくとも約２．５μｍであってよい。
金属ハードマスク材料として、様々な材料が使用可能である。例えば、金属ハードマスク材料は、Ｃｏ、Ｎｉ、Ｒｕ、Ｓｎ、Ｉｎ、Ｐｄ、Ｇｅ、及びこれらの組み合わせからなる群から選択された材料を含み得る。同様に、導電性シード層は、Ｃｏ、Ｒｕ、Ｔｉ、Ｃｒ、Ｃｕ、及びこれらの組み合わせからなる群から選択された材料を含み得る。
犠牲支柱も、幾つかの異なる材料のいずれかであってよい。例えば、一部の事例では、犠牲支柱は、炭素、シリコン、シリコン酸化物、シリコン窒化物、シリコン炭化物、及びこれらの組み合わせからなる群から選択された材料を含む。犠牲支柱の材料は、各種の実施形態において、非晶質であってよい。犠牲支柱は、約５〜２００ｎｍの幅を有していてよい。犠牲支柱のアスペクト比は、少なくとも約２：１であってよい。特定の実施形態では、犠牲支柱を形成することは、犠牲支柱材料を堆積させ、１枚以上の中間層を堆積させ、フォトレジストの層を堆積させ、フォトレジストをパターン形成し、１枚以上の中間層をエッチングし、犠牲支柱材料をエッチングして犠牲支柱を形成すること、を含む。犠牲支柱は、例えばＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又はスピンオンプロセスを含む多様な技術を通じて堆積されてよい。
言及されたように、金属ハードマスク層は、様々な技術を通じて堆積されてよい。一部の実施形態では、金属ハードマスク層は、電気めっきを通じて堆積される。別の実施形態では、金属ハードマスク層は、無電解めっきを通じて堆積される。更に別の実施形態では、金属ハードマスク層は、ＣＶＤ技術を通じて堆積される。金属ハードマスク層は、約２５ｎｍから約２．５μｍの間の厚さを有していてよい。各種の実施形態において、方法は、更に、（ｃ）の後で且つ（ｄ）の前に、金属ハードマスク層の開口内の導電性シード層を除去することを含んでいてよい。関係する図面を参照にして、以下で、これらの及びその他の特徴が説明される。
従来のハードマスク（例えば、非晶質炭素を含むマスク）を使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 従来のハードマスク（例えば、非晶質炭素を含むマスク）を使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 従来のハードマスク（例えば、非晶質炭素を含むマスク）を使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 従来のハードマスク（例えば、非晶質炭素を含むマスク）を使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 従来のハードマスク（例えば、非晶質炭素を含むマスク）を使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 従来のハードマスク（例えば、非晶質炭素を含むマスク）を使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。
金属ハードマスクを使用してエッチング凹所を形成しようとする処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 金属ハードマスクを使用してエッチング凹所を形成しようとする処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 金属ハードマスクを使用してエッチング凹所を形成しようとする処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 金属ハードマスクを使用してエッチング凹所を形成しようとする処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 金属ハードマスクを使用してエッチング凹所を形成しようとする処理を経ているときの、部分的に製作された半導体デバイスを示す図である。
パターン形成された犠牲支柱の周囲にめっきされた金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 パターン形成された犠牲支柱の周囲にめっきされた金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 パターン形成された犠牲支柱の周囲にめっきされた金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 パターン形成された犠牲支柱の周囲にめっきされた金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 パターン形成された犠牲支柱の周囲にめっきされた金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 パターン形成された犠牲支柱の周囲にめっきされた金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。
図３Ａ〜３Ｆに示されたのと同様な、ただし、金属ハードマスクを更に成形するための無電解めっきを伴う追加の工程を伴うプロセスにおいて、金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 図３Ａ〜３Ｆに示されたのと同様な、ただし、金属ハードマスクを更に成形するための無電解めっきを伴う追加の工程を伴うプロセスにおいて、金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 図３Ａ〜３Ｆに示されたのと同様な、ただし、金属ハードマスクを更に成形するための無電解めっきを伴う追加の工程を伴うプロセスにおいて、金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 図３Ａ〜３Ｆに示されたのと同様な、ただし、金属ハードマスクを更に成形するための無電解めっきを伴う追加の工程を伴うプロセスにおいて、金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 図３Ａ〜３Ｆに示されたのと同様な、ただし、金属ハードマスクを更に成形するための無電解めっきを伴う追加の工程を伴うプロセスにおいて、金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。 図３Ａ〜３Ｆに示されたのと同様な、ただし、金属ハードマスクを更に成形するための無電解めっきを伴う追加の工程を伴うプロセスにおいて、金属ハードマスクを使用してエッチング凹所を形成するための処理を経ているときの、部分的に製作された半導体デバイスを示す図である。
図３Ａ〜３Ｆに関連して説明されるプロセスを実現するために使用されえる幾つかの半導体装置を図式化して示す図である。
図４Ａ〜４Ｆに関連して説明されるプロセスを実現するために使用されえる幾つかの半導体装置を示す図である。
図１Ａ〜１Ｆに関連して説明されるプロセスを示すフローチャートである。
図２Ａ〜２Ｅに関連して説明されるプロセスを示すフローチャートである。
図３Ａ〜３Ｆに関連して説明されるプロセスを示すフローチャートである。
図４Ａ〜４Ｆに関連して説明されるプロセスを示すフローチャートである。
本出願では、「半導体ウエハ」、「ウエハ」、「基板」、「ウエハ基板」、及び「部分的に製作された集積回路」という用語が、区別なく使用される。当業者にならば、「部分的に製作された集積回路」という用語が、集積回路製作のための多数の段階のうちの任意の段階におけるシリコンウエハを指しえることが理解される。半導体デバイス産業において使用されるウエハ又は基板は、一般に、２００ｍｍ、３００ｍｍ、又は４５０ｍｍの直径を有する。以下の詳細な説明は、本発明が、ウエハ上で実現されることを想定している。しかしながら、本発明は、この限りではない。被加工物は、様々な形状、サイズ、及び材料であってよい。開示される実施形態の利点を活用しえる様々な物品として、半導体ウエハに加えて、プリント回路基板、磁気記録媒体、磁気記録センサ、ミラー、光学素子、微小機械素子などの、様々な物品が挙げられる。
以下の詳細な説明では、提示される実施形態の完全な理解を与えるために、数々の具体的詳細が述べられる。開示される実施形態は、これらの具体的詳細の一部又は全部を伴わずとも実施可能である。また、開示される実施形態を不必要に不明瞭にしないように、周知のプロセス操作の詳細な説明は省かれている。開示される実施形態は、具体的な実施形態との関連のもとで説明されるが、これは、開示される実施形態を制限することを意図していないことが理解される。
Ｉ． 背景及びプロセスフロー
ＶＮＡＮＤデバイスの製作に伴う一つの操作は、交互する材料層内にリセス特徴をエッチングすることを伴う。現製品は、それぞれ１以上のビットを記憶する３２個の個々のデバイスが組み込まれて垂直に一列に並べられたメモリデバイスを含む。これらのデバイスは、積層体にされた３２対のシリコン酸化物層／シリコン窒化物層又はシリコン酸化物層／ポリシリコン層をエッチングするプロセスを使用して製作される。一部の事例では、積層体は、様々な機能／目的のために提供された特定の追加の層を含んでいてよい。代表的な事例では、３２対のこれらの層からなる積層体は、厚さが約２μｍであり、これは、エッチングプロセスによって深さ約２μｍの特徴をエッチングしなければならないことを意味する。このような特徴の代表的な臨界直径（幅）は、約５０ｎｍであり、その結果、アスペクト比は約４０：１（より端的に言うと４０）になる。
積層体内の交互する層の対数を増やすことによって、更にビット密度が高いデバイスが製作可能である。例えば、各種の実施形態では、約４６〜６４対の、又はひいては約７２〜９２対の層を伴うメモリデバイスが製作可能だと見込まれる。これらの未来のデバイスでは、臨界寸法は、ほぼ同じに維持されると予想される、又は臨界寸法は、少なくとも約８０若しくは少なくとも約１００などのアスペクト比を有する特徴のように、更に小さくなる可能性が高いと予想される。しかしながら、従来のエッチングプロセス及びハードマスク材料は、本明細書で更に論じられるように、このような高いアスペクト比で特徴を形成することはできない。開示される実施形態の多くは、ＶＮＡＮＤメモリデバイスに関するが、開示されるエッチングプロセス及び堆積プロセスは、論理デバイスなどのその他の用途にも適用可能である。
図１Ａ〜１Ｆは、このような特徴を形成するための様々な処理操作を経ているときの、部分的に製作された半導体デバイスを示している。図７は、図１Ａ〜１Ｆにおける様々なプロセス操作を説明しているフローチャートである。図２Ａ〜２Ｅは、代替の方法にしたがってこのような特徴を形成するための様々な処理操作を経ているときの、部分的に製作された半導体デバイスを示している。図８は、図２Ａ〜２Ｅにおける様々なプロセス操作を説明しているフローチャートである。図１Ａ〜１Ｆ（及び関連の図７）に示されたプロセスフロー、並びに図２Ａ〜２Ｅ（及び関連の図８）に示されたプロセスフローは、それぞれ、図３Ａ〜３Ｆ（及び関連の図９）に示された方法、並びに図４Ａ〜４Ｆ（及び関連の図１０）に示された方法によって克服される特定の困難を提示している。
図１Ａ、及び図７の操作７０１から始まって、堆積装置内に基板が提供される。基板は、材料層を交互に重ねた積層体１０１を含む。特定の事例では、酸化物材料（例えばシリコン酸化物）層と窒化物材料（例えばシリコン窒化物）層とが交互に重ねられる。その他の事例では、酸化物材料（例えばシリコン酸化物）層と多結晶シリコン（すなわちポリシリコン）層とが交互に重ねられる。積層体１０１の最上層は、一部の事例では、シリコン窒化物層であってよい。この例では、積層体１０１を覆っているのは非晶質炭素ハードマスク１０２である。次に、操作７０３では、一連のパターン転写層１０３、反射防止層１０４、及びフォトレジスト層１０５が、非晶質炭素ハードマスク１０２上に順次堆積される。操作７０５では、図１Ｂに示されるように、フォトレジスト層１０５は、積層体１０１内に特徴１０６がエッチングされる予定位置を定めるためにパターン形成される。パターン転写層１０３は、フォトレジスト層１０５から非晶質炭素ハードマスク１０２への及びそして積層体１０１へのパターンの転写を助けるために提供される。操作７０７では、垂直方向下向きに層を経てパターンを転写するために、一連のエッチング工程が実行される。フォトレジスト層１０５、反射防止層１０４、及びパターン転写層１０３は、図１Ｃ及び図１Ｄに示されるように、これらのエッチング工程中に除去されてよい。最終的に、パターンは、図１Ｅに示されるように、非晶質炭素ハードマスク１０２に転写される。ここから、図１Ｆに示されるように、積層体１０１内へパターンをエッチングするために、追加のエッチング操作７０９が生じる。多くの場合、特徴１０６は、ホール／円筒である。
図１Ａ〜１Ｆに示されたプロセスフローは、限られた深さに特徴を形成するには適しているかもしれないが、より深い場所に特徴を形成するときには大きな困難に直面する。例えば、このプロセスフローは、特定の事例において、２４対又は３６対の層を有する積層体に一般的に使用される深さ１．５〜２μｍのホールを形成するには適しているかもしれないが、最先端のＶＮＡＮＤデバイスに使用されるような更に多くの対の層を有する積層体に有用な深さ３〜４μｍのホールを形成する場合は、ほとんど期待できなくなる。このようなデバイスは、例えば、少なくとも約４０対、少なくとも約５０対、少なくとも約６０対、少なくとも約７０対、少なくとも約９０対などのように、更に多くの対数の層を有するだろう。このようなデバイスにおける特徴のアスペクト比は、少なくとも約４０、少なくとも約５０、少なくとも約６０、少なくとも約８０、又は少なくとも約１００であろう。特徴のアスペクト比は、特徴の深さを特徴の臨界寸法（多くの場合、特徴の直径又は幅）と比較したものである。例えば、深さが２μｍで幅が約５０ｎｍのホールは、約４０：１の、より端的に言うと４０のアスペクト比を有する。
図１Ａ〜１Ｆにおけるプロセスフローが、比較的浅い特徴の形成に限られる理由は、１つには、非晶質炭素ハードマスク１０２が、より深く特徴１０６を形成するために必要とされる量の処理に耐えられる十分な耐エッチング性ではないことである。要するに、非晶質ハードマスク１０２と、エッチング対象とされる下の積層体１０１との間の選択性が低すぎるゆえに、非晶質炭素ハードマスク１０２は、特徴１０６がその最終深さまでエッチングされる前にエッチングによって除去されてしまう。ＶＮＡＮＤ用途における、下の積層体の材料と、ＰＥＣＶＤによって堆積される非晶質炭素ハードマスクとの間のエッチング速度選択性の例は、約２：１〜３：１（積層体のエッチング速度：ハードマスクのエッチング速度）の範囲であってよい。一部の事例では、非晶質炭素ハードマスク１０２がファセッティングされ（すなわち、パターンの上方隅の付近が過剰にエッチングされ）、積層体内へのパターンの転写が不正確になるかもしれないという関連の問題がある。現処理条件下では、約２μｍの深さにエッチングされる３６対の層の積層体は、厚さが約１〜１．５μｍの非晶質炭素ハードマスクを必要とする。
現材料を使用して更に深くホールをエッチングするためには（例えば、積層体に含まれる層の対数が更に多い場合）、炭素ハードマスク１０２を厚くする必要があるだろう。しかしながら、３〜４μｍの深さに特徴を形成するために増やす必要がある炭素ハードマスク１０２の厚さは、現実的ではない。エッチングの深さと、そのエッチングの深さを実現するために必要とされる非晶質炭素ハードマスクの最小厚さとの間には、非線形関係がある。イオンエッチングの指向性、及びエッチングされる特徴の幾何学形状ゆえに、積層体材料は、浅い（特徴の底の基板に衝突することができるイオンの割合が大きい）ところでは、比較的速くエッチングされ、深い（特徴の底ではなく側壁に衝突するイオンの割合が大きいゆえに、特徴の底の基板に衝突することができるイオンの割合が低い）ところでは、比較的遅くエッチングされる。非晶質炭素ハードマスク１０２は、比較的一定の速度でエッチングされるので、特徴内のエッチング速度が下がると、その結果の１つとして、エッチングの深さが増すにつれて、特徴内でエッチングされる単位距離あたりの間にエッチングによって除去される炭素ハードマスクの量が増加する。要するに、特徴が３μｍから４μｍへエッチングされているときは、特徴が１μｍから２μｍへエッチングされているときと比べて大幅に多くの量の炭素ハードマスクがエッチングによって除去される。この非線形関係は、エッチング中に基板を適切に保護して所望のパターンを維持するために、非常に厚い非晶質炭素ハードマスクが必要とされるだろうことを意味する。
多くの事例において、この厚い炭素ハードマスクは、非現実的である。厚い炭素ハードマスクが望ましくない理由は、１つには、厚さ１〜１．５μｍの現在の非晶質炭素ハードマスク層をパターン形成するために必要とされる処理手順が、既にかなり複雑で且つ高価であることである。深い特徴がエッチングされているときは、特徴がその全深さまでエッチングされる前にフォトレジストが長く腐食されるであろうゆえに、１枚のフォトレジスト層では積層体を保護するのに不十分である。この問題に対処するために、現代の製作技術は、ハードマスクにおけるフォトリソグラフィとパターン定義との間に複数段階のパターン転写を提供する。非晶質炭素ハードマスクを更に厚くすると、このプロセスが更に複雑になり、余分な材料及び更に厚いパターン転写層が必要とされ、堆積及びエッチングにかかる時間が長くなるだろう。更に、多くのハードマスク膜が、ＣＶＤプロセス又はＰＶＤプロセスを通じて堆積され、これらの膜は、基板をたわませる／反らせるかもしれない固有応力を有する。たわみは、応力が圧縮性であるか又は伸張性であるかによって、基板を円蓋状又は皿状にするだろう。この基板のたわみの問題は、マスク層が厚いほど深刻になり、その後の処理工程において基板が基板サポート上に正しく載置されるのを妨げる恐れがある。基板のたわみは、非常に平坦な基板に適用されなければならない非常に精密な光学系を伴うことが多いフォトリソグラフィ操作との関係において、特に問題になる。かくして、深くリセスされた特徴を、このような特徴の形成に必要とされる処理条件に耐えられるハードマスク材料を使用して形成する方法が、必要とされている。
これらの問題に対処する手法は、１つには、非晶質炭素などの従来のハードマスク材料を、金属などの高選択性のハードマスク材料に置き換えることである。金属ハードマスクを使用したプロセスフローの一例が、図２Ａ〜２Ｅに示されており、図８のフローチャートに関連して更に説明される。この実現形態では、図１Ａ〜１Ｆで使用された非晶質炭素ハードマスク材料１０２の代わりに、金属ハードマスク２０２が使用される。金属ハードマスクは、関連のエッチング化学剤によるエッチングの際に、高い選択性を示すので、非晶質炭素ハードマスク又はその他のハードマスクに代わる代替候補になりえる。効果的にパターン形成されると、金属ハードマスクは、深い（すなわち高アスペクト比）特徴のエッチングに使用される処理条件に耐えることができる。図２Ａ〜２Ｄに示されたプロセス工程は、その他の点では図１Ａ〜１Ｄに示されたプロセス工程と同一であり（更に、図８のプロセス工程８０１〜８０７は、その他の点では、図７の工程７０１〜７０７と同一であり）、簡潔さを期するために、説明の繰り返しは省略される。
しかしながら、図２Ｅ及び操作８０７において金属ハードマスク２０２がエッチングされるときは、ある種の相違が生じる。具体的には、金属ハードマスク２０２をエッチングによって貫通することが難しくなるだろう。このエッチングは、下の積層体１０１に所望のパターンを付与するために必要なものである。このエッチング操作が難しい理由は、１つには、ハードマスク２０２に使用される金属の多くが、従来のハロゲン化物をベースにしたエッチング化学剤を使用してエッチングされるときに、揮発性の副生成物を生じないことである。しかるがゆえに、副生成物は、例えば、エッチング特徴の側壁に沿ってエッチング特徴に留まる恐れがあり、これにより、パターンが金属ハードマスク層２０２に十分に転写される前にエッチングプロセスが事実上終了させられ得る。金属によっては、その他の金属よりも問題になるものがある。例えば、タングステンがエッチングされるときに、タングステン金属は、特定のエッチング化学剤／副生成物と反応して不揮発性材料（例えば、Ｓｉ、Ｏ、Ｎ、Ｆ、及びＷの組み合わせ又はＳｉ、Ｏ、Ｎ、Ｆ、及びＷのうちのいずれかの組み合わせを含む）を形成するかもしれず、このような不揮発性材料は、エッチングの前縁において特徴の内部を被覆して、エッチングプロセスを減速させる又は停止させる恐れがある。
エッチングの問題に対処する手法として考えられるのは、１つには、新しいエッチングプロセスを開発することだろう。しかしながら、この手法は、長年続いてきた現エッチングプロセスの再設計を伴うものであり、高価で且つ困難になるだろう。したがって、現エッチング化学剤／プロセス（例えば、フッ化炭素をベースにしたプロセス）を活用したプロセスを開発することが好ましいだろう。
特定の用途では、ＰＶＤによって堆積された金属ハードマスクが使用されてきた。これらのＰＶＤ堆積方法の限界は、スパッタリングが容易でない金属があることである。例えば、金属によっては、適切なスパッタリング対象がないかもしれず、このことは、ＰＶＤによる堆積を困難又は不可能にする。ＰＶＤによって堆積された金属ハードマスクの別の問題は、ＰＶＤによって堆積された膜が、固有内部応力を有することが多く、したがって、上記の基板のたわみの問題を引き起こす恐れがあることである。更に、ＰＶＤによって堆積された金属ハードマスクは、金属結晶粒が比較的大きい状態に堆積されるだろう。このような結晶粒の粒界は、金属内にエッチングされた特徴の縁部を、望ましい滑らかなパターンではなく、望ましくないジグザグの縁部にする恐れがある。
図２Ａ〜２Ｅ及び図８の実施形態に戻り、操作８０７において、金属ハードマスク２０２は上手くエッチングされず、したがって、下の積層体１０１はエッチングされず、プロセスは失敗する。したがって、金属ハードマスクは、深い（例えば、一部の実施形態における、深さが３〜４μｍであり少なくとも約４０のアスペクト比を伴う）特徴のエッチングの際に積層体を保護するという意味では有望ではあるが、異なる／改善されたプロセスフローが必要とされる。改善されたプロセスフローは、金属ハードマスク層内にパターンをエッチングする必要性をなくするべきである。
図３Ａ〜３Ｆは、事前に形成された犠牲支柱の周囲に（例えば、電気めっき及び／又は無電解めっきを使用して）めっきされた金属ハードマスクを使用して半導体基板内にリセス特徴を形成するための、代わりとなる改善されたプロセスフローを示している。プロセスフローは、図９に示されたフローチャートに関連して更に説明される。金属ハードマスクがその形成時に所望の形状を有し、金属ハードマスクをパターン形成するための困難なイオンエッチング工程を必要でなくするために、事前に形成された犠牲支柱は、リセス特徴が形成される位置の真上に位置決めされる。プロセスは、操作９０１及び図３Ａから開始し、交互する材料層からなり金属シード層３１０を上に有する積層体３０１が提供される。積層体３０１は、上述のように、酸化物層と窒化物層とを交互に、又は酸化物層とポリシリコン層とを交互に含んでいてよい。金属シード層３１０は、利用可能な任意の手段を通じて積層体３０１上に堆積されてよい。特定の実施形態では、金属シード層３１０は、物理蒸着（ＰＶＤ）、化学気相成長（ＣＶＤ）、又は原子層堆積（ＡＬＤ）を通じて堆積される。ＰＶＤ及びＣＶＤは、処理時間が短くてすむゆえに、ＡＬＤと比べて特に有用かもしれないが、実施形態によっては、ＡＬＤプロセスが使用されてもよい。シード層は、リセス特徴３０６が形成される領域では後ほど除去されるので、容易に除去可能な材料で作成されるべきである。
次に、操作９０２では、犠牲支柱材料３０２の層が堆積され、次いで、操作９０３における、１枚以上のパターン転送層３０３の堆積、反射防止層３０４の堆積、及びフォトレジスト層３０５の堆積が続く。フォトレジスト層は、図３Ｂに示されるように、操作９０４においてパターン形成される。特筆すべきは、フォトレジストパターンが、図１Ｂ及び図２Ｂで使用されたものの逆パターンであることである。フォトレジストは、残ったフォトレジストが、特徴がエッチングされる位置の上に位置するように、パターン形成される。フォトレジストは、特徴がエッチングされる予定ではない領域では除去される。犠牲支柱材料３０２は、非晶質材料であってよい。非晶質材料は、結晶材料と比べて滑らかにエッチング／パターン形成が可能であり、その結果、より正確にパターン転写がなされ、エッチングされた特徴の縁部の滑らかさが増す。特定の事例では、犠牲支柱材料３０２は、非晶質シリコン又は非晶質炭素である。犠牲支柱材料３０２は、後ほど金属ハードマスク層が堆積される位置に水平に位置決めされる。犠牲支柱材料３０２は、後ほど堆積される金属マスクの厚さを僅かに又は適度に上回る厚さで堆積されるべきである。
フォトレジストがパターン形成された後、操作９０７では、フォトレジスト層３０５から犠牲支柱材料３０２の層にパターンを転写し、それによって、図３Ｃに示される犠牲支柱３０２ｃを形成するために、一連のエッチングプロセスが実施されてよい。各種の実施形態において、犠牲支柱の幅は、例えば約３０〜６０ｎｍ又は約４０〜５０ｎｍのように、約２０〜１００ｎｍであってよく、犠牲支柱の高さは、例えば約３００〜５００ｎｍのように、約２００〜１０００ｎｍであってよい。これらの又はその他の実施形態では、犠牲支柱３０２ｃは、例えば約１０：１〜２０：１のように、約２：１〜５０：１のアスペクト比を有していてよい。最適なアスペクト比は、エッチングされる材料、金属ハードマスクの材料、及びエッチングされる特徴の深さに依存する。上から見たときに、犠牲支柱３０２ｃは、円形、四角形、長方形などであってよい。
多くの用途のために、一連の犠牲支柱が形成される。犠牲支柱は、用途の必要性に応じて、四角形のパターン、三角形のパターン、六角形のパターンなどに配置されてよい。用途によっては、隣り合う支柱同士の間の中心間分離距離が、約５０〜２００ｎｍである。特定の事例では、犠牲支柱間の中心間分離距離は、約８０〜１２０ｎｍであってよい。
このエッチング操作９０７の結果は、１つには、犠牲支柱材料３０２の層の下に位置するシード層３１０を露出させることである。次に、操作９０８では、図３Ｄに示されるように、例えば電気めっき又は無電解めっきを使用して金属ハードマスク層３２０が堆積される。或いは、金属ハードマスク層は、選択ＣＶＤ金属プロセスを通じて堆積されてよい。選択ＣＶＤによって堆積される金属として使用される材料の一例としてコバルトが挙げられるが、その他の金属が使用されてもよい。金属ハードマスク層３２０は、犠牲支柱３０２ｃの周囲に堆積される。犠牲支柱３０２ｃは、犠牲支柱３０２ｃが容易に除去可能であるように、金属ハードマスク層３２０の高さの最上部から突き出しているべきである。次に、操作９１０では、図３Ｅに示されるように、犠牲支柱３０２ｃが除去され、金属ハードマスク層３２０が残される。犠牲支柱３０２ｃは、犠牲支柱材料３０２と金属ハードマスク層の材料３２０との間に高い選択性を有するプロセスを使用して除去される。犠牲支柱３０２ｃの下に位置するシード層３１０も、同様に除去される。
この時点で、金属ハードマスク層３２０は、パターン形成されており、図３Ｆ及び操作９１２に示されるように、特徴３０６を形成するために積層体３０１がエッチングされる間に、ハードマスクとして有効に使用することができる。金属ハードマスク３２０は、非晶質炭素と比べて優れたエッチング耐性を有するので、この実施形態は、図１Ａ〜１Ｆに示されたプロセスを使用して実現可能であるよりも大幅に深いホール（すなわち、高いアスペクト比のホール）をエッチングするために使用することができる。しかるがゆえに、開示された処理方法は、より多くの材料層を貫通して更に深いホールをエッチングするために使用されてよく、そうして、交互する層の枚数がもっとずっと多くそれゆえにビット密度も更に高いＶＮＡＮＤデバイスの製作が可能になる。
特定の実施形態では、犠牲支柱が比較的脆いことがある。しかるがゆえに、犠牲支柱は、その下でエッチングされる特徴の直径よりも幾分大きい直径で形成されることが望ましいだろう。この実施形態は、図４Ａ〜４Ｆに示されており、図１０に示されたフローチャートに関連して更に説明される。図４Ａに示された部分的に製作されたデバイスは、図３Ｂに示されたものに相当し、特徴がエッチングされる位置のフォトレジスト３０５パターンが広めである。図４Ｂに示された部分的に製作されたデバイスは、図３Ｃに示されたものに相当し、犠牲支柱３０２ｃが広めである。この実施形態では、犠牲支柱３０２ｃは、例えば約４：１〜１０：１のように、約２：１〜２０：１のアスペクト比を有していてよい。犠牲支柱３０２ｃは、例えば、最終特徴４０６の直径の約１１０〜１５０％のように、最終特徴４０６の直径の約１００〜２００％の直径を有していてよい。図４Ｃに示された部分的に製作されたデバイスは、図３Ｄに示されたものに相当し、やはり、犠牲支柱３０２ｃが広めである。図４Ｄに示された部分的に製作されたデバイスは、図３Ｅに示されたものに相当し、犠牲支柱３０２ｃ及びシード層３１０が除去された位置の空洞が広めである。フローチャートに関しては、図１０の操作１００１〜１０１０は、図９の操作９０１〜９１０と類似しており、説明の繰り返しは省略される。
この時点で、金属ハードマスクは、パターン形成されているが、エッチングされる特徴が、所望されるよりも広くなるゆえに（なぜならば、犠牲支柱３０２ｃが、その機械的完全性を高めるために、エッチングされる特徴４０６よりも厚く／広く設計されたからである）、まだ、ハードマスク層として使用される用意が整っていない。しかるがゆえに、操作１０１４では、図４Ｅに示されるように、金属ハードマスク層３２０の上に、追加の金属マスク材料層４２５がめっきされる。この追加の金属マスク材料層４２５は、各種の実施形態において、無電解めっきを通じて堆積される。無電解めっきは、露出した導電性表面上に金属を堆積させる。好都合なことに、シード層３１０は、無電解めっき操作前に除去可能であるので、追加の金属マスク材料４２５は、露出した金属表面（例えば、金属ハードマスク層３２０及びシード層３１０の側壁（誇張して大きく描かれている））上のみに堆積する。これに対し、ホールの底の露出表面は、シード層が除去された後は導電性ではないので、追加の金属マスク材料４２５は、ホールの底にはめっきされない。一部の実施形態では、追加のマスク材料４２５は、例えば約２〜４ｎｍのように、約１〜１０ｎｍの厚さにめっきされてよい。
この追加のマスク材料４２５を堆積させるために、電気めっきが使用されてもよいが、この場合、電気めっき反応を促す電流を提供するためのシード層（例えばシード層３１０）が必要とされる。しかるがゆえに、追加のマスク材料４２５が電気めっきされる間、連続したシード層３１０が残っている必要がある。更に、電気めっきによる堆積は、所望される側壁の周囲よりも、開口の下から上へ進行するだろう。無電解めっきは、これらの両方の問題を回避する。第１に、外部電流が不要であるので、電流を供給するためのシード層が不要である。第２に、無電解めっきは、より効果的に側壁を覆う比較的形に添った充填を実現するように実施可能である。追加のマスク材料が堆積された後は、図４Ｆに示されるように、操作１０１６において、材料積層体内に特徴４０６をエッチングすることができる。
特定の実現形態では、追加のマスク材料４２５の形成中に、金属ハードマスク層３２０のホールの底に、（電気めっき又は無電解めっきを通じて、意図的にせよ又は意図的でないにせよ）ある程度のめっきが生じるだろう。下の積層体をエッチングするためには、このホール底のめっきをエッチングして貫通する必要がある。ホール底のめっきは、厚い金属ハードマスク層３２０全体をエッチングして貫通することと比べれば、（少なくともずっと薄いだろうゆえに）エッチングが比較的容易だろう。
追加のマスク材料を堆積させる別の選択肢は、選択的な金属ＣＶＤプロセスである。これらのプロセスでは、（非導電性表面と対比して）導電性表面の上に選択的に金属を堆積させるために、化学気相蒸着が使用される。選択的な金属ＣＶＤプロセスは、それぞれ参照によってその全体を本明細書に組み込まれる、２００８年４月２９日に出願され名称を「Ｓｅｌｅｃｔｉｖｅ Ｃｏｂａｌｔ Ｄｅｐｏｓｉｔｉｏｎ ｏｎ Ｃｏｐｐｅｒ Ｓｕｒｆａｃｅｓ（銅表面上への選択的なコバルト堆積）」とする米国特許出願第１２／１１１，９２１号、米国特許第７，８８４，０１８号、及び米国特許第８，２７８，２１６号で更に論じられている。
エッチングを通じて金属ハードマスクをパターン形成することを伴う方法（例えば図２Ａ〜２Ｅ）と比較して、図３Ａ〜３Ｆ及び図４Ａ〜４Ｆに示される方法は、比較的滑らかな特徴を形成することができる。例えば、ホール／円筒をエッチングするときに、形成されるホールは、金属ハードマスクがエッチングを通じてパターン形成されるときと比べて、より丸く且つより滑らかである。これは、犠牲支柱材料（例えば、図３Ａ〜３Ｆにおける犠牲支柱材料３０２）が非晶質材料である場合に特に当てはまる。金属マスク材料は、結晶性であるだろうゆえに、この材料の直接的なエッチングは、粒界をでこぼこで且つ非円形にする恐れがある。これに対し、非晶質の犠牲支柱材料が使用される場合は、粒界を有さない非晶質材料内にパターンをエッチングすることができる。これは、より滑らかで且つより丸みを帯びたパターンを形成する。次いで、パターン形成された犠牲支柱の周囲に、金属ハードマスクをめっきすることができ、このとき、金属ハードマスクが接する位置の犠牲支柱は、非常に滑らかな／丸みを帯びた側壁を有する。これらの滑らかな／丸みを帯びた側壁は、犠牲支柱が除去された後も維持される。
更に、開示された方法は、ハードマスクを開口させるための困難なエッチング工程（すなわち、金属ハードマスク内へパターンを直接エッチングすること）を必要としなくてすむだろう。図２Ｅに関連して図示及び説明されたように、金属ハードマスク材料内へのパターンのエッチングは、少なくとも一部には、従来のエッチング化学剤を使用するときにこのような金属の多くが揮発性の副生成物を生じないゆえに、非常に困難である。図３Ａ〜３Ｆ及び図４Ａ〜４Ｆに示される方法は、この困難なプロセス工程を回避し、その代わりに、シード層の堆積、犠牲支柱材料の堆積及びパターン形成、並びにパターン形成された犠牲支柱の周囲への金属ハードマスク層の電気めっき及び／又は無電解めっきなどの、より容易な操作を用いる。電気めっき及び無電解めっきは、金属膜を、比較的容易に且つ安価に、尚且つたとえかなりの厚みがあっても低応力であるようにめっきするために使用することができる。
更に、電気めっき及び無電解めっきは、室温で金属ハードマスク層を堆積させることができ、その結果、膜は、低応力又は無応力になる。特定の用途（例えば図２Ａ〜２Ｅ）では、物理蒸着（ＰＶＤ）方法を通じて金属ハードマスクが堆積される。これらの方法は、より高い温度を伴うものであり、その結果、膜の応力が高くなる。上記のように、高応力の膜は、ウエハをたわませる恐れがあり、これは、その後のプロセスにおいて基板が基板サポート上に正しく載置されるのを妨げる恐れがあり、また、精密なパターン形成のために非常に平坦な基板を必要とするフォトリソグラフィ工程にとっても問題になる恐れがある。開示される各種の方法は、大幅に低い温度でなされえる電気めっき又は無電解めっきを通じて金属ハードマスク層を堆積させることによって、これらの問題を回避する。結果として得られる膜は、したがって、応力が低く、その後に続く処理における問題が少なくてすむ。
電気めっき及び無電解めっきは、金属ハードマスクとして使用可能な金属の範囲を広げることができる。上記のように、各種の金属層を堆積させるために、現在ではＰＶＤが使用されている。しかしながら、ＰＶＤは、ある種の金属を堆積させるには非現実的なことがある。電気めっきは、このような幾つかの金属を形成するために使用することができる。電気めっき及び／又は無電解めっきを通じて比較的容易に堆積可能であるがＰＶＤを通じては容易に堆積可能ではない金属の例として、Ｃｏ（磁性である）、Ｉｎ（軟質である）、及びＳｎ（融点が低い）が挙げられるが、これらに限定はされない。
II． 装置
図５は、図３Ａ〜３Ｆに関連して説明されたプロセスを実施するために使用されえる各種の半導体処理装置を示している。図３Ａを参照すると、堆積装置５０２では、積層体３０１及びシード層３１０がそれぞれ形成されてよい。堆積装置は、一部の実施形態では、ＰＶＤ、ＣＶＤ、及び／又はＡＬＤ装置である。装置の例として、カリフォルニア州フリーモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ社からそれぞれ入手可能であるＡＬＴＵＳ（登録商標）製品群、ＶＥＣＴＯＲ（登録商標）製品群、及びＳＰＥＥＤ（登録商標）製品群が挙げられる。次に、犠牲支柱材料３０２の層、（１枚以上の）パターン転写層３０３、反射防止層３０４、及びフォトレジスト層３０５が堆積される。この堆積も、堆積装置５０２で生じてよい。各堆積を実施するために使用される装置は、その他の堆積を実施するために使用される装置と同じであってよい、又は異なっていてよい（すなわち、幾つかの独立した堆積装置が使用されてよい）。装置によっては、特定の膜タイプの形成に特に有用なものがあるが、多くの場合、１つの堆積リアクタによって、多くの異なるタイプの膜を堆積させることができる。
基板は、次いで、フォトレジスト層３０５をパターン形成するために、フォトリソグラフィ装置に移送される（矢印５．１）。次に、基板は、エッチング装置５０６に移送され（矢印５．１）、フォトレジスト層３０５から犠牲支柱材料３０２の層にパターンを順次転写しそれによって図３Ｃに示されるような犠牲支柱３０２ｃを形成するために、反射防止層３０４、（１枚以上の）パターン転写層３０３、及び犠牲支柱材料層３０２がそれぞれエッチングされる。各層は、関連の実施形態を実現するために使用される厳密なプロセスに応じて、同じエッチング装置又は異なるエッチング装置でエッチングされてよい。エッチング装置の例として、カリフォルニア州フリーモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ社からそれぞれ入手可能である２３００（登録商標）ＦＬＥＸ（商標）製品群、２３００（登録商標）ＫＩＹＯ（登録商標）製品群、及び２３００（登録商標）ＶＥＲＳＹＳ（登録商標）金属製品群が挙げられる。
この時点で、基板は、めっき装置５０８に移送される（矢印５．３）。めっき装置５０８は、電気めっき装置及び／又は無電解めっき装置であってよい。電気めっき装置の例として、カリフォルニア州フリーモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ社からそれぞれ入手可能であるＳＡＢＲＥ（登録商標）製品群及びＳＡＢＲＥ（登録商標）３Ｄ製品群が挙げられる。無電解めっき装置の例には、２３００（登録商標）ＥＬＤがある。図３Ｄに示されるように、めっき装置３０８では、金属ハードマスク層３２０が堆積される。次に、基板は、エッチング装置５０６に戻され（矢印５．４）、図３Ｅに示されるように、犠牲支柱３０２ｃ及び（支柱３０２ｃの下の）シード層３１０が除去される。これらのエッチング工程は、先の層のエッチングに使用されたのと同じエッチング装置で又は異なるエッチング装置で生じてよい。シード層が除去された後、エッチング装置５０６では積層体３０１がエッチングされる。この操作は、その他のプロセスに使用されたエッチング装置で又は異なるエッチング装置で生じてよい。
図６は、図４Ａ〜４Ｆに関連して説明されたプロセスを実行するために使用されえる各種の半導体装置を示している。この図は、図５と同様であるが、図４Ｅに示される追加のマスク材料４２５の堆積を可能にするために、プロセスフローが僅かに変更されている。プロセスフローは、図４Ｄに示されるように、犠牲支柱３０２ｃ及び（犠牲支柱３０２ｃの下の）シード層３１０が除去された後までは同じである。この時点で、矢印５．１〜５．４によって表される移送が生じており、基板は、エッチング装置５０６にある。追加のマスク材料４２５を堆積させるために、基板は、めっき装置５０８に移送される（矢印５．５）。ここで、めっき装置５０８は、無電解めっき装置である。追加の材料４２５をめっきするために使用されるめっき装置は、金属マスク層３２０をめっきするために使用されるものと同じ装置であってよい。その他の実施形態では、これら２つの装置は、異なっていてよい（例えば、金属マスク層３２０をめっきするために使用される装置は、電気めっき装置であってよく、追加のマスク材料４２５をめっきするために使用される装置は、無電解めっき装置であってよい）。追加のマスク材料４２５がめっきされた後、基板は、積層体３０１のエッチングのために、再びエッチング装置５０６に移送することができる（矢印５．６）。
本明細書で説明される方法は、例えば図５及び図６に関連して説明されたように、任意の適切な装置又は装置の組み合わせによって実施されてよい。適切な装置は、プロセス操作を実現するためのハードウェアと、本発明にしたがってプロセス操作を制御するための命令を有するシステムコントローラとを含む。例えば、一部の実施形態では、ハードウェアは、プロセスツールに含まれる１つ以上のプロセスステーションを含んでいてよい。各種の処理装置のハードウェアに関係する更なる詳細については、参照によって本明細書に組み込まれる様々な特許及び特許出願で提供されている。
一部の実装形態では、コントローラは、システムの一部であり、当該システムは、本明細書で説明される例の一部であってよい。このようなシステムは、１つ若しくは複数の処理ツール、１つ若しくは複数のチャンバ、処理のための１つ若しくは複数のプラットフォーム、及び／又は特定の処理コンポーネント（ウエハ台座やガスフローシステムなど）などの、半導体処理機器を含むことができる。これらのシステムは、半導体ウエハ又は基板の処理の前、最中、及び後におけるそれらの操作を制御するための電子機器と一体化されてよい。電子機器は、「コントローラ」と呼ばれてよく、１つ又は複数のシステムの様々なコンポーネント又は副部品を制御することができる。コントローラは、処理要件及び／又はシステムのタイプに応じ、処理ガスの供給、温度の設定（加熱及び／若しくは冷却）、圧力の設定、真空の設定、電力の設定、高周波数（ＲＦ）発生器の設定、ＲＦ整合回路の設定、周波数の設定、流量の設定、流体供給の設定、位置及び操作の設定、特定のシステムにつながれた若しくはインターフェース接続されたツール及びその他の移送ツール及び／若しくはロードロックに対してウエハを出入りさせるウエハ移送などの、本明細書で開示される任意のプロセスを制御するようにプログラムされてよい。
概して、コントローラは、命令を受信する、命令を発行する、操作を制御する、洗浄操作を可能にする、終点測定を可能にするなどの様々な集積回路、ロジック、メモリ、及び／又はソフトウェアを有する電子機器として定義することができる。集積回路は、プログラム命令を記憶するファームウェアの形態をとるチップ、デジタル信号プロセッサ（ＤＳＰ）、特殊用途向け集積回路（ＡＳＩＣ）として定められたチップ、及び／又はプログラム命令（例えばソフトウェア）を実行する１つ以上のマイクロプロセッサ若しくはマイクロコントローラを含んでいてよい。プログラム命令は、様々な個別設定（又はプログラムファイル）の形態でコントローラに伝達されて、半導体ウエハに対して又はシステムのために特定のプロセスを実行に移すための操作パラメータを定義する命令であってよい。操作パラメータは、一部の実施形態では、１枚以上の層、材料、金属、酸化物、シリコン、二酸化シリコン、表面、回路、及び／又はウエハダイの製作における１つ以上の処理工程を実現するためにプロセスエンジニアによって定義されるレシピの一部であってよい。
コントローラは、一部の実現形態では、システムと一体化された、システムに接続された、それ以外の形でシステムにネットワーク接続された、又はそれらを組み合わせた、コンピュータの一部であってよい、又はそのようなコンピュータに接続されていてよい。例えば、コントローラは、「クラウド」、すなわちファブホストコンピュータシステムの全体若しくは一部の中にあってよく、これは、ウエハ処理の遠隔アクセスを可能にすることができる。コンピュータは、製作操作の現進行状況を監視する、過去の製作操作の履歴を調査する、複数の製作操作から傾向若しくは性能基準を調査する、現処理のパラメータを変更する、現処理を追跡するための処理工程を設定する、又は新しいプロセスを開始させるために、システムへの遠隔アクセスを可能にすることができる。一部の例では、遠隔コンピュータ（例えばサーバ）が、ローカルネットワーク又はインターネットなどのネットワークを通じてシステムにプロセスレシピを提供することができる。遠隔コンピュータは、パラメータ及び／又は設定の入力又はプログラミングを可能にするユーザインターフェースを含んでいてよく、これらのパラメータ及び／又は設定は、次いで、遠隔コンピュータからシステムに伝達される。一部の例では、コントローラは、１つ以上の操作中に実施される各処理工程のためのパラメータを指定するデータの形式で命令を受信する。なお、パラメータは、実施されるプロセスのタイプに、及びコントローラがインターフェース接続されるように又は制御するように構成されたツールのタイプに特有であってよいことが理解されるべきである。したがって、上述のように、コントローラは、ネットワークによって結ばれて本明細書で説明されるプロセス及び制御などの共通の目的に向かって作業する１つ以上の個別のコントローラを含むなどによって分散されてよい。このような目的のための分散コントローラの一例として、（プラットフォームレベルに又は遠隔コンピュータの一部として）遠隔設置されてチャンバにおけるプロセスを制御するために組み合わさる１つ以上の集積回路と通信するチャンバ上の１つ以上の集積回路が挙げられる。
代表的なシステムとしては、制限なしに、プラズマエッチングチャンバ若しくはプラズマエッチングモジュール、堆積チャンバ若しくは堆積モジュール、スピンリンスチャンバ若しくはスピンリンスモジュール、金属めっきチャンバ若しくは金属めっきモジュール、洗浄チャンバ若しくは洗浄モジュール、ベベルエッジエッチングチャンバ若しくはベベルエッジエッチングモジュール、物理蒸着（ＰＶＤ）チャンバ若しくはＰＶＤモジュール、化学気相成長（ＣＶＤ）チャンバ若しくはＣＶＤモジュール、原子層堆積（ＡＬＤ）チャンバ若しくはＡＬＤモジュール、原子層エッチング（ＡＬＥ）チャンバ若しくはＡＬＥモジュール、イオン注入チャンバ若しくはイオン注入モジュール、追跡チャンバ若しくは追跡モジュール、並びに半導体ウエハの製作及び／若しくは製造に関係付けられる若しくは使用されるその他の任意の半導体処理システムが挙げられる。
上記のように、ツールによって実施される１つ又は複数の処理工程に応じ、コントローラは、その他のツール回路若しくはツールモジュール、その他のツールコンポーネント、クラスタツール、その他のツールインターフェース、隣接するツール、近隣のツール、工場の随所にあるツール、メインコンピュータ、別のコントローラ、又は半導体製造工場におけるツールの場所及び／若しくは装填ポートにウエハ入りの容器を出し入れする材料輸送に使用されるツールのうちの、１つ以上と通信するだろう。
III. 材料
開示された方法は、様々な材料に特徴をエッチングするために使用することができる。ＶＮＡＮＤデバイスを形成する状況では、エッチングされる材料は、多くの場合、材料層を交互に重ねた積層体である。一例では、積層体は、酸化物（例えばシリコン酸化物）層と窒化物（例えばシリコン窒化物）層とを交互に含む。酸化物層及び窒化物層は、例えば約３０〜４０ｎｍのように、約２０〜５０ｎｍの厚さをそれぞれ有していてよい。別の一例では、積層体は、酸化物（例えばシリコン酸化物）層と、多結晶シリコン（例えば多結晶シリコン。ポリシリコンとも呼ばれる）層と、を交互に含む。酸化物層及びポリシリコン層は、交互する酸化物／窒化物層に関して挙げられた厚さを有していてよい。仕上がったデバイスにおいて、酸化物層は、隣り合うデバイス層間又はストレージ層間を電気的に絶縁する。交互する層は、利用可能な任意の手段を通じて堆積可能である。多くの場合、このような層は、化学気相成長（ＣＶＤ）又は原子層堆積（ＡＬＤ）を通じて堆積される。上記のように、積層体は、少なくとも約４０対、少なくとも約５０対、少なくとも約６０対、少なくとも約７０対、又は少なくとも約９０対の層を含んでいてよい。
図３Ａ〜３Ｆ及び図４Ａ〜４Ｆに関連して開示された方法では、材料層を交互に重ねた積層体３０１の上に、シード層３１０が堆積される。通常、シード層は、マスク特徴が定められるときに容易に除去可能な材料で作成される。シード層の材料の非限定的な例として、Ｃｏ、Ｒｕ、Ｔｉ、Ｃｒ、及びＣｕが挙げられる。一部の実施形態では、シード層は、Ｔｉ又はＣｕである。シード層は、特定の事例では、ＰＶＤ、ＣＶＤ、無電解めっき、ＡＬＤを通じて堆積されてよい。一部の実施形態では、シード層は、約１〜１０ｎｍの厚さに堆積される。シード層は、ウエハ全体にわたって実質的に均一に後続の電気めっき反応が生じることを可能にするために、基板の外周から内側に向かって電位を効果的に伝わらせる十分な厚さであるべきである。要するに、シード層は、電気めっきのためにウエハの外周に印加される電位がウエハの中心に到達する前に大きな抵抗降下を見せないように、十分に低いシート抵抗を有するべきである。シード層は、また、犠牲支柱が除去された後の後続のエッチング／除去が容易であるように、十分に薄くあるべきである。
シード層３１０の上には、犠牲支柱材料３０２の層が堆積される。各種の実施形態において、犠牲支柱材料は、非晶質材料である。材料の非限定的な例として、炭素、シリコン、シリコン酸化物、シリコン窒化物、及びシリコン炭化物（いずれも、各種の実施形態において非晶質であってよい）が挙げられる。犠牲支柱材料が非晶質でない場合でも、比較的滑らか（例えば、約１ｎｍ未満の平均粒径又はメジアン粒径を有する）だろう。犠牲支柱材料は、比較的機械的に剛性であってよい。犠牲支柱は、犠牲支柱材料内にエッチングされるので、この材料は、その下のシード層に十分に付着するように形成されるべきである。そうでないと、犠牲支柱は、形成された後に又はひいては形成されている間に折れる恐れがある。
上記のように、多くの事例では、この層は、後ほど堆積される金属ハードマスク層の厚さよりも厚く堆積される（したがって、犠牲支柱材料は、金属によって覆われることはなく、除去が容易である）。犠牲支柱材料層の厚さは、エッチングされる材料、エッチングに使用される条件、エッチングされる層の枚数／エッチングされる凹所の深さ、ハードマスクに使用される材料などに依存する。一部の実施形態では、堆積された時点における犠牲支柱材料層の厚さは、例えば約３００〜５００ｎｍのように、約２００〜１０００ｎｍである。
犠牲支柱材料３０２の層の上には、支柱の形成前に、一連の（１枚以上の）パターン転写層３０３、反射防止層３０４、及びフォトレジスト３０５が堆積される。これらの材料の堆積及びパターン形成は、当業者に一般的に知られており、本明細書では、その詳細が遺漏なく論じられることはない。各種の実現形態において、（１枚以上の）パターン転写層は、フォトリソグラフィパターンを層から層へ順次転写するように設計された、酸化物と、窒化物と、シリコンとの組み合わせであってよい。反射防止層は、フォトリソグラフィ操作中に散乱及び反射される光による影響を軽減するために提供される。
犠牲支柱３０２ｃを形成するために犠牲支柱材料３０２層がエッチングされた後は、電気めっき又は無電解めっきを通じて金属ハードマスク層３２０が堆積される。一部の実施形態では、金属ハードマスク層３２０は、Ｃｏ、Ｎｉ、Ｒｕ、Ｓｎ、Ｉｎ、Ｐｄ、Ｇｅ等、又はこれらの組み合わせである。金属ハードマスク層３２０は、シード層３１０と同じ材料であってよい、又は異なる材料であってよい。金属ハードマスク材料は、シード層に付着するべきである。堆積された金属ハードマスク材料は、比較的滑らか／小粒径（例えば、約１ｎｍ以下のメジアン粒径を有する）だろう。更に、金属ハードマスク材料は、半導体デバイスに有害な影響を及ぼさないように選択されるべきである（例えば、金属ハードマスク材料は、イオンがデバイスに進入して電気的性質に悪影響を及ぼさないように、比較的非流動性である）。金属ハードマスク材料の選択に際して考慮するべきもう１つの点は、金属ハードマスク材料とその下の積層体の材料との間のエッチング速度選択性である。積層体内へ特徴をエッチングするために使用される処理条件に金属マスクが耐えられるように、これらの材料間には高い選択性があるべきである。特定の実施形態では、金属ハードマスク材料とその下の積層体の材料との間のエッチング速度選択性は、例えば少なくとも約８のように、少なくとも約４である。
各種の実施形態において、犠牲支柱は、犠牲支柱が容易に除去可能であるように、金属ハードマスク層の高さの最上部から突き出している。一部の実施形態では、金属ハードマスク層は、例えば約３００〜５００ｎｍのように、約２００〜１０００ｎｍの厚さに堆積される。犠牲支柱材料の層の厚さと同様に、金属ハードマスク層の厚さは、エッチングされる材料、金属ハードマスクの材料、エッチングされる層の枚数／エッチングされる特徴の深さなどの様々な要素に依存する。
図４Ａ〜４Ｆに示されるような特定の実施形態では、金属ハードマスクの寸法／パターンを変化させるために（例えば、支柱によって定められる開口を絞るために）、金属ハードマスク上に追加の金属マスク材料が無電解めっきされてよい。特定の実施形態では、この追加でめっきされる金属マスク材料は、Ｃｏ、Ｎｉ、Ｒｕ、Ｓｎ、Ｉｎ、Ｐｄ、Ｇｅなどである。追加の金属マスク材料は、最初にめっきされた金属マスク材料及び／又はシード層と同じ材料又は異なる材料であってよい。追加の金属マスク材料は、先に堆積された金属マスク層に付着するべきである。追加の金属マスク材料は、比較的滑らか／小粒径（例えば、約１ｎｍ以下の平均粒径又はメジアン粒径を有する）だろう。更に、追加のマスク材料は、形成される半導体デバイスに有害な影響を及ぼさない（例えば、イオン移動度が低い又は無いなどの）ように選択されるべきである。追加の金属ハードマスク材料は、また、特徴がエッチングされる下の積層体材料に対して高いエッチング速度選択性を示すべきである。金属ハードマスク層に関連して挙げられた選択性の例は、追加の金属マスク材料にも当てはまる。
この追加でめっきされた材料の厚さは、犠牲支柱の幾何学形状及びめっきされる特徴の幾何学形状に依存する。総じて、追加の材料は、リセス特徴を所望の寸法（例えば臨界寸法）にエッチングするのに適したマスクを定めるために、開口が絞られる地点までめっきされるべきである。追加の材料が比較的薄くめっきされる場合、結果として得られる特徴は比較的広くなる。追加の材料が比較的厚くめっきされる場合、結果として得られる特徴は比較的薄くなる。特定の用途では、追加でめっきされる材料は、堆積された時点で、例えば約２〜５ｎｍのように、約１〜１０ｎｍの厚さを有する。
IV. プロセス及びプロセス条件
開示された各種の実施形態は、図３Ａ〜３Ｆ及び図４Ａ〜４Ｆに示されたように、事前に形成された犠牲支柱の周囲に金属ハードマスクがめっきされるプロセスに関する。これらの方法は、金属ハードマスクをパターン形成するための金属エッチング工程を別途実施しなくとも、ハードマスク層自身が特定のパターンを含むようにパターン形成されるので、「パターンめっき」方法と呼ぶことができる。このセクションでは、これらの方法の特定の工程に関係付けられたプロセス条件が更に説明される。材料層を交互に重ねた積層体の堆積、並びに（１枚以上の）パターン転写層、反射防止層、及びフォトレジスト層の各層の堆積及びパターン形成などの、その他の工程に関係したプロセス条件は、当該分野で知られており、詳細な議論は省略される。
Ａ． シード層の堆積
図３Ａ〜３Ｆに示されたプロセスを参照すると、図３Ａに示された部分的に製作されたデバイスから始まって、金属シード層３１０が、物理蒸着（ＰＶＤ）、化学気相成長（ＣＶＤ）、又は原子層堆積（ＡＬＤ）を通じて堆積されてよい。
金属を堆積させるためのＰＶＤプロセスの例が、それぞれ参照によってその全体を本明細書に組み込まれる米国特許第６，２３５，１６３号、米国特許第７，６８２，９６６号、及び米国特許第７，６４５，６９６号で更に論じられている。物理蒸着方法は、高温真空蒸着とその後に続く凝縮、及びプラズマスパッタリング照射などの、純粋に物理的なプロセスを伴う。物理蒸着方法は、被覆される表面上における化学反応を伴わない。ＰＶＤプロセスの一例では、以下の条件が使用される。基板温度が、約−４０℃から＋３０℃の間に維持され、圧力が、約５〜２０ｍＴに維持される。Ａｒが、約１０〜６０秒の持続時間にわたって約２０〜１００ｓｃｃｍの流量で反応チャンバに流し込まれる。反応チャンバ内で、１３．５６ＭＨｚのＲＦ周波数を使用してプラズマが生成される。反応チャンバ内に３００ｍｍ基板が１枚あると想定すると、プラズマ電力は、約１００Ｗから２ｋＷの間のバイアス電力及び約１０〜３０ｋＷのＤＣ目標電力であってよい。その他の条件及び材料も、適宜使用されてよい。
金属を堆積させるためのＣＶＤプロセスの例が、それぞれ参照によってその全体を本明細書に組み込まれる米国特許第５，０２８，５８５号、米国特許第５，７９５，８２４号、及び米国特許第６，０６６，３６６号で更に論じられている。ＣＶＤプロセスを実施するための装置の例として、いずれもカリフォルニア州フリーモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎから入手可能であるＡＬＴＵＳ（登録商標）製品群、ＶＥＣＴＯＲ（登録商標）製品群、及びＳＰＥＥＤ（登録商標）製品群が挙げられる。
金属膜を堆積させるためのＣＶＤプロセスは、金属前駆体の揮発を通じて生じ、これは、通常は、高温及び真空のもとで起きる。プラズマ支援ＣＶＤ反応は、通常は、１種類以上の反応物を反応チャンバに供給しつつ基板をプラズマに暴露することを伴う。各種のプラズマ支援ＣＶＤプロセスにおいて、プラズマへの暴露は、化学反応を促す。各種のその他の事例では、熱ＣＶＤプロセスが使用される。ＣＶＤプロセスの一例では、以下の条件が使用される。基板温度が、約６０〜８０℃の間に維持され、圧力が、約１〜２Ｔに維持される。Ａｒキャリアガスに含まれたＣＣＴＢＡ（ジコバルトヘキサカルボニルｔｅｒｔ−ブチルアセチレン）などの前駆体が、約２０〜５０ｓｃｃｍの流量で反応チャンバに流し込まれる。前駆体のフロー及び／又はプラズマへの暴露は、約６０〜１２０秒の持続時間を有してよい。その他の条件及び材料も、適宜使用されてよい。
金属を堆積させるためのＡＬＤプロセスの例が、それぞれ参照によってその全体を本明細書に組み込まれる米国特許第７，２２０，４５１号、米国特許第７，５６９，５００号、及び米国特許第１３／０８４，３９９号、並びに２０１３年７月２９日に出願され名称を「ＨＩＧＨ ＰＲＥＳＳＵＲＥ，ＨＩＧＨ ＰＯＷＥＲ ＰＬＡＳＭＡ ＡＣＴＩＶＡＴＥＤ ＣＯＮＦＯＲＭＡＬ ＦＩＬＭ ＤＥＰＯＳＩＴＩＯＮ（高圧・高電力のプラズマ励起共形膜堆積）」とする米国特許出願第１３／９５３，６１６号で更に論じられている。ＡＬＤプロセスを実施するための装置の例として、それぞれカリフォルニア州フリーモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎから入手可能であるＡＬＴＵＳ（登録商標）製品群及びＶＥＣＴＯＲ（登録商標）製品群が挙げられる。
ＡＬＤプロセスは、金属膜を原子的に成長させるために基板を複数のサイクルに交互に通すことを伴う。特定の事例では、基板上の反応を促すために、プラズマ及び／又は熱エネルギが提供されてよい。これらのＡＬＤプロセスは、結果として非常に形に添った膜を形成するが、薄い材料層を堆積させるのにも長い時間がかかる。ＡＬＤプロセスの一例は、Ａｒキャリアガスに含まれた流量約５０〜１００ｓｃｃｍのＣＣＴＢＡ（ジコバルトヘキサカルボニルｔｅｒｔ−ブチルアセチレン）に、合計約１２０〜６００秒の持続時間にわたって基板を暴露することと、随意として、一掃のためのガスを流し込む及び／又は反応チャンバを排気することによって反応チャンバをパージすることとを含む。基板温度は、約８０〜１００℃に維持されてよく、圧力は、約８〜１０Ｔに維持されてよい。その他の条件及び材料も、適宜使用されてよい。
Ｂ． 犠牲支柱材料層の堆積
図３Ａ〜３Ｆに示されたプロセス、及び特に図３Ｂを参照すると、犠牲支柱材料３０２層は、多様なプロセスを使用して堆積されてよい。一部の実現形態では、犠牲支柱材料の層は、例えばプラズマ強化ＣＶＤ（ＰＥＣＶＤ）プロセス、高プラズマ密度ＣＶＤ（ＨＤＰ−ＣＶＤ）プロセス、スピンオンプロセス、原子層堆積（ＡＬＤ）プロセスなどの、ＣＶＤプロセスを使用して堆積される。ＨＤＰ−ＣＶＤプロセスの一例が、参照によってその全体を本明細書に組み込まれる米国特許第６，５５９，０５２号で更に論じられている。装置の例は、前掲されている。ＣＶＤプロセスは、材料が迅速に堆積される場合には、とりわけ有利である。これに対し、ＡＬＤプロセスは、やはり使用可能ではあるが、ずっと低速である。総じて、犠牲支柱材料層の堆積に使用されるプロセスは、比較的高速で且つ安価であるべきである。
言及されたように、一部の実施形態では、犠牲支柱材料は、炭素、シリコン、又はシリコン酸化物である。当該分野で知られる、このような材料を形成するための従来のプロセス条件が用いられてよいが、簡単な例として、１つ挙げられる。犠牲支柱材料が非晶質シリコンであり、この層を堆積させるためにＰＥＣＶＤが使用される一実現形態では、以下の条件が使用される。基板の温度は、約１５０〜６５０℃に維持され、圧力は、約１〜１０Ｔに維持される。シランなどのシリコン含有ガス流が、約１０００ｓｃｃｍから約４ｓｌｍの間の流量で反応チャンバに導入され、Ｈ２、Ｈｅ、及び／又はＡｒを含むその他のガス流が、約０ｓｃｃｍから約２０ｓｌｍの間の総流量で反応チャンバに導入される。反応チャンバ内に３００ｍｍ基板が１枚あると想定すると、反応チャンバ内では、約１３．５６ＭＨｚのＲＦ周波数及び約０〜１５００ＷのＲＦ電力を使用してプラズマが生成される。反応物の供給及びプラズマへの暴露は、約６０〜３００秒の持続時間を有していてよい。その他の条件及び材料も、適宜使用されてよい。
犠牲支柱材料の層を堆積させるために、スピンオンプロセスが使用されてもよい。スピンオンプロセスの例が、それぞれ参照によってその全体を本明細書に組み込まれる米国特許第７，１９２，８９１号及び米国特許第７，５１７，８１７号で更に論じられている。
Ｃ． 金属ハードマスクの堆積
図３Ａ〜３Ｆに示されたプロセス、なかでも特に図３Ｄを参照すると、金属ハードマスク層３２０は、各種の実施形態において、電気めっき又は無電解めっきを通じて堆積されてよい。その他の実施形態では、金属ハードマスク層は、ＰＶＤ方法又はＣＶＤ方法（その後、犠牲支柱を露出させるための化学機械研磨が続き、これらの実施形態では、シード層は省略されてよい）を通じて堆積されてよい。電気めっき及び無電解めっきは、比較的低温で行われ、低応力の膜を形成する。金属ハードマスク層は、シード層に使用される金属と同じ金属又は異なる金属であってよい。半導体基板上への電気めっきは、それぞれ参照によってその全体を本明細書に組み込まれる米国特許第６，０７４，５４４号、米国特許第７，４４９，０９８号、及び米国特許第８，１６８，５４０号で更に論じられている。無電解めっきは、それぞれ参照によってその全体を本明細書に組み込まれる米国特許第３，７９８，０５６号、米国特許第６，７１３，１２２号、米国特許第７，６９０，３２４号、及び米国特許第８，６２２，０２０号で更に論じられている。電気めっき及び無電解めっきのための装置の例として、カリフォルニア州フリーモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ社から入手可能であるＳＡＢＲＥ（登録商標）製品群及びＳＡＢＲＥ（登録商標）３Ｄ製品群、並びにやはりＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎから入手可能である２３００（登録商標）ＥＬＤが挙げられる。
電気めっき方法では、基板は、めっきされる金属の金属イオンを含む電解槽に浸漬される。電解槽は、その他の添加物を適宜含んでいてよい。基板は、多くの場合、基板の下に捕らわれる泡による影響を軽減するために、浸漬時に傾けられる。更に、基板は、多くの場合、浸漬時及び電気めっき時に回転される。浸漬の最中又は後に、基板は、バイアス電圧を印加され、金属イオンは、基板の表面に向かって流れて基板の表面上に堆積する電流キャリアになる。金属ハードマスク層を形成するためにＳｎの層が電気めっきされるプロセスの一例では、電気めっき溶液は、独占所有権で守られた添加剤を伴う酸（例えばアスコルビン酸、２００〜４００ｇ／Ｌ）に含まれた硫酸錫（７５ｇ／Ｌ）を含んでいる。基板は、例えば約１〜１０°のように、約１〜２０°傾けられて、例えば約５０〜１５０ｒｐｍのように、約２５〜２００ｒｐｍで回転されてよい。特定の実現形態では、基板の浸漬及び／又はめっきの初期段階中に、定電圧、定電流、又は定電流密度が印加されてよい。めっき中、印加電流は、例えば約２〜５ｍＡ／ｃｍ２のように、約１〜３０ｍＡ／ｃｍ２の範囲にわたってよい。電流は、２０〜３０℃の温度で約３０〜６０秒の持続時間にわたって印加されてよい。その他の条件及び材料も、適宜使用されてよい。
無電解めっき方法は、めっき中に基板に電流が印加されないという点を除き、電気めっき方法と同様である。金属ハードマスク層を形成するためにＣｏの層が無電解めっきされる一例のプロセスでは、電解質溶液は、Ｃｏイオンを供給するための硫酸コバルト（６０ｍＭ）と、還元剤としてのＤＭＡＢ（ジメチルアミン・ボラン）（３３ｍＭ）と、錯化剤としてのクエン酸（４００ｍＭ）と、ｐＨを調整するためのＴＭＡＨ（１２ｗｔ％）とを含んでいる。基板は、電気めっきに関連して上述されたように、傾けられて回転されてよい。基板は、約３０〜９５℃の温度で約３００〜１０００秒の持続時間にわたって浸漬されてよい。その他の条件及び材料も、適宜使用されてよい。
Ｄ． 金属ハードマスクを成形するための、追加の金属ハードマスク材料の堆積
特定の実施形態では、例えば図４Ａ〜４Ｆに示されたプロセスを参照すると、最初に堆積されたハードマスク材料の上に、追加の金属ハードマスク材料が堆積される。この追加の材料は、多くの場合、無電解めっきされてよい。この追加の材料を堆積させる理由は、１つには、このプロセスフローによって、より低いアスペクト比で犠牲支柱が形成されることが可能になり、これは、支柱を機械的に安定させて折れにくくするからである。追加の材料は、金属ハードマスク層の形状を変化させ、この層に開けられる開口を、そうでない場合よりも狭くする。
上記のように、この層は、無電解めっきされてよい。無電解めっきは、ウエハの縁に電流を供給する必要がなく、開口を効果的に絞ることができるゆえに、電気めっきよりも適しているだろう。図４Ｅを参照すると、追加のマスク材料４２５は、金属ハードマスク３２０上に及び（誇張して大きく描かれた）シード層３１０の側壁沿いにめっきされる。積層体３０１は、導電性ではないので、追加のマスク材料４２５は、積層体３０１の上にはめっきされない。シード層３１０は、追加の材料がめっきされる前に、特徴の底から除去されるべきであり、さもないと、開口であることが望ましい特徴の底に、追加の材料が不必要にめっきされる恐れがある。
特定の事例では、追加のマスク材料４２５が無電解めっき又は電気めっきされる前に、シード層３１０を除去する必要がないことがある。例えば、もし、シード層３１０と金属ハードマスク層３２０とが異なる金属であるならば、追加の金属マスク材料４２５は、電気めっき又は無電解めっきの際に、シード層３１０と比べて金属ハードマスク層３２０の上に優先的に堆積するだろう。この選択性は、エッチング層に使用される金属のタイプに依存する。例えば、Ｃｏは、Ｔｉと比べてＣｕの上に優先的にめっきされるだろう。
無電解堆積条件は、金属ハードマスク層の堆積に関連して詳しく上述されている。追加の金属マスク材料を無電解めっきするために使用される溶液は、最初のマスク材料を無電解めっきするために使用される溶液と同じであってよい、又は異なっていてよい。例えば、最初にめっきされた金属マスク材料層が第１の金属であり、追加の金属マスク材料が第２の（異なる）材料である場合、２つのめっき溶液は、互いに異なる。或いは、同じ金属である場合、めっきされる厚さに大差があれば、異なる組成が必要とされるだろう。追加の金属マスク材料を適切な厚さ（例えば約２〜４ｎｍ）にめっきするために、堆積プロセスは、約３０〜６０秒の持続時間を有してよい。
上記のように、追加の金属マスク材料は、選択的な金属ＣＶＤプロセスなどのＣＶＤプロセスを通じて形成されてもよい。
Ｅ．犠牲支柱を定めるための、各種の層のエッチング
フォトレジストがパターン形成された後、反射防止層及び（１枚以上の）パターン転写層がエッチングされる。これらのプロセスは、当業者にとって馴染のあるものであり、簡潔を期するために、詳細な説明は省略される。最も底のパターン転写層にパターンが転写された後、犠牲支柱を形成するために、犠牲支柱材料層がエッチングされる。特定の用途では、犠牲支柱材料層は、プラズマをベースにしたエッチング方法を通じてエッチングされる。プロセス条件の例として、適切なパターン転写マスク（例えば、ＳｉＮ又はＴｉＮ）を使用して非晶質シリコンをエッチングするために、圧力５０ｍＴ及び温度１０℃において１０００Ｗ ２７ＭＨｚ ＲＦでＣＨ２Ｆ２（５０ｓｃｃｍ）＋ＳＦ６（２０ｓｃｃｍ）＋Ｎ２（１００ｓｃｃｍ）を使用することが挙げられる。別のプロセス条件の例として、適切なパターン転写マスク（例えば、ＴＥＯＳをベースにした膜）を使用して非晶質炭素をエッチングするために、圧力３０ｍＴ及び温度３０℃において７５０Ｗ ６０ＭＨｚ ＲＦでＨ２（６００ｓｃｃｍ）＋Ｎ２（２００ｓｃｃｍ）を使用することが挙げられる。
Ｆ． 犠牲支柱の除去後における、積層体のエッチング
プラズマをベースにしたエッチング方法を使用して、積層体材料内に高アスペクト比特徴がエッチング可能である。各種の実施形態において、反応チャンバにエッチャントガスが導入され、当該エッチャントガスからプラズマが生成される。プラズマに基板が暴露され、基板内へ特徴がエッチングされる。多くの場合、プラズマは、容量結合プラズマであり、基板／基板サポートは、電極の１つとして機能する。異方性エッチングを引き起こすために、荷電種が基板に引き付けられる。複数の異なるエッチング化学剤が使用されてよい。一般的なエッチング化学剤の１つは、フッ化炭素（ＣｘＨｙＦｚ）の使用を伴う。フッ化炭素の例として、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ４Ｆ６、及びＣ４Ｆ８が挙げられ、これらは、ＣＦ、ＣＦ２、ＣＦ３、及びＦなどの帯電又は非帯電フラグメントを形成するだろう。理論又は作用メカニズムに縛られることは望まないが、積層体が酸化物層と窒化物層とを交互に含む場合は、ＣＦＸ種が、積層体をエッチングする主要な種であってよい。同様に、積層体が酸化物層とポリシリコン層とを交互に含む場合は、積層体をエッチングする主要な種は、Ｆ-であってよい。エッチング化学剤のその他の例として、例えば、Ｎ２、Ｏ２、Ｈ２と加えて（１種類以上の）非Ｆフッ化などのその他のガスとを添加されたＮＦ３及びＳＦ６が挙げられる。
エッチングプロセスの一例では、ＣＨ２Ｆ２＋ＮＦ３＋Ｈ２＋Ｎ２が、それぞれ約２０〜１００ｓｃｃｍの流量で反応チャンバに流し込まれる。基板は、約３０〜６０℃に維持され、圧力は、約１０〜１００ｍＴに維持される。（３００ｍｍ基板が１枚あると想定すると、）プラズマは、約１３．５６ＭＨｚ又は約２７ＭＨｚの周波数及び約５００〜２０００ＷのＲＦ電力で生成されてよい。プラズマは、約２００〜２０００秒の持続時間にわたって暴露されてよい。その他の条件及び材料も、適宜使用されてよい。
上述された各種のハードウェア及び方法の実施形態は、半導体デバイス、ディスプレイ、ＬＥＤ、光起電性パネルなどの製作又は製造のために、リソグラフィパターニングのツール又はプロセスと併せて使用されてよい。このようなツール／プロセスは、必ずしもそうとは限らないが、通常は、共通の製作設備において併せて使用又は実施される。
膜のリソグラフィパターニングは、通常は、（１）スピンオンツール又は噴き付けツールを使用して、その上にシリコン窒化物が形成された例えば基板などの被加工物上にフォトレジストを塗布する工程、（２）加熱板又は加熱炉又はその他の適切な硬化ツールを使用して、フォトレジストを硬化させる工程、（３）ウエハステッパなどのツールによって、可視光又は紫外線又はＸ線にフォトレジストを暴露する工程、（４）レジストを選択的に除去してパターニングするために、ウェットベンチ又は噴き付け現像器などのツールを使用して、レジストを現像する工程、（５）ドライ式又はプラズマ支援式のエッチングツールを使用することによって、レジストパターンをその下の膜又は被加工物に転写する工程、並びに（６）ＲＦ又はマイクロ波プラズマレジスト剥ぎ取り器などのツールを使用して、レジストを除去する工程の、一部又は全部を含み、各工程は、考えられる幾つかのツールによってそれぞれ実施される。一部の実施形態では、フォトレジストを塗布する前に、アッシング可能なハードマスク層（非結晶質炭素層など）及び別の適切なハードマスク（反射防止層など）が堆積されてよい。
本明細書で説明された構成及び／又は手法は、例示的な性質のものであり、これらの具体的な実施形態又は実施例は、多くのヴァリエーションが可能であるゆえに、限定的な意味ではとらえられないことが理解される。本明細書で説明された具体的なルーチン又は方法は、任意の数の処理方針のうちの１つ以上を表わすことができる。したがって、例示された様々な行為は、例示された順序で、その他の順序で、又は平行して実施されてよく、又は場合によっては省略可能である。同様に、上述のプロセスの順序は変更可能である。
本開示の対象内容は、本明細書で開示される様々なプロセス、システム、構成、その他の特徴、機能、行為、及び／又は特性の、新規の及び非自明のあらゆる組み合わせ及び部分組み合わせ、並びにそれらのあらゆる均等物を含む。

Claims (20)

  1. 基板上にリセス特徴を形成する方法であって、
    （ａ）前記基板上に犠牲支柱を形成し、前記基板は下層材料を覆う導電性シード層を含み、前記犠牲支柱は前記下層材料内に前記リセス特徴が形成される領域の真上に形成され、前記下層材料は、シリコン酸化物の層とシリコン窒化物の層とを交互に含み、あるいは、シリコン酸化物の層とポリシリコンの層とを交互に含み、
    （ｂ）金属ハードマスク層を形成するために、前記犠牲支柱の周囲の前記導電性シード層上に金属ハードマスク材料を堆積させ、
    （ｃ）前記金属ハードマスク層内に開口を形成するために、前記犠牲支柱を除去し、
    （ｄ）前記金属ハードマスク層内の前記開口内の前記導電性シード層を除去し、
    （ｅ）前記金属ハードマスク層上に追加の金属マスク材料を堆積させ、それによって、前記金属ハードマスク層内の前記開口を狭め、
    （ｆ）前記下層材料をエッチングし、それによって、前記金属ハードマスク層内の前記開口の真下に前記リセス特徴を形成すること、
    を備える方法。
  2. 請求項１に記載の方法であって、
    前記追加の金属ハードマスク材料は、Ｃｏ、Ｎｉ、Ｒｕ、Ｓｎ、Ｉｎ、Ｐｄ、Ｇｅ、及びこれらの組み合わせからなる群から選択された材料を含む、方法。
  3. 請求項１または請求項２に記載の方法であって、
    前記リセス特徴は、少なくとも約４０のアスペクト比を有する、方法。
  4. 請求項３に記載の方法であって、
    前記リセス特徴は、少なくとも約６０のアスペクト比を有する、方法。
  5. 請求項１から請求項４のいずれか一項に記載の方法であって、
    前記リセス特徴は、少なくとも約２．５μｍの深さを有する、方法。
  6. 請求項１から請求項５のいずれか一項に記載の方法であって、
    前記金属ハードマスク材料は、Ｃｏ、Ｎｉ、Ｒｕ、Ｓｎ、Ｉｎ、Ｐｄ、Ｇｅ、及びこれらの組み合わせからなる群から選択された材料を含む、方法。
  7. 請求項１から請求項６のいずれか一項に記載の方法であって、
    前記導電性シード層は、Ｃｏ、Ｒｕ、Ｔｉ、Ｃｒ、Ｃｕ、及びこれらの組み合わせからなる群から選択された材料を含む、方法。
  8. 請求項１から請求項７のいずれか一項に記載の方法であって、
    前記犠牲支柱は、炭素、シリコン、シリコン酸化物、シリコン窒化物、シリコン炭化物、及びこれらの組み合わせからなる群から選択された材料を含む、方法。
  9. 請求項８に記載の方法であって、
    前記犠牲支柱の材料は、非晶質である、方法。
  10. 請求項１から請求項９のいずれか一項に記載の方法であって、
    前記犠牲支柱は、約５〜２００ｎｍの幅を有する、方法。
  11. 請求項１０に記載の方法であって、
    前記犠牲支柱は、少なくとも約２：１のアスペクト比を有する、方法。
  12. 請求項１から１１のいずれか一項に記載の方法であって、
    前記犠牲支柱を形成することは、犠牲支柱材料を堆積させ、１枚以上の中間層を堆積させ、フォトレジストの層を堆積させ、前記フォトレジストをパターン形成し、前記１枚以上の中間層をエッチングし、前記犠牲支柱材料をエッチングして前記犠牲支柱を形成すること、を備える、方法。
  13. 請求項１２に記載の方法であって、
    前記犠牲支柱材料は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又はスピンオンプロセスを通じて堆積される、方法。
  14. 請求項１２又は請求項１３に記載の方法であって、
    前記犠牲支柱材料は、炭素、シリコン、シリコン酸化物、シリコン窒化物、シリコン炭化物、及びこれらの組み合わせからなる群から選択された材料を含む、方法。
  15. 請求項１から請求項１４のいずれか一項に記載の方法であって、
    前記操作（ｂ）は、無電解めっき、電気めっきまたは化学気相蒸着を通じて生じる、方法。
  16. 請求項１から請求項１４のいずれか一項に記載の方法であって、
    前記操作（ｅ）は、無電解めっきまたは化学気相蒸着を通じて生じる、方法。
  17. 請求項１から請求項１６のいずれか一項に記載の方法であって、
    前記操作（ｂ）は、前記金属ハードマスク層を約２５ｎｍから約２．５μｍの間の厚さにめっきすることを含む、方法。
  18. 基板上にリセス特徴を形成する方法であって、
    （ａ）前記基板上に犠牲支柱を形成し、前記基板は下層材料を覆う導電性シード層を含み、前記犠牲支柱は前記下層材料内に前記リセス特徴が形成される領域の真上に形成され、前記下層材料は、シリコン酸化物の層とシリコン窒化物の層とを交互に含み、あるいは、シリコン酸化物の層とポリシリコンの層とを交互に含み、前記犠牲支柱を形成することは、犠牲支柱材料を堆積させ、１枚以上の中間層を堆積させ、フォトレジストの層を堆積させ、前記フォトレジストをパターン形成し、前記１枚以上の中間層をエッチングし、前記犠牲支柱材料をエッチングして前記犠牲支柱を形成することを含み、
    （ｂ）金属ハードマスク層を形成するために、前記犠牲支柱の周囲の前記導電性シード層上に金属ハードマスク材料を堆積させ、
    （ｃ）前記金属ハードマスク層内に開口を形成するために、前記犠牲支柱を除去し、
    （ｄ）前記金属ハードマスク層内の前記開口内の前記導電性シード層を除去し、
    （ｅ）前記下層材料をエッチングし、それによって、前記金属ハードマスク層内の前記開口の真下に前記リセス特徴を形成すること、
    を備える、方法。
  19. 請求項１８に記載の方法であって、
    前記犠牲支柱材料は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又はスピンオンプロセスを通じて堆積される、方法。
  20. 請求項１８又は請求項１９に記載の方法であって、
    前記犠牲支柱材料は、炭素、シリコン、シリコン酸化物、シリコン窒化物、シリコン炭化物、及びこれらの組み合わせからなる群から選択された材料を含む、方法。
JP2015216257A 2014-11-14 2015-11-04 垂直ｎａｎｄホールエッチングのためのめっき金属ハードマスク Active JP6832057B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/541,542 2014-11-14
US14/541,542 US9184060B1 (en) 2014-11-14 2014-11-14 Plated metal hard mask for vertical NAND hole etch

Publications (2)

Publication Number Publication Date
JP2016105465A JP2016105465A (ja) 2016-06-09
JP6832057B2 true JP6832057B2 (ja) 2021-02-24

Family

ID=54363550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015216257A Active JP6832057B2 (ja) 2014-11-14 2015-11-04 垂直ｎａｎｄホールエッチングのためのめっき金属ハードマスク

Country Status (5)

Country Link
US (1) US9184060B1 (ja)
JP (1) JP6832057B2 (ja)
KR (1) KR102510610B1 (ja)
CN (1) CN105609471B (ja)
TW (1) TWI682462B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484215B2 (en) * 2015-03-31 2016-11-01 Lam Research Corporation Sulfur and fluorine containing etch chemistry for improvement of distortion and bow control for har etch
US9793204B2 (en) 2015-11-17 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Method of manufacturing semiconductor structure comprising plurality of through holes using metal hard mask
US10074731B2 (en) * 2016-03-07 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor device structure
US10128116B2 (en) * 2016-10-17 2018-11-13 Lam Research Corporation Integrated direct dielectric and metal deposition
KR102578789B1 (ko) 2016-11-07 2023-09-18 삼성전자주식회사 반도체 장치의 제조 방법
JP7229929B2 (ja) * 2017-02-01 2023-02-28 アプライド マテリアルズ インコーポレイテッド ハードマスク応用向けのホウ素がドープされた炭化タングステン
KR102411067B1 (ko) 2017-05-10 2022-06-21 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR102344862B1 (ko) 2017-05-17 2021-12-29 삼성전자주식회사 수직형 반도체 소자
US10242883B2 (en) * 2017-06-23 2019-03-26 Lam Research Corporation High aspect ratio etch of oxide metal oxide metal stack
KR102227347B1 (ko) * 2017-09-05 2021-03-11 어플라이드 머티어리얼스, 인코포레이티드 3d 메모리 구조들에서의 고종횡비 홀 형성에 대한 상향식 접근법
US10269559B2 (en) * 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
KR102565002B1 (ko) 2017-11-21 2023-08-08 삼성전자주식회사 3차원 반도체 메모리 장치
WO2019136258A1 (en) * 2018-01-05 2019-07-11 Tokyo Electron Limited Method of advanced contact hole patterning
JP7037384B2 (ja) * 2018-02-19 2022-03-16 キオクシア株式会社 半導体装置の製造方法
US20200171484A1 (en) * 2018-12-03 2020-06-04 Quantum-Si Incorporated Sample well fabrication techniques and structures for integrated sensor devices
JP7222940B2 (ja) * 2019-02-18 2023-02-15 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2020150225A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置の製造方法
US11270893B2 (en) 2019-04-08 2022-03-08 International Business Machines Corporation Layer-by-layer etching of poly-granular metal-based materials for semiconductor structures
US11384428B2 (en) * 2019-07-19 2022-07-12 Applied Materials, Inc. Carbon layer covered mask in 3D applications
CN112885774B (zh) * 2019-11-29 2022-09-02 长鑫存储技术有限公司 高深宽比接触孔的形成方法
CN111430362B (zh) * 2020-04-09 2023-07-25 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN113808929A (zh) * 2020-06-12 2021-12-17 中微半导体设备(上海)股份有限公司 一种半导体结构的形成方法
US20230397416A1 (en) * 2022-06-03 2023-12-07 Tokyo Electron Limited Metal Hardmasks
CN115747712A (zh) * 2022-08-25 2023-03-07 京东方科技集团股份有限公司 掩膜板及其制造方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3798056A (en) 1972-04-05 1974-03-19 Bell Telephone Labor Inc Electroless plating process
US5028585A (en) 1988-02-12 1991-07-02 W. R. Grace & Co.-Conn. Superconducting oxide FCC oxide composite compositions and method of making such compositions
US5795824A (en) 1997-08-28 1998-08-18 Novellus Systems, Inc. Method for nucleation of CVD tungsten films
JP4947834B2 (ja) * 1997-11-26 2012-06-06 アプライド マテリアルズ インコーポレイテッド ダメージフリー被覆刻設堆積法
US6066366A (en) 1998-07-22 2000-05-23 Applied Materials, Inc. Method for depositing uniform tungsten layers by CVD
US6074544A (en) 1998-07-22 2000-06-13 Novellus Systems, Inc. Method of electroplating semiconductor wafer using variable currents and mass transfer to obtain uniform plated layer
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US6235163B1 (en) 1999-07-09 2001-05-22 Applied Materials, Inc. Methods and apparatus for ionized metal plasma copper deposition with enhanced in-film particle performance
US6559052B2 (en) 2000-07-07 2003-05-06 Applied Materials, Inc. Deposition of amorphous silicon films by high density plasma HDP-CVD at low temperatures
CN1153273C (zh) * 2001-03-29 2004-06-09 华邦电子股份有限公司 一种具有牺牲型填充柱的自行对准接触方法
US6664122B1 (en) 2001-10-19 2003-12-16 Novellus Systems, Inc. Electroless copper deposition method for preparing copper seed layers
US6824816B2 (en) 2002-01-29 2004-11-30 Asm International N.V. Process for producing metal thin films by ALD
KR20030071899A (ko) * 2002-03-02 2003-09-13 (주)엠투엔 건식 식각 방법을 이용한 웨이브 가이드 홈 제작 방법
US7690324B1 (en) 2002-06-28 2010-04-06 Novellus Systems, Inc. Small-volume electroless plating cell
US7067439B2 (en) 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US6784096B2 (en) * 2002-09-11 2004-08-31 Applied Materials, Inc. Methods and apparatus for forming barrier layers in high aspect ratio vias
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
US7192891B2 (en) 2003-08-01 2007-03-20 Samsung Electronics, Co., Ltd. Method for forming a silicon oxide layer using spin-on glass
US7829152B2 (en) 2006-10-05 2010-11-09 Lam Research Corporation Electroless plating method and apparatus
US20060024953A1 (en) * 2004-07-29 2006-02-02 Papa Rao Satyavolu S Dual damascene diffusion barrier/liner process with selective via-to-trench-bottom recess
JP4247198B2 (ja) * 2005-03-31 2009-04-02 株式会社東芝 半導体装置の製造方法
KR100652427B1 (ko) * 2005-08-22 2006-12-01 삼성전자주식회사 Ａｌｄ에 의한 도전성 폴리실리콘 박막 형성 방법 및 이를이용한 반도체 소자의 제조 방법
KR100756809B1 (ko) * 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US8278216B1 (en) 2006-08-18 2012-10-02 Novellus Systems, Inc. Selective capping of copper
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
US7884018B2 (en) 2007-06-21 2011-02-08 International Business Machines Corporation Method for improving the selectivity of a CVD process
US8153348B2 (en) * 2008-02-20 2012-04-10 Applied Materials, Inc. Process sequence for formation of patterned hard mask film (RFP) without need for photoresist or dry etch
KR20090098281A (ko) * 2008-03-13 2009-09-17 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20090269507A1 (en) 2008-04-29 2009-10-29 Sang-Ho Yu Selective cobalt deposition on copper surfaces
JP5386962B2 (ja) * 2008-12-12 2014-01-15 三菱電機株式会社 エッチング方法およびエッチング方法を用いた半導体装置の製造方法
KR20110001592A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
US7927977B2 (en) * 2009-07-15 2011-04-19 Sandisk 3D Llc Method of making damascene diodes using sacrificial material
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten
US20110256734A1 (en) 2010-04-15 2011-10-20 Hausmann Dennis M Silicon nitride films and methods
JP2012174961A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置の製造方法
KR101916222B1 (ko) 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130024303A (ko) * 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US20140030444A1 (en) 2012-07-30 2014-01-30 Novellus Systems, Inc. High pressure, high power plasma activated conformal film deposition
KR20140018540A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5835696B2 (ja) * 2012-09-05 2015-12-24 株式会社東芝 半導体装置およびその製造方法
JP2014187329A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置

Also Published As

Publication number Publication date
KR20160058031A (ko) 2016-05-24
TW201631663A (zh) 2016-09-01
KR102510610B1 (ko) 2023-03-15
CN105609471A (zh) 2016-05-25
TWI682462B (zh) 2020-01-11
CN105609471B (zh) 2019-05-28
JP2016105465A (ja) 2016-06-09
US9184060B1 (en) 2015-11-10

Similar Documents

Publication Publication Date Title
JP6832057B2 (ja) 垂直ｎａｎｄホールエッチングのためのめっき金属ハードマスク
TWI665760B (zh) 用於消去式金屬積體化的襯墊及阻障層應用
TWI724998B (zh) 用於無空隙鈷間隙塡充的方法
CN106067442B (zh) 钴深蚀刻
TWI699831B (zh) 非等向性鎢蝕刻用方法及設備
US9748137B2 (en) Method for void-free cobalt gap fill
CN107039265B (zh) 硬掩膜的自限性平坦化
TWI612170B (zh) 金屬晶種層上之金屬氧化物的還原方法與設備
JP2020529736A (ja) 水平表面上におけるＳｉＮの選択的堆積
JP2022092006A (ja) 単一プラズマチャンバにおける、限界寸法制御のための原子層堆積及びエッチング
CN107644835A (zh) 用于增强自底向上特征填充的原子层蚀刻
US9869024B2 (en) Methods and apparatus for depositing a cobalt layer using a carousel batch deposition reactor
CN104143521A (zh) 原位金属硬掩模形状控制的脉冲电介质蚀刻工艺
TW201719713A (zh) 側壁圖像移轉間隔件之原位沉積的執行系統與方法
US10658192B2 (en) Selective oxide etching method for self-aligned multiple patterning
CN107452632B (zh) 跨再分配层实现均匀性的系统和方法
CN111133568B (zh) 用于防止蚀刻重分布层的重分布层制造的系统和方法
JP2021028959A (ja) エッチング方法及び基板処理装置
US10607852B2 (en) Selective nitride etching method for self-aligned multiple patterning
CN112864000A (zh) 从衬底斜面边缘区域去除金属沉积物的方法以及使用该方法的设备
Tice et al. Metal etch in advanced immersion tank with precision uniformity using agitation and wafer rotation
TW201542872A (zh) 無電解電鍍方法、無電解電鍍裝置及記憶媒體
KR20060100518A (ko) 반도체 디바이스 제조설비의 박막증착 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210201

R150 Certificate of patent or registration of utility model

Ref document number: 6832057

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250