CN111133568B - 用于防止蚀刻重分布层的重分布层制造的系统和方法 - Google Patents

用于防止蚀刻重分布层的重分布层制造的系统和方法 Download PDF

Info

Publication number
CN111133568B
CN111133568B CN201880061540.7A CN201880061540A CN111133568B CN 111133568 B CN111133568 B CN 111133568B CN 201880061540 A CN201880061540 A CN 201880061540A CN 111133568 B CN111133568 B CN 111133568B
Authority
CN
China
Prior art keywords
layer
substrate
photoresist
redistribution
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880061540.7A
Other languages
English (en)
Other versions
CN111133568A (zh
Inventor
布莱恩·L·巴卡柳
斯蒂芬·J·巴尼克二世
约瑟夫·理查森
托马斯·A·蓬努斯瓦米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN111133568A publication Critical patent/CN111133568A/zh
Application granted granted Critical
Publication of CN111133568B publication Critical patent/CN111133568B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02335—Free-standing redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Laminated Bodies (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

描述了用于制造重分布层的系统和方法。在衬底的顶部上没有沉积由铜制成的晶种层。晶种层的缺乏避免了蚀刻晶种层的需要。当未蚀刻晶种层时，同样也不蚀刻由铜制成的再分布层。

Description

用于防止蚀刻重分布层的重分布层制造的系统和方法
技术领域
本发明的实施方式涉及用于防止蚀刻重分布层的重分布层制造的系统和方法。
背景技术
一般而言，电化学沉积工艺用于现代集成电路制造中。金属线互连驱使对于日益先进的电沉积工艺及镀敷工具的需求。响应于组件金属化层中的比以往更小的电流载送线路的需求，已经发展了许多先进技术。这些线路通过将金属电镀至极细高深宽比沟槽和通孔中形成。
目前电化学沉积准备好应付对于先进封装及多芯片互连技术的商业需求，这些先进封装及多芯片互连技术通常且非正式地知悉为晶片级封装(WLP)及电连接技术。这些技术部分起因于大致较小特征尺寸及低深宽比而呈现其自有极为显著的挑战。
重要的是在更小特征尺寸及更细节距的情况下，不损及由特征部提供的导电率的量值。就是在这种背景下，提出了本公开所述的实施方案。
发明内容
本公开的实施方案提供防止蚀刻重分布层的用于重分布层制造的系统和方法。应理解所提供的实施方案可以以多种方式实现，例如以工艺、装置、系统、设备、或计算机可读介质上的方法实现。若干实施方案于下文描述。
高密度扇出型(HDFO)晶片级封装(WLP)是以改善封装效能、缩减形状因子以及压低相关成本为目标的镀敷技术。HDFO WLP被视为显然更昂贵的通硅穿孔(TSV)技术的替代方案。HDFO呈现一些受关注的电镀应用，例如精细节距重分布层(RDL)及堆叠RDL。
扇出型(FO)技术涉及其中形成RDL线路的半加成工艺(SAP)。在SAP中，将铜镀敷于图案化区域中、将光致抗蚀剂剥除、并自衬底蚀刻阻挡和晶种层。FO技术包含电沉积线厚度从10微米至100微米变化且两相邻线路间的间隔从10微米至100微米变化的单层铜RDL，而HDFO包含电沉积节距精细得多的RDL。例如，在HDFO技术中，RDL线路的厚度为2微米，且两相邻RDL线路间的间隔为2微米。举另一示例而言，在HDFO技术中，RDL线路的厚度在从2微米至10微米的范围内，且两相邻RDL线路间的间隔在从2微米至10微米的范围内。
SAP工艺及精细节距RDL的一个基础挑战为铜蚀刻剂在铜晶种蚀刻步骤期间去除相当数量的RDL线路。这导致RDL线路的底切，从而显著减少其机械强度。RDL的尺寸上的整体“缩减”也倾向于在整个晶片范围改变并导致劣化的电性能。
此处所述的用于重分布层制造的系统和方法涉及以替代性金属取代铜晶种层。铜晶种层的去除将消除对于铜晶种蚀刻操作的需求，因此保留包含镀敷铜线路的重分布层的完整性。
在一实施方案中，钨(W)或氮化钨(WN)层通过使用化学气相沉积法(CVD)沉积，后接硼化镍(NiB)或钴(Co)层的沉积。NiB或Co层的沉积使用无电沉积(ELD)执行。然后在整个晶片表面使光致抗蚀剂图案化，以形成多个光致抗蚀剂特征。铜(Cu)通过已形成的光致抗蚀剂特征电沉积。将光致抗蚀剂的片段从晶片表面剥除。然后从场区选择性地蚀刻钨或氮化钨和硼化镍或钴层，从而保持精细节距铜重分布线路完整无损。使用钨或氮化钨和硼化镍或钴层作为用于穿透抗蚀剂镀敷应用的铜晶种替代物消除了对于蚀刻铜晶种层的需求。
在一实施方案中，提供上述实施方案的变化例。在该实施方案中，在沉积硼化镍或钴层之前不沉积钨或氮化钨。该实施方案简化处理流程并节省额外成本。使用硼化镍或钴层作为用于穿透抗蚀剂镀敷应用的铜晶种替代物消除了对于蚀刻铜晶种层的需求。
在一实施方案中，使用CVD将钌(Ru)层施加至衬底。然后在整个晶片表面将光致抗蚀剂图案化。然后从湿式铜晶种浴穿过光致抗蚀剂沉积铜薄层。接着，穿过光致抗蚀剂电沉积铜以形成细节距RDL线路。然后将光致抗蚀剂剥除且从场对钌金属进行蚀刻，从而保持精细节距RDL线路完整无损。使用钌层结合湿式铜晶种浴作为铜晶种替代物消除了对于蚀刻铜晶种层的需求。
在一实施方案中，描述了防止对重分布层的蚀刻的重分布层制造方法。该方法包含在衬底的顶部沉积氧化物或氮化物，以利用氧化物或氮化物层覆盖衬底的顶部表面。该方法还包含在氧化物或氮化物层的顶部覆盖钨基材料，以在氧化物或氮化物层的顶部形成钨基层。该方法包含施加金属基材料至钨基层，以在钨基层的顶部产生金属基层。该方法还包含在金属基层的顶部沉积光致抗蚀剂材料，以形成覆盖于金属基层上的光致抗蚀剂层。该方法包含将光致抗蚀剂层图案化，以在光致抗蚀剂层的片段之间形成通孔。该方法包含在通孔上施加铜以产生重分布层，使得重分布层的片段与光致抗蚀剂层的片段是断续的。该方法还包含在产生重分布层之后，剥除光致抗蚀剂层的片段。执行剥除操作以露出(access)金属基层的部分。该方法包含蚀刻金属基层的部分，以露出钨基层的部分，并使对重分布层的蚀刻减至最小。该方法包含蚀刻钨基层的部分，以使对重分布层的蚀刻减至最小。
在一实施方案中，描述了防止对重分布层的蚀刻的重分布层制造方法。该方法包含在衬底的顶部沉积氧化物或氮化物，以利用氧化物或氮化物层覆盖衬底的顶部表面。该方法还包含在氧化物或氮化物层的顶部覆盖金属基材料，以在氧化物或氮化物层的顶部形成金属基层。该方法包含在金属基层的顶部沉积光致抗蚀剂材料，以形成覆盖于金属基层上的光致抗蚀剂层。该方法包含将光致抗蚀剂层图案化，以在光致抗蚀剂层的片段之间形成通孔。该方法还包含在通孔上施加铜以产生重分布层，使得重分布层的片段与光致抗蚀剂层的片段是断续的。该方法包含在产生重分布层之后，剥除光致抗蚀剂层的片段。执行剥除操作以露出金属基层的部分。该方法包含蚀刻金属基层的部分，以使对重分布层的蚀刻减至最小。
在一实施方案中，描述了防止对重分布层的蚀刻的重分布层制造方法。该方法包含在衬底的顶部沉积氧化物或氮化物，以利用氧化物或氮化物层覆盖衬底的顶部表面。该方法还包含在氧化物或氮化物层的顶部覆盖钌材料，以在氧化物或氮化物层的顶部形成钌层。该方法包含在钌层的顶部沉积光致抗蚀剂材料，以形成覆盖于钌层上的光致抗蚀剂层。该方法还包含将光致抗蚀剂层图案化，以在光致抗蚀剂层的片段之间形成通孔。该方法包含在通孔上施加铜以在通孔上产生铜晶种层，以引发重分布层的产生。该方法还包含在铜晶种层的顶部沉积主体铜，使得重分布层的片段在光致抗蚀剂层的片段之间产生。执行沉积主体铜的操作以在铜晶种层的顶部制造主体铜层，从而制造重分布层。该方法包含剥除光致抗蚀剂层的片段。剥除操作系执行而露出钌层的部分。该方法包含蚀刻钌层的部分，以使对重分布层的蚀刻减至最小。
其他方面将从以下的详细描述结合附图而变得显而易见。
附图说明
通过参考结合附图的以下叙述，可最佳地理解实施方案。
图1A为显示制造重分布层(RDL)而防止蚀刻RDL的方法的实施方案的图。
图1B为图1A的方法的继续。
图2A为显示制造RDL而防止蚀刻RDL的另一方法的实施方案的图。
图2B为图2A的方法的继续。
图3A为显示制造RDL而防止蚀刻RDL的另一方法的实施方案的图。
图3B为图3A的方法的继续。
图4显示用于处理衬底的等离子体增强化学气相沉积(PECVD)系统的实施方案。
图5为包含旋转器的系统的实施方案的图。
图6为化学气相沉积(CVD)反应器系统的实施方案的图，其用于显示化学气相沉积。
图7A为无电沉积系统的实施方案图，其用于显示基于金属的材料的沉积。
图7B为另一无电沉积系统的实施方案的图，其用于显示基于金属的材料在晶片上的沉积。
图8为晶片步进器的实施方案的图，其用于显示光致抗蚀剂层内的图案的形成。
图9为沉浸式容器的实施方案的图，其用于显示上面施加了图案的光致抗蚀剂层的片段的剥除。
图10为系统的实施方案的图，其用于显示去渣(descum)操作、光致抗蚀剂剥除操作以及蚀刻操作。
图11A为系统的实施方案的图，其用于显示预处理操作。
图11B为另一系统的实施方案的图，其用于显示预处理操作。
图12为电沉积系统的实施方案的图，其用于显示电沉积操作。
图13A为衬底封装件的实施方案的图。
图13B为衬底封装件的实施方案的图，其用于显示不施加阻挡层及晶种层至衬底的益处。
具体实施方式
以下实施方案描述了防止重分布层的蚀刻的重分布层的制造用系统和方法。将显而易见的是，这些实施方案可在不具有这些具体细节中的一些或全部的情况下实施。在其他情形中，公知的工艺操作并未详述，以免非必要地使这些实施方案难以理解。
图1A及1B为显示制造重分布层(RDL)120而防止蚀刻重分布层120的方法100的实施方案的图。方法100包含在衬底102的顶部沉积氧化物或氮化物层106的操作。本文有时将氧化物或氮化物层106称为保护层，其在蚀刻氧化物或氮化物层106的顶部的层时保护衬底102免被蚀刻。例如，氧化物或氮化物层106在钨基层108的一部分受蚀刻时保护衬底102免被蚀刻。氮化物的示例为氮化硅或金属氮化物，且氧化物的示例为金属氧化物。氧化物或氮化物类似于镶嵌金属化。氧化物或氮化物层106通过在衬底102的顶部表面104上沉积氧化物或氮化物而形成。氧化物或氮化物通过使用以下于图4中描述的等离子体增强化学气相沉积(PECVD)室而沉积在顶部表面104上。氧化物或氮化物层106形成为与衬底102共延伸。例如，氧化物或氮化物层106沉积于整个顶部表面104上方。在氧化物或氮化物沉积于顶部表面104上期间，维持PECVD室内的预先定义的温度及预先定义的压强。
在一实施方案中，氧化物或氮化物通过使用以下于图5中描述的旋转器而沉积在衬底102的顶部表面104上。在旋转器的使用期间，旋转器内并无对温度或压强的控制。
在方法100中，操作103后接将例如钨(W)或氮化钨(WN)之类的钨基材料沉积在氧化物或氮化物层106的顶部的操作105。氮化钨为无机化合物，其为传导性且在水中分解的棕色陶瓷材料。氮化钨的化学式包含W2N、WN以及WN2。钨基材料沉积在氧化物或氮化物层106的顶部，以形成钨基层108以覆盖氧化物或氮化物层106的顶部表面。沉积钨基材料使得钨基层108与氧化物或氮化物层106共延伸。例如，氧化物或氮化物层106的整个顶部表面由钨基材料覆盖，以制造钨基层108。
为了沉积钨基材料，使用化学气相沉积(CVD)反应器。CVD如以下图6中显示。此外，在钨基材料的沉积期间，CVD反应器内的预先定义温度系维持为180℃及180℃以上。例如，对于钨基材料的沉积，预先定义的温度在180℃与300℃之间的范围内。举另一示例而言，对于钨基材料的沉积，预先定义的温度在200℃。此外，CVD反应器内的预先定义的压强维持为0.5托与5托之间。此外，钨基层108具有预先定义的厚度。例如，钨基材料的厚度在70埃(A)与200埃之间的范围内。举另一示例而言，钨基层108的厚度在170埃与200埃之间的范围内。举又另一例而言，钨基层108的厚度在190埃与200埃之间的范围内。
此外，在方法100中，操作105后接将例如硼化镍或钴之类的金属基材料沉积在钨基层108的顶部表面上的操作107。硼化镍是具有化学式NixBy的无机化合物，其中x和y不同，x为大于零的整数，且y为大于零的整数。金属基材料沉积在钨基层108的顶部表面上，以在钨基层108的顶部形成金属基层110。沉积金属基材料而使得金属基层110与钨基层108共延伸。例如，钨基层108的整个顶部表面由金属基材料覆盖，以制造金属基层110。
金属基层110的制造是使用例如图7A或图7B所示者的无电沉积室而执行。在金属基材料的沉积期间，无电沉积室内所维持的温度在24℃与75℃之间的范围内。为了说明，在金属基层110的沉积期间，预先定义的温度在无电沉积室内维持于室温，例如在24℃与26℃之间。此外，在金属基材料的沉积期间，预先定义的压强在CVD反应器内维持在700托与800托之间。为了说明，在金属基层110的沉积期间，无电沉积室内的压强为大气压强，例如760托。此外，金属基层110具有预先定义的厚度。例如，金属基层110的厚度在200埃与1000埃之间的范围内。例如，金属基层110的厚度在500埃与700埃之间的范围内。举另一示例而言，金属基层110的厚度在450埃与650埃之间的范围内。应注意衬底102、氧化物或氮化物层106、钨基层108以及金属基层110的组合在本文称为衬底封装件180。
此外，在方法110中，执行将光致抗蚀剂材料沉积于金属基层110的顶部表面上的操作109。光致抗蚀剂材料沉积在金属基层110的顶部表面上，以在金属基层110的顶部表面上方形成光致抗蚀剂层112。沉积光致抗蚀剂材料，使得光致抗蚀剂层112与金属基层110共延伸。例如，金属基层110的整个顶部表面由光致抗蚀剂材料覆盖，以制造光致抗蚀剂层112。操作109使用图5的旋转器执行。操作109于执行操作107之后执行。应注意，衬底102、氧化物或氮化物层106、钨基层108、金属基层110以及光致抗蚀剂层112的组合在本文称为衬底封装件172。
再者，执行操作111，其在金属基层110的顶部表面上执行光致抗蚀剂图案化。操作111在光致抗蚀剂沉积的操作109之后，且为方法100的一部分。执行光致抗蚀剂的图案化以形成光致抗蚀剂的多个片段(例如片段116A及片段116B)，并在该多个片段之间形成多个通孔(例如通孔114A)。例如，通孔114A形成于光致抗蚀剂层112的接连的两片段116A与116B之间。通孔当形成在光致抗蚀剂层112内时，成为光致抗蚀剂层112的一部分。光致抗蚀剂通过使用图8所示的晶片步进器以及使用图9所示的湿式工作台而加以图案化。应注意衬底102、氧化物或氮化物层106、钨基层108、金属基层110、及受到图案化的光致抗蚀剂层112的组合在本文称为衬底封装件174。
此外，在方法100中，在执行光致抗蚀剂图案化的操作111之后执行去渣操作113。执行去渣操作113以去除通孔的沟槽内任何残留的光致抗蚀剂，并改善光致抗蚀剂片段的润湿性。去渣操作113使光致抗蚀剂片段的光致抗蚀剂材料较不呈疏水性。去渣操作113使用以下于图10所示的去渣室执行。
此外，在方法100中，去渣操作113后接预处理操作115。预处理操作115的示例在美国专利No.8,962,085中描述，其整体通过引用并入本文。预处理操作115为使用图11A或图11B所示的预处理室执行的预润湿操作。
应注意去渣操作113及预处理操作115为任选的。例如，在方法100中，不执行去渣操作113或预处理操作115或两者。
此外，在方法100的操作117中，将铜沉积在光致抗蚀剂层112的片段之间的通孔中，以在金属基层110的片段的顶部表面上形成重分布层120。例如，铜沉积在金属基层110的多个部分的顶部表面上的接连两片段116A与116B之间的通孔114A中。举例而言，铜沉积在金属基层110之可进入部分(例如部分110A)的顶部表面上，使得金属基层110的片段(例如片段118A)的顶部表面的水平面L1在高度上低于重分布层120的片段的顶部表面的水平面L2。金属基层110的可进入部分位于光致抗蚀剂层112的片段之间。例如，部分110A位于两片段116A与116B之间，且位于这些片段下方。当将铜沉积于光致抗蚀剂层112的片段之间时，铜的片段与光致抗蚀剂层112的片段是断续的。例如，例如片段118A之类的铜片段由光致抗蚀剂层112的片段(例如片段116B)连续紧接。光致抗蚀剂层112的片段由铜的另一片段(类似片段118A)连续紧接。铜的另一片段由光致抗蚀剂层112的另一片段(类似于片段116B)连续紧接。
铜通过使用以下显示于图12的电沉积室而沉积在重分布层120的片段之间。操作117在执行操作115后执行。应注意衬底102、氧化物或氮化物层106、钨基层108、金属基层110、被图案化的光致抗蚀剂层112以及重分布层120的组合在本文称为衬底封装件176。
在其中不执行去渣操作113和预处理操作115的实施方案中，铜电沉积的操作117在光致抗蚀剂图案化的操作111之后执行。
此外，在其中执行去渣操作113但不执行预处理操作115的实施方案中，铜电沉积的操作117在操作113之后执行。此外，在其中执行预处理操作115但不执行去渣操作113的实施方案中，铜电沉积的操作117在操作115之后执行。
在方法100的操作119中，将光致抗蚀剂层112的片段剥除以露出(access)金属基层110的部分。例如，去除光致抗蚀剂层112的片段116A及116B，使得金属基层110的部分122A和金属基层110的另一部分122B露出。金属基层110的部分114A位于部分122A与122B之间。此外，在执行操作119之前，金属基层110的部分122A位于片段116A下方，且金属基层的部分122B位于片段116B下方。光致抗蚀剂剥除的操作119在执行沉积重分布层120的操作117时执行。
光致抗蚀剂剥除的操作119使用以下显示于图10的剥除室而执行。剥除室具有与用以执行去渣操作113的去渣室的结构及功能相同的结构及功能。例如，剥除室与去渣室相同。举另一示例而言，将用于执行去渣操作113的例如图10所示的室之类的室之外的另一例如图10所示的室之类的室用于执行光致抗蚀剂剥除的操作119。应注意衬底102、氧化物或氮化物层106、钨基层108、金属基层110以及重分布层120的组合在本文称为衬底封装件178。重分布层120包含由铜沉积的操作117形成的片段，例如片段118A。
在方法100的操作121中，金属基层110的部分、钨基层108的部分以及氧化物或氮化物层106的部分被蚀刻。例如，通过蚀刻光致抗蚀剂层112的片段116A及116B而露出的金属基层110的部分122A和122B受被蚀刻，以露出钨基层108的部分，例如部分124A及124B。被露出的钨基层108的部分并非位于重分布层120下方。例如，钨基层108的部分124A及124B并非位于重分布层120的片段118A下方。硼化镍的蚀刻剂的示例包含硝酸(HNO3)、硫酸(H2SO4)、或其组合。钴的蚀刻剂的示例包含磷酸、氢氯酸、或其组合。此外，在一些实施方案中，金属基材料的蚀刻剂包含具有一种或多种添加剂的即用型(RTU)化学品，所述添加剂用于增加金属基材料的选择性、同时增加铜的钝性，以在蚀刻金属基层110的部分时防止重分布层120的铜片段被蚀刻。如此用于增加金属基材料的选择性的添加剂的示例包括含硼卤化物。用于增加铜的钝化的添加剂的示例包括硫酸铵、氨或硫酸铜。应注意在去除金属基层110的部分时，在本文将衬底102、氧化物或氮化物层106、钨基层108、金属基层110的剩余部分以及重分布层120的组合称为衬底封装件A。金属基层110的剩余部分(例如部分110A)位于重分布层120的片段(例如片段118A)下方。
举另一示例而言，钨基层108的部分124A及124B被蚀刻，以露出氧化物或氮化物层106的部分，例如部分128A及128B。被露出的氧化物或氮化物层106的部分并非位于重分布层120的片段的下方。例如，氧化物或氮化物层106的部分128A及128B并非位于重分布层120的片段118A的下方。钨基材料的蚀刻剂的示例包括氢氧化铵(NH4OH)、过氧化氢、硝酸和氢氟酸的溶液、或其二或更多者的组合。此外，在一些实施方案中，钨基材料的蚀刻剂包括具有一种或更多种添加剂的即用型化学品，所述添加剂用于增加钨基材料的选择性、同时增加铜的钝性，以在蚀刻钨基层110的部分时防止重分布层120的铜片段被蚀刻。这样的用于增加钨基层的选择性的添加剂的示例包括氟(F)。氟的存在以排出的六氟化钨(WF6)的形式去除钨。这样的用于增加钨基层的选择性的添加剂的另一示例包括碳氢化合物或氧。添加物与氮化钨反应，以增加用于去除氮化钨的蚀刻率。用于增加重分布层120的钝化的添加剂的示例在上文提供。应注意在去除钨基层108的部分后，在本文将衬底102、氧化物或氮化物层106、钨基层108的剩余部分、金属基层110的剩余部分以及重分布层120的组合称为衬底封装件B。钨基层108的剩余部分(例如部分108A)位于金属基层110的部分(例如部分110A)下方。
举又一示例而言，氧化物或氮化物层106的部分128A及128B被蚀刻，以露出衬底102的部分，例如部分126A及126B。被露出的衬底层102的部分并非位于重分布层120片段的下方。例如，衬底102的部分126A及126B并非位于重分布层120的片段118A的下方。氧化物或氮化物的蚀刻剂的示例包括酸，例如硝酸、硫酸、氢氟酸、或其二或更多者的组合。此外，在一些实施方案中，氧化物或氮化物的蚀刻剂包括具有上述一或多种添加剂的即用型化学品，所述添加剂用于增加铜的钝性，以在蚀刻氧化物或氮化物层106的部分时防止重分布层120的铜片段被蚀刻。一旦氧化物或氮化物层106的部分被蚀刻，氧化物或氮化物层106的剩余部分(例如部分106A)位于钨基层108的部分(例如部分108A)下方。
蚀刻金属基层110、钨基层108以及氧化物或氮化物层106的操作121利用以下显示于图10的蚀刻室执行。蚀刻室具有与用于执行去渣操作113的去渣室的结构及功能相同的结构及功能。例如，蚀刻室与去渣室相同。举另一示例而言，将例如图10中所示的室之类的用于执行去渣操作113的室之外的另一例如图10中所示的室之类的室用于执行蚀刻金属基层110、钨基层108以及氧化物或氮化物层106的多个部分的操作121。
在一些实施方案中，将一室用于蚀刻金属基层110，将另一室用于蚀刻钨基层108，且将又一室用于蚀刻氧化物或氮化物层106。该三个室中的每一者具有与图10中所示的室的结构及功能相同的结构及功能。
在操作121期间，在图10所示的蚀刻室内维持预先定义的温度。例如，在蚀刻室中维持摄氏24至75度之间的范围内的温度。举另一示例而言，在蚀刻室中维持室温。另外，在操作121期间，于蚀刻室中维持例如大气压强之类的预先定义的压强。
图2A及2B为制造重分布层120而防止蚀刻重分布层120的另一方法200的实施方案的图。方法200与方法100相同，不同的是，不执行沉积钨基材料的操作105。取而代之，金属基层110沉积在氧化物或氮化物层106的顶部表面上。此外，取代执行包含蚀刻钨基层108的操作121，金属基层110及氧化物或氮化物层106于方法200的操作202中被蚀刻。在方法200中，沉积金属基层110的操作107在将氧化物或氮化物层106沉积在衬底102的顶部的操作103之后并且于执行光致抗蚀剂沉积的操作109之前执行。金属基层110在没有中间的钨基层108的情况下沉积于氧化物或氮化物层106的顶部表面上。沉积金属基材料，使得金属基层110与氧化物或氮化物层106共延伸。例如，氧化物或氮化物层106的整个顶部表面由金属基材料覆盖，以制造金属基层110。氧化物或氮化物层106在衬底102与金属基层110之间产生保护层。当金属基层110的部分受到蚀刻时，衬底102受氧化物或氮化物层106保护而免于被蚀刻。
应注意，在本文将衬底102、氧化物或氮化物层106以及金属基层110的组合称为衬底封装件280。应进一步注意在将衬底102、氧化物或氮化物层106、金属基层110以及光致抗蚀剂层112的组合称为衬底封装件272。此外，应注意在本文将衬底102、氧化物或氮化物层106、金属基层110以及图案化的光致抗蚀剂层112的组合称为衬底封装件274。此外，应注意在本文将衬底102、氧化物或氮化物层106、金属基层110、图案化的光致抗蚀剂层112以及重分布层120的组合称为衬底封装件276。还应注意在本文将衬底102、氧化物或氮化物层106、金属基层110以及重分布层120的组合称为衬底封装件278。应注意在本文将衬底102、氧化物或氮化物层106、执行用于去除金属基层110的部分的操作202的一部分后的金属基层110的剩余部分以及重分布层120的组合称为衬底封装件C。金属基层110的剩余部分(例如部分110A)位于重分布层的片段(例如片段118A)下方。
在操作202中，金属基层110的部分受到蚀刻以露出氧化物或氮化物层106的部分。例如，金属基层110的部分122A及122B被蚀刻以露出氧化物或氮化物层106的部分128A及128B的顶部表面。此外，在操作202中，氧化物或氮化物层106的部分被蚀刻以露出衬底102的部分。例如，氧化物或氮化物层106的部分128A及128B被蚀刻以露出衬底102的部分126A及126B的顶部表面。当氧化物或氮化物层106被蚀刻时，氧化物或氮化物层106的剩余部分(例如部分106A)位于金属基层110的部分(例如部分110A)下方。
图3A及3B为用于显示制造重分布层312而防止蚀刻重分布层312的另一方法300的图。除了在方法300中执行沉积钌(Ru)的操作303来代替沉积金属基层110的操作107之外，方法300系与方法200相同。钌属于化学周期表的铂系的稀有过渡金属。钌对于大多数其他化学品呈惰性。此外，在方法300，代替执行沉积铜的操作117，执行沉积铜晶种层304的操作305，后接沉积主体铜层306的操作307。此外，执行蚀刻钌层302及蚀刻氧化物或氮化物层103的蚀刻操作309来代替执行蚀刻操作202。
在操作303中，将钌沉积在氧化物或氮化物层106的顶部表面上。例如，钌堆叠于氧化物或氮化物层106的顶部表面上，以覆盖氧化物或氮化物层106的顶部表面，从而进一步在氧化物或氮化物层106的顶部形成钌层302。沉积钌，使得钌层302与氧化物或氮化物层106共延伸。例如，氧化物或氮化物层106的整个顶部表面由钌覆盖，以制造钌层302。
图6所示的CVD反应器用于沉积钌层302。此外，在钌层302的沉积期间，在CVD反应器内维持100与300摄氏度之间的范围内的预先定义的温度。例如，在钌层302的沉积期间，于CVD反应器内维持200摄氏度的预先定义的温度。举另一示例而言，在钌层302的沉积期间，于CVD反应器内维持180与220摄氏度之间的范围内的预先定义的温度。此外，在钌层302的沉积期间，于CVD反应器内保持例如0.5托与5托之间的范围内的预先定义的压强。此外，钌层302具有预先定义的厚度。例如，钌层302的厚度在5纳米与10纳米之间的范围内。例如，钌层302的厚度在7纳米与9纳米之间的范围内。举另一示例而言，钌层302的厚度为8纳米。此处将衬底102、氧化物或氮化物层106以及钌层302的组合称为衬底封装件380。
在操作109中，将光致抗蚀剂层112沉积在钌层302的顶部表面上。沉积光致抗蚀剂材料，使得光致抗蚀剂层112与钌层302共延伸。例如，钌层302的整个顶部表面由光致抗蚀剂材料覆盖，以制造光致抗蚀剂层112。当在操作111中使光致抗蚀剂层112图案化时，钌层302的部分(例如部分302A)的顶部表面被露出。应注意在本文将衬底102、氧化物或氮化物106、钌层302以及光致抗蚀剂层112的组合称为衬底封装件372。此外，应注意在本文将衬底102、氧化物或氮化物106、钌层302以及图案化的光致抗蚀剂层112的组合称为衬底封装件374。
在操作305中，将铜晶种层304沉积在形成于光致抗蚀剂层112内的通孔内。例如，铜晶种层304是在光致抗蚀剂层112的片段之间的通孔内制造。为了说明，铜晶种层304沉积在位于片段116A与116B之间的通孔114A上。铜晶种层304沉积至低于图1B及2B所示的水平面L1的水平面L3。铜晶种层304沉积为始发层(strike layer)以使铜成核在钌层302顶部。操作305在光致抗蚀剂图案化的操作111之后执行。在其中执行去渣操作113或预处理操作115或两者的实施方案中，操作305在操作113或操作115、或该二操作之后执行。铜晶种层304于图12所示的电沉积室中沉积。在本文将衬底102、氧化物或氮化物层106、钌层302、光致抗蚀剂层112的片段(例如片段116A及116B)以及铜晶种层304的组合称为衬底封装件381。
铜晶种层304为光致抗蚀剂层112的两接连片段之间的片段。额外的片段(例如由铜晶种层304所示的片段)形成于光致抗蚀剂层112的额外接连片段之间。例如，额外的片段(例如由铜晶种层304所示的片段)沉积于片段116B与紧接片段116B的接连片段之间。
此外，在操作307期间，将主体铜沉积于铜晶种层304的顶部表面上，以形成主体铜层306。主体铜沉积在光致抗蚀剂层112的片段之间的通孔中。例如，主体铜沉积在片段116A与116B之间的通孔114A中。主体铜层306具有低于水平面L2的水平面L4。主体铜层306被制造于水平面L3与L4之间。铜晶种层304与主体铜层306在钌层302的部分(例如部分302C)的顶部形成重分布层312。例如，重分布层312的片段(例如片段308)形成于光致抗蚀剂层112的通孔中。钌层302的部分(例如部分302C)位于铜晶种层304下方。应注意本文将衬底102、氧化物或氮化物层106、钌层302、重分布层312以及图案化的光致抗蚀剂层112称为衬底封装件376。
主体铜层306为光致抗蚀剂层112的接连两片段之间的片段。额外片段(例如由主体铜层306所表示的片段)形成于光致抗蚀剂层112的额外接连两片段之间。例如，额外片段(例如由主体铜层306所表示的片段)形成于片段116B与紧接片段116B的接连片段之间。
在一实施方案中，在沉积铜晶种层304后且在沉积主体铜层306前，使铜晶种层304退火。例如，通过施加形成气体至铜晶种层304而在铜晶种层304上执行热处理。形成气体为氮及氢的混合物。形成气体是作为工艺气体施加于图10的室中。例如，将形成气体代替蚀刻剂施加在图10的去渣室中。
在操作119中，将光致抗蚀剂层112的片段剥除以露出钌层302的部分，例如部分302A及302B。部分302C位于部分302A与302B之间。此外，在操作309中，钌层302的部分(例如部分302A及302B)被蚀刻以露出氧化物或氮化物层106的部分(例如部分120A及128B)，且氧化物或氮化物层106的部分被蚀刻以露出衬底102的部分(例如部分126A及126B)。例如，通过蚀刻光致抗蚀剂层的片段116A及116B而露出的钌层302的片段302A及302B被蚀刻，以露出氧化物或氮化物层106的部分128A及128B。钌层302的被露出的部分并非位于重分布层312的片段下方。例如，钌层302的302A及302B并非位于重分布层312的片段308下方。钌的蚀刻剂的示例包含氢氯酸、硝酸、或硫酸、或其组合。此外，在一些实施方案中，钌层302的蚀刻剂包含具有一或多种添加剂的即用型化学品，所述添加剂用于增加钌的选择性、同时增加铜的钝性，以在蚀刻钌层302的部分时防止重分布层312的铜片段被蚀刻。这样的用于增加钌层302的选择性的添加剂的示例包括氯。用于增加铜的钝化的添加剂的示例如以上所述。被露出的钌层302的部分(例如部分302A及302B)及氧化物或氮化物层106的部分(例如部分128A及128B)并非在铜晶种层304下方。在蚀刻钌层302的部分(例如部分302A及302B)之后，例如部分302C之类的剩余部分位于铜晶种层304下方。类似地，在蚀刻氧化物或氮化物层106的部分(例如部分128A及128B)之后，例如部分106A的剩余部分位于铜晶种层304下方。
蚀刻钌层302及氧化物或氮化物层106的操作309使用图10的蚀刻室执行。蚀刻室具有与用于执行去渣操作113的去渣室的结构及功能相同的结构及功能。举例而言，将例如图10所示的室之类的用于执行去渣操作113的室之外的另一例如图10所示的室之类的室用于执行蚀刻钌层302及氧化物或氮化物层106的操作309。应注意衬底102、氧化物或氮化物层106、钌层302以及重分布层312的组合称为衬底封装件378。此外，应注意衬底102、氧化物或氮化物层106、蚀刻钌层302的部分(例如部分302A及302B)后的钌层302的剩余部分以及重分布层312的组合称为衬底封装件D。
在一些实施方案中，将例如图10所示的室之类的室用于蚀刻钌层302，并将另一例如图10所示的室之类的室用于蚀刻氧化物或氮化物层106。
在操作309期间，在图10所示的蚀刻室内维持预先定义的温度。例如，在蚀刻室中维持24至75摄氏度之间的范围内的温度。举另一示例而言，在蚀刻室中维持室温。此外，在操作309期间，于蚀刻室中维持例如大气压强之类的预先定义的压强。
阻挡和晶种层并未沉积在衬底102的顶部表面104上。反而是，氧化物或氮化物层106沉积在衬底102的顶部表面104上。晶种层由铜制成。通过不沉积阻挡和晶种层，使例如重分布层120(图1B及2B)、或重分布层312(图3C)之类的重分布层的蚀刻最小化或被防止。例如，相较于沉积在衬底102的顶部表面104的阻挡和晶种层受蚀刻时的重分布层的蚀刻程度，在蚀刻操作121(图1B)、202(图2B)、及309(图3B)期间，重分布层的蚀刻程度较低。举另一示例而言，相较于沉积在衬底102的顶部表面104的阻挡和晶种层被蚀刻时重分布层被去除的量，在蚀刻操作121(图1B)、202(图2B)、及309(图3B)期间，重分布层被去除的量较低。举又一示例而言，在蚀刻操作121(图1B)、202(图2B)以及309(图3B)期间，没有对重分布层的蚀刻。举另一示例而言，在蚀刻操作121(图1B)、202(图2B)以及309(图3B)期间，重分布层没有被去除的量。否则，若将阻挡和晶种层沉积在顶部表面104上，则在阻挡和晶种层被蚀刻时，重分布层便被蚀刻。例如，在晶种层被蚀刻时，重分布层被蚀刻。
图4显示了用于处理衬底102的PECVD系统400。PECVD系统400包含具有下室部402b及上室部402a的等离子体室402。中心柱被配置成支撑基座440，基座440在一实施方案中为被供电的电极。基座440经由匹配网络406电耦合至射频(RF)电源404，在本文中有时将匹配网络406称为阻抗匹配电路(IMC)。RF电源404指一或更多RF产生器。如此处所用的IMC包含多个电组件，例如一或更多电容器、一或更多电阻器、或一或更多电感器、或一或更多电容器和一或更多电阻器的组合、或一或更多电容器及一或更多电感器的组合、或一或更多电阻器和一或更多电感器的组合、或一或更多电容器和一或更多电阻器及一或更多电感器的组合。一或更多电组件中的一些者以串联方式或并联方式彼此耦合。
RF电源404由包含控制器的主计算机410控制。控制器的示例包含处理器及内存设备。主计算机410的示例包含桌面计算机、或膝上型计算机、平板计算机、或智能型手机。主计算机410包含一或更多处理器及耦合至一或更多处理器的一或更多内存设备。例如，处理器为专用集成电路(ASIC)、可程序逻辑装置(PLD)、中央处理单元(CPU)、或微处理器等。内存设备的示例包含只读存储器(ROM)、随机存取内存(RAM)、储存磁盘的冗余阵列、硬盘、闪存等。主计算机410通过施加例如功率电平、时序参数、工艺气体、频率电平、衬底102的机械性移动等等工艺参数而操作PECVD系统400，以在衬底102上沉积或形成膜。
中心柱也显示为包含由升降销控制装置422控制的升降销420。升降销420用于从基座440抬升衬底102以容许末端执行器拾取衬底102，且用于在衬底102由末端执行器放置后降低衬底102。PECVD系统400还包含气体供给歧管412，气体供给歧管412连接至例如来自设施的气体化学品供给、氧化物或氮化物的气体等等工艺气体的供给部414。根据所执行的处理，主计算机410控制经由气体供给歧管412进行的工艺气体的输送，气体供给歧管412包含用于控制工艺气体的供给的一或更多阀。然后使所选定的气体流经气体供给歧管412进入喷头451，并在定义于面对衬底102的喷头451的面与基座440之间的空间容积(例如间隙等)中进行分配。
此外，气体可预先混合或不预先混合。适当的阀配置及质流控制机构可用于确保在工艺的沉积以及等离子体处理阶段期间输送正确的气体。工艺气体经由一或更多出口离开等离子体室402，对应的一或更多阀(例如阀444)位于该一或更多出口处。真空泵442(例如一或二级机械干泵及/或涡轮分子泵)经由阀444将工艺气体抽离等离子体室402，阀444开启、或关闭、或部分开启、或部分关闭，以维持等离子体室402内的适当低压。此处所使用的阀的示例包含节流阀或摆阀。
还显示了环绕基座440的外区域的承载环446。承载环446坐落于作为比接近基座440的中心的晶片支撑区域低的台阶的承载环支撑区域上方。承载环446包含圆盘结构的外缘侧(例如外半径)以及最靠近基座440的中心所在位置的圆盘结构的晶片边缘侧(例如内半径)。承载环446的晶片边缘侧包含多个接触支撑结构，其在承载环446被蜘蛛式叉480抬升时将衬底102抬升。因此承载环446与衬底102一起被抬升，且例如在多站系统中可被转至另一站。
PECVD系统400还包含温度传感器448和压强传感器450。温度传感器的示例为热电偶。压强传感器的示例包含具有隔膜的压强转换器，其用于测量经由隔膜传递的每单位材料面积的力，且用于依据每单位面积的力产生电信号。压强传感器的另一示例包含电容式压强计。温度传感器448耦合至基座440的部件(例如下电极)，或耦合至位于基座440内的一或更多加热器组件。此处使用的一或更多加热器组件的示例包含一或更多电阻器，其被供应加热该一或更多电阻器的电流。此外，压强传感器450位于邻近阀444处，以测量从等离子体室402流出至真空泵442的材料流。
PECVD系统400包含耦合至基座440的一或多个加热器组件的电源452。电源452的示例为直流(DC)电源。PECVD系统400包含经由连接机构耦合至阀444的马达482。此处所用的连接机构的示例包含一或多个杆或齿轮及杆的组合。
主计算机410传送工艺参数至RF电源404。RF电源404产生具有工艺参数的频率电平及功率电平的一或多个RF信号，并经由对应的一或多个RF缆线将该一或多个RF信号供给至匹配网络406的一或多个输入部。一或多个RF缆线将RF电源404连接至匹配网络406。RF电源404的各RF产生器经由不同RF缆线耦合至匹配网络406的不同输入部。匹配网络406使耦合至匹配网络406的输出部的负载的阻抗与耦合至匹配网络406的一或多个输入部的源的阻抗匹配。负载的示例包含等离子体室402以及将匹配网络406连接至等离子体室402的RF传输线路。源的示例包含RF电源404及一或多个RF缆线。匹配网络406在从RF电源404接收一或多个RF信号时产生经改变的RF信号，并将经改变的RF信号传送至基座440的下电极。
工艺气体经由气体供给歧管412及喷头451供给至喷头451与基座440之间的间隙，以在等离子体室402内产生或激发等离子体。然后将等离子体用于处理衬底102(例如在衬底102上蚀刻、沉积材料等)。例如，氧化物或氮化物层106沉积在衬底102上。在衬底102的处理期间，使阀444开启或关闭或部分关闭，以通过使用真空泵442而容许例如等离子体材料之类的材料从等离子体室402内流出等离子体室402。
此外，在衬底102的处理期间，温度传感器448测量基座440的部分的温度，且该温度指示等离子体室402内的温度。此外，在衬底102的处理期间，压强传感器450测量由等离子体材料经由阀444离开等离子体室402的流动所产生的压强。温度及压强从温度传感器448及压强传感器450提供至主计算机410的处理器。
主计算机410的处理器判定所测得的温度是否为预先定义的温度以及所测得的压强是否为预先定义的压强。当判定所测得的温度并非预先定义的温度时，主计算机410的处理器控制电源452以改变功率信号的幅值。具有改变的幅值的功率信号由电源452产生，且被传送至基座440的一或多个加热器组件，以加热或冷却一或多个加热器元件，从而进一步改变基座440与喷头451之间的间隙内的温度。另一方面，当判定所测得的温度为预先定义的温度时，主计算机410的处理器不控制电源452来改变等离子体室402内的温度。
类似地，当判定所测得的压强并非预先定义的压强时，主计算机410的处理器控制阀444以关闭或开启或部分关闭，从而改变等离子体室402内的压强量值。例如，主计算机410传送控制信号至马达驱动器(例如一或多个晶体管)以产生电流信号。电流信号从马达驱动器被传送至马达482的转子以相对马达的定子转动转子，从而经由连接机构转动阀444。阀444的转动使阀444的位置从开启改变为关闭、或从关闭改变为开启、或从开启改变为部分关闭、或从关闭改变为部分开启。另一方面，当判定所测得的压强为预先定义的压强时，主计算机410的处理器不控制阀444来改变等离子体室402内的压强。
在一实施方案中，当RF功率从RF电源404经由匹配网络406供给至基座440内的下电极时，喷头451内的上电极接地。
在一实施方案中，取代基座440经由匹配网络406耦合至RF电源404的情形，使喷头451内的上电极经由匹配网络耦合至RF电源，以从RF电源接收功率，且基座440内的下电极接地。
在一实施方案中，上电极和下电极两者皆经由对应的匹配网络耦合至RF电源。
图5为包含旋转器502的系统500的实施方案的图。系统500包含主计算机410、马达506、马达482、真空泵442以及液体储存部510。例如衬底102、衬底封装件180(图1A)、衬底封装件280(图2A)、或衬底封装件380(图3A)之类的衬底封装件503设置于旋转器502内的支撑件516(例如金属支撑件、塑料支撑件等)上方。支撑件516经由连接机构连接至马达506，连接机构的示例被提供在上文。
马达506耦合至主计算机410，主计算机410耦合至真空泵442及阀512。主计算机410经由马达482控制阀512，以开启或关闭或部分开启或部分关闭阀512。例如，主计算机410传送信号至马达驱动器以产生电流。该电流供给至运作以开启或关闭或部分开启或部分关闭阀512的马达482。阀512的开启或部分开启容许液体(例如操作103(图1A、2A、及3A)中沉积的氧化物或氮化物、操作109(图1A、2A、及3A)中沉积的光致抗蚀剂)传送至旋转器502，以沉积在衬底封装件503的顶部表面上。例如，氧化物或氮化物在衬底102的顶部表面的中心或接近该中心。举另一示例而言，光致抗蚀剂沉积在衬底封装件180、280、或380的顶部表面的中心或接近该中心。
在将液体沉积于衬底封装件503的顶部表面上之后，主计算机410控制马达506以运作而旋转支撑件516。例如，主计算机410传送控制信号至马达驱动器(例如一或多个晶体管)以产生电流信号。将电流信号传送至马达506的转子以相对马达506的定子转动转子，以经由连接机构转动支撑件516。支撑件516的转动使衬底封装503的顶部表面旋转，以经由离心力使顶部表面上的液体均匀分散，使得液体沉积在顶部表面上。
主计算机410控制真空泵以运作而去除旋转器502内任何过量的液体。例如，主计算机410传送信号至真空驱动器(例如一或多个晶体管等)以打开真空泵442，从而在旋转器502内产生局部真空以从旋转器502去除任何过量液体。在一些实施方案中，真空泵442于液体被容许从液体储存部510进入旋转器502之前由主计算机410操作，以从旋转器502去除任何过量的剩余液体。
图6为CVD反应器系统600的实施方案的图，其用于显示化学气相沉积。CVD反应器系统600包含CVD反应器602。CVD反应器602具有外壳，该外壳还包含顶部外壳604及底部外壳606。在顶部外壳604与底部外壳606之间设有供反应性气体进入的入口导管608。在入口导管608内，设有阀622。此外，在顶部外壳604与底部外壳606之间为其中设有多个叶片610A及610B的间隙。叶片610B位于叶片610A对面。在叶片610A与610B之间且在间隙下方，设有晶片支撑板612。晶片支撑板612将晶片614支撑在晶片支撑板612上方。晶片614的示例包含衬底102与氧化物或氮化物层106(图1A及3A)的组合。晶片支撑板612位于例如陶瓷板之类的绝缘体613上方。在绝缘体613下方且在底部外壳606上方，有在CVD反应器602的外壳内的区域618，一或多个加热线圈616位于该区域618中。在区域618下方，设有出口导管620以供反应性气体从CVD反应器602离开。在出口导管620内，设有压强传感器450。此外，温度传感器448耦合至区域618，例如耦合至一或多个加热线圈616，以测量区域618内的温度。区域618内的温度表示顶部外壳604与晶片614之间的间隙中的温度。
主计算机410经由马达驱动器和马达482耦合至阀622。耦合至主计算机410的马达驱动器位于主计算机410内或主计算机410之外。马达482经由连接机构(其示例提供于上文)耦合至阀622，以控制进入CVD反应器602的反应性气体流的压强。此外，驱动器的示例提供于上文。此外，主计算机410经由DC电源452耦合至一或多个加热线圈616，以控制一或多个加热线圈616的温度。
例如蒸汽形式的沉积材料(如钨基材料或钌)的反应性气体经由导管608传输通过叶片610A之间的间隙而进入顶部外壳604与晶片614之间的间隙。叶片610A促进沉积材料在晶片614的顶部表面上方的水平方向上的横贯流动。沉积材料在水平方向上横越晶片614的顶部表面上方以沉积在顶部表面上。此外，反应性气体的剩余部分通过叶片610B之间的间隙并经由出口导管620离开。
当从压强传感器450接收测得的压强、且判定所测得的压强不同于预先定义的压强时，主计算机410的处理器传送信号至马达驱动器。当接收到信号时，马达驱动器产生电流信号并传送电流信号至马达482。马达482以上述方式运作以控制(例如开启、关闭、部分开启、或部分关闭)阀622，以控制进入顶部外壳604与晶片支撑板612之间的间隙的反应性气体流，从而控制CVD反应器602内的压强。压强受到控制直到从压强传感器450接收的测得的压强等于预先定义的压强。另一方面，当判定所测得的压强等于预定的压强时，主计算机410的处理器不控制阀622。
类似地，当从温度传感器448接收测得的温度、且判定所测得的温度不同于预先定义的温度时，主计算机410的处理器传送信号至电源452以改变功率信号的量值。当从处理器接收到信号时，电源452改变由电源452产生的功率信号的幅值，并将具有经改变的幅值的功率信号传送至一或多个加热线圈616。当接收到具有经改变的幅值的功率信号时，由一或多个加热线圈616产生的热量改变，以改变顶部外壳604与晶片支撑板612之间的间隙内的温度。一或多个加热线圈616受到主计算机410的处理器控制，直到测得的温度等于预先定义的温度。另一方面，当判定所测得的温度与预定的温度相同时，主计算机410的处理器不经由电源452控制由一或多个加热线圈616所产生的热量。
主计算机410的处理器控制流入CVD反应器602的反应性气体的流速，以达到例如钨基层108(图1A)钌层302(图3A)之类的层的预先定义的厚度。例如，主计算机410的处理器通过控制使阀622维持开启的时间量，来控制流入CVD反应器602的顶部外壳604与晶片支撑板612之间的间隙中的反应性气体的量。主计算机410的内存设备储存所述层的预先定义的厚度与阀622维持开启的时间量之间的关联性(例如一对一关系或映射)。主计算机410的处理器存取该关联性以存取预先定义的厚度，从而进一步存取时间量，并传送信号至马达驱动器来控制阀622，以使阀622维持开启该时间量。在判定该时间量完成时，主计算机410的处理器控制阀622以使阀622关闭。
图7A为无电沉积系统700的实施方案的图，其用于显示图1A的钨基层108上或图2A的氧化物或氮化物层106上的金属基材料的沉积。无电沉积系统700包含具有供晶片704进入的狭槽的容器702(例如浸渍槽)。晶片704的示例包含如图1A所示的衬底102、氧化物或氮化物层106及钨基层108的组合。晶片704的另一示例包含如图2A所示的衬底102及氧化物或氮化物层106的组合。容器702的顶部706具有用于控制容器702内的温度的一或多个加热器元件724。一或多个加热器元件724的示例提供于上文。主计算机410经由电源452耦合至一或多个加热元件。此外，容器702的底部708的底部表面具有排放端口712，以供经由顶部706供给至容器702内的空间的惰性气体离开。惰性气体的示例包含氮及氩。供给惰性气体，使得容器702内的例如金属基材料及还原剂的混合物的化学溶液不与例如氧之类的不期望的气体反应。容器702内设有用于支撑晶片704的衬底支撑件710。还原剂的示例包含膦、二硼烷、或硅烷、或其组合。衬底支撑件710在结构上类似于上述的晶片支撑板612。
还原剂使通常在溶液中呈现为金属基离子的金属基材料还原，从而使得金属基材料沉积在钨基层108上。还原为从金属基材料去除电子以供与钨基材料交互反应的过程。被去除的电子与钨基材料键合以使金属基层110沉积在钨基层108上。
应注意在图2A所示的其中金属基材料沉积在氧化物或氮化物层106上的实施方案中，不使用还原剂。化学溶液包含金属基材料而不包含还原剂。
无电沉积系统700还包含主计算机410、温度传感器448、及压强传感器450。压强传感器450位于出口720中，该出口720位于容器702的底部708的底部表面内。出口720使得能够处理来自容器702的化学溶液的剩余部分。温度传感器448耦合至衬底支撑件710以测量衬底支撑件710的温度。衬底支撑件710的温度代表容器702内的温度。阀722(其示例提供于上文)位于出口720的底部区域，以开启、关闭、部分开启、或部分关闭出口720。主计算机410经由马达驱动器、马达482及连接机构(其示例提供于上文)耦合至阀722。马达驱动器位于主计算机410内或在主计算机410之外。
当判定所测得的容器702内的温度不同于预先定义的温度时，主计算机410的处理器控制电源452以改变功率信号的幅值。具有改变的幅值的功率信号由电源452产生，且被传送至顶部706内的一或多个加热器元件724，以改变容器702内的空间的温度。另一方面，当判定所测得的温度为预先定义的温度时，主计算机410的处理器不控制电源452来改变容器702内的空间的温度。
类似地，当判定所测得的压强并非预先定义的压强时，主计算机410的处理器控制所述阀722以关闭或开启或部分关闭，从而改变容器702内的压强量值。例如，主计算机410传送控制信号至马达驱动器以产生电流信号。电流信号被传送至马达482的转子以相对马达482的定子转动转子，以经由连接机构转动阀722。阀722的转动使阀722的位置从开启改变为关闭、或从关闭改变为开启、或从开启改变为部分关闭、或从关闭改变为部分开启，以改变容器702内的压强。另一方面，当判定所测得的压强为预先定义的压强时，主计算机410的处理器不控制阀722来改变容器702内的压强。
图7B为无电沉积系统750的实施方案的图，其用于显示金属基材料在晶片704上的沉积。无电沉积系统700包含容器752、温度传感器448、主计算机410、马达482、喷嘴754、导管部756A、另一导管部756B以及阀758。阀758的示例提供于上文。阀758位于导管部756A与756B之间以控制化学溶液(其示例于以上参照图7A提供)向容器752内的空间的流动。容器752包含置于容器底部以支撑晶片704的晶片支撑件760。晶片支撑件的示例提供于上文。此外，容器752的底部包含出口762，以使得化学溶液的剩余部分能从容器752内的空间离开到达容器752之外。
晶片支撑件768耦合至温度传感器448以用于测量晶片支撑件760的温度。衬底支撑件760的温度代表容器752内的温度。此外，出口762包含压强传感器450。晶片支撑件762包含一或多个加热器组件766，其示例提供于上文。
主计算机410经由马达驱动器耦合至马达482。马达482经由连接机构(其示例提供于上文)耦合至阀758。
化学溶液经由导管部756A及756B以及喷嘴754供给至容器752内的空间，以沉积在晶片704的顶部表面上。当判定所测得的容器752内的温度不同于预先定义的温度时，主计算机410的处理器控制电源452以改变功率信号的幅值。具有经改变的幅值的功率信号由电源452产生，且被传送至晶片支撑件760内的一或多个加热器组件766，以改变容器752内的空间的温度。另一方面，当判定所测得的温度为预先定义的温度时，主计算机410的处理器不控制电源452来改变容器752内的空间的温度。
类似地，当判定所测得的压强并非预先定义的压强时，主计算机410的处理器控制阀758以关闭或开启或部分关闭，从而改变容器752内的压强量值。例如，主计算机410传送控制信号至马达驱动器以产生电流信号。电流信号被传送至马达482的转子以相对马达482的定子转动转子，以经由连接机构转动阀758。阀758的转动使阀758的位置从开启改变为关闭、或从关闭改变为开启、或从开启改变为部分关闭、或从关闭改变为部分开启，以改变容器752内的压强。另一方面，当判定所测得的压强为预先定义的压强时，主计算机410的处理器不控制阀758来改变容器752内的压强。
主计算机410的处理器控制供给至容器752的化学溶液的流速，以达到例如金属基层110(图1A及2A)之类的层的预先定义的厚度。例如，主计算机410的处理器通过控制使阀758维持开启的时间量，来控制进入晶片704上方的容器752中的化学溶液量。主计算机410的内存设备储存层的预先定义的厚度与阀758维持开启的时间量之间的关联性(例如一对一关系或映射)。主计算机410的处理器存取该关联性以存取预先定义的厚度，从而进一步存取时间量，并传送信号至马达驱动器来控制阀758，以使阀758开启持续该时间量。在判定该时间量完成时，主计算机410的处理器控制阀758以使阀758关闭。
图8为晶片步进器800的实施方案的图，用于显示光致抗蚀剂层112内的图案的形成。晶片步进器800包含光源802(例如紫外线(UV)光源、X射线光源等)、透镜804、光掩模806、及投射透镜808。UV光源的示例包含水银蒸气灯。晶片812置于晶片步进器800内的衬底保持器810上。晶片812的示例包含衬底封装件172(图1A)、衬底封装件272(图2A)、衬底封装件372(图3A)。
光源802产生穿过透镜804的光，例如UV光、X射线等。透镜804将光引导(例如聚焦)朝向光掩模806。被引导的光穿过光掩模806的容许被引导的光通行的区域，并入射于投射透镜808上。投射透镜808将入射光引导至光致抗蚀剂层112的一部分上，图案将施加(例如压印、叠加等)于该部分上。图案是由片段(例如片段116A及116B)及通孔(例如通孔114A)的组合所定义。被引导至光致抗蚀剂层112上的光将图案叠加于光致抗蚀剂层112上。衬底保持器810在x及y方向上移动，以重复图案的施加。
图9为沉浸式容器900的实施方案的图，其用于显示其上被施加图案的光致抗蚀剂层112的片段的剥除。沉浸式容器900以化学溶液(例如显影剂、结合氮的去离子水、去离子水等)填充，以去除光致抗蚀剂层112的暴露于光的区域。如果光致抗蚀剂层112的光致抗蚀剂材料为正型，光致抗蚀剂材料的暴露于光的区域在被浸没时变得可在化学溶液中溶解。另一方面，如果光致抗蚀剂层112的光致抗蚀剂材料为负型，则光致抗蚀剂材料的未暴露于光的区域在被浸没时变得可在化学溶液中溶解。光刻的示例被叙述于美国公开专利申请No.2008/0171292中，其通过引用整体并入本文。将光致抗蚀剂层112剥除以产生衬底封装件902。衬底封装件902的示例包含衬底封装件174(图IB)、衬底封装件274(图2B)、及衬底封装件374(图3A)。
图10为系统1000的实施方案的图，其用于显示去渣操作113(图1B、2B、及3A)、光致抗蚀剂剥除操作119(图1B、2B、及3B)、蚀刻操作121(图1A)、蚀刻操作202(图2B)、及蚀刻操作309(图3B)。系统1000包含射频产生器(RFG)1002、IMC 1004、等离子体室1011、储存一或多种蚀刻剂的容器1005、主计算机410、另一RFG 1012、另一IMC 1014、马达482、温度传感器448、压强传感器450、电源452以及真空泵442。一或多种蚀刻剂的示例包含酸，例如氢氯酸、硫酸、硝酸、或其组合。一或多种蚀刻剂的其他示例提供于上文。
主计算机410经由缆线(例如串行数据传输线、平行数据传输线、通用串行总线(USB)线等)耦合至RFG 1002。类似地，主计算机410经由另一缆线(例如串行数据传输线、平行数据传输线、USB线等)耦合至RFG 1012。
RFG 1002经由RF缆线1026耦合至IMC 1004，且IMC 1004经由RF传输线1028耦合至等离子体室1011内的喷头1010。此外，RFG 1012经由RF缆线1030耦合至IMC 1014，且IMC1014经由RF传输线1032耦合至卡盘1020。
等离子体室1011包含例如静电卡盘(ESC)之类的卡盘1020，衬底封装件1008置于卡盘1020上。等离子体室1011还包含喷头1010、及其他零件(未显示)，例如围绕卡盘1020的下电极的下介电环、围绕下介电环的下电极延伸件、下PEZ环等。衬底封装件1008的示例包含衬底封装件174(图1B)、衬底封装件176(图1B)、衬底封装件178(图1B)、以上参照图1B所述的衬底封装件A、及以上参照图IB所述的衬底封装件B。衬底封装件1008的进一步的示例包含衬底封装件274(图2B)、衬底封装件276(图2B)、衬底封装件278(图2B)、及以上参照图2B所述的衬底封装件C。衬底封装件1008的额外示例包含衬底封装件374(图3A)、衬底封装件376(图3B)、衬底封装件378(图3B)、及以上参照图3B所述的衬底封装件D。喷头1010相对卡盘1020而定位、位于卡盘1020的上方、并面向卡盘1020。卡盘1020由例如铝、铝合金、铜、铜与铝的组合等金属所制成。
喷头1010面向卡盘1020。喷头1010包含多个孔以容许储存在容器1005中的一或多种蚀刻剂施加至置于卡盘1020上的衬底封装件1008。喷头1010还包含上电极板。在一些实施方案中，喷头1010的上电极板由铝、或铝合金、或铜、或铜与铝的组合等所制成。
主计算机410经由马达驱动器、马达482以及连接机构耦合至阀1006，其示例提供于上文。此外，连接机构的示例提供于上文。阀1006设置成控制一或多种蚀刻剂经由耦合至容器1005及喷头1010的导管1050的供给。
主计算机410经由电源452耦合至位于卡盘1020内的一或多个加热器组件1052。一或多个加热器组件1052的示例提供于上文。温度传感器448耦合至卡盘1020，例如耦合至一或多个加热器组件1052，以测量卡盘1020的温度。卡盘1020的温度代表等离子体室1011内的喷头1010与卡盘1020之间的间隙的温度。此外，压强传感器450位于形成在等离子体室1011的底部表面内的开口1034处。开口1034容许一或多种蚀刻剂的剩余部分或等离子体的剩余部分从等离子体室1011内的空间流至等离子体室1011之外。真空泵1042运作而将例如剩余等离子体或剩余蚀刻剂之类的任何剩余材料从等离子体室1011内的空间去除至等离子体室1011之外。
当阀1006开启时，一或多种蚀刻剂从容器1005经由导管1050及喷头1010流至喷头与卡盘1020之间的间隙中。此外，当经由缆线从主计算机410的处理器接收控制信号时，RFG1002产生供给至IMC 1004的RF信号。当从RFG 1002接收RF信号时，IMC 1004将耦合至IMC1004的输出部的负载的阻抗与耦合至IMC 1004的输入部的来源的阻抗匹配，以产生经改变的RF信号。耦合至IMC 1004的负载的示例包含等离子体室1011及RF传输线1028。耦合至IMC1004的来源的示例包含RFG 1002及RF缆线1026。经改变的RF信号从IMC 1004经由RF传输线1028被传送至喷头1010的上电极。
类似地，当经由缆线从主计算机410接收控制信号时，RFG 1012产生供给至IMC1014的RF信号。当从RFG 1012接收RF信号时，IMC 1014将耦合至IMC 1014的输出部的负载的阻抗与耦合至IMC 1014的输入部的源的阻抗匹配，以产生经改变的RF信号。耦合至IMC1014的负载的示例包含等离子体室1011及RF传输线1032。耦合至IMC 1014的源的示例包含RFG 1012及RF缆线1030。经改变的RF信号从IMC 1014经由RF传输线1032被传送至卡盘1020。
对喷头1010供给经改变的RF信号、对卡盘1020供给经改变的RF信号以及对等离子体室1011供给一或多种蚀刻剂在等离子体室1011内产生或维持等离子体。等离子体包含一或多种蚀刻剂的离子，且离子与衬底封装件1008的顶层的部分反应，以去除这些部分或在层上执行去渣操作113。为了说明，当一或多种蚀刻剂包含二氧化碳或另一蚀刻剂气体时，执行光致抗蚀剂剥除操作119。举另一示例而言，当一或多种蚀刻剂包含氧或蚀刻剂气体时，执行去渣操作113。举又一示例而言，当使用于上参照图IB、2B及3B所述的一或多种蚀刻剂时，执行蚀刻操作121(图1B)、202(图2B)以及309(图3B)。
当判定所测得的等离子体室1011内的温度不同于预先定义的温度时，主计算机410的处理器控制电源452以改变功率信号的幅值。具有经改变的幅值的功率信号由电源452产生，且被传送至卡盘1020内的一或多个加热器组件1052，以改变等离子体室1011内的间隙的温度。另一方面，当判定所测得的温度为预先定义的温度时，主计算机410的处理器不控制电源452来改变等离子体室1011内的间隙的温度。
类似地，当判定所测得的压强并非预先定义的压强时，主计算机410的处理器控制阀1006以关闭或开启或部分关闭，以改变等离子体室1011内的压强量值。例如，主计算机410传送控制信号至马达驱动器以产生电流信号。电流信号被传送至马达482的转子以相对马达482的定子转动转子，以经由连接机构转动阀1006。阀1006的转动使阀1006的位置从开启改变为关闭、或从关闭改变为开启、或从开启改变为部分关闭、或从关闭改变为部分开启，以改变等离子体室1011内的压强。另一方面，当判定所测得的压强为预先定义的压强时，主计算机410的处理器不控制阀1006来改变等离子体室1011内的压强。
在一些实施方案中，将不同的等离子体室(例如等离子体室1011)用于执行去渣操作113、光致抗蚀剂剥除操作119以及蚀刻操作(例如操作121、202或309)。例如，将第一等离子体室用于执行去渣操作113，将第二等离子体室用于执行光致抗蚀剂剥除操作119，且将第三等离子体室用于执行蚀刻操作121。第一、第二、及第三等离子体室中的每一个具有与等离子体室1011相同的结构。
图11A为系统1100的实施方案的图，其用于显示预处理操作115(图1B、2B以及3A)。系统1100包含室1102、马达1104以及容器1106。马达1104经由连接机构(其示例提供于上文)耦合至晶片保持器1108。晶片保持器1108保持衬底封装件1112。衬底封装件1112的示例包含衬底封装件174(图1B)、衬底封装件274(图2B)以及衬底封装件374(图3A)。
主计算机410传送信号至马达驱动器。当接收信号时，马达驱动器产生电流信号，该电流信号供给至马达482。马达482运作而开启阀1110。当阀1110开启时，例如水、水溶性溶剂、去离子水、去离子水与水溶性溶剂的组合等预湿润流体从容器1106流入室1102。此外，主计算机410传送信号至马达驱动器(其示例提供于上文)以操作马达1104。例如，马达驱动器产生电流信号以操作马达1104。马达1104运作(例如转动等)以降低晶片保持器1108的位置，以使衬底封装件1112得以浸没于室1102内的预湿润流体中。
一旦衬底封装件1112被预湿润，马达1104便运作而抬高晶片保持器1108，以将衬底封装件1112从浸没于预湿润流体的状态去除。马达1104进一步运作而转动晶片保持器1108，以从衬底封装件1112的顶部表面去除预湿润流体。在预处理操作115之前、期间或之后，真空泵442由主计算机410的处理器操作，以从室1102去除剩余材料，例如预湿润流体的剩余部分。
图11B为系统1120的实施方案的图，其用于显示预处理操作115(图1B、2B以及3A)。系统1120包含室1122、马达1104以及容器1106。马达1104经由连接机构(其示例提供于上文)耦合至卡盘1124。卡盘1124支撑衬底封装件1112。举例而言，卡盘1124具有定位于绕衬底封装件1112的周缘的相等角度(例如120度)处的臂，以保持衬底封装件1112。
当阀1110开启时，来自容器1106的预湿润流体便分配或喷洒至室1122中、衬底封装件1112上方。主计算机410传送信号至马达驱动器以操作马达482。马达运作而开启阀1110。主计算机410传送信号至马达驱动器以操作马达1104。马达1104运作(例如转动等)以在衬底封装件1112由卡盘1124保持且在预湿润流体施加至衬底封装件1112时转动衬底封装件1112。衬底封装件1112被保持，以减少衬底封装件1112滑脱或移动的机会。在一些实施方案中，马达1104在预湿润流体施加至衬底封装件1112时不运作。
一旦衬底封装件1112被预湿润，马达1104便运作而转动卡盘1124，以从衬底封装件1112的表面去除预湿润流体，该预湿润流体将在室1122的底部收集。在预处理操作115之前、期间或之后，真空泵442运作而从室1122去除不期望有的剩余材料。
图12为电沉积系统1200的实施方案的图，其用于显示电沉积操作117(图1B及2B)、铜晶种层沉积操作305(图3A)以及主体铜沉积操作307(图3B)。系统1200包含主计算机410、可转动轴1218、室1220、存放阴极电解液的容器1222以及泵1224。阴极电解液的示例包含由铜制成的液体。在一些实施方案中，阴极电解液包含由铜制成的液体且还包含一或多个平整剂(leveler)的组合。平整剂使铜平整而在另一层上方形成铜的水平面，例如水平面L1(图1B及2B)、水平面L3(图3A)、或水平面L4(图3B)等，该另一层例如金属基层110的部分(图IB、2B)、钌层302的部分(图3A)、或铜晶种层304(图3A)等。
衬底封装件1204由室1220的晶片保持器1206所保持、定位以及转动。衬底封装件1204的示例包含衬底封装件174(图1B)、衬底封装件274(图2B)、衬底封装件374(图3A)以及衬底封装件381(图3A)。室1220包含电镀槽1208，其为具有阳极室的双室槽，该阳极室具有例如相对电极1209(例如铜电极等)及阳极电解液。双室具有阴极室，其具有阴极电解液。阳极室及阴极室例如由隔膜1210(例如阳离子性隔膜)分隔，隔膜1210用于电沉积且由支撑构件1212所支撑。
系统1200更包含通道式离子阻性板(CIRP)1214。分流器1216在CIRP 1214上方，且帮助产生阴极电解液的横向剪切流。阴极电解液从容器1222经由阳离子隔膜1210上方的流动端口1233引入。阴极电解液自流动端口1233通过CIRP 1214并产生冲击流至衬底封装件1204的表面上，例如金属基层110的部分110A(图1B及2B)的顶部、钌层302的部分302A(图3A)的顶部、铜晶种层304(图3A)的顶部等，以在该表面上沉积铜。此外，阴极电解液从容器1222经由泵1224引入位于室1220的侧部1202的流动端口1230中。例如，流动端口1230的入口位于相对电极1209下方。在此示例中，流动端口1230为室1220的侧壁1232中的通道。功能性的结果为阴极电解液流直接被引入形成于CIRP 1214与衬底封装件1204之间的电镀区域，以增强横跨衬底封装件1204的横向剪切流，如图12中箭头的水平方向1207所示。例如，横向剪切流在平行于衬底封装件1204的顶部表面的方向1207上。横向剪切流施加于光致抗蚀剂层112的相邻片段(例如片段116A及116B)之间，以产生重分布层120(图1B及2B)、铜晶种层304(图3A)、或重分布层312的主体铜层306(图3B)。
此外，当将具有铜及平整剂的阴极电解液引入室1220中，在衬底封装件1204上时，主计算机410控制系统1200的直流(DC)电源1234以供应DC功率至相对电极1209及晶片保持器1206。晶片保持器1206由DC功率施以正电以作为阴极，且相对电极1209由DC功率施以负电以作为阳极，使阴极电解液的离子能电沉积在衬底封装件1204上。
图13A为衬底封装件1300的实施方案的图，且衬底封装件1300包含衬底1302。多个中间层1304沉积在衬底1302的顶部。例如，中间层1304中的一者的阻挡和晶种层沉积在衬底1302的顶部表面上。晶种层由铜制成。沉积阻挡和晶种层的示例于2017年3月14日申请的美国公开申请No.2017-0243839中提供，其整体通过引用并入本文。此外，重分布层1306沉积在中间层1304的顶部。
图13B为衬底封装件1350的实施方案的图，其用于显示不施加阻挡和晶种层至衬底102的益处。衬底封装件1350包含衬底1302，中间层1304和粗糙化、底切、且缩减的重分布层1352。当蚀刻所沉积的阻挡和晶种层时，重分布层1352通过蚀刻而被底切、缩减、并粗糙化。通过避免沉积阻挡和晶种层，便没有对阻挡和晶种层执行的蚀刻。因此，重分布层1306没被损毁。
此处所述的实施方案可利用诸多计算机系统配置而实施，其包括手持硬件单元、微处理器系统、基于微处理器或可编程的消费电子产品、迷你计算机、大型计算机等等。实施方案也可在分布式的计算环境中实施，其中任务通过经由网络连接的远程处理硬件单元执行。
在一些实施方案中，控制器是系统的一部分，所述系统可以是上述示例的一部分。这样的系统包括半导体处理设备，半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理部件(晶片基座、气体流系统等)。这些系统与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件被称为“控制器”，其可以控制一个或多个系统的各种部件或子部件。根据处理要求和/或系统类型，控制器被编程以控制本文公开的任何工艺，包括处理气体的输送、温度设置(例如加热和/或冷却)、压强设置、真空设置、功率设置、RF产生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、晶片转移进出工具和其他转移工具和/或与具体系统连接或通过接口连接的加载锁。
概括地说，在多种实施方案中，控制器可以定义为电子器件，电子器件具有接收指令、发出指令、控制操作、启用清洁操作、启用端点测量等的各种集成电路、逻辑、存储器和/或软件。集成电路包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为ASIC的芯片、和/或一个或多个微处理器、或执行程序指令(例如，软件)的微控制器。程序指令是以各种单独设置(或程序文件)的形式发送到控制器的指令，单独设置(或程序文件)定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定工艺的操作参数。在一些实施方式中，操作参数可以是由工艺工程师定义的配方的一部分，以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间完成一个或多个处理步骤。
在一些实施方案中，控制器是与系统集成、耦合到系统、以其它方式联网到系统或其组合的计算机的一部分或耦合到所述计算机。例如，控制器在“云”中或是晶片厂(fab)主机系统的全部或一部分，其可以允许对晶片处理的远程访问。计算机使得能对系统进行远程访问以监视制造操作的当前进展、检查过去制造操作的历史、检查多个制造操作的趋势或性能标准，改变当前处理的参数、设置处理步骤以跟随当前的处理、或者开始新的处理。
在一些实施方案中，远程计算机(例如服务器)通过网络(其包括本地网络或因特网)向系统提供工艺配方。远程计算机包括使得能够输入或编程参数和/或设置的用户界面，然后将所述参数和/或设置从远程计算机发送到系统。在一些示例中，控制器接收数据形式的指令，其指定在一个或多个操作期间要执行的每个处理步骤的参数。应当理解，参数是特定于要执行的工艺的类型和工具的类型，控制器被配置为与所述工具接口或控制所述工具。因此，如上所述，控制器例如通过包括联网在一起并朝着共同目的(例如本文所述的工艺和控制)工作的一个或多个分立的控制器而呈分布式。用于这种目的的分布式控制器的示例包括在与远程(例如在平台级或作为远程计算机的一部分)的一个或多个集成电路通信的室上的一个或多个集成电路，其组合以控制在室上的工艺。
在各种实施方案中，示例系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及可以与半导体晶片的制造和/或制备相关联或用于半导体晶片的制造和/或制备的任何其它半导体处理系统。
进一步注意，在一些实施方案中，上述操作适用于若干类型的等离子体室，例如包含感应耦合等离子体(ICP)反应器的等离子体室、变压器耦合等离子体室、电容耦合等离子体反应器、导体工具、介电工具、包含电子回旋共振(ECR)反应器的等离子体室等。例如，一或多个RF产生器耦合至ICP反应器内的电感器。电感器的形状的示例包含螺线管、圆顶形线圈、平面形线圈等。
如上所述，根据将由工具执行的一个或多个处理步骤，控制器与一个或多个其他工具电路或模块、其它工具部件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一控制器、或在将晶片容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。
考虑上述实施方案，应理解实施方案中的一些使用诸多涉及储存于计算机系统中的数据的计算机实现的操作。这些操作为物理性操控物理量的操作。此处所述形成实施方案的一部分的操作中的任何操作皆为有用的机器操作。
实施方案中的一些还涉及执行这些操作的硬件单元或装置。该装置针对特殊用途计算机而特别建构。当定义为特殊用途计算机时，该计算机执行并非该特殊用途的一部分的其他处理、程序执行或子程序，但仍能针对该特殊用途而运作。
在一些实施方案中，操作可由计算机处理，该计算机由储存在计算机内存、高速缓存中、或通过计算机网络取得的一或多个计算机程序选择性地启用或配置。当数据通过计算机网络取得时，数据可由计算机网络的其他计算机(例如运算资源的云端)处理。
可将一或多个实施方案制造为非瞬时计算机可读介质上的计算机可读代码。非瞬时计算机可读介质为储存数据的任何数据储存硬件单元，例如内存设备等，其后续可由计算机系统读取。非瞬时计算机可读介质的示例包含硬盘、网络附加储存设备(NAS)、ROM、RAM、只读光盘(CD-ROM)、可录式光盘(CD-R)、可重复录写光盘(CD-RW)、磁带及其他光学及非光学数据储存硬件单元。在一些实施方案中，非瞬时计算机可读媒体包含分布于网络耦合计算机系统的计算机可读有形介质，使得计算机可读码以分散方式储存及执行。
虽然以上方法操作以特定顺序叙述，但应理解在诸多实施方案中，在操作之间执行其他内务处理作业，或方法操作被调整而使得其发生在稍微不同的时间、或分布在容许方法操作发生在不同时间间隔的系统中、或以不同于上述者的顺序执行。
应进一步注意，在实施方案中，在不背离本公开中所说明的诸多实施方案中所述的范围的情况下，来自上述任何实施方案中的一或多个特征与任何其他实施方案中的一或多个特征结合。
虽然前述实施方案已针对透彻理解的目的而稍加详述，但显而易见，某些变更及修改方案可在所附权利要求的范围内实施。因此，应将本实施方案视为说明性而非限制性，且不应将实施方案限制在本文所提出的细节，而是可在所附权利要求的范围及等同方案内加以修改。

Claims (26)

1.一种制造重分布层(RDL)的方法，其用以使对所述重分布层的蚀刻减至最小，所述方法包括：
在衬底的顶部沉积保护性材料，以利用保护层覆盖所述衬底的顶部表面；
在所述保护层的顶部覆盖钨基材料，以在所述保护层的顶部形成钨基层；
施加金属基材料至所述钨基层，以在所述钨基层的顶部产生金属基层；
在所述金属基层的顶部沉积光致抗蚀剂材料，以形成覆盖于所述金属基层上的光致抗蚀剂层；
将所述光致抗蚀剂层图案化，以在所述光致抗蚀剂层的多个片段之间形成多个通孔；
在所述多个通孔上施加铜以产生所述重分布层，使得所述重分布层的多个片段与所述光致抗蚀剂层的所述多个片段是断续的；
在产生所述重分布层之后，剥除所述光致抗蚀剂层的所述多个片段，其中所述剥除被执行而露出所述金属基层的多个部分；
蚀刻所述金属基层的所述多个部分，以露出所述钨基层的多个部分，并使对所述重分布层的蚀刻减至最小；以及
蚀刻所述钨基层的所述多个部分，以使对所述重分布层的蚀刻减至最小。
2.根据权利要求1所述的方法，其中所述钨基材料为钨或氮化钨。
3.根据权利要求2所述的方法，其中所述金属基层为硼化镍或钴。
4.根据权利要求1所述的方法，其中所述衬底欠缺阻挡和晶种层的覆盖物，以使对所述重分布层的蚀刻减至最小，其中对所述重分布层的蚀刻发生在所述阻挡和晶种层被蚀刻时。
5.根据权利要求1所述的方法，其中所述施加所述金属基材料通过使用无电沉积执行。
6.根据权利要求1所述的方法，其中所述保护层包含氧化物或氮化物，并且使用等离子体增强化学气相沉积形成。
7.根据权利要求1所述的方法，其还包含防止在所述衬底与所述光致抗蚀剂层之间制造阻挡层及晶种层。
8.根据权利要求7所述的方法，其中所述晶种层由铜制成，其中对所述晶种层的蚀刻蚀刻所述重分布层的至少一部分。
9.根据权利要求1所述的方法，其还包含蚀刻所述保护层的部分，以露出所述衬底的多个部分。
10.一种制造重分布层(RDL)的方法，其用以使对所述重分布层的蚀刻减至最小，所述方法包括：
在衬底的顶部沉积保护性材料，以利用保护层覆盖所述衬底的顶部表面；
在所述保护层的顶部覆盖金属基材料，以在所述保护层的顶部形成金属基层；
在所述金属基层的顶部沉积光致抗蚀剂材料，以形成覆盖于所述金属基层上的光致抗蚀剂层；
将所述光致抗蚀剂层图案化，以在所述光致抗蚀剂层的多个片段之间形成多个通孔；
在所述多个通孔上施加铜以产生所述重分布层，使得所述重分布层的多个片段与所述光致抗蚀剂层的所述多个片段是断续的；
在产生所述重分布层之后，剥除所述光致抗蚀剂层的所述多个片段，其中所述剥除被执行以露出所述金属基层的多个部分；以及
蚀刻所述金属基层的所述多个部分，以使对所述重分布层的蚀刻减至最小。
11.根据权利要求10所述的方法，其中所述金属基层由硼化镍或钴制造。
12.根据权利要求10所述的方法，其中所述衬底欠缺阻挡和晶种层的覆盖物，以使对所述重分布层的蚀刻减至最小，其中对所述重分布层的蚀刻发生在所述阻挡和晶种层被蚀刻时。
13.根据权利要求12所述的方法，其中所述阻挡和晶种层包括阻挡层和晶种层，其中所述晶种层由铜制成，其中对所述晶种层的蚀刻蚀刻所述重分布层的至少一部分。
14.根据权利要求10所述的方法，其中所述覆盖所述金属基层通过使用无电沉积执行。
15.根据权利要求10所述的方法，其中所述保护层包含氧化物或氮化物，且使用等离子体增强化学气相沉积形成。
16.根据权利要求10所述的方法，其还包含防止在所述衬底与所述光致抗蚀剂层之间制造阻挡层及晶种层。
17.根据权利要求16所述的方法，其中所述阻挡和晶种层包括阻挡层和晶种层，其中所述晶种层由铜制成，其中对所述晶种层的蚀刻蚀刻所述重分布层的至少一部分。
18.根据权利要求10所述的方法，其还包含蚀刻所述保护层的多个部分，以露出所述衬底的多个部分。
19.一种制造重分布层(RDL)的方法，其用以使对所述重分布层的蚀刻减至最小，所述方法包括：
在衬底的顶部沉积保护性材料，以利用保护层覆盖所述衬底的顶部表面；
在所述保护层的顶部覆盖钌材料，以在所述保护层的顶部形成钌层；
在所述钌层的顶部沉积光致抗蚀剂材料，以形成覆盖于所述钌层上的光致抗蚀剂层；
将所述光致抗蚀剂层图案化，以在所述光致抗蚀剂层的多个片段之间形成多个通孔；
在所述多个通孔上施加铜而在所述多个通孔上产生铜晶种层，以引发所述重分布层的产生；
在所述铜晶种层的顶部沉积主体铜，使得所述重分布层的多个片段产生在所述光致抗蚀剂层的所述多个片段之间，其中沉积所述主体铜被执行以在所述铜晶种层的顶部制造主体铜层，从而制造所述重分布层；
剥除所述光致抗蚀剂层的所述多个片段，其中所述剥除被执行以露出所述钌层的多个部分；以及
蚀刻所述钌层的所述多个部分，以使对所述重分布层的蚀刻减至最小。
20.根据权利要求19所述的方法，其还包含防止在所述衬底的顶部形成阻挡和晶种层，以使对所述重分布层的蚀刻减至最小。
21.根据权利要求20所述的方法，其中所述阻挡和晶种层包括阻挡层和晶种层，其中所述晶种层由铜制成，其中对所述晶种层的蚀刻蚀刻所述重分布层的至少一部分。
22.根据权利要求19所述的方法，其中覆盖所述钌层使用化学气相沉积而执行。
23.根据权利要求19所述的方法，其中所述保护层包含氧化物或氮化物，且使用等离子体增强化学气相沉积形成。
24.根据权利要求19所述的方法，其还包含防止在所述衬底与所述光致抗蚀剂层之间制造阻挡层及晶种层。
25.根据权利要求24所述的方法，其中所述阻挡和晶种层包括阻挡层和晶种层，其中所述晶种层由铜制成，其中所述晶种层的蚀刻蚀刻所述重分布层的至少一部分。
26.根据权利要求19所述的方法，其还包含蚀刻所述保护层的多个部分，以露出所述衬底的多个部分。
CN201880061540.7A 2017-09-22 2018-09-20 用于防止蚀刻重分布层的重分布层制造的系统和方法 Active CN111133568B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/713,524 2017-09-22
US15/713,524 US10211052B1 (en) 2017-09-22 2017-09-22 Systems and methods for fabrication of a redistribution layer to avoid etching of the layer
PCT/US2018/052083 WO2019060636A1 (en) 2017-09-22 2018-09-20 SYSTEMS AND METHODS FOR MANUFACTURING A REDISTRIBUTION LAYER TO AVOID LAYER ETCHING

Publications (2)

Publication Number Publication Date
CN111133568A CN111133568A (zh) 2020-05-08
CN111133568B true CN111133568B (zh) 2024-04-09

Family

ID=65322770

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880061540.7A Active CN111133568B (zh) 2017-09-22 2018-09-20 用于防止蚀刻重分布层的重分布层制造的系统和方法

Country Status (5)

Country Link
US (1) US10211052B1 (zh)
KR (2) KR20240058995A (zh)
CN (1) CN111133568B (zh)
TW (1) TWI802593B (zh)
WO (1) WO2019060636A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315890B2 (en) * 2020-08-11 2022-04-26 Applied Materials, Inc. Methods of forming microvias with reduced diameter
CN114980497A (zh) * 2021-02-20 2022-08-30 嘉联益电子(昆山)有限公司 具导通孔的电路板线路结构的制作方法及所制成的具导通孔的电路板线路结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
TWI223402B (en) * 2002-04-26 2004-11-01 Ind Tech Res Inst Whirlpool-like microstructure having spiral conductor layer and manufacturing method thereof
CN103050486A (zh) * 2011-10-17 2013-04-17 台湾积体电路制造股份有限公司 形成封装堆叠结构的工艺
CN104037117A (zh) * 2013-03-04 2014-09-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
WO2015147620A1 (fr) * 2013-10-14 2015-10-01 Nemotek Technologies S.A Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d
CN105225945A (zh) * 2014-06-30 2016-01-06 朗姆研究公司 用于减法金属集成的衬层和阻挡层应用
CN105762073A (zh) * 2015-01-05 2016-07-13 朗姆研究公司 用于各向异性钨蚀刻的方法和装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091219A (en) 1987-02-17 1992-02-25 Lam Research Corporation Chemical vapor deposition method
US6984892B2 (en) * 2001-03-28 2006-01-10 Lam Research Corporation Semiconductor structure implementing low-K dielectric materials and supporting stubs
US20060033678A1 (en) 2004-01-26 2006-02-16 Applied Materials, Inc. Integrated electroless deposition system
US7122458B2 (en) * 2004-07-22 2006-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating pad redistribution layer
JP2006135058A (ja) * 2004-11-05 2006-05-25 Advanced Lcd Technologies Development Center Co Ltd 銅配線層の形成方法、半導体装置の製造方法
US7913644B2 (en) 2005-09-30 2011-03-29 Lam Research Corporation Electroless deposition system
US7794530B2 (en) 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
KR100806350B1 (ko) * 2007-01-25 2008-03-06 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
JP5244364B2 (ja) * 2007-10-16 2013-07-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US8703615B1 (en) * 2008-03-06 2014-04-22 Novellus Systems, Inc. Copper electroplating process for uniform across wafer deposition and void free filling on ruthenium coated wafers
DE102008021568B3 (de) * 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device
US8178953B2 (en) * 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
JP4972633B2 (ja) * 2008-12-11 2012-07-11 日東電工株式会社 半導体装置の製造方法
US7951708B2 (en) * 2009-06-03 2011-05-31 International Business Machines Corporation Copper interconnect structure with amorphous tantalum iridium diffusion barrier
JP5355504B2 (ja) * 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置
CN103718292A (zh) * 2011-08-11 2014-04-09 弗利普芯片国际有限公司 用于高密度电感器的薄膜结构和晶片级封装中的重分布
KR101761943B1 (ko) * 2012-09-20 2017-07-26 삼성전기주식회사 인쇄회로기판의 제조에 있어서의 시드층의 제거방법 및 그를 이용하여 제조된 인쇄회로기판
US10714436B2 (en) 2012-12-12 2020-07-14 Lam Research Corporation Systems and methods for achieving uniformity across a redistribution layer
US20140252571A1 (en) * 2013-03-06 2014-09-11 Maxim Integrated Products, Inc. Wafer-level package mitigated undercut
US9449808B2 (en) * 2013-05-29 2016-09-20 Novellus Systems, Inc. Apparatus for advanced packaging applications
KR20200070446A (ko) * 2013-06-28 2020-06-17 인텔 코포레이션 미세 피치 재분배 라인들의 보존
US9469912B2 (en) * 2014-04-21 2016-10-18 Lam Research Corporation Pretreatment method for photoresist wafer processing
US10083924B2 (en) * 2014-11-13 2018-09-25 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP6484490B2 (ja) * 2015-04-10 2019-03-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10163661B2 (en) * 2015-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US11018025B2 (en) * 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US10115668B2 (en) * 2015-12-15 2018-10-30 Intel IP Corporation Semiconductor package having a variable redistribution layer thickness

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
TWI223402B (en) * 2002-04-26 2004-11-01 Ind Tech Res Inst Whirlpool-like microstructure having spiral conductor layer and manufacturing method thereof
CN103050486A (zh) * 2011-10-17 2013-04-17 台湾积体电路制造股份有限公司 形成封装堆叠结构的工艺
CN104037117A (zh) * 2013-03-04 2014-09-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
WO2015147620A1 (fr) * 2013-10-14 2015-10-01 Nemotek Technologies S.A Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d
CN105225945A (zh) * 2014-06-30 2016-01-06 朗姆研究公司 用于减法金属集成的衬层和阻挡层应用
CN105762073A (zh) * 2015-01-05 2016-07-13 朗姆研究公司 用于各向异性钨蚀刻的方法和装置

Also Published As

Publication number Publication date
KR20240058995A (ko) 2024-05-03
KR102662129B1 (ko) 2024-05-02
TWI802593B (zh) 2023-05-21
US10211052B1 (en) 2019-02-19
WO2019060636A1 (en) 2019-03-28
TW201921506A (zh) 2019-06-01
KR20200047738A (ko) 2020-05-07
CN111133568A (zh) 2020-05-08

Similar Documents

Publication Publication Date Title
US10714436B2 (en) Systems and methods for achieving uniformity across a redistribution layer
KR102609125B1 (ko) 리모트 플라즈마 프로세스를 위한 챔버 컨디셔닝
US10784086B2 (en) Cobalt etch back
US11011388B2 (en) Plasma apparatus for high aspect ratio selective lateral etch using cyclic passivation and etching
KR102542269B1 (ko) 반도체 디바이스들의 금속 상호접속부들을 위한 유전체 배리어들의 선택적 형성
KR102510610B1 (ko) Vnand 홀 에칭을 위한 도금된 금속 하드 마스크
KR102432484B1 (ko) 서브트랙티브 금속 집적을 위한 라이너 및 배리어 적용
US20190043876A1 (en) SELECTIVE DEPOSITION OF SiN ON HORIZONTAL SURFACES
JP2016139792A (ja) 異方性タングステンエッチングのための方法および装置
JP2021534589A (ja) 高アスペクト比エッチングのための金属含有パシベーション
KR20070055603A (ko) 플라즈마 스퍼터링에 의한 성막방법 및 성막장치
CN111133568B (zh) 用于防止蚀刻重分布层的重分布层制造的系统和方法
KR20230151970A (ko) 금속 옥사이드를 환원시키고 제거함으로써 저 저항률 금속 콘택트들 및 상호접속부들을 형성하는 시스템들 및 방법들
CN116134182A (zh) 电镀纳米双晶和非纳米双晶铜特征
CN114051542A (zh) 半导体设备制造中在金属电沉积期间的晶种层的保护
KR102411777B1 (ko) 재분배 층에 걸친 균일성을 달성하기 위한 시스템들 및 방법들
JP2022527468A (ja) エッチングストップ層
WO2021041593A1 (en) Selective cobalt deposition on copper surfaces
US20240141541A1 (en) Electrodeposition of metals using an ionically resistive ionically permeable element or a shield spatially tailored to die-level patterns on a substrate
US20220396894A1 (en) Wafer shielding for prevention of lipseal plate-out
CN112864000A (zh) 从衬底斜面边缘区域去除金属沉积物的方法以及使用该方法的设备
KR20050000968A (ko) 금속배선 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant