KR102432484B1 - 서브트랙티브 금속 집적을 위한 라이너 및 배리어 적용 - Google Patents

서브트랙티브 금속 집적을 위한 라이너 및 배리어 적용 Download PDF

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KR102432484B1
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후이-정 우
토마스 조셉 나이즐리
나그라지 샹카르
메이후아 센
존 호앙
프리투 샤르마
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램 리써치 코포레이션
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Abstract

서브트랙티브 에칭 (subtractive etching) 및 라이너 증착 방법들에 의해 금속 상호접속부들, 라인들, 또는 비아들을 제조하기 위한 방법들 및 기법들이 제공된다. 방법들은 블랭킷 구리층을 증착하는 단계, 패턴을 형성하기 위해 블랭킷 구리층의 영역들을 제거하는 단계, 패터닝된 금속을 처리하는 단계, 구리-유전체 계면 재료가 패터닝된 구리에만 접착하도록 구리-유전체 계면 재료를 증착하는 단계, 기판 상에 유전체 배리어층을 증착하는 단계, 및 기판 상에 유전체 벌크층을 증착하는 단계를 수반한다.

Description

서브트랙티브 금속 집적을 위한 라이너 및 배리어 적용{LINER AND BARRIER APPLICATIONS FOR SUBTRACTIVE METAL INTEGRATON}
효과적인 금속 상호접속부들, 라인들, 및 비아들의 제조는 반도체 디바이스들의 제작에 있어서 중요하다. 다마신 프로세스 (damascene process) 는 구리 상호접속부들을 형성하도록 이용된 주요한 집적 회로 제조 기술이었다. 그러나, 종래의 다마신 방법들은 반도체 디바이스들에서 제조될 보다 작은 임계 치수의 피처들 때문에 22 nm를 능가하는 진보된 기술 노드들에 있어서 적합하지 않을 수도 있다.
서브트랙티브 에칭 (subtractive etching) 및 라이너 증착 방법들에 의해 금속 상호접속부들, 라인들, 및 비아들을 제조하는 방법들이 제공된다. 하나의 양태는 피처들의 패턴을 형성하도록 블랭킷 구리층 상에서 서브트랙티브 에칭을 수행하고 (perform), 구리 표면을 환원시키도록 패터닝된 구리를 처리하고, 그리고 기판 상에 유전체층을 증착함으로써 반도체 기판을 프로세싱하는 방법을 수반한다.
많은 실시예들에서, 패턴은 피처들을 포함하고, 블랭킷 구리층을 증착함으로써 형성된 소정 크기의 입자들은 평균적으로 상기 서브트랙티브 에칭에 의해 형성된 상기 피처들의 치수보다 크다. 많은 실시예들에서, 패턴 내의 라인들은 약 5:1 내지 약 1:1의 종횡비를 갖는다.
다양한 실시예들에서, 방법은 서브트랙티브 에칭을 수행하기 전에, 블랭킷 구리층이 하나 이상의 하부층들 상에 증착되도록, 기판 상에 하나 이상의 하부층들을 증착하는 단계를 더 포함한다. 많은 실시예들에서, 하나 이상의 하부층들 중 하나의 하부층은 탄탈륨 및/또는 탄탈륨 나이트라이드를 포함한다. 다양한 실시예들에서, 서브트랙티브 에칭을 수행하는 단계는 피처들을 형성하도록 블랭킷 구리층의 구역들을 제거하는 단계를 더 포함한다.
다양한 실시예들에서, 패터닝된 구리는 수소 (H2), 암모니아 (NH3), 또는 수소/질소 (H2/N2) 와 같은 환원제에 구리를 노출시킴으로써 처리된다. 많은 실시예들에서, 패터닝된 구리를 처리하는 단계는 구리의 표면을 보수한다. 다양한 실시예들에서, 패터닝된 구리는 UV 광에 노출된다. 다양한 실시예들에서, 리모트 플라즈마 또는 인-시츄 (in-situ) 플라즈마는 구리 표면 보수를 향상하도록 사용된다. 일부 실시예들에서, 패터닝된 구리가 처리되고 동시에 UV 광에 노출된다. 처리는 약 1 초 내지 약 300 초의 시간 동안 발생할 수도 있다. 처리 동안의 온도는 약 100 ℃ 내지 약 400 ℃, 또는 약 200 ℃ 내지 약 400 ℃일 수도 있다.
많은 실시예들에서, 유전체층을 증착하는 단계는 유전체 배리어층을 증착하는 단계를 포함한다. 일부 실시예들에서, 유전체 배리어층은 k가 3 이상, 또는 k가 4 이상이도록 고-k 재료를 포함한다. 일부 실시예들에서, 유전체 배리어층은 약 3 nm 미만의 두께로 증착된다. 다양한 실시예들에서, 유전체층은 에어 갭을 남기도록 증착된다.
일부 실시예들에서, 방법은 피처들의 패턴을 형성하도록 블랭킷 구리층 상에서 서브트랙티브 에칭을 수행하는 단계, 구리 표면을 환원시키도록 패터닝된 구리를 처리하는 단계, 패터닝된 구리 상에 구리-유전체 계면 재료를 선택적으로 증착하는 단계, 및 기판 상에 유전체층을 증착하는 단계를 포함한다. 일부 실시예들에서, 블랭킷 구리층은 패터닝된 마스크로서 포토레지스트를 사용하여 서브트랙티브 에칭된다. 다양한 실시예들에서, 구리-유전체 계면 재료는 화학적 기상 증착 또는 원자층 증착에 의해 증착된 코발트이다. 많은 실시예들에서, 구리에 대한 구리-유전체 계면 재료의 접착 에너지는 적어도 약 5 J/m2, 또는 적어도 약 10 J/m2이다. 일부 실시예들에서, 구리-유전체 계면 재료는 약 30 Å 미만, 또는 약 20 Å 미만의 두께로 증착된다. 일부 실시예들에서, 방법은 또한 유전체층을 이방성으로 에칭하는 단계를 포함한다. 유전체층은 유전체 배리어 또는 라이너층, 또는 유전체 벌크층일 수도 있다.
일부 실시예들에서, 방법은, 유전체 스페이서들이 알루미늄 옥사이드, SiOC, SiNC, 및 실리콘 옥사이드로 구성된 그룹으로부터 선택된 재료를 포함하도록, 적어도 하나의 유전체 스페이서를 형성하기 위해 유전체층을 에칭하는 단계를 포함한다.
또 하나의 양태는 피처들의 패턴을 형성하도록 금속의 블랭킷층 상에서 서브트랙티브 에칭을 수행하는 단계; 패터닝된 금속을 처리하는 단계; 금속 상에 금속-유전체 계면층을 선택적으로 증착하는 단계; 및 기판 상에 유전체층을 증착하는 단계에 의해 반도체 기판 상에 금속 상호접속부들을 형성하는 방법을 수반한다. 많은 실시예들에서, 유전체층을 증착하는 단계는 유전체 배리어층을 증착하는 단계를 포함한다. 일부 실시예들에서, 금속은 패터닝된 마스크로서 포토레지스트를 사용하여 서브트랙티브 에칭된다.
또 다른 양태는 (a) 샤워헤드, 기판 지지부, 및 하나 이상의 가스 유입구들을 포함하는 증착 챔버; 및 (b) 피처들의 패턴을 형성하도록 기판 상의 블랭킷 구리층을 서브트랙티브 에칭하기 위해 증착 챔버에 에칭 반응 물질들을 도입하고; 구리 표면을 환원시키도록 증착 챔버에 처리 반응 물질들을 도입하고; 패터닝된 구리 상에 구리-유전체 계면 재료를 선택적으로 증착하도록 제 1 세트의 전구체들을 도입하고; 및 기판 상에 유전체층을 증착하도록 제 2 세트의 전구체들을 도입하기 위한 머신 판독 가능한 인스트럭션들을 포함하는, 장치에서 동작들을 제어하기 위한 제어기를 포함하는, 반도체 기판을 프로세싱하도록 구성된 장치를 수반한다. 일부 실시예들에서, 제어기는 포토레지스트를 증착하고, 포토레지스트를 패터닝하고, 및 마스크로서 포토레지스트를 사용하여 구리를 에칭함으로써 블랭킷 구리층을 서브트랙티브 에칭하기 위한 인스트럭션들을 포함한다.
이 양태 및 다른 양태는 도면들을 참조하여 아래에 더 기술된다.
도 1은 라인 내에 성장된 금속 입자들의 개략도이다.
도 2는 개시된 실시예들에 따른 방법들을 수행하기 위한 동작들을 도시하는 흐름도이다.
도 3 내지 도 6은 개시된 실시예들에 따른 기판의 개략도이다.
도 7은 개시된 실시예들에 따른 입자들을 갖는 라인의 개략도이다.
도 8a 내지 도 11a 및 도 8b 내지 도 11b는 개시된 실시예들에 따른 기판의 개략도이다.
도 12는 개시된 실시예들에 따른 동작들을 수행하는데 적합한 챔버의 개략도이다.
도 13은 개시된 실시예들에 따른 동작들을 수행하는데 적합한 툴의 개략도이다.
다음의 기술에서, 수많은 구체적인 상세 사항들이 제공된 실시예들의 철저한 이해를 제공하도록 제시된다. 개시된 실시예들은 이 구체적인 상세 사항들의 일부 또는 전부 없이 수행될 수도 있다. 다른 예들에서, 잘 알려진 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않는다. 개시된 실시예들이 구체적인 실시예들과 함께 기술되지만, 개시된 실시예들을 제한하도록 의도되진 않는다.
용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. "부분적으로 제조된 집적 회로"는 실리콘 또는 다른 반도체 웨이퍼 상의 집적 회로 제조의 많은 단계들 중 어떠한 단계 동안 실리콘 또는 다른 반도체 웨이퍼를 지칭할 수 있다. 반도체 디바이스 산업에서 사용되는 기판은 통상적으로, 산업이 450 mm 직경의 기판들의 채택을 향해 이동함에도 불구하고, 200 mm 또는 300 mm의 직경을 갖는다. 본 명세서에 제공된 플로우 레이트들 및 조건들은 300 mm 기판들 상의 프로세싱에 적절하다. 당업자는 이 플로우들이 다른 크기들의 기판들에 대해 필요하다면 조절될 수도 있음을 이해할 것이다. 전력 레벨들 및 플로우 레이트들은 일반적으로 스테이션들의 수 및 기판 면적에 따라 선형으로 스케일링된다. 플로우 레이트들 및 전력들은 면적당 기준으로 제공될 수도 있다. 반도체 기판들 상에 막을 증착하도록 사용된 반응 챔버들 외에, 다른 유형들의 증착 반응기들이 개시된 실시예들의 이점을 이용할 수도 있다. 개시된 실시예들로부터 이익을 얻을 수도 있는 반응기들의 다른 유형들은 인쇄 회로 기판들, 디스플레이들 등과 같은 다양한 물품들을 제조하도록 사용된 것들을 포함한다.
반도체 프로세싱은 종종 구리 비아들 및 라인들과 같은, 금속 상호접속부들의 제조를 수반한다. 구리 상호접속부들을 제조하기 위한 종래의 방법은 다마신 프로세스이다. 다마신 프로세스는 통상적으로 다음의 일반화된 단계들을 수반한다: (1) 기판 상에 유전체층을 증착하는 단계, (2) 트렌치들 또는 비아들을 형성하도록 유전체층을 에칭하는 단계, (3) 트렌치들 또는 비아들 내로 배리어층을 선택적으로 증착하는 단계, 및 (4) 트렌치들 또는 비아들을 구리와 같은 금속으로 충진하는 단계. 예시적인 배리어층들은 탄탈륨/탄탈륨 나이트라이드 (Ta/TaN) 를 포함한다. 이어서 일부 다마신 프로세스들에서, 유전체 에칭 정지층 (stop layer) 이 금속 비아들을 패시베이션 (passivate) 하도록 기판 위에 증착된다. 예시적인 다마신 프로세스에서, 구리는 다마신 프로세스에 의해 기판 상에 유전체층의 비아들 또는 트렌치들 내로 증착될 수도 있고, 구리 비아들이 형성된 후에, 실리콘 카보나이트라이드 (SiCN) 와 같은, 후속하는 유전체층이 유전체층 상에 증착된다.
산업계가 수년 동안 다마신 프로세스를 사용했을지라도, 다마신 프로세스는 22 nm 미만의 기술 노드들에 대해 금속 상호접속부들을 제조하는데 최적이 아닐 수도 있다. 디바이스들이 감소함에 따라, 피처들이 보다 작아지며, 종횡비들이 증가하고, 및 금속이 증착되어야 하는 트렌치들 및 비아들이 보다 좁아지게 된다. 종래의 다마신 프로세스에서, 금속은 구리 전기도금 (또는 전기 Cu 도금) 과 같은 방법에 의해 트렌치들 내에 충진되고, 금속 성장이 트렌치 내의 표면들 상에서 시작된다. 그 결과, 발생된 금속 피처 내에 형성된 금속 입자들은 트렌치의 비교적 작은 치수들에 의해 크기 면에서 제한된다. 보다 작은 금속 입자들이 일반적으로 보다 높은 저항률을 갖기 때문에, 이 보다 작은 임계 치수의 트렌치들에서 다마신 프로세스에 의해 형성된 금속 상호접속부들은 보다 높은 저항률을 갖고, 이로써 목표된 것보다 덜 효과적이다.
도 1은 종래의 컨포멀한 (conformal) 증착 프로세스에 의해 증착된 금속의 트렌치의 단면을 도시한다. 트렌치 (101) 는 입자 경계들 (105) 을 갖는 금속 (103) 으로 충진된다. 트렌치 (101) 의 임계 치수 (CD) 는 상당히 좁다. 그 결과로서, 입자 성장은 트렌치 (101) 의 폭의 약 절반인 크기로 제한된다. 금속의 전도성은 증착된 금속의 입자 크기에 의해 일부 측정에서 결정된다. 보다 큰 입자 크기들을 갖는 증착된 금속은 보다 더 전도성이 있다. 이것은 전자들이 입자 경계를 만날 때마다 금속을 통해 이동하는 전자들이 산란하기 때문이다. 이동 동안의 전자 산란은 재료의 전도성을 감소시킨다.
금속 상호접속부들의 제조에서 또 다른 고려 사항은 일렉트로마이그레이션 (electromigration) 의 결과로서 잠재적인 계면 보이드 형성 및 일렉트로마이그레이션의 효과이다. 일렉트로마이그레이션은 전류가 반도체 디바이스를 통해 흐를 때 금속 및 인접한 유전체층 사이의 계면에서 발생하고 이동하는 전자들은 금속과 유전체 사이의 계면에서 금속 원자들이 이동하게끔 강요한다. 이 금속 원자들은 라인의 일 단부로부터 다른 단부를 향해 이동하고, 이로써 라인의 일 단부에서 금속 원자들의 작은 집합을 형성하고, 일렉트로마이그레이션이 시작된 보이드를 형성한다. 이 보이드들은 일렉트로마이그레이션 실패를 야기할 수 있다.
금속 상호접속부들의 제조에서 추가의 고려 사항은 금속 확산의 효과이다. 금속 라인이 유전체에 인접한 경우, 금속 이온들은 유전체 내로 확산할 수도 있고, 이로써 유전체의 신뢰도를 감소시킨다.
금속 상호접속부 제조에서 또 다른 고려 사항은 금속 상호접속부 및 모든 다른 인접한 층들 사이의 접착이다. 표준 상호접속부들에서, 금속 상호접속부의 하단부는 상호접속부를 형성하기 전에 기판 상에 증착되었던 배리어층에 인접한다. 이 배리어층은 종종 금속 라이너이다. 그러나, 금속 상호접속부의 상단 표면은 종종 유전체층들에 인접하고, 금속-유전체 계면의 접착 에너지는 금속-금속 계면의 접착 에너지보다 보다 낮다. 금속-유전체 계면에서의 높은 접착 에너지는, 계면에서의 강한 힘이 금속 원자들로 하여금 전류가 흐르는 동안 마이그레이션하는 것을 방지하고, 이로써 일렉트로마이그레이션을 최소화하도록 보다 긴 디바이스 수명을 보장하기 위해서 중요하다.
선택적 캡 증착 방법들은 접착을 개선하고 또한 금속 상호접속부의 상단 표면에서 금속-유전체 계면 근처에서의 일렉트로마이그레이션 보이드 형성을 감소시키도록 다마신 프로세스에 의해 형성된 금속 상호접속부들 상에서 사용되어 왔다. 구리 금속의 선택적 캡핑 (capping) 의 기술은 전체가 참조로서 본 명세서에 인용되어 있는, 발명의 명칭이 "구리의 선택적 캡핑"인 미국 특허 제 8,278,216 호에 기술된다. 선택적 캡 증착에서, 선택적 재료는 트렌치가 전기 구리 도금에 의해 금속으로 충진된 후에 증착된다. 선택적 재료는 선택적 재료가 금속에 있어서 선택적이고 또한 금속 라인 위에 캡을 형성하도록, 기판 표면의 금속 부분 상에만 증착되고, 어떤 선택적 재료도 유전체의 표면 상에 증착되지 않는다. 예를 들어, 코발트는 얇은 코발트 캡이 구리 라인의 상단 표면 상에 형성되도록 구리 라인 상에 증착될 수도 있다. 선택적 캡은 금속-금속 계면의 접착 에너지가 금속-유전체 계면의 접착 에너지보다 보다 높도록 금속과의 계면을 형성한다. 그러나, 금속의 보다 작은 입자들은 라인 내에 여전히 존재하고, 보다 적은 전도성 상호접속부들을 발생시키고, 그리고 입자 경계는 또한 입자 경계 확산을 통해 보이드 형성을 초래할 수 있다. 이로써, 크고, 저-저항성 입자들, 감소된 일렉트로마이그레이션, 감소된 보이드 형성, 및 개선된 접착력을 갖는 금속 상호접속부들을 제조하는 것이 바람직하다.
본 명세서에 개선된 접착부 및 감소된 일렉트로마이그레이션을 갖는 저 저항성 금속 상호접속부들을 제조하기 위한 방법들이 제공된다. 방법들은 서브트랙티브 에칭에 의해 형성된 패터닝된 금속의 처리 및 패터닝된 금속 위의 층들의 증착을 수반한다. 발생된 금속 상호접속부들은 블랭킷 금속층의 증착에 의해 형성된 보다 큰 입자들에 기인한 보다 낮은 저항률, 금속-유전체 계면에서의 층들의 증착에 기인한 감소된 일렉트로마이그레이션 실패, 및 개선된 계면 무결성을 나타낸다. 본 명세서에 기술된 방법들은 금속 라인들 또는 비아들 사이의 누설을 감소시키게 돕고, 금속-유전체 계면을 보호하고, 및 라인들 또는 비아들 사이의 금속 확산을 방지한다. 개시된 실시예들에서 용어 "라인들"의 사용은 본 명세서에 기술된 방법들로부터 발생될 수도 있는 집적 회로 제조의 유형의 하나의 예를 지칭한다. 라인들이 차후의 논의에서 기술될지라도, 개시된 실시예들은 상호접속부들, 비아들, 및 컨택트들과 같은 피처들의 다른 유형들에 적용 가능할 수도 있다. 라인들 및 컨택트들에서, 폭은 라인 또는 컨택트의 하나의 사이드로부터 다른 하나의 사이드로 가로지르는 보다 짧은 거리를 지칭할 수도 있다. 본 명세서에서 사용되는 바와 같이 "치수"는 피처의 하나의 사이드로부터 다른 하나의 사이드로의 거리를 지칭할 수도 있다. 다음의 개시는 용어 "구리"를 사용하지만 개시된 실시예들이 다른 금속들에 대해 적용할 수도 있고 다른 화학 물질들이 다른 금속 상호접속부들의 형성에 적합할 수도 있다는 것을 이해할 것이다.
도 2는 개시된 실시예들에서 기술된 방법의 동작들을 도시하는 흐름도이다. 동작 202에서, 기판은 프로세스 챔버에 제공된다. 많은 실시예들에서, 기판은 유전체층을 포함한다. 예를 들어, 기판은 실리콘 기판 상의 부분적으로 제조된 집적 회로일 수도 있다.
동작 204에서, 배리어 하부층들과 같은, 하나 이상의 하부층들은, 기판 상에 선택적으로 형성될 수도 있다. 배리어 하부층들은 금속 이온 확산을 감소시킬 수도 있다. 이로써, 많은 실시예들에서, 기판 상에 증착될 금속이 확산하기 쉽다면, 하나 이상의 배리어 하부층들은 금속을 증착하기 전에 증착될 수도 있다. 증착될 후속하는 금속이 이온 확산되기 쉽지 않은 경우에, 동작 204에서 배리어 하부층 증착은 선택적일 수도 있다. 다음의 기술은 배리어층이 기판 상에 존재한다고 가정한다. 선택적 라이너 (탄탈륨 (Ta) 또는 코발트 (Co) 와 같은) 는 접착을 향상시키고 일렉트로마이그레이션 실패를 회피하도록 구리 및 배리어 하부층들 사이에 증착될 수 있다.
배리어 하부층들의 예들은 탄탈륨 나이트라이드와 같은 금속 나이트라이드들, 또는 탄탈륨과 같은, 금속들을 포함한다. 일부 실시예들에서, 배리어 하부층은 Ta/TaN 라이너이다. 다른 예시적인 배리어 하부층들은 티타늄 나이트라이드/티타늄 (TiN/Ti), 또는 텅스텐 나이트라이드/티타늄 (WN/Ti) 을 포함한다. 많은 실시예들에서, 하나 이상의 배리어 하부층들이 증착된다. 예를 들어, 2개의 배리어 하부층들이 증착될 수도 있고, 여기서 하나의 층은 탄탈륨 나이트라이드 층이고 두번째 층은 탄탈륨 층이다. 일부 실시예들에서, 탄탈륨 층은 탄탈륨 나이트라이드 층의 상단 상에 증착된다. 많은 실시예들에서, 배리어 하부층들은 PVD (physical vapor deposition), CVD (chemical vapor deposition), 또는 ALD (atomic layer deposition), 또는 PNL (pulsed nucleation layer) 증착에 의해 증착된다. 많은 실시예들에서, 증착될 금속이 구리인 경우에, Ta/TaN 배리어 하부층은 동작 204에서 증착된다.
PNL 또는 CVD 프로세스에서, 기판은 진공 챔버 내에서 프로세스 온도로 가열될 수도 있고, 차후에, 금속의 매우 얇은 층이 기판 상에 증착될 수도 있다. 그 후에, 금속 막의 나머지는 전기도금 또는 CVD에 의해서와 같이, 금속의 매우 얇은 층 상에 증착된다. 일부 실시예들에서, 금속의 매우 얇은 층은 시드층 (seed layer) 이다. 일반적으로, 시드층은 시드층 상에 벌크 재료의 차후 형성을 용이하게 역할을 하는 얇은 층이다. 다양한 프로세스들은 시드층을 형성하도록 사용될 수도 있고, 이로 제한되지 않지만, CVD 프로세스들, ALD 프로세스들 및 PNL 증착 프로세스들을 포함한다.
PNL 기법에서, 반응 물질들의 펄스들은 연속적으로 주입되고 통상적으로 반응 물질들 사이의 퍼지 가스의 펄스에 의해, 반응 챔버로부터 퍼징된다. 제 1 반응 물질은 통상적으로 다음 반응 물질과 반응하도록 이용 가능한, 기판 상에 흡착된다. 프로세스는 원하는 두께가 달성될 때까지 주기적 방식으로 반복된다. 이로써, PNL은 ALD 기법들과 유사하다. PNL은 일반적으로 보다 높은 동작 압력 범위 (1 Torr 초과) 및 사이클 당 보다 빠른 성장 레이트 (사이클 당 1 초과의 모노레이어 막 성장) 에 의해 ALD로부터 구별된다. 본 명세서에 제공된 기술의 맥락에서, PNL은 대체로 반도체 기판 상의 반응을 위해 연속적으로 반응 물질들을 추가하는 임의의 주기적 프로세스를 구현한다 (embody). 이로써, 개념은 ALD로서 통상적으로 지칭된 기법들을 구현한다. 본 명세서에 제공된 기술의 맥락에서, CVD는 반응 물질들이 기체-상 반응을 위해 반응기에 함께 도입되는 프로세스들을 구현한다. PNL 프로세스 및 ALD 프로세스는 CVD 프로세스들로부터 구별되고 그 역도 가능하다. 시드층이 형성된다면, 금속 막이 CVD에 의해 증착된다. 이 동작에서, 환원제 및 전구체는 기판 상에 벌크층을 증착하도록 증착 챔버 내로 도입된다. 비활성 캐리어 가스는 사전 혼합될 수도 있거나 또는 사전 혼합되지 않을 수도 있는, 하나 이상의 반응 물질 스트림들을 전달하도록 사용될 수도 있다. PNL 프로세스 또는 ALD 프로세스와 달리, 이 동작은 일반적으로 원하는 양이 증착될 때까지 연속으로 반응 물질들을 플로우시키는 단계를 수반한다. 특정한 실시예들에서, CVD 동작은 복수의 단계들에서, 전환된 하나 이상의 반응 물질 플로우들의 기간들에 의해 분리된 반응 물질들의 연속적 그리고 동시의 플로우의 복수의 기간들에 발생할 수도 있다.
도 2로 돌아가서, 동작 206에서, 블랭킷 구리층과 같은, 블랭킷 금속층은 나중에 라인들 내로 형성되는, 기판 상에 큰 구리 입자들을 형성하기 위해 증착된다. 구리 입자들은 입자들이 트렌치의 측벽들과 같은, 좁은 경계들에 의해 제한되지 않기 때문에 보다 크다. 일부 실시예들에서, 블랭킷 구리층은 형성될 라인들의 높이 보다 보다 두꺼운 두께로 증착된다. 블랭킷 구리층은 구리 전기도금 (예를 들어, 전기화학 증착 (ECD) 에 의해), 또는 PVD, 또는 CVD, 또는 ECD가 후속되는 PVD의 조합과 같은, 임의의 종래의 방법에 의해 증착될 수도 있다. 구리 외에, 다른 블랭킷 금속층들은 알루미늄 및 은을 포함한다.
PVD에 의한 구리의 증착은 약 5분 미만, 또는 약 1초 내지 약 5분, 또는 약 1분 미만의 시간 동안 기판 상에 구리를 스퍼터링하여 수행될 수도 있다. 평면 타겟 또는 중공형 캐소드 마그네트론 (HCM) 타겟 중 어느 하나는 기판 상에 블랭킷 구리를 증착하도록 구리 소스로서 사용될 수도 있다. 구리는 약 100 mL 미만의 체적의 캐리어 가스를 사용하여 기판에 전달될 수도 있다. 예를 들어, PVD에 의한 구리의 증착은 약 1분 미만의 시간 동안, 약 -40 ℃ 내지 약 100 ℃의 온도 및 약 1 × 10-6 Torr 미만의 챔버 압력으로, 캐리어 가스로서 아르곤을 사용하여 기판 상에 구리를 스퍼터링하는 단계를 포함할 수도 있다.
블랭킷 구리층은 PVD 및 ECD의 조합에 의해 증착될 수도 있다. PVD 컴포넌트 (component) 에 대해, 구리는 약 100 mL 미만의 체적으로, 캐리어 가스로서 아르곤을 사용하여 기판 상에 직접 스퍼터링될 수도 있다. PVD 컴포넌트는 약 -40 ℃ 내지 약 100 ℃의 온도, 약 1 × 10-6 Torr 미만의 챔버 압력으로 수행될 수도 있다. PVD는 약 1분 미만 동안 수행될 수도 있다. 구리 (II) 설페이트 (CuSO4) 의 수용액이 ECD를 위해 사용될 수도 있다. ECD는 실온에서, 대기압의 챔버 압력으로, 약 3분 미만의 시간 동안 수행될 수도 있다. ECD에 의한 구리의 증착의 기술은 전체가 참조로서 본 명세서에 인용되어 있는, 발명의 명칭이 "균일한 도금된 층을 얻기 위해서 가변 전류들 및 물질 이동을 사용하여 반도체 웨이퍼를 전기도금하는 방법"인 미국 특허 제 6,074,544 호에 기술된다.
도 2로 돌아가서, 동작 208에서, 블랭킷 구리층은 선택적으로 화학적 머신 폴리싱 (CMP) 또는 또 다른 평탄화 프로세스에 의해서와 같이, 평탄화될 수도 있다.
도 3은 동작들 202 내지 208을 사용하여 증착된 기판의 층들의 예의 개략도를 도시한다. 도시된 바와 같이, 배리어 하부층들 (303 및 305) 은 도 2에서 동작 204에 대해 상기에 기술된 바와 같이, 기판 (301) 상에 증착된다. 특정한 실시예들에서, 배리어 하부층 (303) 은 탄탈륨 나이트라이드이고, 배리어 하부층 (305) 은 탄탈륨 금속 라이너이다. 블랭킷 구리층 (307) 은 동작 206에 대해 상기에 기술된 바와 같이, 배리어 하부층 (305) 의 상단부 상에 증착된다.
도 2로 돌아가서, 동작 210에서, 서브트랙티브 에칭은 큰 입자들을 갖는 라인들을 형성하기 위해서 블랭킷 구리층에 대해 수행된다. 동작 210에서 서브트랙티브 에칭은 어떤 적절한 패터닝 방법에 의해 수행될 수도 있다. 일례가 동작들 210a 내지 210c에 제공된다.
동작 210a에서, 하나 이상의 마스크 및/또는 배리어층들이 블랭킷 구리층 상에 증착된다. 배리어층은 CVD, PVD, 또는 ALD에 의해 증착될 수도 있다. 많은 실시예들에서, 배리어층은 구리를 서브트랙티브 에칭하도록 사용된 마스크와 구리 사이의 배리어로서 역할을 한다. 많은 실시예들에서, 증착된 마스크들 중 적어도 하나는 탄탈륨/탄탈륨 나이트라이드 금속 하드마스크층이다. 다양한 실시예들에서, 얇은 유전체 배리어와 같은 배리어층은 블랭킷 구리층 상에 증착될 수도 있고, 금속 마스크층이 유전체 배리어 상에 증착될 수도 있으며, 탄소층이 금속 마스크 상에 증착될 수도 있고, SiON 또는 SiOC 층이 탄소층 상에 증착될 수도 있다. 일부 예들에서, 얇은 유전체 배리어는 SiN 또는 SiCN 층이다. 일부 실시예들에서, 금속 마스크는 탄탈륨 또는 탄탈륨 나이트라이드 또는 그것들의 조합이다.
동작 210b에서, 포토레지스트는 마스크 상에 증착된다. 포토레지스트는 블랭킷 구리층 상에 제작될 패턴을 위해 주입된 (implanted) 광활성 위치들을 가진 유기 막일 수도 있다. 도 4는 배리어 또는 마스크층 (331) 이 블랭킷 구리층 (307) 상에 있고 포토레지스트 (333) 가 배리어 또는 마스크층 (331) 상에 증착되도록, 증착된 바와 같은 층들의 개략도를 도시한다. 도 4는 단일 배리어 또는 마스크층 (331) 을 도시하지만, 다양한 배리어층들 및 마스크층들이 기판 상에 제공될 수도 있음을 주의하라. 나중에, 리소그래피 프로세스가 포토레지스트 내에 패턴을 형성하도록 이용될 수도 있다.
예를 들어, 리소그래피 프로세스는 블랭킷층 내에 금속의 위치들을 규정하도록 이용될 수도 있다. 종래의 리소그래피 프로세스는 포토레지스트가 양 또는 음의 포토레지스트인지의 여부에 따라, 포토레지스트를 증착하는 단계, 포토레지스트 상에 광을 집중시키는 단계, 포토레지스트를 노출시키는 단계, 및 포토레지스트의 노출 구역 또는 비노출 구역을 제거하는 단계를 수반한다. 리소그래피의 모든 가능한 변형들이 고려되고 선택되는 하나는 프로세스가 구현되는 특정 기술 노드에 적합할 것이다. 예를 들어, 전자 빔이 패턴을 형성하도록 포커싱된 광선 대신에 사용되는 전자 빔 리소그래피가 이용될 수도 있다. 22 nm 미만의 노드들과 같은, 일부 기술 노드들에 대해, 담금 (immersion) - 기반 포토리소그래피 프로세스를 사용하는 것이 적절할 수도 있다는 것을 주의해야 한다. 10 nm 미만의 노드들 또는 7 nm 미만의 노드들에 대해, 극자외선 리소그래피를 사용하는 것이 적절할 수도 있다.
도 2로 돌아가서, 동작 210c에서, 블랭킷 구리층은 마스크로서 포토레지스트를 사용하여 패터닝된다. 다양한 실시예들에서, 이 동작은 마스크를 에칭 및 형성하는 단계, 후속하여 마스크를 사용하여 구리를 에칭하는 단계를 포함한다. 마스크를 에칭 및 형성하는 단계는 다양한 동작들을 포함할 수도 있고, 종래의 기법들을 사용하여 수행될 수도 있다. 일부 실시예들에서, 증착된 포토레지스트는 현상되고 포토레지스트에 바로 인접하게 SiON 또는 SiOC 층을 패터닝하도록 사용된다. 포토레지스트가 스트리핑된 후에, SiON 또는 SiOC 패턴은 나중에 아래에 놓인 탄소 마스크로 이송된다. 일부 실시예들에서, 이어서 탄소 마스크는 구리 상에 증착된 탄탈륨 또는 탄탈륨 나이트라이드 층과 같은, 배리어 금속 하드마스크를 에칭하도록 사용된다. 이어서 탄탈륨 또는 탄탈륨 나이트라이드 금속 하드마스크는 구리가 에칭되는 동안 마스크로서 사용될 수도 있다.
도 2로 돌아가서, 일부 실시예들에서, 동작 210c에서, 블랭킷 구리층은 예를 들어, 건식 에칭을 실행하여 패터닝된다. 특정한 실시예들에서, 에칭은 2개의 단계들로 수행될 수도 있다: 약간 오버사이즈인 라인들을 생성하는 제 1 이방성 에칭, 후속하여 오버사이즈인 라인들을 적절한 최종 크기로 다듬는 등방성 에칭. 이 에칭들 둘 다는 통상적으로 가스 상 에천트들을 사용하여 수행된다.
서브트랙티브 에칭은 다른 첨가제들과 함께, 헬륨을 사용하여 수행될 수도 있다. 첨가제들의 예들은 수소 (H2), 메탄 (CH4), 네온, 아르곤, 또는 그것들의 조합들을 포함한다. 수소, 또는 네온, 또는 아르곤은 첨가제 가스로서 사용된다면, 약 0 sccm 내지 약 200 sccm 또는 최대 1000 sccm의 플로우 레이트로 챔버 내로 흐를 수도 있다. 메탄은 약 0 sccm 내지 약 50 sccm의 플로우 레이트로 흐를 수도 있다. 헬륨은 약 200 sccm 내지 약 1000 sccm의 플로우 레이트로 흐를 수도 있다. 챔버 압력은 약 4 mTorr 내지 약 80 mTorr일 수도 있다. 구리는 약 50 내지 약 300 Vb의 바이어스 전압 및 약 500 W 내지 약 1500 W의 TCP 전력을 가진 플라즈마를 사용하여 에칭될 수도 있다. 동작들 210a 내지 210c는 약 60 ℃ 내지 약 120 ℃의 온도로 수행될 수도 있다.
복수의 단계들은 서브트랙티브 구리 에칭을 위해 사용될 수도 있다. 예를 들어, 구리는 캐리어 가스로서 수소, 헬륨, 및/또는 아르곤이 있거나 또는 없는 CH4-기반 화학 물질에 노출될 수도 있다. 나중에, 구리는 다른 첨가제들과 함께 헬륨에 노출될 수도 있다. 2개의 단계들의 복수의 사이클링은 트렌치 에칭 깊이 마이크로로딩 (microloading) 및 라인 에지 거칠기를 개선하도록 사용될 수도 있다.
텅스텐 상호접속부들의 맥락에서 서브트랙티브 에칭의 상세한 기술은 전체가 참조로서 본 명세서에 인용되어 있는, 발명의 명칭이 "회로 컴포넌트들을 형성하는 서브트랙티브 패터닝"인 2013년 12월 31일에 허여된 미국 특허 제 8,617,982 호에 기술된다.
도 6은 동작 210에 대해 기술된 서브트랙티브 에칭에 의해 형성된 패터닝된 구리 라인들의 예의 개략도이다. 블랭킷 구리층 (307) 은 이로써 패터닝된 구리 (307') 를 형성하도록 서브트랙티브 에칭되었고, 패터닝된 구리의 각각은 배리어 하부층들 (303 및 305) 상에 놓인다. 일부 실시예들에서, 패터닝된 구리 (307') 는 구리 라인들을 형성한다. 도시된 바와 같이, 포토레지스트 (333) 는 또한 스트리핑되고, 패터닝된 구리 (307') 상에 마스크 또는 배리어층 (331) 을 남긴다. 일부 실시예들에서, 마스크 또는 배리어층 (331) 이 또한 스트리핑된다. 다양한 실시예들에서, 라인들은 적어도 1:1, 적어도 2:1, 또는 적어도 3:1, 또는 적어도 5:1, 또는 적어도 10:1의 종횡비를 갖는다. 일부 실시예들에서, 라인들은 약 5:1 내지 약 1:1, 또는 약 3:1 내지 약 1:1, 또는 약 3:1 내지 약 2:1의 종횡비를 갖는다. 많은 실시예들에서, 서브트랙티브 에칭에 의해 형성된 금속 라인들 사이의 공간은 폭에 있어서 약 20 nm 미만일 수도 있다. 예를 들어, 패터닝된 구리는 서로로부터 약 20 nm 미만 이격되는 형성된 라인들을 가질 수도 있다. 다양한 실시예들에서, 서브트랙티브 에칭에 의해 생성된 라인의 폭은 약 25 nm 초과일 수도 없거나, 또는 약 15 nm 초과일 수도 없다. 많은 용례들에 대해, 비아 또는 라인 폭은 약 10 nm 내지 약 20 nm이다. 서브트랙티브 에칭에 의해 제조된 라인들 또는 비아들을 갖는 디바이스들이 비아/라인 폭들의 범위 또는 분포 및/또는 종횡비들을 가질 수도 있음이 이해되어야 한다. 물론, 메모리 디바이스들과 같은 디바이스들은 동일한 크기 및/또는 종횡비의 많은 또는 모든 비아들을 가질 수도 있다.
도 7은 궁극적으로 라인 (719) 내의 입자들 (721) 이 되는 블랭킷층 (715) 내에 형성된 입자들 (721)의 예의 개략도이다. 금속은 증착된 블랭킷층 (715) 의 모폴로지 (morphology) 와 실질적으로 동일한 모폴로지를 갖는다. 증착된 바와 같이 금속의 입자들 (721) 은 실질적으로 발생된 라인 (719) 에서 온전하게 남아있다. 증착될 때 금속층은 지적한 바와 같이, 라인 높이와 대략 동일한 크기를 가질 수도 있는 큰 입자들 (721) 의 시리즈를 갖는다. 도 1에 도시된 바와 같이 종래의 전기도금된 구리 필 (fill) 은 블랭킷층으로서 증착되고 이어서 구리 라인들을 형성하도록 서브트랙티브 패터닝된 구리보다 훨씬 보다 높은 저항률을 갖는다. 다양한 실시예들에서, 동작 (206) 동안 형성된 입자들은 최대 약 200 nm, 또는 라인들 사이의 공간의 폭의 최대 10배의 폭을 가질 수도 있다.
따라서, 입자들의 높이는 평균적으로 라인 높이의 중요한 부분이다. 종종, 입자 크기는 도 7에 도시된 바와 같이, 라인 높이와 실질적으로 동일하다. 결과로서, 금속 라인들은 다마신 금속의 전도성보다 상당히 보다 많이 전도성이다. 일부 실시예들에서, 블랭킷 막 내의 입자들의 평균 크기는 라인들의 측방향 크기보다 상당히 크다. 이 경우에, 서브트랙티브 에칭은 평균적으로 - 효과적으로 단결정 금속 필을 생성하는 단일 금속 입자의 부분으로 충진되는 라인들을 발생한다. 그러나, 이것은 서브트랙티브 에칭의 이점들을 실현하기엔 불필요하다. 일부 실시예들에서, 입자 크기는 라인 치수들과 비교할 때 비교적 작다.
도 2로 돌아가서, 동작 212에서, 패터닝된 구리는 구리 표면을 환원시키도록 처리된다. 일부 실시예들에서, 처리 전에, 패터닝된 구리를 가진 기판은 선택적으로 헬륨과 같은 비활성 가스의 분위기에서 가열될 수도 있다. 예를 들어, 기판은 약 30 ℃ 내지 약 250 ℃의 온도로, 약 1 초 내지 약 600 초의 시간 동안 가열될 수도 있다. 기판은 균일하게 가열될 수도 있다.
다양한 실시예들에서, 기판이 선택적으로 가열된 후에, 패터닝된 구리가 처리된다. 일부 실시예들에서, 처리는 UV, 또는 플라즈마 (리모트 또는 인-시츄 (in-situ)), 또는 그것들의 임의의 조합에 의해 열적으로 수행될 수도 있다. 일부 실시예들에서, 구리는 표면을 프로세스 가스에 노출시킴으로써 처리된다. 많은 실시예들에서, 처리는 구리 표면을 환원시키고 잠재적으로 구리 표면을 보수한다. 처리는 접착 에너지를 개선하고 차후의 증착을 위해 더 나은 표면을 제공한다. 패터닝된 구리 라인들에 대해, 처리는 구리와 인접한 층 사이의 접착 에너지를 개선하는데 있어서 특히 중요하고, 또한 차후의 층 증착을 위해 보다 균일하고 접착성 표면을 제공한다. 다양한 실시예들에서, 프로세스 가스는 수소 (H2), 또는 암모니아 (NH3) 와 같은 환원제이다. 일부 실시예들에서, 프로세스 가스는 수소 및 질소의 혼합물 (H2/N2) 이다. 프로세스 가스는 헬륨과 같은, 비활성 가스를 포함할 수도 있다.
기판 상의 패터닝된 구리의 처리는 UV 광에 의한 동시 조사를 포함할 수도 있다. UV 광은 약 190 nm 내지 약 450 nm의 파장을 가질 수도 있다. 일부 실시예들에서, 기판은 약 1 초 내지 약 300 초의 시간 동안 UV 광에 의해 조사되는 동안 수소 및 헬륨에 노출된다. 일부 실시예들에서, 패터닝된 구리는 프로세스 가스에 의한 처리 전 또는 후에 UV 광에 노출된다.
처리는 약 100 ℃ 내지 약 400 ℃, 또는 약 200 ℃ 내지 약 400 ℃의 온도로 수행될 수도 있다. 일부 실시예들에서, 기판은 약 350 ℃의 온도로 처리된다. 처리는 약 0.2 Torr 내지 약 50 Torr의 챔버 압력으로 수행될 수도 있다. 다양한 실시예들에서, 처리는 플라즈마의 존재 없이 수행된다.
다양한 실시예들에서, 처리는 플라즈마가 있는 상태에서 수행된다. 기판 상의 패터닝된 구리의 처리는 리모트 플라즈마 또는 인-시츄 플라즈마 중 하나에 대한 노출을 포함할 수도 있다. 플라즈마 소스는 구리 환원의 효과를 향상시킬 수 있거나 또는 구리 표면을 수리할 수 있다. 공급된 전력 및 주파수는 프로세스 챔버에 공급된 프로세스 가스들로부터 플라즈마를 생성하는데 충분할 수도 있다. 무선 주파수 (RF) 이중 주파수 플라즈마를 사용하는 프로세스에서, 고주파수 (HF) RF 컴포넌트는 일반적으로 5 MHz 내지 60 MHz, 예를 들어, 13.56 MHz일 수도 있다. 저주파수 (LF) 컴포넌트가 있는 동작들에서, LF 컴포넌트는 약 100 kHz 내지 5 MHz, 또는 100 kHz 내지 2 MHz, 예를 들어, 430 kHz일 수도 있다. 플라즈마 전력의 범위들은 예를 들어, 4-스테이션 툴에서 300 mm 기판에 있어서 HF 전력에 대해 약 50 W 내지 2500 W 및 LF 전력에 대해 약 0 W 내지 2500 W일 수도 있다. HF 전력에 대해 기판 면적 당 플라즈마 전력은 약 0.018 W/cm2 내지 약 0.884 W/cm2일 수도 있고 LF 전력에 대해 기판 면적 당 전력은 약 0 W/cm2 내지 약 0.884 W/cm2일 수도 있다.
동작 212 후에, 일부 실시예들에서, 동작 214는 다른 실시예들에서, 동작 254가 수행될 수도 있는 동안 수행될 수도 있다. 동작 214에서, 선택적 글루 라이너, 또는 선택적 글루층일 수도 있는, 구리-유전체 계면 재료는 구리-유전체 계면 재료가 패터닝된 구리의 표면들에만 접착되도록 기판 상에 증착된다. 구리가 서브트랙티브 에칭된 후에, 구리-유전체 계면 재료는 또한 패터닝된 구리의 상단 표면들 외에 사이드 표면들에 접착될 수도 있다. 패터닝된 구리 상의 마스크 또는 배리어층이 제거되지 않은 실시예들에서, 구리-유전체 계면 재료는 사이드 표면들에 접착될 수도 있다. 구리-유전체 계면 재료는 본질적으로 구리-유전체 계면 재료가 증착되지 않는다면 유전체 재료에 대해 노출될 수도 있는 패터닝된 구리의 표면들 근처의 일렉트로마이그레이션을 방지하도록 구리 표면들을 시일하고 (seal), 이로써 구리-유전체 계면을 개선시킨다. 구리-유전체 계면 재료는 CVD, ALD, 또는 PVD에 의해 증착될 수도 있다. 많은 실시예들에서, 구리-유전체 계면 재료는 약 100 ℃ 내지 약 400 ℃, 또는 약 200 ℃ 내지 약 400 ℃의 온도, 및 약 0.01 Torr 내지 약 10 Torr의 압력으로 증착된다.
예를 들어, 코발트는 약 150 ℃ 내지 약 350 ℃의 온도, 및 약 0.5 Torr 내지 약 20 Torr의 압력으로 CVD 프로세스에서 코발트-함유 전구체 및 캐리어 가스를 도입하여 패터닝된 구리 상에 구리-유전체 계면 재료로서 증착될 수도 있다. 코발트 전구체들의 예들은 이로 제한되지 않지만: 디코발트 헥사카르보닐 tert-부틸아세틸렌 (CCTBA), 디카르보닐 사이클로펜타디에닐 코발트 (I), 코발트 카르보닐, 및 다른 코발트 아미디네이트 전구체들을 포함한다. 캐리어 가스들의 예들은 아르곤, 헬륨, 및 질소를 포함한다. 일부 실시예들에서, CCTBA는 약 0.5 sccm 내지 약 20 sccm의 플로우 레이트로 도입된다.
도 8a는 기판 (301) 상의 배리어 하부층들 (303 및 305) 상에 위치하는 패터닝된 구리 (307') 위에 증착된 구리-유전체 계면 재료 (309A) 의 개략도를 제공한다. 도시된 실시예에서, 마스크 또는 배리어층 (331) 은 제거되지 않았고, 그래서 구리-유전체 계면 재료 (309A) 는 패터닝된 구리 (307') 의 측벽들 상에 증착된다. 구리-유전체 계면 재료 (309A) 는 약 30 Å 미만 또는 약 10 Å 내지 약 20 Å의 두께로 증착될 수도 있다. 일부 실시예들에서, 구리-유전체 계면 재료 (309A) 는 약 15 Å 미만의 두께로 증착된다. 도 8a에 도시된 층들의 두께들이 스케일대로 도시되지 않았고 구리-유전체 계면 재료 (309A) 가 구리-유전체 계면 재료 (309A) 의 선택적 성질을 보다 명확히 도시하도록 도시된다는 것을 주의하라. 구리-유전체 계면 재료 (309A) 는 적어도 약 80 % 또는 약 100 %의 스텝 커버리지를 가질 수도 있고, 이로써 패터닝된 구리의 완전한 노출된 표면들 둘레에 연속 층을 형성시킨다. 많은 실시예들에서, 구리-유전체 계면 재료 (309A) 는 구리-유전체 계면 재료 (309A) 가 패터닝된 구리 (307') 의 표면 상에는 증착되지만 배리어 하부층들 (305 또는 303) 의 표면 상 또는 마스크 또는 배리어층 (331) 의 표면들 상에 증착되지 않을 수도 있도록 선택적이다. 일부 실시예들에서, 일부 구리-유전체 계면 재료 (309A) 는 배리어 하부층 (305 또는 303) 의 노출된 사이드 표면 상에 증착될 수도 있지만, 전체 상호접속부의 기능 및 유효성은 영향을 받지 않을 수도 있다. 예를 들어, 코발트가 구리-유전체 계면 재료로서 패터닝된 구리 상에 증착되고, 패터닝된 구리가 탄탈륨 배리어 하부층 상에 있고, 일부 코발트가 탄탈륨 배리어 하부층의 노출된 사이드 표면 상에 증착된다면, 코발트의 유효성은 탄탈륨이 확산하지 않을 수도 있기 때문에 영향을 받지 않는다.
구리-유전체 계면 재료를 증착하는 이점은 구리-유전체 계면 재료가 아래의 유전체 또는 배리어층들의 노출된 표면 상에 증착되지 않을 수도 있다는 것이다. 구리-유전체 계면 재료가 유전체 상에 증착되었다면, 구리-유전체 계면 재료는 단락을 야기할 수도 있다. 이로써, 구리-유전체 계면 재료가 금속일 수도 있을지라도, 패터닝된 구리 상에 거의 배타적으로 증착되는 선택성은 노출된 유전체 표면 상에 증착된 구리-유전체 계면 재료를 제거하지 않아도 되는 이점을 제공한다.
일부 실시예들에서, 구리-유전체 계면 재료는 일반적으로 금속에 대해서 선택적일 수도 있다. 일부 실시예들에서, 구리-유전체 계면 재료는 구리에 대해서 선택적일 수도 있다. 구리-유전체 계면 재료를 증착하도록 선택되는 화학 물질은 아래에 있는 금속 비아들의 화학 물질에 따라 결정될 수도 있다. 예를 들어, 패터닝된 구리 상에 증착하는데 적합한 구리-유전체 계면 재료는 코발트이다.
구리-유전체 계면은 높은 접착 에너지를 갖는다. 접착 에너지는 막의 접착된 인접한 층으로부터 벗어나거나 또는 분리되도록 막의 하나의 층에 대해 충분한 에너지로서 규정된다. 접착 에너지는 제곱 미터 당 줄로 측정될 수도 있다. 많은 금속-유전체 계면들에 대해, 접착 에너지는 약 10 J/m2이다. 많은 실시예들에서, 구리-유전체 계면의 접착 에너지는 약 5 J/m2보다 크거나 약 10 J/m2보다 클 수도 있다. 구리-유전체 계면 재료가 구리-유전체 계면에서의 일렉트로마이그레이션을 감소시킬 수도 있을지라도, 구리 확산은 여전히 구리-유전체 계면 재료를 통해 유전체 내로 발생할 수도 있고, 이로써 유전체의 보다 적은 신뢰도를 제공한다. 이로써, 유전체 배리어층은 아래에 기술된 바와 같이, 나중에 구리-유전체 계면 재료 위에 증착될 수도 있다.
도 2로 돌아가서, 동작 216에서, 유전체 배리어층은 구리-유전체 계면 재료 위에 증착된다. 유전체 배리어층은 유전체 배리어층이 패터닝된 구리 위에 얇은 컨포멀 층을 형성하고 또한 패터닝된 구리 사이의 배리어 하부층 또는 유전체층과 접촉하도록 증착될 수도 있다. 유전체 배리어층은 CVD, ALD, 또는 CFD (conformal film deposition) 에 의해 증착될 수도 있다. 증착 프로세스를 위해 사용되는 전구체들은 증착될 유전체 배리어층의 화학 물질에 따라 결정된다. 예를 들어, SiOC 유전체 배리어층에 대해, 적합한 전구체들은 테트라메틸 실란, 및 트리메틸 실란을 포함한다. 증착은 약 200 ℃ 내지 약 400 ℃의 프로세스 온도 및 약 0.1 Torr 내지 약 5 Torr의 압력으로 수행될 수도 있다. 캐리어 가스는 또한 증착 동안 흐를 수도 있다. 예시적인 캐리어 가스들은 헬륨, 이산화탄소 (CO2), 아르곤, 및 질소를 포함한다. 일부 실시예들에서, 전구체 (예를 들어, 테트라메틸 실란) 및 캐리어 가스 (예를 들어, CO2) 는 연속으로 도입된다. 연속적인 플로우에 대해, 테트라메틸 실란과 같은 전구체 및 캐리어 가스 (예를 들어, CO2) 는 각각 약 50 sccm 내지 약 500 sccm, 및 약 2000 sccm 내지 약 5000 sccm의 플로우 레이트들로 증착된다. 다양한 실시예들에서, 유전체 배리어층의 증착은 열적일 수도 있다 (예를 들어, 플라즈마 없이).
도 9a는 마스크 (331) (일부 실시예들에서, 존재하지 않을 수도 있음) 및 구리-유전체 계면 재료 (309A) 위에 증착된 유전체 배리어층 (311) 의 개략도이다. 구리-유전체 계면 재료 (309A) 는 기판 (301) 상의, 배리어 하부층들 (305 및 303) 의 상단 상에 놓인, 패터닝된 구리 (307') 의 표면들 위에 캡핑된다. 유전체 배리어층 (311) 은 임의의 고-k 유전체 화학 물질을 포함할 수도 있다. 예를 들어, 유전체 배리어층 (311) 은 SiCN, SiON, AlN, 또는 SiOC를 포함할 수도 있다. 일부 실시예들에서, 유전체 배리어층 (311) 은 알루미늄 옥사이드 또는 실리콘 옥사이드 층이다. 다양한 실시예들에서, 유전체 배리어층 (311) 은 4 이상의 k 값을 가질 수도 있다. 일부 실시예들에서, 유전체 배리어층 (311) 은 선택적이다. 다양한 실시예들에서, 유전체 배리어층 (311) 은 비선택적이다. 유전체 배리어층 (311) 은 산화로부터 금속을 보호하고 또한 구리 라인들의 구리 확산을 방지한다. 특정한 실시예들에서, SiCN의 유전체 배리어층 (311) 은 패터닝된 구리 (307') 의 표면들을 라이닝하는, 코발트의 구리-유전체 계면 재료 (309) 의 상단 상에 증착된다. 많은 실시예들에서, 유전체 배리어층 (311) 은 약 3 nm 미만, 예를 들어, 약 2 nm이다. 다양한 실시예들에서, 유전체 배리어층은 적어도 80 % 스텝 커버리지, 또는 약 100 % 스텝 커버리지를 갖는다.
도 2로 돌아가서, 동작 218에서, 유전체 배리어 및 배리어 하부층은 유전체 배리어층 및 배리어 하부층의 수평면들이 유전체 표면으로 하향으로 제거되도록 이방성으로 에칭된다. 어떤 종래의 이방성 에칭 방법은 반응성 이온 에칭과 같이 사용될 수도 있다. 도 10a는 에칭된 하부층들 (303 및 305) 의 개략도이다. 유전체 배리어층 (311) 의 수평부들은 기판 (301) 이 이제 노출되는 동안 유전체 스페이서들 (311') 을 형성하도록 마스크 (331) 및 배리어 하부층들 (305 및 303) 둘 다로부터 제거되었다는 것을 주의하라.
도 2로 돌아가서, 동작 220에서, 유전체 벌크층은 기판 위에 나중에 선택적으로 증착된다. 유전체 벌크층은 CVD, ALD, CFD, 또는 스핀-온 (spin on) 방법들에 의해 증착될 수도 있다. 많은 실시예들에서, 벌크층은 저-k 유전체이다. 예를 들어, 유전체 벌크층은 스핀-온 유기 폴리머일 수도 있다. 많은 실시예들에서, 유전체 벌크층이 증착된 후에, CMP가 기판 상에 수행될 수도 있다.
유전체 증착은 CVD, ALD, 및 CFD-기반 프로세스들을 포함하는 몇몇 알려진 프로세스들 중 어느 하나를 포함하는, 임의의 적합한 기법에 따라 수행될 수 있다. 적합한 예들은 예를 들어, 미국 특허 제 6,596,654 호; 제 7,629,227 호; 제 8,557,712 호; 및 출원 제 14/074,596 호에 기술되고, 유전체 증착 기법들과 관련되는 개시물들은 본 명세서에 참조로서 인용된다. 일부 실시예들에서, 유전체 벌크층은 금속 라인들 사이의 공간들을 충진하도록 증착된다. 도 11a는 유전체 벌크층 (313) 이 구리-유전체 계면 재료 (309A) 로 선택적으로 캡핑되는, 패터닝된 구리 (307') 사이의 갭들을 충진하도록 유전체 스페이서들 (311') 위에 증착되는 기판 (301) 의 개략도이다.
일부 실시예들에서, 유전체 벌크층은 유전체 배리어층 위에 약 90% 미만의 스텝 커버리지를 갖는 동안 금속 라인들 사이에 에어 갭들을 의도적으로 남기도록 증착된다. 특정한 이론에 의해 경계를 이루지 않고서, 금속 라인들 사이의 에어 갭들이 효율을 개선하도록 유전체 벌크층의 커패시턴스를 감소시킨다고 여겨진다.
도 11b는 유전체 벌크층 (323) 이 구리-유전체 계면 재료 (309A) 로 선택적으로 캡핑되는, 패터닝된 구리 (307') 사이에 에어 갭들 (315) 을 가진 유전체 스페이서들 (311') 위에 증착되는 기판 (301) 의 개략도이다. 일부 실시예들에서, 유전체 벌크층 (323) 이 여전히 유전체 스페이서들 (311') 의 일부 표면들 상에 증착될 수도 있지만, 스텝 커버리지가 약 90% 미만일 수도 있다는 것을 주의하라.
도 2로 돌아가서, 대안적으로, 패터닝된 구리가 동작 212에서 처리된 후에, 유전체 라이너층은 동작 254에서 증착될 수도 있다. 유전체 라이너층은 상기에 나열된 바와 같이 임의의 적합한 유전체일 수도 있다. 유전체 라이너층은 배리어 하부층들의 두께와 유사한 두께를 가질 수도 있지만 CVD 또는 ALD 방법들을 사용하여 기판 위에 컨포멀하게 증착된다. 유전체 라이너층의 재료는 알루미늄 옥사이드 또는 실리콘 옥사이드 또는 그것들의 임의의 조합을 포함할 수도 있다. 도 8b는 패터닝된 구리 (307') 및 마스크 (331) 위에 컨포멀하게 증착된 유전체 라이너층 (309B) 의 하나의 예의 개략도이다. 일부 실시예들에서, 마스크 (331) 는 유전체 라이너층 (309B) 을 증착하기 전에 제거되었다.
도 2로 돌아가서, 동작 256에서, 배리어 하부층은 에칭되고 유전체 라이너는 유전체 스페이서들을 형성하도록 이방성으로 에칭된다. CF4, NF3, 또는 CHF3와 같은 수소 및 할로겐 화학 물질은 라이너 및 배리어를 개방하고 또한 저-k 유전체 내로 리세스하도록 사용될 수도 있다. 수소 및 할로겐 화학 물질은 약 0 sccm 내지 약 500 sccm의 플로우 레이트로 챔버로 흐를 수도 있다. 캐리어 가스들은 헬륨, 네온, 또는 아르곤을 포함할 수도 있다. 아르곤 및 네온은 약 0 sccm 내지 약 500 sccm의 플로우 레이트로 흐를 수도 있고 헬륨은 약 0 sccm 내지 약 1000 sccm의 플로우 레이트로 흐를 수도 있다. 일부 실시예들에서, 질소는 약 0 sccm 내지 약 200 sccm의 플로우 레이트로 사용된다. 챔버 압력은 약 2 mTorr 내지 약 80 mTorr일 수도 있다. 할로겐은 약 20 볼트 내지 약 400 볼트의 바이어스 전압을 갖는 약 200 W 내지 약 1500 W의 TCP 전력을 가진 플라즈마에 의해 활성화될 수도 있다. 배리어 개방 및 저-k 리세스와 함께 라이너 개방이 20 ℃ 내지 120 ℃의 온도로 수행될 수도 있다. 라이너 개방 동안, 구리는 패터닝된 구리 상에 이전에 증착된 유전체 배리어층에 의해 보호될 수도 있다. 할로겐 화학 물질을 사용하여, 이어서 배리어는 다양한 프로세스들을 사용하여 유전체 내로 리세스하도록 에칭될 수도 있다.
도 9b는 제거된 배리어 하부층들 (303 및 305) 의 수평 부분들, 뿐만 아니라 유전체 스페이서들 (309B') 을 형성하도록 제거된 마스크 (331) 상의 유전체 라이너층 (309B) 의 수평 부분들을 가진 노출된 기판 (301) 의 개략도이다. 마스크 (331) 가 존재하지 않는 일부 실시예들에서, 패터닝된 구리 (307') 의 상단 표면은 노출될 수도 있다.
동작 258에서, 유전체 벌크층은 나중에 선택적으로 기판 위에 증착된다. 유전체 벌크층에 대한 조건들은 동작 220에 대해 상기에 논의된 것 중 임의의 것일 수도 있다. 도 10b는 기판 위에 증착된 유전체 벌크층 (313) 의 개략도이다.
장치
본 명세서에서 방법들은 다양한 판매 회사들로부터 입수 가능한 증착 장치들의 다양한 유형들로 실행될 수도 있다. 적합한 장치의 예들은 캘리포니아 프리몬트 소재의 Lam Research 사로부터의 SABRE™ 전기화학 증착 (ECD) 제품들, Vector (PECVD) 제품들, Concept-1 Altus™, Concept 2 Altus™, Concept-2 Altus-S™, Concept 3 Altus™ 증착 시스템, 및 Altus Max™ 또는 다양한 다른 상업적으로 입수 가능한 ECD, CVD, 및/또는 PVD 툴들 중 임의의 것을 포함한다. 일부 경우들에서, PNL/CVD 프로세스는 복수의 증착 스테이션들 상에서 연속으로 수행될 수 있다.
일부 실시예들에서, 구리-유전체 계면 재료는 예를 들어, CVD에 의해 증착된다. 예를 들어, 코발트 글루층은 단일 증착 챔버 내에 배치된 2, 5, 또는 훨씬 더 많은 증착 스테이션들 중 하나인 제 1 스테이션에서 CVD에 의해 패터닝된 구리 상에 증착될 수도 있다. 대안적으로, 제 1 스테이션은 기판 상의 패터닝된 구리를 처리하도록 사용될 수도 있다. 일부 실시예들에서, 구리-유전체 계면 재료는 분리된 모듈에서 증착될 수도 있다.
이어서 제 2 스테이션은 예를 들어, 제 2 스테이션에서 펄싱된 프로세스에 의해 유전체 배리어층을 증착하도록 사용될 수도 있다. 이로써, 프로세스 가스들은 기판 표면에서 국소적 분위기를 생성하는 개별 가스 공급 시스템을 사용하여, 제 2 스테이션에서 반도체 기판의 표면으로 도입된다. 일부 실시예들에서, 모든 4개의 스테이션들은 유전체 배리어층을 증착하도록 사용될 수도 있다.
CVD에 의한 유전체 벌크층의 증착은 하나 이상의 스테이션들에서 수행될 수도 있다. 2개 이상의 스테이션들은 병렬 프로세싱에서 CVD를 프리폼하도록 (preform) 사용될 수도 있다. 대안적으로 기판은 2개 이상의 스테이션들 위에 수행된 CVD 동작들을 연속으로 행하도록 인덱싱 (index) 될 수도 있다.
증착 스테이션 (1200) 의 예는 도 12에 도시되고, 기판 지지부 (1202) 및 샤워헤드 (1203) 를 포함한다. 히터는 페데스탈 부분 (1201) 내에 제공될 수도 있다. 각각의 증착 스테이션은 가열된 기판 지지부 및 샤워헤드, 분산 플레이트 또는 다른 가스 유입구를 포함한다. 일부 실시예들에서, 증착 스테이션 (1200) 은 무선 주파수 (RF) 플라즈마와 같은 플라즈마 발생기를 포함할 수도 있다.
도 13은 구리-유전체 계면 재료 및 유전체 배리어층 증착 프로세스들을 수행하는데 적합한 프로세싱 시스템의 블록도이다. 시스템 (1300) 은 전사 모듈 (1303) 을 포함한다. 이송 모듈 (1303) 은 기판들이 다양한 반응기 모듈들 사이에서 이동될 때 프로세싱되는 기판들의 오염의 위험을 최소화하도록 청정한, 가압된 환경을 제공한다. 기판 처리, CVD 증착, 및 CFD 증착을 수행할 수 있는 복수-스테이션 반응기 (1309) 가 이송 모듈 (1303) 상에 장착된다. 챔버 (1309) 는 이 동작들을 연속으로 수행할 수도 있는 복수의 스테이션들 (1311, 1313, 1315, 및 1317) 을 포함할 수도 있다. 예를 들어, 챔버 (1309) 는 스테이션 (1311) 이 처리를 수행하고, 스테이션 (1313) 이 구리-유전체 계면 재료의 CVD 증착을 수행하고, 스테이션 (1315) 이 유전체 배리어층의 CFD 증착을 수행하고, 그리고 스테이션 (1317) 이 유전체 벌크층의 CVD 증착을 수행하도록 구성될 수 있다.
또한 이송 모듈 (1303) 상에 플라즈마 또는 화학적 (비-플라즈마) 전 세정을 수행할 수 있는 하나 이상의 단일 또는 복수-스테이션 모듈들 (1307) 이 장착될 수도 있다. 모듈은 또한 다양한 다른 동작들, 예를 들어, 구리-유전체 계면 재료층의 증착을 위해 사용될 수도 있다. 시스템 (1300) 은 기판들이 프로세싱 전 및 후에 저장되는 하나 이상의 (이 경우에 2개) 기판 소스 모듈들 (1301) 을 포함한다. 대기 이송 챔버 (1319) 내의 대기 로봇 (미도시) 은 먼저 소스 모듈들 (1301) 로부터 로드록들 (1321) 로 기판들을 제거한다. 이송 모듈 (1303) 내의 기판 이송 디바이스 (일반적으로 로봇 암 유닛) 는 기판들을 로드록들 (1321) 로부터 이송 모듈 (1303) 상에 장착된 모듈들로 그리고 모듈들 사이로 이동시킨다. 일부 실시예들에서, 구리-유전체 계면 재료는 모듈 (1307) 내에 증착될 수도 있다.
다양한 실시예들에서, 시스템 제어기 (1329) 는 증착 동안 프로세스 조건들을 제어하도록 이용된다. 제어기 (1329) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그, 및/또는 디지털 입력/출력 접속부들, 스텝퍼 모터 제어기 보드들 등을 포함할 수도 있다.
제어기 (1329) 는 증착 장치의 모든 활동들을 제어할 수도 있다. 시스템 제어기 (1329) 는 시간, 가스들의 혼합, 챔버 압력, 챔버 온도, 기판 온도, 가능하다면, 무선 주파수 (RF) 전력 레벨들, 기판 척 (chuck) 또는 지지 위치, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는, 시스템 제어 소프트웨어를 실행한다. 제어기 (1329) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 일부 실시예들에서 이용될 수도 있다. 대안적으로, 제어 로직은 제어기 내에 하드 코딩될 수도 있다. ASIC, 프로그램 가능 로직 디바이스들 (예를 들어, 필드-프로그램 가능 게이트 어레이들, 또는 FPGA들) 등이 이 목적들을 위해 사용될 수도 있다. 다음의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 필적할만한 하드 코딩된 로직이 그 위치에 사용될 수도 있다.
사용자 인터페이스는 제어기 (1329) 와 연관될 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
시스템 제어 로직은 임의의 적합한 방식으로 구성될 수도 있다. 일반적으로, 로직은 하드웨어 및/또는 소프트웨어로 디자인 또는 구성될 수 있다. 드라이브 회로를 제어하기 위한 인스트럭션들은 하드 코딩되거나 또는 소프트웨어로서 제공될 수도 있다. 인스트럭션들은 "프로그래밍"에 의해 제공될 수도 있다. 이러한 프로그래밍은 디지털 신호 프로세서들 내의 하드 코딩된 로직을 포함하는, 임의의 형태의 로직, 특수 용도의 집적 회로들, 및 하드웨어로서 구현되는 구체적인 알고리즘들을 갖는 다른 디바이스들을 포함하도록 이해된다. 프로그래밍은 또한 일반 목적의 프로세서 상에서 실행될 수도 있는 소프트웨어 또는 펌웨어 인스트럭션들을 포함하도록 이해된다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도 있다.
글루층 전구체 플로우들, 캐리어 가스 플로우, 및 유전체층 전구체 플로우들을 제어하기 위한 컴퓨터 프로그램 코드, 및 프로세스 시퀀스 내의 다른 프로세스들은 임의의 종래의 컴퓨터 판독 가능 프로그래밍 언어: 예를 들어, 어셈블리 언어, C, C++, Pascal, Fortran, 또는 다른 언어로 작성될 수 있다. 컴파일 객체 코드 또는 스크립트는 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다. 또한 나타낸 바와 같이, 프로그램 코드는 하드 코딩될 수도 있다.
제어기 파라미터들은 예를 들어, 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 냉각 가스 압력, 기판 온도, 및 챔버 벽 온도와 같은 프로세스 조건들에 관한 것이다. 이 파라미터들은 레시피의 형태로 사용자에게 제공되고, 사용자 인터페이스를 활용하여 입력될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 시스템 제어기 (1329) 의 아날로그 및/또는 디지털 입력 접속부들에 의해 제공될 수도 있다. 프로세스들을 제어하기 위한 신호들은 증착 장치 (1300) 의 아날로그 및 디지털 출력 접속부들 상의 출력이다.
시스템 소프트웨어는 많은 다른 방식들로 디자인 또는 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들은 개시된 실시예들에 따라 증착 프로세스들을 실행하는데 필수적인 챔버 컴포넌트들의 동작을 제어하도록 기록될 수도 있다. 이 목적을 위한 프로그램들의 예들 또는 프로그램들의 섹션들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 및 히터 제어 코드를 포함한다.
기판 포지셔닝 프로그램은 기판을 페데스탈 (pedestal) 또는 척 (chuck) 상에 로딩하고 또한 가스 유입구 및/또는 타겟과 같은 챔버의 다른 부분들 및 기판 사이의 공간을 제어하도록 사용되는 챔버 컴포넌트들을 제어하기 위한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하기 위한 그리고 챔버 내의 압력을 안정화시키기 위해서 증착 전에 챔버 내로 가스를 선택적으로 흐르게 하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 챔버의 배기 시스템 내의 쓰로틀 (throttle) 밸브를 조절하여 챔버 내의 압력을 제어하기 위한 코드를 포함할 수도 있다. 히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛에 대해 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판 척으로의 헬륨과 같은 열 전달 가스의 전달을 제어할 수도 있다. 플라즈마 제어 프로그램은 본 명세서에서의 실시예들에 따른 하나 이상의 프로세스 스테이션들에서 RF 전력 레벨들 및 노출 시간들을 설정하기 위한 코드를 포함할 수도 있다.
증착 동안 모니터링될 수도 있는 챔버 센서들의 예들은 질량 플로우 제어기들, 마노미터들과 같은 압력 센서들, 및 페데스탈 또는 척 내에 위치된 써모커플들을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들은 소정의 프로세스 조건들을 유지하도록 이 센서들로부터의 데이터와 함께 사용될 수도 있다.
상기 내용은 단일 또는 복수-챔버 반도체 프로세싱 툴에서 개시된 실시예들의 구현예를 기술한다. 본 명세서에 기술된 장치 및 프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한, 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 필수적인 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용 또는 구현될 것이다. 막의 리소그래픽 패터닝은 통상적으로 다음의 단계들의 일부 또는 전체를 포함하고, 각각의 단계에는 복수의 가능한 툴들이 제공된다: (1) 스핀-온 또는 스프레이-온 툴을 사용하여 워크피스 (workpiece), 즉, 기판 상에 포토레지스트의 도포 단계; (2) 고온 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트의 경화 단계; (3) 기판 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광선에 대한 포토레지스트를 노출시키는 단계; (4) 레지스트를 선택적으로 제거하고 이로써 습식 벤치 (bench) 와 같은 툴을 사용하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마-보조 에칭 툴을 사용하여 아래에 있는 막 또는 워크피스 내로 레지스트 패턴을 전사시키는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트리퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계.
결론
상술한 실시예들이 이해의 명료성의 목적들을 위해 일부 상세하게 기술되었을지라도, 특정 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 수행될 수도 있음이 이해될 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치들을 구현하는 많은 대안적인 방식들이 있음을 유념해야 한다. 따라서, 본 실시예들은 예시적인 것이지 제한적인 것으로 간주되어서는 안되며, 실시예들은 본 명세서에 제공된 상세 사항들로 제한되지 않는다.

Claims (30)

  1. 반도체 기판을 프로세싱하는 방법에 있어서,
    반도체 기판 상의 제 1 재료 위에 복수의 패터닝된 금속 피처들을 형성하도록 블랭킷 금속층 상에서 플라즈마 기반 건식 에칭에 의해 서브트랙티브 에칭 (subtractive etching) 을 수행함으로써 형성된 상기 복수의 패터닝된 금속 피처들을 포함하는 반도체 기판을 제공하는 단계,
    상기 패터닝된 금속 피처들의 표면들을 환원시키도록 상기 패터닝된 금속 피처들의 측벽들을 처리하는 단계,
    금속-유전체 계면 재료가 상기 패터닝된 금속 피처들의 상기 표면들에만 접착하도록 상기 반도체 기판 상의 상기 제 1 재료에 상대적으로 상기 패터닝된 금속 피처들 상에 상기 금속-유전체 계면 재료를 선택적으로 증착하는 단계, 및
    상기 금속-유전체 계면 재료를 선택적으로 증착한 후, 상기 반도체 기판 상에 유전체 층을 증착하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  2. 제 1 항에 있어서,
    상기 블랭킷 금속층은 블랭킷 구리층인, 반도체 기판을 프로세싱하는 방법.
  3. 제 1 항에 있어서,
    상기 복수의 패터닝된 금속 피처들은 서로 이격되고, 그리고 상기 유전체 층은 상기 패터닝된 금속 피처들 사이의 공간들을 충진하도록 증착되는, 반도체 기판을 프로세싱하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 재료는 탄탈륨, 탄탈륨 나이트라이드, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 반도체 기판을 프로세싱하는 방법.
  5. 제 1 항에 있어서,
    상기 금속-유전체 계면 재료는 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 에 의해 증착된 코발트인, 반도체 기판을 프로세싱하는 방법.
  6. 제 2 항에 있어서,
    상기 금속-유전체 계면 재료의 구리에 대한 접착 에너지는 적어도 5 J/m2인, 반도체 기판을 프로세싱하는 방법.
  7. 제 2 항에 있어서,
    상기 금속-유전체 계면 재료는 30Å 미만의 두께로 증착되는, 반도체 기판을 프로세싱하는 방법.
  8. 제 1 항에 있어서,
    상기 패터닝된 금속 피처들을 UV 광에 노출하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  9. 제 1 항에 있어서,
    상기 처리하는 단계는 상기 패터닝된 금속 피처들을 UV 광에 동시에 노출하는 것을 포함하는, 반도체 기판을 프로세싱하는 방법.
  10. 제 1 항에 있어서,
    상기 처리하는 단계는 상기 반도체 기판을 리모트 (remote) 플라즈마 또는 인-시츄 (in-situ) 플라즈마에 노출하는 것을 포함하는, 반도체 기판을 프로세싱하는 방법.
  11. 제 1 항에 있어서,
    상기 처리하는 단계는 상기 패터닝된 금속 피처들을 수소 (H2), 암모니아 (NH3), 및 수소/질소 (H2/N2) 로 구성된 그룹으로부터 선택된 환원제에 노출하는 것을 포함하는, 반도체 기판을 프로세싱하는 방법.
  12. 제 1 항에 있어서,
    상기 유전체 층을 이방성으로 에칭하는 단계를 더 포함하는, 반도체 기판을 프로세싱하는 방법.
  13. 제 1 항에 있어서,
    상기 블랭킷 금속층을 증착함으로써 형성된 입자들의 크기는 평균적으로 상기 서브트랙티브 에칭에 의해 형성된 상기 패터닝된 금속 피처들의 치수보다 큰, 반도체 기판을 프로세싱하는 방법.
  14. 제 1 항에 있어서,
    상기 서브트랙티브 에칭을 수행하는 단계는 상기 패터닝된 금속 피처들을 형성하기 위해 상기 블랭킷 금속층의 영역들을 제거하는 것을 포함하는, 반도체 기판을 프로세싱하는 방법.
  15. 제 1 항에 있어서,
    상기 유전체 층을 증착하는 단계는 에어 갭들을 남기는, 반도체 기판을 프로세싱하는 방법.
  16. 제 1 항에 있어서,
    적어도 하나의 유전체 스페이서를 형성하도록 상기 유전체 층을 에칭하는 단계를 더 포함하고, 상기 적어도 하나의 유전체 스페이서는 알루미늄 옥사이드, SiOC, SiNC, 및 실리콘 옥사이드로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 기판을 프로세싱하는 방법.
  17. 제 4 항에 있어서,
    상기 패터닝된 금속 피처들은 1 초 내지 300 초의 시간 동안 처리되는, 반도체 기판을 프로세싱하는 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 패터닝된 금속 피처들은 200 ℃ 내지 400 ℃의 온도에서 처리되는, 반도체 기판을 프로세싱하는 방법.
  19. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    서브트랙티브 에칭을 수행하기 전에, 상기 반도체 기판 상에 하나 이상의 하부층들을 증착하는 단계를 더 포함하고, 상기 블랭킷 금속층은 상기 하나 이상의 하부층들 상에 증착되는, 반도체 기판을 프로세싱하는 방법.
  20. 제 19 항에 있어서,
    상기 하나 이상의 하부층들 중 하나의 하부층은 탄탈륨 및/또는 탄탈륨 나이트라이드를 포함하는, 반도체 기판을 프로세싱하는 방법.
  21. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 패터닝된 금속 피처들 내의 라인들은 5:1 내지 1:1의 종횡비를 갖는, 반도체 기판을 프로세싱하는 방법.
  22. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 유전체층을 증착하는 단계는 유전체 배리어층을 증착하는 단계를 포함하는, 반도체 기판을 프로세싱하는 방법.
  23. 제 22 항에 있어서,
    상기 유전체 배리어층은 고-k 재료를 포함하고, 여기서 k는 3 이상인, 반도체 기판을 프로세싱하는 방법.
  24. 제 22 항에 있어서,
    상기 유전체 배리어층은 3 ㎚ 미만의 두께로 증착되는, 반도체 기판을 프로세싱하는 방법.
  25. 제 1 항에 있어서,
    상기 블랭킷 금속층은 블랭킷 구리층이고, 상기 복수의 패터닝된 금속 피처들은 서로 이격되고, 그리고 상기 유전체 층은 상기 패터닝된 금속 피처들 사이의 공간들을 충진하도록 증착되고, 그리고 상기 제 1 재료는 탄탈륨, 탄탈륨 나이트라이드, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 반도체 기판을 프로세싱하는 방법.
  26. 반도체 기판을 프로세싱하도록 구성된 장치에 있어서,
    (a) 증착 챔버로서,
    샤워헤드,
    기판 지지부, 및
    하나 이상의 가스 유입구들을 포함하는, 상기 증착 챔버; 및
    (b) 상기 장치에서 동작들을 제어하기 위한 제어기로서,
    반도체 기판 상의 제 1 재료 위에 복수의 패터닝된 금속 피처들을 형성하도록 블랭킷 금속층 상에서 플라즈마 기반 건식 에칭에 의해 서브트랙티브 에칭 (subtractive etching) 을 수행함으로써 형성된 상기 복수의 패터닝된 금속 피처들을 포함하는 반도체 기판을 제공하고,
    상기 패터닝된 금속 피처들의 표면들을 환원시키도록 상기 패터닝된 금속 피처들의 측벽들을 처리하고,
    금속-유전체 계면 재료가 상기 패터닝된 금속 피처들의 상기 표면들에만 접착하도록 상기 반도체 기판 상의 제 1 재료에 상대적으로 상기 패터닝된 금속 피처들 상에 상기 금속-유전체 계면 재료를 선택적으로 증착하고, 그리고
    상기 금속-유전체 계면 재료를 선택적으로 증착한 후, 상기 반도체 기판 상에 유전체 층을 증착하기 위한 머신 판독가능 인스트럭션들을 포함하는, 상기 제어기를 포함하는, 반도체 기판을 프로세싱하도록 구성된 장치.
  27. 제 26 항에 있어서,
    상기 블랭킷 금속층은 블랭킷 구리층인, 반도체 기판을 프로세싱하도록 구성된 장치.
  28. 제 26 항에 있어서,
    상기 복수의 패터닝된 금속 피처들은 서로 이격되고, 그리고 상기 유전체 층은 상기 패터닝된 금속 피처들 사이의 공간들을 충진하도록 증착되는, 반도체 기판을 프로세싱하도록 구성된 장치.
  29. 제 26 항에 있어서,
    상기 제 1 재료는 탄탈륨, 탄탈륨 나이트라이드, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 반도체 기판을 프로세싱하도록 구성된 장치.
  30. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 금속-유전체 계면 재료는 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 에 의해 증착된 코발트인, 반도체 기판을 프로세싱하도록 구성된 장치.
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