JP2020150225A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】基板上にマスク層として金属層を形成する場合の基板の反りを抑制することが可能な半導体装置の製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、基板上に第１膜を形成することを含む。さらに、前記方法は、前記第１膜上に、タングステン化合物で形成され、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度の不純物原子を含む第２膜を形成することを含む。さらに、前記方法は、前記第２膜をエッチングマスクとして用いて前記第１膜をエッチングすることを含む。【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。
ウェハ上にエッチング用のハードマスク層として金属層を形成する場合、金属層によりウェハが反ることが問題となる。
特開２０１６−１０５４６５号公報 特開２０１７−００５１７８号公報 特開２０１７−１６０４８８号公報
基板上にマスク層として金属層を形成する場合の基板の反りを抑制することが可能な半導体装置の製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、基板上に第１膜を形成することを含む。さらに、前記方法は、前記第１膜上に、タングステン化合物で形成され、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度の不純物原子を含む第２膜を形成することを含む。さらに、前記方法は、前記第２膜をエッチングマスクとして用いて前記第１膜をエッチングすることを含む。
第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の基板の反りについて説明するための模式図である。 第１実施形態の基板の反りについて説明するためのグラフである。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１および図２は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、例えば３次元積層型メモリである。
まず、基板（ウェハ）１上に下部層２を形成し、下部層２上に、複数の絶縁層３と複数の犠牲層４とを交互に含む積層膜を形成する（図１(ａ)）。次に、この積層膜上に上部層５を形成し、上部層５上にハードマスク層６を形成する（図１(ａ)）。下部層２、複数の絶縁層３、複数の犠牲層４、および上部層５は第１膜の例であり、ハードマスク層６は第２膜の例である。また、各絶縁層３は、第１膜を構成する第１層の例であり、各犠牲層４は、第１膜を構成する第２層の例である。
基板１は例えば、シリコン（Ｓｉ）基板などの半導体基板である。図１(ａ)は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
下部層２は例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの絶縁膜や、絶縁膜間に形成された導電層を含む。絶縁層３は例えばシリコン酸化膜であり、犠牲層４は例えばシリコン窒化膜である。上部層５は例えば、シリコン酸化膜やシリコン窒化膜などの絶縁膜や、絶縁膜間に形成された導電層を含む。
ハードマスク層６は例えば、タングステン化合物で形成されており、かつその他の不純物原子を含んでいる。タングステン化合物の例は、ＷＢ合金、ＷＣ合金、ＷＢＣ合金などである（Ｗはタングステン、Ｂはボロン、Ｃは炭素を表す）。不純物原子の例は、Ｆ（フッ素）原子やＣｌ（塩素）原子などのハロゲン原子である。
本実施形態のハードマスク層６は例えば、不純物原子としてＦ原子を含むＷＢＣ膜である。例えば、ＷＦ６ガス、Ｂ２Ｈ６ガス、Ｃ３Ｈ６ガス、およびＨ２ガス（Ｈは水素を表す）を用いたプラズマＣＶＤ（Chemical Vapor Deposition）により、Ｆ原子を含む上記ＷＢＣ膜をアモルファス膜として形成する。このプラズマＣＶＤは例えば、ＣＶＤ装置内で１０Ｔｏｒｒ以下の圧力下にて行われる。このようにして、上部層５上にハードマスク層６が形成される。
本実施形態のハードマスク層６は、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度の不純物原子を含むように形成される。これにより、ハードマスク層６が原因で基板１が反ることを抑制することが可能となる。よって、実施形態によれば、基板１の反りの発生を抑制しつつ、ハードマスク層６を厚膜化することが可能となる。ハードマスク層６の膜厚は例えば、１〜３μｍである。ハードマスク層６中の不純物原子の濃度は、４．０×１０２０ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。本実施形態では、ハードマスク層６として、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上かつ４．０×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度のＦ原子を含むＷＢＣ膜が形成される。ハードマスク層６のさらなる詳細については後述する。
次に、リソグラフィおよびエッチングにより、ハードマスク層６をエッチングマスクに加工する（図１(ｂ)）。その結果、３次元積層型メモリのメモリホールを形成するためのホールＨがハードマスク層６に形成される（図１(ｂ)）。
次に、ハードマスク層６をエッチングマスクとして用いたエッチングにより、上部層５と、複数の絶縁層４と、複数の犠牲層３と、下部層２とを貫通するようにホールＨを加工する（図１(ｃ)）。
次に、上部層５上のハードマスク層６を除去する（図２(ａ)）。図２(ａ)に示すホールＨは、３次元積層型メモリのメモリホールとして使用される。このホールＨは、第１膜内の凹部の例である。
次に、ホールＨ内にブロック絶縁膜１１と、電荷蓄積層１２と、トンネル絶縁膜１３とを順に形成する（図２(ｂ)）。次に、ホールＨの底部からブロック絶縁膜１１と、電荷蓄積層１２と、トンネル絶縁膜１３とを除去し、ホールＨ内にチャネル半導体層１４と、コア絶縁膜１５とを順に形成する（図２(ｂ)）。電荷蓄積層１２は、例えばシリコン窒化膜である。チャネル半導体層１４は、例えばポリシリコン層である。ブロック絶縁膜１１、トンネル絶縁膜１３、およびコア絶縁膜１５は、例えばシリコン酸化膜や金属絶縁膜である。
次に、複数の犠牲層４を複数の電極層１６に置き換える（図２(ｃ)）。この置き換えは、例えば次の手順で行われる。まず、ウェットエッチングにより犠牲層４を除去し、上述の積層膜内に複数の空洞を形成する。次に、これらの空洞内に電極層１６を埋め込む。このようにして、犠牲層４が電極層１６に置き換えられる。電極層１６は例えば、タングステン層であり、３次元積層型メモリのワード線として機能する。
その後、基板１上に種々のプラグ層、配線層、層間絶縁膜などを形成する。このようにして、本実施形態の半導体装置が製造される。
このように、本実施形態のハードマスク層６は、３次元積層型メモリのメモリホールを加工するために使用される。この場合、メモリホールは深いことから、メモリホールの加工中にハードマスク層６がエッチングされて除去されてしまうおそれがある。そこで、本実施形態のハードマスク層６は、タングステン化合物で形成されており、かつ厚い膜厚を有している。
しかしながら、ハードマスク層６をタングステン化合物で形成し、かつハードマスク層６の膜厚を厚くすると、ハードマスク層６から基板１に大きな応力が作用し、基板１が反る可能性がある。そこで、本実施形態では、ハードマスク層６を、高濃度の不純物原子を含むタングステン化合物で形成する。これにより、ハードマスク層６から基板１に作用する応力を低減することが可能となり、ハードマスク層６が原因で基板１が反ることを抑制することが可能となる。以下、この理由の詳細を説明する。
図３は、第１実施形態の基板１の反りについて説明するための模式図である。
図３(ａ)は、低濃度のＦ原子を含むＷＢＣの格子を模式的に示し、図３(ｂ)は、高濃度のＦ原子を含むＷＢＣの格子を模式的に示している。図３(ｂ)に示す個々の円は、ＷＢＣの格子に入り込んだＦ原子を示している。
一般に、Ｗ（タングステン）中のＦ原子の濃度が高くなるほど、基板１上のＷから基板１に作用する応力は増加する。一方、実験の結果、ＷＢＣ中のＦ原子の濃度が高くなるほど、ＷＢＣから基板１に作用する応力は減少することが分かった。同様に、実験の結果、ＷＢやＷＣ中のＦ原子の濃度が高くなるほど、ＷＢやＷＣから基板１に作用する応力は減少することが分かった。
この理由は、以下のように考えられる。不純物原子を含まないＷＢＣは、基板１に対して引張応力を及ぼす。一方、ＷＢＣがＦ原子を含むと、Ｆ原子などのハロゲン原子のイオン半径が大きいことから、ＷＢＣの格子が膨らむ。これは、ＷＢＣからの応力を、引張応力側から圧縮応力側へと変化させる。よって、ＷＢＣ中のＦ原子の濃度が高くなると、ＷＢＣから基板１に作用する引張応力が減少していく。これが、上述のような実験結果が得られた理由と考えられる。この現象の詳細については後述する。
図４は、第１実施形態の基板１の反りについて説明するためのグラフである。
図４のグラフは、ハードマスク層６が、Ｆ原子を含むＷＢＣ膜である場合の、Ｆ濃度と応力との関係を示している。横軸は、ＷＢＣ膜中のＦ原子の濃度を示す。横軸は、ＷＢＣ膜から基板１に作用する応力を示す。正の応力が引張応力に相当し、負の応力が圧縮応力に相当する。
曲線Ｃ１は、ＷＢＣ膜をアニールする前の応力を示す。曲線Ｃ２は、ＷＢＣ膜をアニールした後の応力を示す。図１(ａ)を参照して説明したように、本実施形態のＷＢＣ膜は、アモルファス膜として形成される。図４のグラフにおけるアニール温度は、５５０℃である。基板１の反りは、ＷＢＣ膜のアニール前にもアニール後にも問題となるため、ＷＢＣ膜の応力は、アニール前にもアニール後にも低いことが望ましい。
曲線Ｃ１から分かるように、アニール前のＦ濃度が１×１０１９ａｔｏｍｓ／ｃｍ３から１×１０２０ａｔｏｍｓ／ｃｍ３に増えると、応力は約１／２に減少する。よって、本実施形態では、Ｆ濃度を１．０×１０２０ａｔｏｍｓ／ｃｍ３以上に設定している。
さらに、曲線Ｃ１から分かるように、アニール前のＦ濃度が１×１０２０ａｔｏｍｓ／ｃｍ３から１×１０２１ａｔｏｍｓ／ｃｍ３に増える途中で、応力は正から負に転じる。そのため、Ｆ濃度が高くなり過ぎると、応力の大きさが増加してしまう。よって、本実施形態では、Ｆ濃度を４．０×１０２０ａｔｏｍｓ／ｃｍ３以下に設定することが望ましい。例えば、Ｆ濃度を１．５〜４．０×１０２０ａｔｏｍｓ／ｃｍ３の範囲内や、２．０〜４．０×１０２０ａｔｏｍｓ／ｃｍ３の範囲内で設定することが考えられる。
Ｆ原子は、どのような方法でＷＢＣ膜内に与えられてもよい。本実施形態では、上述のＷＦ６ガスに由来するフッ素がＷＢＣ膜に入り込むことで、Ｆ原子を含むＷＢＣ膜が形成される。すなわち、本実施形態のＦ原子は、ＷＢＣ膜を形成する際にＷＢＣ膜内にドーピングされる。
この場合、ＷＢＣ膜中のＦ原子の濃度は、プラズマＣＶＤの条件を調整することで制御可能である。本実施形態では、ＣＶＤ装置内の圧力や、Ｂ２Ｈ６ガスの流量を調整することで、Ｆ濃度を制御する。一般にＷＢＣ膜を形成するときには、ＣＶＤ装置内の圧力は１６Ｔｏｒｒ程度に設定され、Ｂ２Ｈ６ガスの流量は１００ｓｃｃｍ程度に設定される。しかしながら、本実施形態のＷＢＣ膜を形成するときには例えば、ＣＶＤ装置内の圧力を１０Ｔｏｒｒ以下（例えば６Ｔｏｒｒ）の低圧に設定し、Ｂ２Ｈ６ガスの流量を１００ｓｃｃｍ未満（例えば９０ｓｃｃｍ）の低流量に設定する。これにより、１．０〜４．０×１０２０ａｔｏｍｓ／ｃｍ３というＦ濃度を有するＷＢＣ膜を形成することが可能となる。理由は、上記のような低圧および低流量によりＷＦ６分子の分解が抑制され、ＷＦ６分子がＷＢＣ膜に入りやすくなるためであると考えらえる。
以上のように、本実施形態のハードマスク層６は、タングステン化合物で形成され、かつその他の不純物原子を含んでいる。よって、本実施形態によれば、基板１上にハードマスク層６として金属層を形成する場合の基板１の反りを抑制することが可能となる。
なお、本実施形態の半導体装置は３次元積層型メモリであるが、本実施形態のハードマスク層６は３次元積層型メモリ以外の半導体装置にも適用可能である。本実施形態のハードマスク層６は例えば、アスペクト比の高いホールや、深い溝を形成する場合に採用可能である。
さらに、ハードマスク層６内の不純物原子は、本実施形態ではＦ原子やＣｌ原子などのハロゲン原子であるが、その他の原子でもよい。例えば、ハロゲンと同様にイオン半径が大きい原子を不純物原子として採用することが考えられる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：下部層、３：絶縁層、４：犠牲層、５：上部層、６：ハードマスク層、
１１：ブロック絶縁膜、１２：電荷蓄積層、１３：トンネル絶縁膜、
１４：チャネル半導体層、１５：コア絶縁膜、１６：電極層

Claims (5)

  1. 基板上に第１膜を形成し、
    前記第１膜上に、タングステン化合物で形成され、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度の不純物原子を含む第２膜を形成し、
    前記第２膜をエッチングマスクとして用いて前記第１膜をエッチングする、
    ことを含む半導体装置の製造方法。
  2. 前記タングステン化合物は、タングステンと、少なくともボロンおよび炭素のいずれかとを含む、請求項１に記載の半導体装置の製造方法。
  3. 前記第２膜は、タングステン原子と前記ハロゲン原子とを含むガスにより形成される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２膜は、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上かつ４．０×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度の前記不純物原子を含む、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記不純物原子は、ハロゲン原子である、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US9754793B2 (en) * 2015-06-12 2017-09-05 Toshiba Memory Corporation Method for manufacturing semiconductor device
JP6489951B2 (ja) 2015-06-12 2019-03-27 東芝メモリ株式会社 半導体装置の製造方法
JP6583064B2 (ja) 2016-03-09 2019-10-02 東京エレクトロン株式会社 マスク構造体の形成方法及び成膜装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112021002901T5 (de) 2020-09-08 2023-03-09 Mitsubishi Heavy Industries, Ltd. Spaltsteuersystem für Gasturbine

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