CN105609471A - 用于垂直nand孔蚀刻的镀覆金属硬掩模 - Google Patents

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Abstract

本发明涉及用于垂直NAND孔蚀刻的镀覆金属硬掩模。本文的实施方案涉及到用于形成高深宽比的凹陷特征的方法、装置和系统。通常，这些特征在制造垂直的NAND(VNAND)存储器设备的背景中形成。各种公开的实施方案涉及的工艺流程是涉及：在覆盖下伏的材料堆叠的金属种子层上沉积牺牲柱并使牺牲柱成形，在牺牲柱周围电镀或化学镀覆金属硬掩模材料，去除牺牲柱，蚀刻下伏的材料堆叠，以形成高深宽比的凹陷特征。

Description

用于垂直NAND孔蚀刻的镀覆金属硬掩模
技术领域
本发明总体上涉及半导体加工领域，更具体涉及用于垂直NAND孔蚀刻的镀覆金属硬掩模。
背景技术
在制造日益密集的器件的持续压力下，半导体器件行业正在转向使用三维存储器结构。举例来说，NAND快闪存储器已经从平面配置移动到垂直配置(VNAND)。这种垂直配置允许以显著更大的位密度形成存储器件。参与形成VNAND设备的一个操作涉及在交替的材料层的堆叠(stack)中蚀刻孔。当该交替的材料层的堆叠成长为包括较大数目的层时，这个蚀刻操作就变得越来越困难。
发明内容
本文的某些实施方案涉及用于在衬底上形成凹陷特征的方法。通常，衬底包括堆叠的交替的材料，蚀刻的特征具有相对较高的深宽比。各个实施方案利用金属掩模材料以在蚀刻期间保护该堆叠的交替的材料。这种金属掩模材料可以围绕在金属掩模形成后去除的牺牲柱形成。
在本文的实施方案的一个方面，提供了一种用于在衬底上形成凹陷特征的方法，所述方法包括：(a)在衬底上形成牺牲柱，所述衬底包括在下伏材料上方的导电种子层，其中，在要形成凹陷特征的在下伏材料中的区域的正上方形成牺牲柱；(b)在围绕所述牺牲柱的导电种子层上沉积金属硬掩模材料，以通过电镀、化学镀或化学气相沉积形成金属硬掩模层；(c)去除所述牺牲柱，以在所述金属硬掩模层中形成开口；和(d)蚀刻所述下伏材料，由此形成在所述金属硬掩模层中的所述开口正下面的凹陷特征。
在某些实施方案中，所述下伏材料包括交替的氧化硅层和氮化硅层。在其它实施方案中，所述下伏材料包括交替的氧化硅层和多晶硅层。
所述方法可以进一步包括：在(c)后且在(d)之前，通过化学镀或化学气相沉积在所述金属硬掩模层上沉积附加的金属掩模材料，从而缩小所述金属硬掩模层中的开口。这一附加的金属掩模材料可以包括选自由钴、镍、钌、锡、铟、钯、锗及其组合组成的组中的材料。
如所指出的，所述凹陷特征可具有相对高的深宽比。在一些实施方案中，所述凹陷特征具有至少约40的深宽比。在某些情况下，所述凹陷特征具有至少约60的深宽比。在某些情况下，所述特征的深度可以是至少约2.5微米。
多种材料可用于金属硬掩模材料。例如，所述金属硬掩模材料包括选自由钴、镍、钌、锡、铟、钯、锗及其组合组成的组中的材料。类似地，导电种子层可以包括选自由钴、钌、钛、铬、铜及其组合组成的组中的材料。
牺牲柱还可以是任意几种不同的材料。例如，在一些情况下，所述牺牲柱包括选自由碳、硅、氧化硅、氮化硅、碳化硅及其组合组成的组中的材料。在各个实施方案中，所述牺牲柱的材料可以是无定形的。所述牺牲柱可以有约5-200纳米的宽度。所述牺牲柱的深宽比可以是至少约2:1。在某些实施方案中，形成所述牺牲柱包括：沉积牺牲柱材料，沉积一个或多个中间层，沉积光致抗蚀剂层，图案化所述光致抗蚀剂，蚀刻所述一个或多个中间层，以及蚀刻所述牺牲柱材料以形成所述牺牲柱。所述牺牲柱可以通过多种技术沉积，所述技术包括例如CVD工艺、PVD工艺、ALD工艺或旋涂工艺。
如所提到的，所述金属硬掩模层可通过多种技术来沉积。在一些实施方案中，所述金属硬掩模层是通过电镀沉积的。在其它实施方案中，所述金属硬掩模层是通过化学镀沉积的。在其它实施方案中，所述金属硬掩模层是通过CVD技术沉积的。所述金属硬掩模层可具有介于约25nm至约2.5μm之间的厚度。在各种实施方案中，所述方法可进一步包括在(c)后且在(d)之前，去除在所述金属硬掩模层的所述开口中的所述导电种子层。这些和其它特征将在下面参照有关的附图进行说明。
附图说明
图1A-1F示出了经历处理以使用常规硬掩模(例如，包括无定形碳的掩模)形成经蚀刻的凹部的部分制造的半导体器件。
图2A-2E示出了经历处理以试图使用金属硬掩模形成经蚀刻的凹部的部分制造的半导体器件。
图3A-3F示出了经历处理以使用围绕图案化的牺牲柱镀覆的金属硬掩模形成经蚀刻的凹槽的部分制造的半导体器件。
图4A-4F示出了经历以类似于图3A-3F中所示的方法使用金属硬掩模形成经蚀刻的凹槽、再加一个涉及化学镀以进一步使金属硬掩模成形的附加步骤进行处理的部分制造的半导体器件。
图5示意性地示出了可以用于实现实施有关图3A-3F描述的工艺的一些半导体装置。
图6示出了可以用于实现有关图4A-4F描述的工艺的一些半导体装置。
图7是示出了相对于图1A-1F中描述的工艺的流程图。
图8是示出了相对于图2A-2E中描述的工艺的流程图。
图9是示出了相对于图3A-3F中描述的工艺的流程图。
图10是示出了相对于图4A-4F中描述的工艺的流程图。
具体实施方式
在本申请中，术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”和“部分制造的集成电路”可互换使用。本领域的普通技术人员将理解的是，术语“部分制造的集成电路”可以指上面制造集成电路的许多阶段中的任何阶段的硅晶片。在半导体器件工业中使用的晶片或衬底典型地具有为200毫米、300毫米或450个毫米的直径。下面的详细描述假设本发明是在晶片上实现。然而，本发明并不局限于此。工件可以是各种形状、尺寸和材料。除了半导体晶片外，可以利用所公开的实施方案的优点的其它工件包括各种制品，如印刷电路板、磁性记录介质、磁记录传感器、反射镜、光学元件、微型机械装置等。
在下面的描述中，许多具体细节被阐述，以便提供彻底理解所呈现的实施方案。公开的实施方案可以在没有这些细节的一些或全部下实施。在其它情况下，公知的处理操作未被详细描述，以避免不必要地模糊本公开的实施方案。虽然所公开的实施方案将结合具体的实施方案描述，但应当理解，这并不意在限制本公开的实施方案。
I.背景和流程
参与VNAND装置的制造一种操作包括在交替的材料层中蚀刻凹陷特征。目前的产品包括并入排列成单个垂直列的32个设备、每一个都存储一个或多个位的存储器件。这些器件是使用蚀刻至被布置成堆叠的32对的氧化硅/氮化硅或氧化硅/多晶硅层的过程制造的。在一些情况下，堆叠可包含提供来用于各种功能/目的的某些附加层。在典型的情况下，这些层的32对的堆叠约有2微米厚，这意味着，在蚀刻过程中必须蚀刻为约2微米深的特征。这种特征的典型关键直径(宽度)的一个例子是约50纳米，从而导致深宽比约40：1(更简单地表示为40)。
通过增加在堆叠中的交替的层的对数，可以制造具有更大的位密度的器件。例如，预期某些存储器件可以制造为具有的对数介于约46-64层对之间，甚至在各种实施方案中可在约72-92层对之间。在这些未来的设备中，可以预料，关键尺寸可能会保持大约相同或变小，涉及具有可以为至少约80、或至少约100的深宽比的特征。然而，常规的蚀刻方法和硬掩模特征材料不能够形成这样高的深宽比的特征，如本文进一步讨论的那样。虽然许多公开的实施方案涉及VNAND存储器装置，但所公开的蚀刻和沉积过程也可在其它应用(例如逻辑器件)中被应用。
图1A-1F示出了经历了用于形成这样的特征的多种处理操作的部分制造的半导体器件。图7示出了图1A-1F中的多种处理操作的流程图。图2A-2E示出了经历了根据替代的方法形成这样的特征的多种处理操作的部分制造的半导体器件。图8示出了说明在图2A-2E中的多种处理操作的流程图。图1A-1F(以及相关图7)以及图2A-E(以及相关图8)中所示的工艺流程每一个都存在由图3A-3F(以及相关图9)和4A-4F(以及相关图10)中所示的方法克服的一定的困难。
从图1A和图7的操作701开始，将衬底提供在沉积装置中。衬底包括交替材料层的堆叠101。在某些情况下，这些层在氧化物材料(例如，氧化硅)和氮化物材料(例如，氮化硅)之间交替。在其它情况下，这些层在氧化物材料(例如，氧化硅)和多晶硅(即多晶硅)之间交替。该堆叠101的最上层在一些情况下可以是氮化硅层。在本例中覆盖堆叠101的是无定形碳硬掩模102。下一步，在操作703中，一系列的图案转移层103、抗反射层104和光致抗蚀剂层105被依次沉积在无定形碳硬掩模102上。在操作705中，光致抗蚀剂层105被图案化，以限定让特征106被蚀刻入堆叠101中的位置，如图1B所示。提供图案转移层103，以帮助图案从光致抗蚀剂层105转移到无定形碳硬掩模102，然后到该堆叠101。在操作707发生一系列蚀刻操作以垂直向下通过层转移图案。光致抗蚀剂层105、防反射层104和图案转移层103可在这些蚀刻操作中被去除，如图1C和1D所示。最终，图案被转移到无定形形硬掩模102，如图1E中所示。从这里，发生附加的蚀刻操作709，以将图案蚀刻进堆叠101，如图1F中所示。通常情况下，特征106是孔/圆筒。
虽然在图1A-1F中所示的工艺流程对于形成有限深度的特征可能是已经足够，但在形成更大深度的特征时，就遇到了显著困难。例如，虽然此工艺流程在某些情况下可以是足够用于形成通常用于具有24或36对层的1.5-2微米深的孔，但这个工艺流程不太可能用于形成如那些将在本领域VNAND设备状态使用的、具有更大数目的层对的堆叠中有用的3-4微米深的孔。这样的设备可以具有更大数量的层对，例如至少约40对、至少约50对、至少约60对、至少约70对、至少约90对等等。在这样的设备中的特征的深宽比可以是至少约40、至少约50、至少约60、至少约80或至少约100。特征的深宽比是特征的深度与特征的关键尺寸的比较(通常是特征的直径或宽度)。例如，具有2μm的深度，约50nm的宽度的孔具有约40：1的深宽比，更简单地描述为40。
在图1A-1F中的工艺流程限于形成相对浅的特征的一个原因是，无定形碳硬掩模102的抗蚀刻性不足以经受形成更大深度的特征106所需的处理程度。换句话说，在无定形硬掩模102和下伏堆叠101之间的选择性太低，无定形碳硬掩模102可以在特征106蚀刻到其最终深度之前蚀刻掉。在下伏堆叠材料和VNAND应用中的PECVD沉积的无定形形硬掩模的示例性蚀刻速率选择比可以介于约2:1-3:1(堆叠的蚀刻速率：掩模的蚀刻速率)之间。在某些情况下，与此相关的问题是，无定形碳硬掩模102可成为刻面(即，在图案的顶角附近过度蚀刻)，使得转印到堆叠的图案是不精确的。在目前的加工条件下，36对的堆叠被蚀刻为约2微米深要求约1-1.5微米厚的无定形碳硬掩模。
为了使用当前的材料蚀刻更深的孔(例如，其中该堆叠包括附加的成对的层)，碳硬掩模102的厚度将需要增加。然而，为了形成3-4微米深的特征，碳硬掩模102的厚度将需要增加的量是不可行的。蚀刻深度和实现该蚀刻深度所需的无定形碳硬掩模的最小厚度之间的关系不是线性的。因为离子蚀刻的定向性质和被刻蚀的特征的几何特性，该堆叠材料在较浅深度(在该深度处，离子的更大比例可以在衬底上撞击在特征的底部)蚀刻得相对快，并且在较深的深度(在该深度处，较小比例的离子能够在衬底上撞击在特征的底部，因为有更大比例的离子转而撞击特征的侧壁)蚀刻得相对缓慢。由于无定形碳硬掩模102以相对恒定的速率被刻蚀，减少特征的蚀刻速率的一个结果是，对于在特征中蚀刻掉的距离，被蚀刻掉的碳硬掩模的量随蚀刻深度增加而增加。换句话说，相比于当特征被蚀刻1微米到2微米时，当特征被蚀刻3微米到4微米时，有明显更多的碳硬掩模被蚀刻掉。这种非线性关系意味着将需要一个非常厚的无定形碳硬掩模来充分地保护衬底和在蚀刻期间保持所需的图案。
在许多情况下，这种厚的碳硬掩模是不可行的。厚的碳硬掩模是不希望的，原因之一是，图案化当前的1-1.5微米厚的无定形碳硬掩模层所需的处理序列已经是相当复杂和昂贵的。当蚀刻深的特征时，光致抗蚀剂单层不足以保护堆叠，因为在特征被蚀刻到其全深度之前，光致抗蚀剂将侵蚀较长时间。为了解决这个问题，现代的制造技术在硬掩模光刻和图案定义之间提供了多个阶段的图案转移。将无定形碳硬掩模延伸至更大的厚度会使这一过程进一步复杂化，需要用较长的时间沉积和蚀刻的附加的材料和较厚的图案转移层。此外，许多硬掩模膜是通过CVD或PVD工艺沉积的，并且具有固有的应力，该应力可能会导致衬底弯曲/翘曲。所述弯曲会导致衬底成为圆顶形或盘形，具体取决于应力是否是压缩的或拉伸的。该衬底弯曲的问题对于较厚掩模层更成问题，并且可以防止衬底在未来的处理步骤中正确地对准衬底支撑件。衬底弯曲在光刻操作的情况下特别成问题，光刻操作往往涉及必须施加到非常平坦的衬底上的非常精确的光学特性。因此，需要使用可以承受形成这样的特征必须的加工条件的硬掩模材料形成深的凹陷特征的方法。
解决这些问题的一种方法是将诸如无定形碳之类的传统的硬掩模材料取代为例如金属之类的具有较高的选择性的硬掩模材料。使用金属硬掩模的一个示例性工艺流程示于图2A-2E以及相对于图8的流程图进一步描述。在此实现方案中，使用金属硬掩模202，而不是在图1A-1F中使用的无定形碳硬掩模102。金属硬掩模在使用相关的蚀刻化学物质蚀刻期间，表现出更大的选择性，从而使之成为无定形碳或其它硬掩模的一个可行的替代方案。当有效地图案化后，金属硬掩模可以承受用于刻蚀深(即，高深宽比)的特征的处理条件。在图2A-2D中所示的处理步骤的其它方面与那些显示在图1A-1D中的相同(进一步，在其他方面，图8的工艺步骤801-807与图7的操作701-707都相同)，并且为了简洁起见，描述将不再重复。
但是，当金属硬掩模202在图2E和操作807中被蚀刻时，有一定的差异产生。具体地说，可能难以蚀刻穿过金属硬掩模202，并且该蚀刻对于将所需的图案施加到下伏叠层101上是需要。这种蚀刻操作困难的一个原因是，用于硬掩模202的许多金属使用常规的卤化物类蚀刻化学物质蚀刻时没有挥发性副产物。这样，副产物就粘在蚀刻特征内，例如沿特征的侧壁粘在蚀刻特征内，并且可能导致蚀刻工艺在图案被充分地传递到金属硬掩模层202前有效地关闭。某些金属可能比别的更成问题。例如，当钨进行蚀刻时，钨金属可能与某些蚀刻化学物质/副产物反应形成非易失性材料(例如，包括Si、O、N、F、和W的组合或子组合)，其可涂覆在特征的蚀刻前缘的内部，并导致蚀刻过程减缓或停止。
解决刻蚀的挑战的一个可能的办法是研发新的蚀刻工艺。然而，这种方法将涉及重新设计当前的长期的蚀刻工艺，且将是昂贵和困难的。可能优选的是研发出利用现有的蚀刻化学物质/工艺(例如，以碳氟化合物为基础的工艺)的工艺。
在某些应用中已使用PVD沉积金属硬掩模。这些PVD沉积方法的一个限制是，某些金属不容易溅射。例如，一些金属可能没有合适的溅射靶，使得PVD沉积困难或不可能。使用PVD沉积的金属硬掩模的另一个问题是PVD沉积膜通常具有固有的内部应力，所以能够导致上述的衬底弯曲问题。另外，PVD沉积金属硬掩模可以用相对较大的金属晶粒沉积。这种颗粒的边界可能会导致在金属中所蚀刻的特征有不期望的锯齿状边缘，而不是期望的平滑模式。
回到图2A-2E和图8的实施方案，因为金属硬掩模202没有在操作807中被成功地蚀刻，所以下伏堆叠101没被蚀刻，并且该过程失败。因此，当金属硬掩模在蚀刻深特征(例如在一些实施例中，3-4微米深，具有至少约40的深宽比)期间就保护堆叠而言是有希望的时，不同的/改进的处理流程是必要的。改进的处理流程应该避免需要将图案蚀刻到金属硬掩模层中。
图3A-3F提出了用于使用围绕牺牲预形成柱(asacrificialpre-formedpost)镀覆的金属硬掩模而在半导体衬底中的形成凹陷特征的一种替代的和改进的工艺流程(例如，使用电镀和/或化学镀)。该工艺流程相对于图9所示的流程图进一步描述。牺牲预形成柱被置于将形成凹陷特征的位置的正上方，使得在形成金属硬掩模时，它具有希望的形状，并且不需要难以满足的离子蚀刻步骤来图案化金属硬掩模。该工艺开始于操作901和图3A，其中提供了交替的材料层的堆叠301，金属种子层310在堆叠301上面。堆叠301可包括交替的氧化和氮化物层或交替的氧化物和多晶硅层，如上文所讨论的那样。金属种子晶层310可以通过任何可用的手段沉积在堆叠301上面。在某些实施方案中，金属种子层310通过物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)沉积。相比于ALD，PVD和CVD法由于涉及更快的处理时间而可能是特别有用的，但ALD工艺也可以在一些实施方案中使用。种子层应当用容易去除的材料制成，因为该层后来在要形成凹陷特征306的区域被去除。
接下来，在操作902，沉积牺牲柱材料302层，随后在操作903沉积一个或多个图案转移层303、抗反射层304和光致抗蚀剂层305。光致抗蚀剂层305在操作905中被图案化，如图3B中所示。值得注意的是，光致抗蚀剂图案是与图1B和图2B中使用的相反。光致抗蚀剂被图案化，使得剩余的光致抗蚀剂正位于要蚀刻的特征的位置的上方。从没有特征被蚀刻的区域除去光致抗蚀剂。牺牲柱材料302可以是无定形材料。与晶体材料相比，无定形材料可以被蚀刻/图案化为具有较好的平滑性，从而产生更精确的图案转移和蚀刻特征上的平滑的边缘。在某些情况下，牺牲柱材料302是无定形硅或无定形碳。牺牲柱材料302被水平定位在稍后将沉积金属硬掩模层的位置。牺牲柱材料302应该沉积比稍后沉积的金属掩模的厚度略大或适度大的厚度。
在图案化光致抗蚀剂之后，在操作907可发生一系列蚀刻工艺，以将图案从光致抗蚀剂层305转移到牺牲柱材料302的层，从而形成图3C中所示的牺牲柱302c。在各个实施方案中的牺牲柱的宽度可为约20-100纳米之间，例如约30-60纳米之间，或约40-50纳米之间，且该牺牲柱的高度可为约200-1000纳米之间，例如约300-500纳米之间。在这些或其它实施方案中，牺牲柱302c可具有介于约2:1-50:1之间的高宽比，例如约10:1-20:1之间。最优高宽比将取决于被蚀刻的材料、金属硬掩模的材料和所述特征的被蚀刻的深度。从上方观察时，牺牲柱302c可以是圆形、正方形、矩形等。
对于许多应用，形成一系列牺牲柱。这些牺牲柱可以根据应用所需，布局成正方形图案、三角形图案、六边形图案等。对于一些应用，在相邻柱之间的中心到中心的间隔距离为约50-200纳米之间。在某些情况下，牺牲柱的中心到中心的间隔距离可以是大约80-120纳米之间。
这种蚀刻操作907的一个结果是，将放置在牺牲柱材料302的层下面的晶种层310暴露。接下来，在操作908中，沉积金属硬掩模层320，例如使用电镀或化学镀沉积，如图3D所示。替代地，金属硬掩模层可以通过选择性的CVD金属工艺进行沉积。用作选择性的CVD沉积的金属的一个实例材料是钴，但也可以使用其它金属。将金属硬掩模层320围绕牺牲柱302c沉积。牺牲柱302c应该沿金属硬掩模层320的最上面的高度向上方延伸，使得牺牲柱302c可容易地除去。接着，在操作910，牺牲柱302c被去除，金属硬掩模层320保留，如图3E中所示。使用在牺牲柱材料302和金属硬掩模层320的材料之间具有高选择性的工艺除去牺牲柱302c。放在牺牲柱302c下的种子层310被类似地除去。
在这一点上，金属硬掩模层320被图案化，并且可以有效地用作硬掩模，而堆叠101被蚀刻以形成特征306，如图3F和操作912所示。由于与无定形碳相比，金属硬掩模320具有优越的抗蚀刻性，这个实施方案可以被用于蚀刻比使用图1A-1F中所示的工艺来实现的孔深很多的孔(即，更大的深宽比的孔)。因此，所公开的处理方法可以用于蚀刻更深的孔、通过材料的附加层、从而使得能够制造具有数目大很多的交替的层及因此具有密度较大的位的VNAND设备。
在某些实施方案中，牺牲柱可以是相对脆弱的。因此，形成直径稍大于将在柱下蚀刻的特征的直径的牺牲柱会是理想的。此实施方案示于图4A-4F，并且相对于在图10所示的流程图进一步描述。在图4A中所示的部分制造的设备对应于如图3B所示的设备，具有较宽的光致抗蚀剂图案305，在光致抗蚀剂图案305处将蚀刻特征。在图4B中所示的部分制造的设备对应于图3C所示的设备，具有较宽的牺牲柱302c。在本实施方案中，牺牲柱302c可具有介于约2:1-20:1的高宽比，例如在约4:1-10:1之间。牺牲柱302c可具有为最终特征406的直径的约100-200％的直径，例如在最终特征406的约110-150％之间。图4C示出的部分制造的设备的直径对应于图3D所示的设备，也是具有较宽的牺牲柱302c。在图4D中所示的部分制造的设备对应于图3E中所示的设备，其中牺牲柱302c和种子层310已被移除，具有较宽的空腔。关于流程图，图10的操作1001至1010类似于图9的901-910的操作，并且描述将不会被重复。
在这一点上，金属硬掩模被图案化，但它是没有准备好用作硬掩模层，因为所得蚀刻特征将是宽于期望的(因为牺牲柱302c被设计为厚于/更宽于所述蚀刻特征406，以增强牺牲柱302c的机械完整性)。这样，在操作1014中，金属掩模材料425的附加层被镀到金属硬掩模层320上，如图4E中所示。在各个实施方案中，金属掩模材料425的附加层是通过化学镀沉积的。化学镀导致在暴露的导电表面上沉积金属。有利的是，因为种子层310可在化学镀操作之前被去除，因此该附加金属掩模材料425仅沉积在暴露的金属表面上(例如，种子层310的侧壁和金属硬掩模层320上(特别放大示出))。与此相反，附加的金属掩模材料425不镀在孔的底部，因为在孔底部的暴露表面在除去种子层后是不导电的。在一些实施方案中，附加的掩模材料425可镀覆至厚度介于约1-10纳米之间，例如约2-4纳米之间。
尽管电镀可以用于沉积此附加掩模材料425，但这将需要种子层(例如，种子层310)，以提供电流来驱动电镀反应。这样，在电镀附加掩模材料425的同时，连续的种子层310将必须保持。另外，电镀沉积会从开口的底部向上沉积，而不是根据需要围绕侧壁沉积。化学镀避免了这两个问题。首先，由于不需要外部电流，故不需要种子层提供电流。第二，化学镀可以以产生相对保形的填充以更有效地覆盖侧壁的方式来执行。在沉积附加掩模材料后，如图4F中所示，特征406可以在操作1016被蚀刻入该堆叠材料中。
在某些实现方案中，在形成附加掩模材料425期间，可能会在所述金属硬掩模层320中的孔的底部发生某种程度的镀覆(有意或无意地，通过电镀或化学镀)。这孔底镀覆应该被蚀刻穿过，以对下伏堆叠进行蚀刻。相比于蚀刻穿过整个厚的金属硬掩模层320，孔底镀覆层可能是相对容易被蚀刻穿过的(至少是因为它很可能是薄得多)。
用于沉积附加掩模材料的另一选项是选择性金属CVD工艺。在这些工艺中，化学气相沉积是用来选择性地沉积金属在导电(相对于非导电)的表面上。选择性的金属CVD工艺被进一步在以下美国专利和专利申请中讨论：2008年4月29日申请的美国专利申请No.12/111921，以及美国专利No.7884018、题目为“SelectiveCobaltDepositiononCopperSurfaces”，和美国专利No.8278216，其每一个在此通过引用将其整体并入本文讨论。
相比于涉及通过蚀刻(例如，图2A-2E)图案化金属硬掩模的方法，在图3A-3F和4A-4F中所示的方法可以产生相对平滑的特征。例如，与通过蚀刻图案化金属硬掩模而形成的孔相比，在蚀刻孔/圆筒时，所形成的孔更圆更光滑。在牺牲柱材料(例如，在图3A-3F中的牺牲柱材料302)为无定形材料的情况下，这是特别真实的。由于金属掩模材料可以是结晶的，因此这种材料的直接蚀刻会导致在晶粒边界处的粗糙和不圆。相反，在使用无定形牺牲柱材料时，图案可以被蚀刻成具有没有晶粒边界的无定形材料。这导致较平滑的、较圆的图案。然后金属硬掩模可以被围绕图案化的牺牲柱镀覆，从而在金属硬掩模接触牺牲柱的位置处具有非常平滑/圆的侧壁。这些平滑/圆的侧壁在去除牺牲柱后仍保持。
此外，公开的方法可以不要求任何难以满足的硬掩模开孔蚀刻步骤(即，直接蚀刻图案到金属硬掩模中)。如参照图2E所示出和说明的，非常难以将图案蚀刻到金属硬掩模材料中，至少是因为许多这样的金属使用常规的蚀刻化学过程没有挥发性副产物。在图3A-3F和图4A-4F中所示的方法避免了这个难以满足的处理步骤，而是利用更容易的操作，如沉积种子层、沉积和图案化牺牲柱材料、围绕图案化的牺牲柱电镀和/或化学镀金属硬掩模层。电镀和化学镀可用于相对容易且廉价、具有低应力地镀覆金属膜，甚至在相当大的厚度也是如此。
此外，电镀和化学镀可以在室温下沉积金属硬掩模层，这导致低应力或没有应力的膜。在某些应用(例如，图2A-2E)中，金属硬掩模是通过物理气相沉积(PVD)方法沉积的。这些方法包括更高的温度，导致具有更高应力的膜。如上所讨论的，高应力膜可导致晶片弯曲，从而会阻止在未来的处理中衬底与衬底支撑件适当地对准，并且会给需要非常平坦的衬底用于精确图案的形成光刻操作带来问题。通过经由可以在低得多的温度下进行的电镀或化学镀沉积金属硬掩模层，各种公开的方法避免了这些问题。因此，所得到的膜具有较小的压力，并导致随后的加工过程中有较少的问题。
电镀和化学镀镀覆会扩大可用作金属硬掩模的金属的范围。如前所述，PVD目前正在用于沉积多种金属层。但是，PVD用于沉积某些金属可能是不可行的。电镀可以用于形成这些金属中的一些。可以通过电镀和/或化学镀相对容易沉积、不容易通过PVD来沉积的金属的例子包括但不限于诸如Co(这是磁材料)、铟(这是软材料)和Sn(其具有低的熔点)。
II.装置
图5示出了可用于执行参照图3A-3F描述的方法的多种半导体加工装置。参考图3A，堆叠301和种子层310每一个都可以在沉积装置502形成。在一些实施方案中，沉积装置是PVD、CVD和/或ALD装置。示例装置包括产品系列、产品系列、以及产品系列，每一个都可以从加利福尼亚州弗里蒙特的Lam研究公司得到。接着，沉积牺牲柱材料302层、图案转移层(多个)303、抗反射层304和光致抗蚀剂层305。此沉积也可在沉积装置502进行。用于执行每个沉积的装置与用于执行其它沉积的装置可以相同或不同(即，可以使用几个独立的沉积设备)。某些装置可以是用于形成某些膜类型特别有利，但常常单一沉积反应器可以存放许多不同类型的膜。
然后将衬底转移(箭头5.1)到光刻装置504，以图案化光致抗蚀剂层305。接着，将衬底转移(箭头5.2)到蚀刻装置506，抗反射层304、图案转移层(多个)303以及牺牲柱材料层302各自被蚀刻，以依次将图案从光致抗蚀剂305层转印到牺牲柱材料302层，由此形成牺牲柱302c，如图3C中所示。根据用于执行相关实施方案的确切工艺的不同，每个层可以在相同的蚀刻装置或不同的蚀刻装置被蚀刻。示例性的蚀刻装置包括FLEXTM产品系列、产品系列以及金属产品系列，每一个都可从加州弗里蒙特的Lam研究公司得到。
在这个时候，衬底被转移(箭头5.3)到镀覆装置508。镀覆装置508可以是电镀装置和/或化学镀装置。示例性电镀装置包括和3D产品系列，每一个都可从加州弗里蒙特的Lam研究公司得到。示例性化学镀装置包括ELD。金属硬掩模层320在镀覆装置508沉积，如图3D所示。接着，将衬底转移回(箭头5.4)蚀刻装置506，并且牺牲柱302c和种子层310(在柱302c下面)被去除，如图3E所示。这些蚀刻操作与被用来蚀刻先前的层的蚀刻操作可以在相同的蚀刻装置或不同的蚀刻装置内进行。在除去种子层后，堆叠301在蚀刻装置506中被蚀刻。这种操作可以在用于其它工艺的蚀刻装置中进行，或在不同的蚀刻装置中进行。
图6示出了可用于执行参照图4A-4F描述的工艺的多种半导体加工装置。该图类似于图5，具有稍微修改的工艺流程，以便能沉积附加的掩模材料425，如图4E所示。在去除牺牲柱302c和种子层310(在牺牲柱302c下)之前，该工艺流程是相同的，如图4D所示。在这一点上，由箭头5.1-5.4表示的转移已经进行，并且衬底是在蚀刻装置506中。为了沉积附加的掩模材料425，衬底被传移(箭头5.5)到镀覆装置508。在这里，镀覆装置508是一种化学镀装置。用来镀覆附加材料425的镀覆装置与用于镀覆金属掩模层320的镀覆装置可以是相同的装置。在其它实施方案中，这两个装置可以是不同的(例如，用来镀覆金属掩模层320的装置可以是电镀装置，用来镀覆附加掩模材料425的装置可以是化学镀装置)。在镀覆了附加掩模材料425后，衬底可再次转移(箭头5.6)到蚀刻装置506，以蚀刻堆叠301。
本文所描述的方法可以通过任何合适的装置或装置的组合来执行，例如参照图5和6所描述的。合适的装置包括用于完成处理操作的硬件和具有用于控制根据本发明所述的工艺操作的指令的系统控制器。例如，在一些实施方案中，硬件可以包括包含在处理工具中的一个或多个处理站。在通过引用并入本文的各种专利和专利申请中提供了涉及不同处理装置的硬件的进一步的细节。
在一些实现方式中，控制器是系统的一部分，系统可以是这里描述的实施例的一部分。这样的系统可以包括半导体加工设备，其包括一个或多个加工工具、一个室或多个室、用于处理的一个或多个平台、和/或特定的处理组件(晶片基座、气体流动系统等)。这些系统可以与用于控制它们在处理半导体晶片或衬底之前、期间和之后的操作的电子器件一体化。电子器件可以称为“控制器”，该控制器可以控制一个或多个系统的各种元件或子部件。根据处理要求和/或系统的类型，控制器可以被编程以控制本文公开的任何工艺，包括控制工艺气体输送、温度设置(例如，加热和/或冷却)、压强设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流速设置、流体输送设置、位置及操作设置、晶片转移进出工具和其他转移工具和/或与具体系统连接或通过接口连接的装载锁。
概括地说，控制器可以定义为接收指令、发布指令、控制操作、启用清洁操作、启用端点测量等等的具有各种集成电路、逻辑、存储器和/或软件的电子器件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片和/或一个或多个微处理器或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置的形式(或程序文件)通信到控制器的指令，该设置定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定过程的操作参数。在一些实施方式中，操作参数可以是由工艺工程师定义的用于在制备晶片的一个或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或管芯期间完成一个或多个处理步骤的配方(recipe)的一部分。
在一些实现方式中，控制器可以是与系统集成、耦接或者说是通过网络连接系统或它们的组合的计算机的一部分或者与该计算机耦接。例如，控制器可以在“云端”或者是fab主机系统的全部或一部分，它们可以允许远程访问晶片处理。计算机可以启用对系统的远程访问以监测制造操作的当前进程，检查过去的制造操作的历史，检查多个制造操作的趋势或性能标准，改变当前处理的参数，设置处理步骤以跟随当前的处理或者开始新的工艺。在一些实例中，远程计算机(例如，服务器)可以通过网络给系统提供工艺配方，网络可以包括本地网络或互联网。远程计算机可以包括允许输入或编程参数和/或设置的用户界面，该参数和/或设置然后从远程计算机通信到系统。在一些实例中，控制器接收数据形式的指令，该指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解，参数可以针对将要执行的工艺类型以及工具类型，控制器被配置成连接或控制该工具类型。因此，如上所述，控制器可以例如通过包括一个或多个分立的控制器而分布，这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如，本文所述的工艺和控制)工作。用于这些目的的分布式控制器的实例可以是与结合以控制室内工艺的一个或多个远程集成电路(例如，在平台水平或作为远程计算机的一部分)通信的室上的一个或多个集成电路。
在非限制性的条件下，示例的系统可以包括等离子体蚀刻室或模块、沉积室或模块、旋转清洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及在半导体晶片的制备和/或制造中可以关联上或使用的任何其他的半导体处理系统。
如上所述，根据工具将要执行的一个或多个工艺步骤，控制器可以与一个或多个其他的工具电路或模块、其他工具组件、组合工具、其他工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者在将晶片的容器往来于半导体制造工厂中的工具位置和/或装载口搬运的材料搬运中使用的工具通信。
III.材料
公开的方法可以用于将特征蚀刻到各种材料中。在形成VNAND设备的背景中，被蚀刻材料是经常交替的材料层的堆叠。在一个实例中，该堆叠包括交替的氧化物(例如，氧化硅)层和氮化物(氮化硅)层。氧化物层和氮化物层可以各自具有约20-50纳米之间的厚度，例如在约30-40纳米之间的厚度。在另一实例中，堆叠包括交替的氧化物(例如，氧化硅)层和硅(例如，硅晶，也被称为多晶硅)层。氧化物层和多晶硅层可以具有在上面给出的、关于交替的氧化物层/氮化物层的厚度。在成品器件中，氧化物层提供了在相邻器件或存储层之间的电绝缘。交替的层可以通过任何可用的手段来沉积。通常情况下，这样的层是通过化学汽相沉积(CVD)或原子层沉积(ALD)来沉积的。如上所述，堆叠可以包括至少约40对、至少约50对、至少约60对、至少约70对、或至少约90对的层。
在涉及图3A-3F和4A-4F的公开的方法的上下文中，种子层310沉积在交替的层的堆叠301之上。典型地，该种子层由在定义了掩模特征时能易于去除的材料制成。用于种子层的示例性材料包括但不限于钴、钌、钛、铬和铜。在一些实施方案中，种子层为钛或铜。在某些情况下，种子层可以通过PVD、CVD法、化学镀或ALD沉积。在一些实施方案中，种子层沉积至约1-10纳米之间的厚度。种子层应足够厚，使它可以有效地将电势从衬底的周界向内传递，以使随后的电镀反应在晶片上大致均匀地发生。换句话说，种子层应该具有足够低的方块电阻(sheetresistance)，使得施加到晶片周边的用于电镀的电位在到达晶片中心之前不应该表现出显著的电阻降。种子层也应该是足够薄的，以便于在去除牺牲柱后进行后续蚀刻/去除。
在种子层310之上，沉积牺牲柱材料302层。在各种实施方案中，牺牲柱材料是无定形材料。示例性材料包括但不限于碳、硅、氧化硅、氮化硅、和碳化硅(在各个实施方案中，其中任何一种可以是无定形的)。在牺牲柱材料不是无定形的时，它仍可以相对平滑(例如，具有低于约1纳米的平均或中值的晶粒大小)。牺牲柱材料可以是相对机械刚性的。因为牺牲柱将在牺牲柱材料中被蚀刻的，这种材料应形成为使得它被充分地固定到下伏种子中。否则，牺牲柱可能会在它们形成之后脱落，或者甚至在它们正在形成时脱落。
如上所述，在许多情况下，这个牺牲柱材料层被沉积为厚度大于后来沉积的金属硬掩模层的厚度(从而使牺牲柱材料不被该金属覆盖并很容易去除)。牺牲柱材料层的厚度取决于被蚀刻的材料、用于蚀刻的条件、被刻蚀的层的数目/被刻蚀的凹部的深度、用于硬掩模的材料等。在一些实施方案中，所沉积的牺牲柱材料层的厚度是在约200-1000纳米之间，例如在约300-500纳米之间。
在牺牲柱材料302层之上，在形成该柱之前，沉积了一系列图案转移层(多个)303、抗反射层304和光致抗蚀剂305。沉积和图案化这些材料对于本领域的普通技术人员来说一般是公知的，本文将不被彻底地讨论具体细节。在各种实现方式中，图案转移层(多个)可以是氧化物、氮化物和硅的组合，其被设计为顺序地将光刻图案从一层传输到下一层。提供防反射层，以减少在光刻操作期间散射和反射光的影响。
在蚀刻牺牲柱材料层302形成牺牲柱302c之后，金属硬掩模层320通过电镀或化学镀沉积。在一些实施方案中，金属硬掩模层320是钴、镍、钌、锡、铟、钯、锗等或它们的组合。金属硬掩模层320与种子层310可以是相同的材料，或者可以是不同的材料。金属硬掩模材料应附着在种子层上。沉积的金属硬掩模材料可以是相对光滑/小粒度(例如，具有大约1nm或更低的中值粒径)。此外，应选择金属硬掩模材料使得它不有害地影响半导体器件(例如，该材料是相对固定，使离子不进入该装置对电性能产生负面影响)。选择金属硬掩模材料的另一个考虑是在金属硬掩模材料和下伏堆叠的材料之间的蚀刻速率选择比。这些材料之间应该有高选择比，使得金属掩模能够承受用于在该堆叠中刻蚀特征的处理条件。在某些实施方案中，在金属硬掩模和下面的堆叠材料之间的蚀刻速率选择比为至少约4，例如至少约8。
在各种实施方案中，牺牲柱向上方延伸越过金属硬掩模层的最高处，使得牺牲柱能够容易地除去。在一些实施方案中，金属硬掩模层被沉积约200-1000纳米之间的厚度，例如约300-500纳米之间的厚度。像牺牲柱材料层的厚度一样，金属硬掩模层的厚度取决于多种因素，包括被刻蚀的材料、金属硬掩模的材料、被刻蚀的层的数目/被刻蚀的特征的深度等。
在某些实施方案中，诸如图4A-4F中所示，附加的金属掩模材料可以通过化学镀镀覆在金属硬掩模上，以改变金属硬掩模的维度/图案(例如，以收缩由柱定义的开口)。在某些实施方案中，这种附加的镀覆金属掩模材料是钴、镍、钌、锡、铟、钯、锗等。附加金属掩模材料与最初镀覆金属掩模材料和/或种子层可以是相同的材料或不同的材料。附加金属掩模材料应该附着在先前沉积的金属掩模层上。附加金属掩模材料可以是相对光滑/小粒度的(例如，具有约1nm或更低的均值或中值粒径)。此外，应选择附加掩模材料使得它不有害地影响正在形成的半导体器件(例如，低离子迁移率或无离子迁移率等)。与在其中蚀刻特征的下伏堆叠材料相比，附加金属掩模材料也应该表现出高蚀刻速率选择比。上面列出的关于金属硬掩模层的示例性选择比也适用于附加金属掩模材料。
这种附加的镀覆材料的厚度将取决于牺牲柱的几何形状以及要镀覆的特征的几何形状。一般而言，附加材料应当镀覆到开口被收缩以定义适于蚀刻所需尺寸(例如，关键尺寸)的凹陷特征的掩模的程度。在附加材料被镀覆得比较薄的情况下，所得到的特征将是相对较宽的。在附加的材料被镀覆比较厚的情况下，所得到的特征将会相对薄。在某些应用中，附加的镀覆材料具有约为1-10纳米之间的厚度，例如沉积为约2-5纳米之间。
IV.工艺和工艺条件
各种公开的实施方案涉及在预先形成的牺牲柱周围镀覆金属硬掩模的工艺，如图3A-3F和图4A-4F所示。这些方法可以被称为“镀覆图案”的方法，由于硬掩模层被镀覆以包括特定的图案，而不必进行任何单独的金属蚀刻步骤来图案化金属硬掩模。与这些方法的某些步骤相关联的处理条件将在本节中进一步描述。有关其它步骤，例如交替材料层堆叠的沉积、各个图案转移层的沉积和图案化、抗反射层和光致抗蚀剂层的工艺条件对于本领域普通技术人员而言是已知的，并且将不作详细讨论。
A.种子层的沉积
参考图3A-3F中所示的工艺，并从图3A所示的部分制造设备开始，金属种子层310可通过物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)来沉积。
用于沉积金属的示例性PVD工艺在以下美国专利中有进一步讨论，在此通过引用将其每一个整体并入：美国专利No.6235163，美国专利No.7682966，和美国专利No.7645696。物理气相沉积方法包括纯物理方法，如高温真空蒸发并随后冷凝和等离子体溅射轰击。物理气相沉积方法不涉及到在待涂覆的表面上的化学反应。在一个示例性的PVD工艺中，以下条件被使用。衬底温度保持在约-40℃和+30℃之间，并且压强保持在约5-20mT之间。Ar是以约20-100sccm之间的速率流入反应室，持续时间为在约10-60秒之间。使用13.56MHz的RF频率在反应室中激励等离子体。假设单一300毫米衬底存在于反应室中，等离子体功率可介于约100瓦-2千瓦的偏置功率之间以及介于约10千瓦-30千瓦的DC靶功率之间。其它条件和材料也可以适当使用。
用于沉积金属的示例性CVD工艺在以下美国专利中有进一步讨论，在此通过引用将其每一个整体并入：美国专利No.5028585，美国专利No.5795824，和美国专利No.6066366。用于进行CVD工艺的示例性装置包括产品系列、产品系列和产品系列，均可购自加利福尼亚州弗里蒙特的Lam研究公司。
用于金属薄膜沉积的CVD工艺通过金属前体的挥发而进行，典型地是在高温下和在真空下进行。等离子体辅助CVD反应通常涉及将衬底暴露于等离子体，同时提供一个或多个反应物到反应室。在多种等离子体辅助CVD反应中，暴露于等离子体驱动化学反应。在多种其它情况下，使用热CVD工艺。在一个示例性CVD工艺中，使用以下条件。将衬底温度保持在约60-80℃，压强保持在约1-2T之间。诸如CCTBA(二钴六羰基叔丁基乙炔)之类的前体以约20-50sccm之间的速率在Ar载体气体中流入反应室中。前体流量和/或等离子体暴露可具有约60-120秒之间的持续时间。其它条件和材料也可以适当使用。
用于沉积金属的示例性ALD工艺在以下的美国专利和专利申请中有进一步讨论，在此通过引用将其每一个整体并入：美国专利No.7220451，美国专利No.7569500，美国专利No.13/084399和美国专利申请No.13/953616，2013年7月29日提交，标题为《HIGHPRESSURE,HIGHPOWERPLASMAACTIVATEDCONFORMALFILMDEPOSITION》。用于执行ALD反应的示例性装置包括产品系列和产品系列，每个可从加利福尼亚州弗里蒙特的Lam研究公司得到。
ALD工艺涉及将衬底暴露于交替循环以便以原子(atomically)生长金属膜。在某些情况下，可提供等离子体和/或热能，以驱动衬底上的反应。这些ALD工艺导致非常保形的膜，但需要较长时间沉积薄层材料。一个示例性ALD工艺包含将衬底暴露于在氩载气中的、速率为约50-100sccm之间的CCTBA(二钴六羰基叔丁基乙炔)流，总的持续时间为约120-600秒之间，可选地通过流过清扫气体和/或排空反应室吹扫反应室。衬底温度可维持在约80-100℃之间，压强可保持在约8-10T之间。其它条件和材料也可以适当使用。
B.沉积牺牲柱材料层
参考图3A-3F中所示的过程，特别是图3B中所示的过程，牺牲柱材料层302可以使用多种方法沉积。在一些实施方式中，牺牲柱材料层利用CVD工艺沉积，例如等离子增强CVD(PECVD)工艺、高等离子体密度CVD(HDP-CVD)工艺、旋涂工艺、原子层沉积(ALD)工艺等。一个示例性HDP-CVD工艺在美国专利No.6559052中有进一步讨论，在此将其全部引入作为参考。示例性装置在上面列出。假定材料沉积得相当快速，CVD工艺是特别有益的。与此相反，也可以使用ALD工艺，但是要慢得多。通常，用于沉积牺牲柱材料层的工艺应当相对快速和低成本。
如所提到的，在一些实施方案中，牺牲柱材料是碳、硅或氧化硅。本领域技术人员已知的用于形成这样的材料的常规工艺条件都可以使用，但将提供一个简单的例子。在牺牲柱材料是无定形硅并且PECVD用于沉积该牺牲柱材料层的实现方式中，使用以下条件。将衬底温度保持在约150-650℃之间，将压强维持约1-10T之间。诸如硅烷之类的含硅气体流被引入到反应室，速率在约100sccm-4slm之间，包括H2、He和/或Ar的其它气体流以在约0sccm-20slm之间的总速率引入反应室中。假设在反应室中存在单一的300毫米的衬底，等离子体是在反应室中使用约13.56MHz的频率和约0-1500W的RF功率产生的。反应物输送和等离子体暴露可以具有大约60-300秒之间的持续时间。其它条件和材料也可以适当使用。
也可使用旋涂工艺沉积牺牲柱材料层。示例性旋涂工艺在下面的美国专利中讨论，在此通过引用将其每一个整体并入：美国专利No.7192891和美国专利No.7517817。
C.沉积金属硬掩模
参考图3A-3F中所示的过程，特别是图3D中所示的过程，金属硬掩模层320可以在多个实施方案中通过电镀或化学镀沉积。在其它实施方案中，金属硬掩模层可以通过PVD或者CVD方法沉积(接着通过化学机械抛光，以暴露该牺牲柱，在这些实施方案中，种子层可被省略)。电镀和化学镀在相对低的温度下进行，并产生低应力膜。金属硬掩模层与种子层可以是相同的金属或不同的金属。在半导体衬底上电镀在以下美国专利中有进一步讨论，在此通过引用将其每一个整体并入：美国专利No.6074544，美国专利No.7449098，美国专利No.8168540。化学镀在以下美国专利中有进一步讨论，在此通过引用将其每一个整体并入：美国专利No.3798056，美国专利No.6713122，美国专利No.7690324，美国专利No.8622020。电镀和化学镀的示例性装置包括和3D产品系列，其可从加利福尼亚州弗里蒙特的Lam研究公司得到，还包括ELD，也可以从Lam研究公司得到。
在电镀方法中，将衬底浸渍在含有金属的待镀覆的金属离子的电解浴中。电解浴可以含有其它合适的添加剂。在将衬底浸入期间常常将衬底倾斜，以减少气泡被困在衬底下面的效果。进一步，将衬底经常在浸渍和电镀过程中旋转。在浸渍期间或浸渍后，将衬底偏置，并且金属离子成为向衬底表面流动和在衬底表面沉积的电流载体。在电镀Sn层以形成金属硬掩模层的示例性工艺中，电镀液含有在带有专有添加剂的酸(例如，抗坏血酸，200-400克/升)中的Sn硫酸(75g/L)。衬底可以倾斜在约1-20°之间，例如倾斜在约1-10°之间，以约25-200RPM之间的速率旋转，例如以在约50-150RPM之间的速率旋转。在某些实现方式中，在衬底浸渍和/或镀覆的初始部分期间，可应用恒定电压、恒定电流或恒定电流密度。在镀覆期间，施加电流可以在约1-30mA/cm2之间的范围内，例如在约2-5mA/cm2之间。电流可在20-30℃的温度下施加约30-60秒之间的持续时间。其它条件和材料也可以适当使用。
化学镀方法类似于电镀方法，所不同的是在化学镀过程中没有电流施加到衬底上。在化学镀覆Co层以形成金属硬掩模层的示例性工艺中，电解质溶液含有硫酸钴(60mM)以提供Co离子、DMAB(二甲基胺硼烷)(33mM)作为还原剂、柠檬酸(400mM)作为络合剂和TMAH(12wt％)，以控制pH值。衬底可以倾斜和旋转，如上参照电镀所阐述的。衬底可以在温度约30-95℃下浸渍约300-1000秒之间的持续时间。其它条件和材料也可以适当使用。
D.其它金属硬的敷面膜材质沉积以使金属硬掩模成形
在某些实施方案中，例如，参照图4A-4F中所示的工艺，附加的金属硬掩模材料沉积在最初沉积的硬掩模材料上。在许多情况下，这种附加的材料可以用化学镀镀覆。用于沉积此附加材料的原因之一是，这个工艺流程使得牺牲柱以较低的高宽比形成，使得柱更加机械稳定和不易折断。附加材料改变金属硬掩模层的形状，使得在该层的开口比在其他情况下较窄。
如上所述，该层可以通过化学镀镀覆。化学镀可以比电镀更合适，因为它不需要在晶片的边缘输送电流，并能有效地收缩开口。参考图4E，附加的掩模材料425在金属硬掩模320上和在种子层310的(相当大地扩大的)侧壁上镀覆。附加的掩模材料425不镀覆在堆叠301上，因为它是不导电的。种子层310应该在附加材料被镀覆之前从特征的底部去除，否则附加材料可能会不希望地在特征的底部电镀，期望在该底部有开口。
在某些情况下，可能不必要在化学镀或电镀附加掩模材料425前除去种子层310。例如，如果种子层310和金属硬掩模层320是不同的金属，附加的金属掩模材料425可以优先地沉积在金属硬掩模层320上，与在电镀或化学镀期间沉积在种子层310相对。这种选择性将取决于用于各层的金属的类型。例如，钴可能优先镀在铜上而不是钛上。
化学沉积条件进一步如上相对于金属硬掩模层的沉积所述。用于化学镀附加金属掩模材料的溶液与用于化学镀镀覆原始掩模材料的溶液可以相同或不同。例如，在金属掩模材料的最初镀覆层是第一金属，附加金属掩模材料是第二(不同的)金属，两种镀覆液将是不同的。或者对于相同的金属，不同的组合物可能需要被镀覆非常不同的厚度。为了将附加金属掩模材料镀覆以适当的厚度(例如，约2-4纳米之间)，沉积工艺可具有约30-60秒之间的持续时间。
如上所述，附加的金属掩模材料也可以通过诸如选择性金属CVD工艺之类的CVD工艺形成。
E.刻蚀各种层以定义牺牲柱
在光致抗蚀剂被图案化之后，蚀刻抗反射层和图案转移层。这些工艺是本领域的普通技术人员所公知的，并且为简洁起见，这些过程将不详细地描述。在图案被转移到最底部的图案转移层后，蚀刻牺牲柱材料层，以形成牺牲柱。在某些应用中，牺牲柱材料层是通过基于等离子体的蚀刻法进行蚀刻的。示例性工艺条件可以如下：CH2F2(50sccm)+SF6(20sccm)+N2(100sccm)，1000瓦特，27MHz的射频，50mT压强和10℃，用合适的图案转移掩模蚀刻无定形硅(例如，SiN或TiN)。另一示例性的工艺条件可以如下：H2(600sccm)+N2(200sccm)，在750瓦，60MHz的射频、30mT的压强和30℃下，使用适当的图案转移掩模(例如，TEOS基膜)蚀刻无定形碳。
F.在去除牺牲柱后蚀刻堆叠
高宽比特征可以用基于等离子体的蚀刻方法来蚀刻到堆叠材料中。在各个实施方案中，蚀刻气体被引入反应室，等离子体是由蚀刻气体生成的。将衬底暴露于等离子体，将特征蚀刻到衬底内。等离子体常常是电容耦合等离子体，并且衬底/衬底支撑件作为一个电极。带电物质被吸引到衬底，以导致各向异性蚀刻。可以使用许多不同的蚀刻化学品。一种常见的蚀刻化学品涉及使用碳氟化合物(CxHyFz)。碳氟化合物示例性包括但不限于CF4、CHF3、CH2F2、CH3F、C4F6和C4F8，其可形成包括CF、CF2、CF3和F的带电荷或不带电荷的片段。不希望受到理论或作用机理的约束，如果堆叠包括交替的氧化物层和氮化物层，则CFx类型可以是蚀刻堆叠的主要类型。类似地，如果堆叠包括交替的氧化物层和多晶硅层，则蚀刻堆叠的主要物质可以是F-。其它示例性的蚀刻化学物质可以包括例如NF3、SF6并添加N2、O2、H2，外加包括非-F卤化物的其它气体等。
在一个示例性蚀刻过程中，CH2F2+NF3+H2+N2各以约20-100sccm的速率流入反应室。衬底保持在约30-60℃之间的温度，压强维持在约10-100mT之间。等离子体可在约13.56MHz或27MHz的频率下产生，大约为500-2000W的RF功率(假设存在单个300mm衬底的情况下)。等离子体可以暴露约200-2000秒之间的持续时间。其它条件和材料也可以适当使用。
上述各种硬件和方法实施方案可以与光刻图案化工具或工艺结合使用，例如以用于制造或生产半导体器件、显示器、发光二极管、光伏电池板等。典型地，尽管不一定，这样的工具/工艺将被使用或在共同的制造设施中一起进行。
膜的光刻图案化典型地包括以下部分步骤的一部分或全部，每个步骤都启用许多可能的工具：(1)在工件上应用光致抗蚀剂，例如，使用旋涂或喷涂式工具，在其上形成具有氮化硅膜的衬底；(2)使用热板或炉或其它合适的固化工具固化光致抗蚀剂；(3)使用诸如晶片步进器之类的工具，使光致抗蚀剂暴露于可见光或紫外线或X射线光；(4)显影抗蚀剂，以便有选择性地除去抗蚀剂，从而使用诸如湿式工作台或喷雾显影器之类的工具来图案化它；(5)通过使用干的或等离子辅助的蚀刻工具将抗蚀剂图案转移到下伏膜或工件中；和(6)使用诸如RF或微波等离子体抗蚀剂剥离器之类的工具除去抗蚀剂。在一些实施方案中，可灰化硬掩模层(如无定形碳层)和另一种合适的硬掩模(例如抗反射层)可以在施加光致抗蚀剂之前沉积。
应当理解的是，本文所述的配置和/或方法在本质上是示例性的，且这些具体实施方案或示例不应在限制性的意义上考虑，因为许多变化是可能的。本文中所描述的具体例程或方法可表示任何数量的处理策略中的一个或一个以上。因此，可以以说明的顺序、以其它顺序、并行、或在某些情况下有省略地执行各种动作。同样地，上述工艺的顺序可以改变。
本公开内容的主题包括所有新颖的和非显而易见的各种处理、系统与配置、以及其它特征、功能、动作和/或本文公开的性质、以及任何和所有等同物的组合和子组合。

Claims (21)

1.一种在衬底上形成凹陷特征的方法，所述方法包括：
(a)在所述衬底上形成牺牲柱，所述衬底包括在下伏材料上的导电种子层，其中所述牺牲柱在将形成凹陷特征的在所述下伏材料中的区域的正上方形成；
(b)围绕所述牺牲柱在所述导电种子层上沉积金属硬掩模材料，以通过电镀、化学镀或化学气相沉积形成金属硬掩模层；
(c)除去所述牺牲柱，以形成在所述金属硬掩模层中的开口；
(d)除去在所述金属硬掩模层中的所述开口中的导电种子层；和
(e)蚀刻所述下伏材料，由此形成在所述金属硬掩模层中的所述开口正下方的所述凹陷特征。
2.根据权利要求1所述的方法，其中，所述下伏材料包括交替的氧化硅层和氮化硅层。
3.根据权利要求1所述的方法，其中，所述下伏材料包括交替的氧化硅层和多晶硅层。
4.根据权利要求1所述的方法，其还包括：在(d)之后且在(e)之前，通过化学镀或化学气相沉积在所述金属硬掩模层上沉积附加的金属掩模材料，从而缩小所述金属硬掩模层中的所述开口。
5.根据权利要求4所述的方法，其中，所述附加的金属掩模材料包括选自由钴、镍、钌、锡、铟、钯、锗以及它们的组合构成的组中的材料。
6.根据权利要求1所述的方法，其中，所述凹陷特征具有至少约40的深宽比。
7.根据权利要求6所述的方法，其中，所述凹陷特征具有至少约60的深宽比。
8.根据权利要求1-7中任一项所述的方法，其中，所述凹陷特征具有至少约2.5微米的深度。
9.根据权利要求1-7中任一所述的方法，其中，所述金属硬掩模材料包括从由钴、镍、钌、锡、铟、钯、锗、以及它们的组合组成的组中选择的材料。
10.根据权利要求1-7中任一项所述的方法，其中，所述导电种子层包括从由钴、钌、钛、铬、铜、以及它们的组合组成的组中选择的材料。
11.根据权利要求1-7中任一项所述的方法，其中，所述牺牲柱包括从由碳、硅、氧化硅、氮化硅、碳化硅、以及它们的组合组成的组中选择的材料。
12.根据权利要求11所述的方法，其中，所述牺牲柱的材料是无定形的。
13.根据权利要求1-7中任一项所述的方法，其中，所述牺牲柱有大约5-200纳米之间的宽度。
14.根据权利要求13所述的方法，其中，所述牺牲柱具有至少约2:1的深宽比。
15.根据权利要求1-7中任一项所述的方法，其中，形成所述牺牲柱包括：沉积牺牲柱材料，沉积一个或多个中间层，沉积光致抗蚀剂层，图案化所述光致抗蚀剂，蚀刻所述一个或多个中间层，以及蚀刻所述牺牲柱材料以形成所述牺牲柱。
16.根据权利要求15所述的方法，其中，所述牺牲柱材料通过CVD工艺、PVD工艺、ALD工艺或旋涂工艺沉积。
17.根据权利要求16所述的方法，其中，所述牺牲柱材料包括从由碳、硅、氧化硅、氮化硅、碳化硅、以及它们的组合组成的组中选择的材料。
18.根据权利要求1-7中任一项所述的方法，其中，操作(b)是通过电镀进行的。
19.根据权利要求1-7中任一项所述的方法，其中，操作(b)是通过化学镀进行的。
20.根据权利要求1-7中任一项所述的方法，其中，操作(b)是通过化学气相沉积进行的。
21.根据权利要求1-7中任一项所述的方法，其中，操作(b)包括镀覆所述金属硬掩模层至介于约25纳米-2.5微米之间的厚度。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111344857A (zh) * 2017-09-13 2020-06-26 朗姆研究公司 使用牺牲蚀刻盖层的高深宽比特征的介电间隙填充
CN111430362A (zh) * 2020-04-09 2020-07-17 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN113329819A (zh) * 2018-12-03 2021-08-31 宽腾矽公司 用于集成传感器装置的样本井制造技术及结构
CN115747712A (zh) * 2022-08-25 2023-03-07 京东方科技集团股份有限公司 掩膜板及其制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484215B2 (en) * 2015-03-31 2016-11-01 Lam Research Corporation Sulfur and fluorine containing etch chemistry for improvement of distortion and bow control for har etch
US9793204B2 (en) 2015-11-17 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Method of manufacturing semiconductor structure comprising plurality of through holes using metal hard mask
US10074731B2 (en) * 2016-03-07 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor device structure
US10128116B2 (en) * 2016-10-17 2018-11-13 Lam Research Corporation Integrated direct dielectric and metal deposition
KR102578789B1 (ko) 2016-11-07 2023-09-18 삼성전자주식회사 반도체 장치의 제조 방법
JP7229929B2 (ja) * 2017-02-01 2023-02-28 アプライド マテリアルズ インコーポレイテッド ハードマスク応用向けのホウ素がドープされた炭化タングステン
KR102411067B1 (ko) 2017-05-10 2022-06-21 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR102344862B1 (ko) 2017-05-17 2021-12-29 삼성전자주식회사 수직형 반도체 소자
US10242883B2 (en) * 2017-06-23 2019-03-26 Lam Research Corporation High aspect ratio etch of oxide metal oxide metal stack
CN111133579B (zh) * 2017-09-05 2023-09-01 应用材料公司 3d存储器结构中由下而上方式的高深宽比孔洞形成
KR102565002B1 (ko) 2017-11-21 2023-08-08 삼성전자주식회사 3차원 반도체 메모리 장치
CN111542919B (zh) * 2018-01-05 2024-05-10 东京毅力科创株式会社 先进的接触孔图案化的方法
JP7037384B2 (ja) * 2018-02-19 2022-03-16 キオクシア株式会社 半導体装置の製造方法
JP7222940B2 (ja) * 2019-02-18 2023-02-15 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2020150225A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置の製造方法
US11270893B2 (en) 2019-04-08 2022-03-08 International Business Machines Corporation Layer-by-layer etching of poly-granular metal-based materials for semiconductor structures
US11384428B2 (en) * 2019-07-19 2022-07-12 Applied Materials, Inc. Carbon layer covered mask in 3D applications
CN112885774B (zh) * 2019-11-29 2022-09-02 长鑫存储技术有限公司 高深宽比接触孔的形成方法
CN113808929A (zh) * 2020-06-12 2021-12-17 中微半导体设备(上海)股份有限公司 一种半导体结构的形成方法
US20230397416A1 (en) * 2022-06-03 2023-12-07 Tokyo Electron Limited Metal Hardmasks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378264A (zh) * 2001-03-29 2002-11-06 华邦电子股份有限公司 一种具有牺牲型填充柱的自行对准接触方法
CN102612748A (zh) * 2009-07-15 2012-07-25 桑迪士克3D公司 使用牺牲材料制造大马士革二极管的方法
US20130049095A1 (en) * 2011-08-31 2013-02-28 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140035023A1 (en) * 2012-08-02 2014-02-06 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3798056A (en) 1972-04-05 1974-03-19 Bell Telephone Labor Inc Electroless plating process
US5028585A (en) 1988-02-12 1991-07-02 W. R. Grace & Co.-Conn. Superconducting oxide FCC oxide composite compositions and method of making such compositions
US5795824A (en) 1997-08-28 1998-08-18 Novellus Systems, Inc. Method for nucleation of CVD tungsten films
EP1034566A1 (en) * 1997-11-26 2000-09-13 Applied Materials, Inc. Damage-free sculptured coating deposition
US6066366A (en) 1998-07-22 2000-05-23 Applied Materials, Inc. Method for depositing uniform tungsten layers by CVD
US6074544A (en) 1998-07-22 2000-06-13 Novellus Systems, Inc. Method of electroplating semiconductor wafer using variable currents and mass transfer to obtain uniform plated layer
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US6235163B1 (en) 1999-07-09 2001-05-22 Applied Materials, Inc. Methods and apparatus for ionized metal plasma copper deposition with enhanced in-film particle performance
US6559052B2 (en) 2000-07-07 2003-05-06 Applied Materials, Inc. Deposition of amorphous silicon films by high density plasma HDP-CVD at low temperatures
US6664122B1 (en) 2001-10-19 2003-12-16 Novellus Systems, Inc. Electroless copper deposition method for preparing copper seed layers
US6824816B2 (en) 2002-01-29 2004-11-30 Asm International N.V. Process for producing metal thin films by ALD
KR20030071899A (ko) * 2002-03-02 2003-09-13 (주)엠투엔 건식 식각 방법을 이용한 웨이브 가이드 홈 제작 방법
US7690324B1 (en) 2002-06-28 2010-04-06 Novellus Systems, Inc. Small-volume electroless plating cell
US7067439B2 (en) 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US6784096B2 (en) * 2002-09-11 2004-08-31 Applied Materials, Inc. Methods and apparatus for forming barrier layers in high aspect ratio vias
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
US7192891B2 (en) 2003-08-01 2007-03-20 Samsung Electronics, Co., Ltd. Method for forming a silicon oxide layer using spin-on glass
US7829152B2 (en) 2006-10-05 2010-11-09 Lam Research Corporation Electroless plating method and apparatus
US20060024953A1 (en) * 2004-07-29 2006-02-02 Papa Rao Satyavolu S Dual damascene diffusion barrier/liner process with selective via-to-trench-bottom recess
JP4247198B2 (ja) * 2005-03-31 2009-04-02 株式会社東芝 半導体装置の製造方法
KR100652427B1 (ko) * 2005-08-22 2006-12-01 삼성전자주식회사 Ａｌｄ에 의한 도전성 폴리실리콘 박막 형성 방법 및 이를이용한 반도체 소자의 제조 방법
KR100756809B1 (ko) * 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US8278216B1 (en) 2006-08-18 2012-10-02 Novellus Systems, Inc. Selective capping of copper
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
US7884018B2 (en) 2007-06-21 2011-02-08 International Business Machines Corporation Method for improving the selectivity of a CVD process
US8153348B2 (en) * 2008-02-20 2012-04-10 Applied Materials, Inc. Process sequence for formation of patterned hard mask film (RFP) without need for photoresist or dry etch
KR20090098281A (ko) * 2008-03-13 2009-09-17 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20090269507A1 (en) 2008-04-29 2009-10-29 Sang-Ho Yu Selective cobalt deposition on copper surfaces
JP5386962B2 (ja) * 2008-12-12 2014-01-15 三菱電機株式会社 エッチング方法およびエッチング方法を用いた半導体装置の製造方法
KR20110001592A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten
US8728956B2 (en) 2010-04-15 2014-05-20 Novellus Systems, Inc. Plasma activated conformal film deposition
JP2012174961A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置の製造方法
KR101916222B1 (ko) 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20140030444A1 (en) 2012-07-30 2014-01-30 Novellus Systems, Inc. High pressure, high power plasma activated conformal film deposition
JP5835696B2 (ja) * 2012-09-05 2015-12-24 株式会社東芝 半導体装置およびその製造方法
JP2014187329A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378264A (zh) * 2001-03-29 2002-11-06 华邦电子股份有限公司 一种具有牺牲型填充柱的自行对准接触方法
CN102612748A (zh) * 2009-07-15 2012-07-25 桑迪士克3D公司 使用牺牲材料制造大马士革二极管的方法
US20130049095A1 (en) * 2011-08-31 2013-02-28 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140035023A1 (en) * 2012-08-02 2014-02-06 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111344857A (zh) * 2017-09-13 2020-06-26 朗姆研究公司 使用牺牲蚀刻盖层的高深宽比特征的介电间隙填充
CN111344857B (zh) * 2017-09-13 2024-04-09 朗姆研究公司 使用牺牲蚀刻盖层的高深宽比特征的介电间隙填充
CN113329819A (zh) * 2018-12-03 2021-08-31 宽腾矽公司 用于集成传感器装置的样本井制造技术及结构
CN111430362A (zh) * 2020-04-09 2020-07-17 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN115747712A (zh) * 2022-08-25 2023-03-07 京东方科技集团股份有限公司 掩膜板及其制造方法

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