CN111430362A - 一种3d nand存储器件的制造方法 - Google Patents
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Abstract
本申请提供一种3D NAND存储器件的制造方法，可以形成刻蚀选择比不均匀的刻蚀掩膜层，刻蚀掩膜层顶部具有更高的刻蚀选择比，因此刻蚀掩膜层在图案化的过程中，对掩膜图形的上部开口尺寸进行了限制，避免掩膜图形的上部开口被错误的扩大导致的掩膜图形不够准确的问题。之后，可以以刻蚀掩膜层为掩蔽，刻蚀形成贯穿至导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔，由于第二掩膜层具有较高的刻蚀选择比，导电层接触图形和/或台阶接触图形更不易受损而变形，因此提高了接触孔的工艺质量，进而提高器件的工艺质量。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件的制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。
平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为台阶结构，核心存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆叠式的3D NAND存储器件。
在形成核心存储区的存储单元串以及台阶结构中的台阶结构后，可以覆盖介质层，并在介质层中刻蚀形成贯穿至存储单元串的导电层的导电层接触孔以及贯穿至台阶结构的台阶接触孔，在台阶接触孔和导电层接触孔中填充导电材料作为引出线，从而实现器件的保护，以及存储单元串和台阶处栅线的引出。台阶接触孔和导电层接触孔的工艺质量，往往会影响引出线的形状，严重时会导致不同引出线之间错误接触，影响器件性能。因此在3D NAND器件的制造过程中，如何有效控制导电层接触孔以及台阶接触孔的工艺质量，是3DNAND存储器件发展中研究重点。
发明内容
有鉴于此，本申请的目的在于提供一种3D NAND存储器件的制造方法，有效控制工艺质量，保证器件性能。
为实现上述目的，本申请有如下技术方案：
一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上形成有绝缘层和栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述堆叠层上设置有介质层；
在所述介质层上形成刻蚀掩膜层，所述刻蚀掩膜层的顶部具有更高的刻蚀选择比；
对所述刻蚀掩膜层进行图案化，以形成位于台阶区的台阶接触图形和/或位于核心存储区的导电层接触图形；
以所述刻蚀掩膜层为掩蔽，刻蚀形成贯穿至所述导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔。
可选的，所述刻蚀掩膜层的材料为无定型碳，掺杂元素为氢，所述刻蚀掩膜层的顶部具有更低的掺杂浓度。
可选的，所述刻蚀掩膜层包括第一掩膜层和所述第一掩膜层之上的第二掩膜层，所述第一掩膜层和所述第二掩膜层分别具有均匀的掺杂浓度，且所述第一掩膜层的掺杂浓度高于所述第二掩膜层的掺杂浓度。
可选的，所述第一掩膜层的厚度占所述第一掩膜层和所述第二掩膜层的厚度之和的70％-97％。
可选的，所述台阶接触图形较所述导电层接触图形具有更大的尺寸。
可选的，所述以所述刻蚀掩膜层为掩蔽，刻蚀形成贯穿至所述导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔，包括：
以所述刻蚀掩膜层为掩蔽，对所述第二介质层进行刻蚀，以在所述第二介质层中形成导电层接触孔以及台阶接触开口；
形成填充导电层接触图形顶端开口处、台阶接触图形顶端侧壁以及所述刻蚀掩膜上表面的覆盖层；
以所述覆盖层和所述刻蚀掩膜层为掩蔽，在所述台阶区刻蚀得到台阶接触孔。
可选的，在对所述刻蚀掩膜层进行图案化之前，所述方法还包括：
在所述刻蚀掩膜层上形成抗反射层；
则对所述刻蚀掩膜层进行图案化，包括：
对所述抗反射层和所述刻蚀掩膜层进行图案化；
在形成所述覆盖层之前，还包括：
去除所述抗反射层。
可选的，所述绝缘层和所述介质层的材料为氧化硅。
可选的，所述导电层的材料为多晶硅。
可选的，在形成所述台阶接触孔和所述导电层接触孔之后，还包括：
在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。
可选的，所述在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部，包括：
同时进行所述导电层接触孔和所述台阶接触孔填充，以在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。
本申请实施例提供了一种3D NAND存储器件的制造方法，先提供衬底，衬底上可以形成有绝缘层和栅极层交替层叠的堆叠层，堆叠层可以包括核心存储区和台阶区，台阶区形成有台阶结构，核心存储区中形成有存储单元串，存储单元串上设置有导电层，在堆叠层上设置有介质层。
在介质层上可以形成刻蚀掩膜层，刻蚀掩膜层的顶部具有更高的刻蚀选择比。然后，可以对刻蚀掩膜层进行图案化，以形成位于台阶区的台阶接触图形和/或位于核心存储区的导电层接触图形，由于刻蚀掩膜层的顶部具有更高的刻蚀选择比，因此在对刻蚀掩膜层进行图案化时，可以限制台阶接触图形和/或导电层接触图形的上部开口的尺寸，防止刻蚀掩膜层在图案化的过程中开口被错误的扩大导致的掩膜图形不够准确的问题。之后，可以以刻蚀掩膜层为掩蔽，刻蚀形成贯穿至导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔，由于刻蚀掩膜层上的图形是准确的，因此刻蚀形成的导电层接触孔和/或台阶接触孔也是准确的，同时，由于刻蚀掩膜层的顶部具有较高的刻蚀选择比，相比于仅用刻蚀选择比均匀的掩膜层而言，刻蚀形成接触孔的过程中导电层接触图形和/或台阶接触图形更不易受损而变形，因此提高了接触孔的工艺质量，进而提高器件的工艺质量。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本申请实施例3D NAND存储器件的制造方法的流程示意图；
图2-10示出了根据本申请实施例的制造方法形成存储器件过程中的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在3D NAND存储器件的应用中，希望能够在降低制造成本的同时，能够有效控制工艺质量，提高器件性能。然而在利用掩膜层作为掩蔽刻蚀形成导电层接触孔和台阶接触孔的过程中，存在掩膜图形的开口处形状被破坏导致图形尺寸不均匀的问题，进而导致存储器件的工艺质量较差，器件性能也受到影响。
因此，本申请实施例中，可以形成刻蚀选择比不均匀的刻蚀掩膜层，而位于刻蚀掩膜层顶部的位置具有更高的刻蚀选择比，因此刻蚀掩膜层在图案化的过程中，掩膜图形的上部开口尺寸受到了限制，避免掩膜图形的上部开口被错误的扩大导致的掩膜图形不够准确的问题。之后，可以以刻蚀掩膜层为掩蔽，刻蚀形成贯穿至导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔，由于刻蚀掩膜层上的图形是准确的，因此刻蚀形成的导电层接触孔和/或台阶接触孔也是准确的，同时，由于刻蚀掩膜层的顶部具有较高的刻蚀选择比，相比于仅用刻蚀选择比均匀的掩膜层而言，刻蚀形成接触孔的过程中导电层接触图形和/或台阶接触图形更不易受损而变形，因此提高了接触孔的工艺质量，进而提高器件的工艺质量。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-8对具体的实施例进行详细的描述。
在步骤S01，提供衬底100，所述衬底100上形成有绝缘层104与栅极层102交替层叠的堆叠层110，所述堆叠层110包括核心存储区1101以及台阶区1102，所述台阶区1102形成有台阶结构120，所述核心存储区1101中形成有存储单元串150，所述存储单元串150上设置有导电层152，所述堆叠层110上覆盖有介质层130/154，参考图2所示，介质层可以包括第一介质层130和第二介质层154。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。
该堆叠层110可以形成在阱区(图未示出)上，阱区形成于衬底100中，阱区为核心存储区中存储器件的阵列共源区(Array Common Source)，可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱区(HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重掺杂阱区(HVNW)，该外围阱区形成在核心存储区及台阶区之外的区域。
堆叠层110由交替层叠的栅极层102和绝缘层104形成，可以先由牺牲层和绝缘层104交替层叠形成堆叠层110，而后通过替换牺牲层来形成栅极层102，具体的，在垂直于衬底方向的沟道孔的通孔刻蚀时，牺牲层和绝缘层104具有几乎1:1的干法刻蚀选择比；在将平行于衬底方向的牺牲层替代为栅极层时，牺牲层和绝缘层104具有很高的湿法刻蚀选择比，例如可以为30:1甚至更高，堆叠层的层数可以根据具体的需要来确定。
在本实施例中，牺牲层例如可以为氮化硅(Si3N4)，绝缘层例如可以为氧化硅(SiO2)，栅极层102可以为金属钨(W)。在本申请实施例中，参考图2所示，在堆叠层110中靠近衬底100的首个牺牲层102为底层牺牲层1021，被栅极层替代后，形成一个源极选择栅，其具体个数由器件操作需求决定。
在堆叠层110包括核心存储区1101和台阶区1102，核心存储区1101通常在堆叠层的中部区域，台阶区1102通常在核心存储区1101的四周，其中一个方向上核心存储区1101两侧的台阶可以用于形成栅极接触，另外一个方向上的台阶可以并不用于形成接触，为伪台阶。核心存储区1101将用于形成存储单元串，台阶区将用于栅极层的接触(Contact)。需要说明书的是，在本申请实施例的附图中，仅图示出堆叠层一侧的台阶结构，以及与该侧台阶结构相接的部分核心存储区。
台阶结构120可以为沿衬底所在平面内一个方向依次递增的单台阶结构，单台阶结构可以通过交替的光刻胶的修剪(Trim)及堆叠层刻蚀工艺来形成；台阶结构120也可以为分区台阶(Staircase Divide Scheme，SDS)，分区台阶在沿衬底所在平面内两个正交的方向上都形成有台阶，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光刻胶的多次修剪，每一次修剪后紧跟一次堆叠层的刻蚀，从而形成分区台阶。
台阶结构120上还填充有第一介质层130，该第一介质层130可以为叠层结构，在填充第一介质层130之后，使得台阶结构120与核心存储区1101的上表面基本齐平。本实施例中，第一介质层130为叠层结构，可以先形成具有较好阶梯覆盖性的第一子膜层，该第一子膜层例如可以HDP(High Density Plasma，高密度等离子体)氧化硅(SiO2)或ALD(原子层沉积)的氧化硅等，而后，可以继续形成具有高填充效率的第二子膜层，第二子膜层例如可以为基于TEOS的氧化硅(TEOS-based SiO2)等，并进行平坦化，从而形成该第一介质层130。
存储单元串150为沿垂直于衬底100方向上的存储单元层，每一层栅极层与存储单元串构成一个存储单元。其中，存储单元串152包括依次形成于沟道孔中的存储功能层和沟道层，存储功能层起到电荷存储的作用，包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层存储功能层，沟道层形成于存储功能层的侧壁以及沟道孔的底部上，与外延结构140接触，沟道层之间还可以形成有绝缘材料的填充层，本实施例中，阻挡层、电荷存储层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。
在本申请实施例中，存储单元串150下还形成有外延结构140，该外延结构可以通过衬底外延生长形成，作为存储单元串150的下选通管器件的沟道，底层栅极层1021作为下选通管器件的栅极。存储单元串150之上还形成有导电层152，该导电层152可以用于形成存储单元串150的上选通管器件，导电层152上还将形成互联结构，以进一步形成位线。
第二介质层154可以为单层或多层结构，该第二介质层154将核心存储区1101及台阶区1102覆盖，且导电层152位于第二介质层154之中。本实施例中，该第二介质层154为氧化硅，该氧化硅的第二介质层154通过两次工艺形成，第一次工艺为形成沟道孔之前形成的沟道孔氧化硅(channel hole plug oxide)，第二次工艺为形成导电层152之后形成的沟道孔帽层氧化硅(channel hole cap oxide)。
在具体的应用中，可以采用合适的材料并通过合适的方式、步骤获得上述的结构。
在步骤S02，在所述介质层154上形成刻蚀掩膜层160/161，所述刻蚀掩膜层160/161的顶部具有更高的刻蚀选择比，参考图3所示。
该步骤中，刻蚀掩膜层位于第二介质层154上方，若刻蚀掩膜层具有均匀的刻蚀选择比，则对刻蚀掩膜层进行图案化过程中，由于刻蚀粒子的折射导致掩膜图案从上至下呈现碗形(bowing)的形貌，而以这样形貌的掩膜图案为基础进行台阶接触孔和/或导电层接触孔的刻蚀，会导致形成的接触孔的形状受到影响，工艺质量随之降低。
因此，本申请实施例中，可以设置刻蚀选择比不均匀的刻蚀掩膜层，即令刻蚀掩膜层的顶部具有更高的刻蚀选择比，这样在对刻蚀掩膜层进行图案化时，刻蚀掩膜层的顶部将更容易保持完整性，限制了整个掩膜层上端开口处的尺径，即使刻蚀掩膜层的中上部的掩膜图形的尺径有所扩大，在以刻蚀掩膜层为掩蔽进行台阶接触孔和/或导电层接触孔的刻蚀时，刻蚀掩膜层的顶部限制了刻蚀粒子的位置，从而有效控制工艺质量。
具体的应用中，刻蚀掩膜层可以为硬掩膜，硬掩膜例如可以是氮化硅、氧化硅、碳或氮氧化硅等或它们组合的叠层。
作为一种可能的实施方式，可以通过控制刻蚀掩膜层中的掺杂浓度来调控刻蚀掩膜层的不同位置的刻蚀选择比，例如刻蚀掩膜层的材料可以为无定形碳，掺杂元素可以为氢，掺杂浓度越大，刻蚀掩膜层的刻蚀选择比越小，透明度越好。具体的，刻蚀掩膜层中的掺杂浓度可以呈均匀渐变趋势，也可以按照一定梯度变化，例如刻蚀掩膜层可以包括多个不同掺杂浓度的子掩膜层，这些子掩膜层各自具有均匀的掺杂浓度，而不同子掩膜层的掺杂浓度从下至上依次减小。
下面以刻蚀掩膜层包括第一掩膜层160以及第一掩膜层160之上的第二掩膜层161两个子掩膜层为例进行说明。本实施例中，第一掩膜层160和第二掩膜层161为掺杂的无定形碳膜，掺杂元素可以为氢，其中，第一掩膜层160可以具有较高的掺杂浓度，掺杂浓度范围可以为20％-40％，这样第一掩膜层160可以保持较高的透光度，而第二掩膜层161可以具有较低的掺杂浓度，掺杂浓度范围可以为10％-20％，这样第二掩膜层161可以保持较大的刻蚀选择比。为了保证掩膜整体具有较高的透光度，第一掩膜层160的厚度可以大于第二掩膜层161的厚度，例如第一掩膜层160的厚度可以占第一掩膜层160和第二掩膜层161的总厚度的70％-97％，较高的透光度有利于后续对准掩膜下的台阶结构以及导电层。
第一掩膜层160和第二掩膜层161可以利用同一工艺下通过调整工艺参数形成。举例来说，第一掩膜层160可以在低温沉积条件下形成，温度可以为390℃左右，其厚度约为1.4um，掺杂浓度约为30％；第二掩膜层161可以在高温沉积条件下形成，温度可以为650℃左右，其他厚度约为0.1um，掺杂浓度为15％。这样第一掩膜层160大约占第一掩膜层160和第二掩膜层161的总厚度的95％，在保证第一掩膜层160较好的透光度的前提下，还可以保证上次的第二掩膜层161具有较高的刻蚀选择比。
在一些实施方式中，可以在刻蚀掩膜层160/161上形成抗反射层166，以在后续光刻工艺中提高工艺质量。
在步骤S03，对所述刻蚀掩膜层160/161进行图案化，以形成位于台阶区1102的台阶接触图形164和/或位于核心存储区1101的导电接触图形162，参考图4所示。
本申请实施例中，对刻蚀掩膜层160/161进行图案化，可以仅转移用于形成台阶结构的接触部的台阶接触图形164，也可以仅转移用于形成导电层的接触部的导电层接触图形162，还可以同时转移台阶接触图形164和导电层接触图形162，其中，台阶接触图形较导电层接触图形具有更大的尺寸。需要说明的是，同时转移台阶接触图形164和导电层接触图形162，可以利用一张掩膜版以及一次光刻工艺，形成图案化的第一掩膜层160和第二掩膜层161。而在半导体制造工艺中，制造成本与掩膜版及光刻的次数正相关，通过同时转移台阶接触图形164以及导电层接触图形162，可以减少掩膜版及光刻的次数，降低制造成本。
本实施例中，具体的，可以先沉积得到刻蚀掩膜层160/161，而后，在刻蚀掩膜层160/161上旋涂光刻胶层，并利用光刻技术将掩膜版中的图案转移至光刻胶中，该掩膜版中可以均具有台阶接触图形，也可以仅具有导电层接触图形，还可以同时具有台阶接触图形和导电层接触图形。之后，以光刻胶层为掩蔽进行刻蚀掩膜层160/161的刻蚀，从而将光刻胶中的图案转移到刻蚀掩膜层160/161中，从而形成位于台阶区1101的台阶接触图形164和/或位于核心存储区110的导电层接触图形162，参考图4所示，刻蚀掩膜层160/161中形成了台阶接触图形和导电层接触图形。之后，去除该光刻胶层。
在刻蚀掩膜层160/161上形成有抗反射层166时，则对刻蚀掩膜层160/161进行图案化时，也对其上的抗反射层166进行图案化。具体的，可以在抗反射层166上旋涂光刻胶，将掩膜版中的图案转移至光刻胶中，然后以图案化的光刻胶为掩蔽，对抗反射层166、刻蚀掩膜层160/161进行刻蚀，以将光刻胶中的图案转移至抗反射层166、刻蚀掩膜层160/161。掩膜版中的图案可以包括台阶接触图形和/或导电层接触图形。
步骤S04，以刻蚀掩膜层160/161为掩蔽，刻蚀形成贯穿至导电层的导电接触孔170和/或贯穿至台阶结构的台阶接触孔182，参考图5-图8。
该步骤中，若刻蚀掩膜层160/161中仅包括导电层接触图形162，则以刻蚀掩膜层160/161为掩蔽，可以对核心存储区1101的介质层进行刻蚀，得到贯穿至导电层的导电接触孔170；若刻蚀掩膜层160/161中仅包括台阶接触图形164，则以刻蚀掩膜层160/161为掩蔽，可以对台阶区1102的介质层进行刻蚀，得到贯穿至台阶结构的台阶接触孔182。在刻蚀过程中，由于刻蚀掩膜层160/161的上部开口处具有较准确的尺径，因此在刻蚀过程中能够对刻蚀粒子进行有效限制，从而控制工艺质量。
其中，台阶接触孔182较导电层接触孔170具有更深的深度，通常来说，导电层接触孔170的深度可以在200nm-400nm，台阶接触孔182也具有更大的尺寸，对应于不同的台阶，台阶接触孔182可以有不同的深度。导电层接触孔170和台阶结构接触孔172的尺寸可以根据实际情况而定，具体的，台阶接触孔的直径范围可以为100-300nm，导电层接触孔的直径范围可以为20-60nm，作为一种示例，台阶接触孔的直径可以为200nm，深度为4.8um，而导电层接触孔的直径可以为50nm，深度为0.2um。
若刻蚀掩膜层160/161中同时包括导电接触图形162和台阶接触图形164，则可以减少掩膜版数量可以降低制造成本，以刻蚀掩膜层160/161为掩蔽进行刻蚀，可以先形成贯穿至导电层的导电层接触孔170，当然，由于导电层接触孔170较浅，在对刻蚀掩膜层160/161图案化时，可以过刻蚀第二介质层154来形成导电层接触孔170，过刻蚀过程中，以导电层152为刻蚀停止层，这样，可以减少一次刻蚀工艺，进一步降低制造成本。在该实施例中，可以采用RIE的刻蚀方法，刻蚀气体可以包括C4F8/C4F6的混合气体或者其中任何一种气体。
在实际应用中，由于台阶接触孔182具有更大的深度，因此在同时对台阶区和核心存储区进行刻蚀之后，导电层接触孔170刻蚀完成时，台阶结构的接触孔并未达到刻蚀要求，因此还需要继续完成台阶结构的接触孔。
本申请实施例中，可以先以刻蚀掩膜层160/161为掩蔽，对第二介质层154进行刻蚀，刻蚀方式可以是各向异性干法刻蚀，例如RIE(反应离子刻蚀)的方法，以导电层152为刻蚀停止层，在第二介质层154中形成导电层接触孔170的同时，形成台阶接触开口172，参考图5所示。该台阶接触开口172位于台阶区上且并未贯穿台阶区1102上的第二介质层154，也可以贯穿台阶区1102上的第二介质层154而暴露第一介质层130，还可以刻蚀部分第一介质层130，因此，导电层接触孔170和台阶接触开口172具有大概一致的深度，台阶接触开口172也可以具有比导电层接触孔更大的深度，导电层接触孔170的底部暴露导电层152后，导电层152作为刻蚀停止层，继续刻蚀时导电层接触孔170的深度不再增加。
若刻蚀掩膜层160/161上方形成抗反射层，则可以去除抗反射层，以免抗反射层影响后续刻蚀过程，在去除抗反射层时，可能对台阶接触开口底部的第二介质层有所损伤，从而加深台阶接触开口，参考图6所示。
而后，可以形成填充导电层接触图形162开口处，且覆盖台阶接触图形164顶端侧壁以及刻蚀掩膜层160/161上表面的覆盖层168，覆盖层168可以是聚合物层，通过聚合物沉积方式形成，由于导电层接触图形162开口处具有更小的尺寸，因此覆盖层168更容易堵塞导电层接触图形162的开口处，而台阶接触接触图形164的尺寸较大，因此覆盖层168在形成过程中会覆盖在台阶接触图形164的顶端侧壁上。覆盖层168可以在对台阶接触开口172继续刻蚀时保护导电层接触孔170不受损伤。本实施例中，覆盖层168的材料可以是含碳硅氟氢等元素(C-Si-F-H)的聚合物。
而后，可以以覆盖层168、刻蚀掩膜层160/161为掩蔽，在台阶区1102刻蚀得到台阶接触孔182，即，在去除台阶接触开口172底部的剩余部分的第二介质层154之后，继续去除台阶接触开口172底部的第一介质层130以及堆叠层中的绝缘层104，并暴露各层栅极层104，从而，形成台阶接触孔182，参考图8(a)所示。具体的实施例中，在台阶区1102刻蚀得到台阶接触孔182的刻蚀方法为各向异性刻蚀，进一步可以为各项异性干法刻蚀，例如RIE的刻蚀方法。台阶接触开口172的刻蚀可以以各层栅极层104为刻蚀停止层，从而停止在各层栅极层104表面，也可以对各层栅极层104进行过刻蚀，从而刻蚀部分栅极层(图未示出)。
在具体实施中，由于台阶接触孔182的深度较大，其尺寸也较大，因此在对台阶接触开口172底部的第二介质层154、第一介质层130和堆叠层中的绝缘层104进行刻蚀的过程中，会从上方和侧向对覆盖层168、刻蚀掩膜层160/161造成损伤，甚至完全刻蚀掉覆盖层168和第二掩膜层161，以及从上方和侧向损伤第一掩膜层160，参考图8(b)所示。
在对台阶接触开口172底部的第二介质层154、第一介质层130和堆叠层中的绝缘层104进行刻蚀的过程中，由于覆盖层168堵塞导电层接触图形162的开口处，该部分的覆盖层厚度较大，不易受到损伤，且该部分覆盖层并未被侧向刻蚀，因此始终保留并对导电层接触图形162进行保护。
在本实施例中，第一介质层130、第二介质层154以及绝缘层104都为氧化硅，导电层152为多晶硅。在该实施例中，可以采用RIE的刻蚀方法刻蚀形成台阶接触孔182，刻蚀气体可以包括C4F8/C4F6的混合气体或者其中任何一种气体。
需要说明的是，在利用覆盖层168堵塞导电层接触图形162，从而形成台阶接触孔182的过程中，若图案化后掩膜图形的上部开口的碗形结构较严重，则在刻蚀形成导电层接触孔170的过程中，掩膜图形的上部开口容易受到损伤从而错误的扩大尺寸，尤其是部分或全部的导电层接触图形162的上部开口被错误的扩大后，覆盖层168将无法起到对导电层接触图形162的上部开口的堵塞作用，这样在形成台阶接触孔182的过程中，将会对导电层接触孔造成损伤，影响刻蚀工艺。
而本申请实施例中，利用刻蚀选择比不均匀的刻蚀掩膜层160/161作为掩膜层，刻蚀掩膜层160/161可以限制掩模图形的上部开口的尺寸，有利于维持掩膜层的掩膜图案的上部开口的均匀性以及准确性，因此在一定程度上保证了覆盖层168对导电层接触图形162的上部开口的覆盖效果，保护了导电层接触孔170在台阶接触孔182的形成过程中不受到损伤，从而提高工艺质量，提高台阶接触部的结构准确性，进而提高器件性能。
在台阶区1102形成台阶接触孔182后，可以去除覆盖层168、刻蚀掩膜层160/161，当然，若台阶区1101上的覆盖层168和第二掩膜层161已经去除，则去除台阶区1102的覆盖层168、第二掩膜层161和第一掩膜层160，以及台阶区1101的第一掩膜层160，从而得到需要的台阶接触孔182和导电层接触孔170，参考图9所示。其中，去除覆盖层168和掩膜层160可以利用干法刻蚀的方式，例如可以采用RIE的刻蚀方法，刻蚀气体可以是N2/H2的混合气体或者其中任何一种气体。
而后，可以进行台阶接触孔182填充，形成台阶接触部192，以及进行导电层接触孔170的填充，形成导电层接触部190，参考图10所示。
在本实施例中，可以同时进行台阶接触孔182和导电层接触孔170的填充，同时形成台阶接触部192和导电层接触部190，进一步提高制造工艺的集成度，降低制造成本。
之后，可以完成器件的其他加工工艺，进一步形成字线以及位线等互联结构。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有绝缘层和栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述堆叠层上设置有介质层；
在所述介质层上形成刻蚀掩膜层，所述刻蚀掩膜层的顶部具有更高的刻蚀选择比；
对所述刻蚀掩膜层进行图案化，以形成位于台阶区的台阶接触图形和/或位于核心存储区的导电层接触图形；
以所述刻蚀掩膜层为掩蔽，刻蚀形成贯穿至所述导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔。
2.根据权利要求1所述的方法，其特征在于，所述刻蚀掩膜层的材料为无定型碳，掺杂元素为氢，所述刻蚀掩膜层的顶部具有更低的掺杂浓度。
3.根据权利要求2所述的方法，其特征在于，所述刻蚀掩膜层包括第一掩膜层和所述第一掩膜层之上的第二掩膜层，所述第一掩膜层和所述第二掩膜层分别具有均匀的掺杂浓度，且所述第一掩膜层的掺杂浓度高于所述第二掩膜层的掺杂浓度。
4.根据权利要求3所述的方法，其特征在于，所述第一掩膜层的厚度占所述第一掩膜层和所述第二掩膜层的厚度之和的70％-97％。
5.根据权利要求1-4任意一项所述的方法，其特征在于，所述台阶接触图形较所述导电层接触图形具有更大的尺寸。
6.根据权利要求5所述的方法，其特征在于，所述以所述刻蚀掩膜层为掩蔽，刻蚀形成贯穿至所述导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔，包括：
以所述刻蚀掩膜层为掩蔽，对所述介质层进行刻蚀，以在所述介质层中形成导电层接触孔以及台阶接触开口；
形成填充导电层接触图形顶端开口处、台阶接触图形顶端侧壁以及所述刻蚀掩膜上表面的覆盖层；
以所述覆盖层和所述刻蚀掩膜层为掩蔽，在所述台阶区刻蚀得到台阶接触孔。
7.根据权利要求6所述的方法，其特征在于，在对所述刻蚀掩膜层进行图案化之前，所述方法还包括：
在所述刻蚀掩膜层上形成抗反射层；
则对所述刻蚀掩膜层进行图案化，包括：
对所述抗反射层和所述刻蚀掩膜层进行图案化；
在形成所述覆盖层之前，还包括：
去除所述抗反射层。
8.根据权利要求1-4任意一项所述的制造方法，其特征在于，所述绝缘层和所述介质层的材料为氧化硅，所述导电层的材料为多晶硅。
9.根据权利要求1-4任意一项所述的制造方法，其特征在于，在形成所述台阶接触孔和所述导电层接触孔之后，还包括：
在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。
10.根据权利要求9所述的制造方法，其特征在于，所述在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部，包括：
同时进行所述导电层接触孔和所述台阶接触孔填充，以在所述导电层接触孔和所述台阶接触孔中分别形成导电层接触部和台阶接触部。
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