KR20210107899A - 진보된 패키징 애플리케이션들을 위한 미세 재분배 상호연결부 형성 방법 - Google Patents
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Abstract
폴리이미드 기판을 구리 시드 층 및 구리 도금된 부착물에 연결하는 몰리브덴 접착 층을 사용하여 전기 컴포넌트를 생산하기 위한 방법이 개시된다.
Description
[0001]
본 개시내용의 실시예들은 일반적으로, 전기 컴포넌트들의 패키징에 관한 것이다. 더 구체적으로, 본 개시내용의 양상들은 패키징 애플리케이션들에서 전자 컴포넌트들 사이에 상호연결을 설정하기 위한 미세 재분배 기법들에 관한 것이다.
[0002]
시간이 경과함에 따라, 전자 컴포넌트들의 진보된 패킹에 대한 필요성이 증가된다. 마이크로일렉트로닉스와 같은 분야들에서의 기술 증진은, 스마트 폰들, 웨어러블 디바이스들, 컴퓨터들, 및 다른 소모성 전자기기들로부터 자동차, 운송, 에너지, 항공우주 및 방위에 이르기까지 다양한 애플리케이션들에서 사용된다. 앞으로, 빅 데이터의 기하급수적인 성장, IoT(Internet of Things)의 진화 및 AI(Artificial Intelligence)의 발전으로 인해, 에너지 효율적이고 비용 효과적이면서 필요한 결과들을 생산하는 더 효율적인 마이크로일렉트로닉스를 제공할 필요성이 계속 증가하고 있다.
[0003]
전자 컴포넌트들을 패키징하는 종래의 방법들은 1년 이내에는 수용가능할 수 있지만, 잇따르는 해에는 효율의 큰 증가들을 필요로 한다. 비-제한적 실시예로서, 전자 컴포넌트들에 대한 다이 사이즈들은 라인/공간(L/S; line/space)으로서 정의된 분해능에 기반한다. 필요한 분해능들의 로드맵들은, 패널-레벨 패키징에서 임베디드 다이(embedded die) 애플리케이션에 대한 25/25 ㎛로부터 훨씬 더 작은 15/15 ㎛로 감소되고 있다.
[0004]
임베디드 다이 구성 이외의 기술들에 대한 분해능들은 훨씬 더 제한적이다. 유기 패널 인터포저(organic panel interposer) 기술의 경우, 요구되는 분해능은 향후 몇 년 동안 10/10 ㎛로부터 2/2 ㎛로 진행된다. 현재 사용되는 분해능 기반 기술들은 미래의 전자 컴포넌트들을 생산할 수 없다.
[0005]
현재, 패키징 산업에서 서브-미크론 라인/공간 분해능을 위한 비용-효과적인 고밀도 재분배 라인 기술들은 존재하지 않는다. 실리콘 인터포저 및 임베디드 구리 트레이스 기술들을 위한 재분배 층 기술들과 같은 기술들이 존재하지만, 이러한 유형들의 기술들은 극도로 비용 비효율적이며 대규모 제조에는 적용가능하지 않다.
[0006]
도 1을 참조하면, 재분배 라인 기술들의 비교가 제시된다. 실리콘 인터포저 기술들의 경우, 적용가능 플랫폼은 웨이퍼 플랫폼이고, 최대 라우팅/밀리미터는 1300(L/S 0.4/0.4 ㎛)이다. 그러한 실리콘 인터포저 기술들의 비용은 더 높고, 고주파수에서의 RF 삽입 손실이 비교적 높다.
[0007]
도 1을 추가로 참조하면, 임베디드 구리 트레이스는 등각성의 시드 재료(seed material)를 갖는 폴리머를 사용한다. 실리콘 인터포저 기술과 같이, 임베디드 구리 트레이스 기술은 웨이퍼에 대해 사용될 수 있고, 300 (LS 2/1 ㎛)의 최대 라우팅/밀리미터를 달성할 수 있다. 임베디드 구리 트레이스 기술의 비용이 비교적 낮을 수 있지만, 듀얼 다마신 기반 프로세스 흐름으로 인해 구리 오버버든(overburden) 및 시드 층을 제거하는 데 추가적인 단계들이 수반된다. 그러한 증가된 수의 단계들은 생산을 위한 전체 시간 프레임들을 방해한다. 구리 오버버든 및 시드 층 제거를 위해 패키징 산업에서 비-표준 장비, 즉, CMP(chemical mechanical polishing) 툴을 이용할 필요성은 또한, 이러한 방법의 전반적인 경제성(economic viability)을 제한한다.
[0008]
예시된 SAP(Semi-Additive Process) Cu 트레이스 기술의 경우, 그러한 방법들은 웨이퍼 기술에 적용가능하며, 낮은 비용으로 500(L/S 1/1 ㎛)의 최대 라우팅/밀리미터를 달성할 수 있다. 그러나, SAP Cu 트레이스 기술은 고주파수에서 높은 RF 삽입 손실을 갖는다는 점에서 상당한 결점을 갖는다. 주요 고밀도 재분배 라인 기술들 각각은 적어도 하나의 주요 결점을 갖고, 이에 따라 고밀도 패키징에 대한 계속 증가하는 필요성으로 이들의 사용을 방해한다.
[0009]
미래의 요구되는 분해능 트렌드들(라인/공간)을 제공할 기술을 제공할 필요가 있다.
[0010]
이러한 기술들은, 대규모 생산 설비들에 대해 효율적이어야 할뿐만 아니라 미래의 생산 요건들에 대해 경제적이어야 한다.
[0011]
일 예시적인 실시예에서, 전기 컴포넌트를 생산하기 위한 방법이 개시되며, 방법은: 폴리이미드 기판을 제공하는 단계, 몰리브덴을 포함하는 접착 층으로 폴리이미드 기판의 적어도 하나의 면(side)을 코팅하는 단계, 구리 시드 층으로 접착 층을 코팅하는 단계, 포토레지스트의 코팅으로 구리 시드 층의 적어도 일부를 커버하는 단계, 표면 피처(surface feature)를 생산하기 위해 포토레지스트의 코팅의 섹션을 제거하는 단계, 표면 피처가 구리로 충전되는(filled) 구리 도금 프로세스를 수행하는 단계, 구리 표면을 생산하기 위해 포토레지스트를 제거하는 단계, 구리 에칭된 표면을 생산하기 위해 구리 표면에 대해 구리 시드 층 에칭을 수행하는 단계 및 구리 에칭된 표면에 대해 접착 층 에칭을 수행하는 단계를 포함한다.
[0012]
다른 예시적인 실시예에서, 전기 컴포넌트를 생산하기 위한 방법이 개시되며, 방법은: 몰리브덴을 함유하는 접착 층 및 구리 시드 층을 갖는 폴리이미드 기판을 제공하는 단계, 포토레지스트의 코팅으로 구리 시드 층의 적어도 일부를 커버하는 단계, 포토레지스트의 코팅을 마스크를 통해 방사 소스에 노출시키는 단계, 마스크로부터 전사된 표면 피처를 생산하기 위해 포토레지스트의 코팅의 섹션을 제거하는 단계, 표면 피처가 구리로 충전되는 구리 도금 프로세스를 수행하는 단계, 구리 표면을 생산하기 위해 포토레지스트를 제거하는 단계, 구리 에칭된 표면을 생산하기 위해 구리 표면에 대해 구리 에칭을 수행하는 단계 및 구리 에칭된 표면에 대해 접착 층 에칭을 수행하는 단계를 포함한다.
[0013]
다른 예시적인 실시예에서, 어레인지먼트(arrangement)가 개시되며, 어레인지먼트는: 제1 표면을 갖는 폴리이미드 기판, 제1 표면에 연결된 몰리브덴 접착 층; 몰리브덴 접착 층에 연결된 구리 시드 층; 및 구리 시드 층에 연결된 구리 층을 포함한다.
[0014]
본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0015] 도 1은 종래 기술의 고밀도 재분배 라인 기술들 및 그러한 기술들의 제한들의 표이다.
[0016] 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 및 도 2f는 실리콘 인터포저 기술에 대한 종래 기술의 프로세스이다.
[0017] 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f는 임베디드 구리 트레이스 기술에 대한 종래 기술의 프로세스이다.
[0018] 도 4는 접착 층에서 몰리브덴을 사용하여 구리 도금 및 시드 층 에칭을 생성하기 위한 방법을 제공한다.
[0019] 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 및 도 5f는 티타늄 및 몰리브덴 접착 층들의 장점들 및 결점들을 설명한다.
[0020] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0015] 도 1은 종래 기술의 고밀도 재분배 라인 기술들 및 그러한 기술들의 제한들의 표이다.
[0016] 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 및 도 2f는 실리콘 인터포저 기술에 대한 종래 기술의 프로세스이다.
[0017] 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f는 임베디드 구리 트레이스 기술에 대한 종래 기술의 프로세스이다.
[0018] 도 4는 접착 층에서 몰리브덴을 사용하여 구리 도금 및 시드 층 에칭을 생성하기 위한 방법을 제공한다.
[0019] 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 및 도 5f는 티타늄 및 몰리브덴 접착 층들의 장점들 및 결점들을 설명한다.
[0020] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0021]
다음에서, 본 개시내용의 실시예들에 대한 참조가 이루어진다. 그러나, 본 개시내용은 설명된 특정 실시예들로 제한되지 않는다는 것이 이해되어야 한다. 대신에, 상이한 실시예들과 관련되든 관련되지 않든, 본 개시내용을 구현하고 실시하기 위해 다음의 특징들 및 엘리먼트들의 임의의 조합이 고려된다. 게다가, 본 개시내용의 실시예들이 다른 가능한 솔루션들에 비해 그리고/또는 종래 기술에 비해 장점들을 달성할 수 있지만, 주어진 실시예에 의해 특정한 장점이 달성되는지 여부는 본 개시내용을 제한하지 않는다. 따라서, 다음의 양상들, 특징들, 실시예들, 및 장점들은 단지 예시적이며, 청구항에서 명시적으로 언급된 경우를 제외하고는 첨부된 청구항들의 엘리먼트들 또는 제한들로 간주되지 않는다. 마찬가지로, "본 개시내용"에 대한 참조는 본원에 개시된 본 발명의 청구대상의 일반화로서 해석되지 않을 것이며, 청구항에서 명시적으로 언급된 경우를 제외하고는 첨부된 청구항들의 엘리먼트 또는 제한으로 간주되지 않을 것이다.
[0022]
일부 실시예들은 이제 도면들을 참조하여 설명될 것이다. 다양한 도면들의 유사한 엘리먼트들은 일관성을 위해 유사한 번호들로 참조될 것이다. 다음의 설명에서, 다양한 실시예들 및/또는 특징들의 이해를 제공하기 위해 다수의 세부사항들이 제시된다. 그러나, 일부 실시예들은 이러한 세부사항들 중 많은 세부사항들 없이 실시될 수 있고, 설명된 실시예들로부터의 다수의 변형들 또는 수정들이 가능하다는 것을 당업자들은 이해할 것이다. 본원에서 사용되는 바와 같이, "위" 및 "아래", "위로" 및 "아래로", "상부" 및 "하부", "상향으로" 및 "하향으로"라는 용어들, 및 주어진 포인트 또는 엘리먼트 위 또는 아래의 상대적 포지션들을 표시하는 다른 유사한 용어들이 특정 실시예들을 더 명확하게 설명하기 위해 본 설명에서 사용된다.
[0023]
도 2a 내지 도 2f는 실리콘 인터포저 기술을 사용하기 위한 종래 기술의 방법을 예시한다. 도 2a에서, 최상부 면으로부터 에칭된 피처들을 갖는 실리콘 웨이퍼가 존재한다. 도 2b에서, 웨이퍼의 에칭된 피처들의 최상부 층 위에 유전체를 배치하는 유전체 제작 단계가 수행된다. 도 2c에서, 배리어/접착 층 및 시드 층이 유전체 층 위에 배치된다. 도 2d에서, 에칭된 피처들로부터 남아 있는 피처들을 충전하는 전기도금 단계가 발생한다. 전기도금으로부터 과충전(overfill) 층이 또한 발생한다. 도 2e에서, 과잉 과충전 층의 제거가 발생한다. 마지막으로, 도 2f에서, 웨이퍼의 최하부 층을 제거하여 최종 제품을 생산하기 위해, 기계적 방법들, 이를테면, 그라인딩, 또는 에칭이 사용될 수 있다. 요구되는 장비에 대한 높은 자본 지출 외에, DRIE(Deep Reactive Ion Etching)에 의한 일반적인 Bosch 프로세스를 이용한 느린 실리콘 에칭 레이트 및 주변 실리콘으로부터 비아들을 절연시키는 데 수반되는 추가적인 단계들의 복잡성은, 도 1에 리스트된 바와 같이, 제작 비용이 많이 드는 것을 초래한다.
[0024]
도 3a 내지 도 3f를 참조하면, 임베디드 구리 트레이스 기술을 사용하기 위한 종래 기술의 방법이 예시된다. 도 3a에서, 제1 포토리소그래피 프로세스에 의해 생성된 표면 피처들을 갖는 유전체 층이 있는 실리콘 웨이퍼가 제공된다. 도 3b에서, 유전체 층 상에 추가적인 표면 피처링을 제공하기 위해 제2 포토리소그래피 프로세스가 수행된다. 도 3c에서, PVD(physical vapor deposition)에 의해 배리어/시드 층이 스퍼터링된다. 도 3d에서, ECP(electrochemical plating)를 통해 구리 층이 피처들에 충전된다. 도 3d에서 제공되는 구리 층은, 과도한 배리어/시드 층과 함께 나중에 도 3e에서 CMP(chemical-mechanical polishing)에 의해 제거되는 오버버든을 갖는다. 도 3f에 예시된 바와 같이, 프로세스는 연속적인 RDL(redistribution layer) 스택-업을 위해 반복될 수 있다. 도 1에 예시된 바와 같이, CMP에 의한 구리 오버버든의 반복된 제거는 이 방법의 전체 비용에 악영향을 미친다. 그럼에도 불구하고, 이러한 구리 듀얼-다마신 기반 RDL 방식의 최대 라우팅/밀리미터는, 두꺼운 유전체 막의 균일성, CMP 평탄화 품질, 및 제작 동안의 청정도 조건을 수용하는 데 있어서 포토리소그래피 능력의 초점 심도(depth of focus) 및 분해능에 의해 제한된다.
[0025]
도 4를 참조하면, 유전체 층(기판) 위에 몰리브덴 접착 층을 수반하는, 구리 도금을 사용하고 시드 층을 사용하기 위한 방법이 제공된다. 몰리브덴은 몰리브덴 이황화물의 형태일 수 있다. 유전체 층은 스핀-온(spin-on), 증착 또는 건식(dry) 막 또는 기판의 형태일 수 있고, 재료들, 이를테면, 폴리이미드, 에폭시, 충전물(filler)들을 갖는 에폭시, Kaptrex, APical, Kapton, UPILEX 또는 다른 유사한 재료들을 포함할 수 있다. 동작 1에서, 유전체 층(400)이 기판으로서 제공된다. 어레인지먼트의 나머지가 폴리이미드 층에 접착되는 것을 가능하게 하기 위해, 접착 층(402)이 제공되며, 접착부는 몰리브덴을 갖는다. 접착 층(402)을 제공하는 비-제한적인 방식으로서, 접착 층(402)은 유전체 층(400)의 최상부 상에 스퍼터링될 수 있다. 구리 시드 층(404)이 또한 접착 층(402) 위에 제공된다. 포토레지스트의 표면 층(408)이 구리 시드 층 위에 제공된다. 포토레지스트 층(408)은 전기 프로세싱을 위한 원하는 패턴을 위한 템플릿(template)을 형성하기 위해 마스크(410)를 통해 충분한 양으로 패터닝될 수 있다.
[0026]
포토레지스트 층(408)은 포지티브 포토레지스트 층일 수 있어서, 레지스트가 광에 노출될 때, (동작 3에서 나중에 설명되는 바와 같이) 광을 겪는 섹션들은 포토레지스트 현상제에 대해 가용성이 된다. 비-제한적인 실시예로서, 그러한 패터닝은 포토리소그래피를 통해 수행될 수 있다. 이해될 바와 같이, 포토리소그래피는 간단한 구성을 생산할 수 있거나, 또는 상당히 복잡한 어레인지먼트를 생산할 수 있다. 동작 2에서, 구리 도금이 발생하고, 그에 의해, 어레인지먼트의 패터닝된 표면을 충전하고, 그에 따라, 최하부로부터 유전체 층(400), 접착 층(402), 구리 시드 층(404), 및 구리 시드 층(404) 상의 포토레지스트 층(408) 및 구리 구조(406)의 최상부로 연장되는 어레인지먼트를 생산한다. 동작 2는, 구리 금속 로드(rod)로부터 구리를 용해시키기 위해, 직류 전류가 흐르는 배스(bath) 내에 전체 어레인지먼트를 배치하여 전기분해를 통해 수행될 수 있고, 그에 의해, 로드로부터의 구리 이온들이 배스를 통해 캐소드(어레인지먼트의 노출된 영역)로 이송될 수 있다.
[0027]
동작 3에서, 포토레지스트(408)가 어레인지먼트의 최상부로부터 박리되어, 구리 시드 층(404)과 함께 노출된 구리 최상부 및 측면들을 남긴다. 동작 4에서, 구리의 표면 층을 제거하여 구리 구조(406)에 의해 커버되지 않은 접착 층(402)의 부분을 노출시키기 위해, 노출된 구리 최상부들 및 측면들뿐만 아니라 구리 시드 층(404)에 걸쳐 습식 에칭이 수행된다. 마지막으로, 동작(5)에서, 구리 구조(406)에 의해 커버되지 않은 접착 층(402)의 부분을 제거하기 위해 추가의 습식 에칭이 수행되어, 최종 제품이 생산된다.
[0028]
설명된 바와 같이, 습식 에칭은 액체상 에천트들을 사용할 수 있다. 예시적인 실시예로서, 어레인지먼트는 에천트의 배스(bath)에 침지될(immersed) 수 있다. 침지(submersion) 동안, 액체상 에천트는 요구되는 표면에 걸쳐 균일한 에칭을 수행하기 위해 스터링되거나(stirred) 또는 교반될(agitated) 수 있다.
[0029]
도 4에 제공된 방법은, 도 5a - 도 5f에 예시된 바와 같은 종래의 기법들에 비해 많은 장점들을 제공한다. 도 5a - 도 5f를 참조하면, 접착 층에서의 티타늄의 사용에 따라, 티타늄의 제거는 유전체 층과의 계면으로 갈수록 점점 더 어려워진다. 이를 위해, 도 5d와 비교하여 완전한 티타늄 접착 층 제거를 보장하기 위해, 도 5a에서 오버-에칭(over-etching)이 요구되며, 여기서, 몰리브덴을 함유하는 접착 층은 오버-에칭 없이 용이하게 제거될 수 있다. 그러한 오버 에칭은 설계된 피처들에 부합하지 않는 생산 결과들을 야기한다. 도 5b를 참조하면, 유전체 표면 상의 잔류 티타늄은 도 5e와 비교하여 표면 누설 전류를 초래하며, 여기서, 몰리브덴을 함유하는 접착 층이 사용될 때 배리어/시드 에칭 후에 금속성 잔류물이 없다. 도 5c를 참조하면, 도 5f의 몰리브덴에 대한 전기 저항률 값 53.4 과 비교하여, 티타늄에 대한 전기 저항률 값은 420 이다. 티타늄의 저항률보다 본질적으로 10배 더 낮은 몰리브덴의 저항률은 디바이스 전기적 성능을 개선한다.
[0030]
본 방법은, 그러한 종래의 방법들의 심각한 결점들 없이, 이전에는 달성할 수 없었던 분해능들이 달성되는 것을 가능하게 한다. 몰리브덴의 사용은 오버 에칭을 필요로 하지 않으며, 따라서 언더컷을 최소화한다. 종래의 티타늄 층의 사용은 완전한 제거를 위해 상당한 오버-에칭을 필요로 하며, 이는 구리 구조 아래의 언더컷(undercut)을 야기하여, 패키지의 전기적 및 신뢰성 문제들을 야기한다. 추가적으로, 잔류 티타늄 대 유전체 접촉은 설계의 효율을 최소화하는 표면 누설 전류를 초래한다. 몰리브덴의 경우, 그러한 표면 누설이 발생하지 않는다. 몰리브덴 층의 사용은 또한, 티타늄에 비해 낮은 저항을 제공하고, 그에 의해, 더 양호한 전기 접촉을 제공한다. 몰리브덴의 사용은 또한, 티타늄 어레인지먼트들과 비교하여 우수한 휨 조절(warpage modulation)을 제공한다.
[0031]
본 개시내용의 양상들은 또한, 접착 층 언더컷을 최소화하는 것을 가능하게 한다. 언더컷의 그러한 최소화는 서브-미크론 라인/간격 및 더 두꺼운 배리어 시드 증착을 가능하게 하여 하층 거칠기(underlayer roughness)를 보상한다. 그러한 구성들은 대형 기판들/패널들에 대해 SAP(semi-additive process)를 가능하게 한다.
[0032]
본 개시내용의 하나의 비-제한적이고 예시적인 실시예에서, 전기 컴포넌트를 생산하기 위한 방법이 개시되며, 방법은: 폴리이미드 기판을 제공하는 단계; 몰리브덴을 포함하는 접착 층으로 폴리이미드 기판의 적어도 하나의 면을 코팅하는 단계; 구리 시드 층으로 접착 층을 코팅하는 단계; 포토레지스트의 코팅으로 구리 시드 층의 적어도 일부를 커버하는 단계; 표면 피처를 생산하기 위해 포토레지스트의 코팅의 섹션을 제거하는 단계; 표면 피처가 구리로 충전되는 구리 도금 프로세스를 수행하는 단계; 구리 표면을 생산하기 위해 포토레지스트를 제거하는 단계; 구리 에칭된 표면을 생산하기 위해 구리 표면에 대해 구리 에칭을 수행하는 단계 및 구리 에칭된 표면에 대해 접착 층 에칭을 수행하는 단계를 포함한다.
[0033]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 구리 에칭은 습식 구리 에칭이다.
[0034]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 포토레지스트의 코팅의 섹션을 제거하는 단계는 포토레지스트 현상제를 통해 수행된다.
[0035]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 폴리아미드 기판은 Kaptrex, APical, Kapton 및 UPILEX 중 하나이다.
[0036]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 몰리브덴을 포함하는 접착 층으로 폴리이미드 기판의 적어도 하나의 면 상을 코팅하는 것은 스퍼터링 프로세스에 의해 수행된다.
[0037]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 스퍼터링 프로세스는 마그네트론에 의해 생성된다.
[0038]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 몰리브덴은 몰리브덴 이황화물이다.
[0039]
다른 예시적인 실시예에서, 전기 컴포넌트를 생산하기 위한 방법이 개시된다. 이 방법에서, 생산은, 몰리브덴을 함유하는 접착 층 및 구리 시드 층을 갖는 폴리이미드 기판을 제공하는 것, 포토레지스트의 코팅으로 구리 시드 층의 적어도 일부를 커버하는 것, 포토레지스트의 코팅을 마스크를 통해 방사 소스에 노출시키는 것, 마스크로부터 전사된 표면 피처를 생산하기 위해 포토레지스트의 코팅의 섹션을 제거하는 것, 표면 피처가 구리로 충전되는 구리 도금 프로세스를 수행하는 것, 구리 표면을 생산하기 위해 포토레지스트를 제거하는 것, 구리 에칭된 표면을 생산하기 위해 구리 표면에 대해 구리 에칭을 수행하는 것 및 구리 에칭된 표면에 대해 접착 층 에칭을 수행하는 것을 포함한다.
[0040]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 구리 에칭은 습식 구리 에칭이다.
[0041]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 포토레지스트의 코팅의 섹션을 제거하는 것은 포토레지스트 현상제를 통해 수행된다.
[0042]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 폴리이미드 기판은 Kaptrex, APical, Kapton 및 UPILEX 중 하나이다.
[0043]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 몰리브덴을 포함하는 접착 층으로 폴리이미드 기판의 적어도 하나의 면 상을 코팅하는 것은 스퍼터링 프로세스에 의해 수행된다.
[0044]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 스퍼터링 프로세스는 마그네트론에 의해 생성된다.
[0045]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 몰리브덴은 몰리브덴 이황화물이다.
[0046]
다른 예시적인 실시예에서, 방법이 수행될 수 있으며, 구리 도금 프로세스가 수행되며, 표면 피처는 전기분해를 통해 구리로 충전된다.
[0047]
다른 예시적인 실시예에서, 어레인지먼트가 개시되며, 어레인지먼트는: 제1 표면을 갖는 폴리이미드 기판, 제1 표면에 연결된 몰리브덴 접착 층, 몰리브덴 접착 층에 연결된 구리 시드 층, 및 구리 시드 층에 연결된 구리 층을 포함한다.
[0048]
다른 예시적인 실시예에서, 어레인지먼트가 구성될 수 있으며, 시드 층은 구리 시드 층이다.
[0049]
다른 예시적인 실시예에서, 어레인지먼트가 구성될 수 있으며, 구리 층은 라인 공간 패키징 비(line space packaging ratio)가 10/10 ㎛ 미만인 피처들을 갖는다.
[0050]
다른 예시적인 실시예에서, 어레인지먼트가 구성될 수 있으며, 구리 층은 라인 공간 패키징 비가 5/5 ㎛ 미만인 피처들을 갖는다.
[0051]
다른 예시적인 실시예에서, 어레인지먼트가 구성될 수 있으며, 구리 층은 라인 공간 패키징 비가 2/2 ㎛ 미만인 피처들을 갖는다.
[0052]
실시예들이 본원에서 설명되었지만, 본 개시내용의 이익을 갖는 당업자들은, 본 출원의 발명의 범위를 벗어나지 않는 다른 실시예들이 안출된다는 것을 인식할 것이다. 따라서, 본원의 청구항들 또는 임의의 후속 관련 청구항들의 범위는 본원에서 설명되는 실시예들의 설명에 의해 부당하게 제한되지 않을 것이다.
Claims (15)
- 전기 컴포넌트를 생산하기 위한 방법으로서,
폴리이미드 기판을 제공하는 단계;
몰리브덴을 포함하는 접착 층으로 상기 폴리이미드 기판의 적어도 하나의 면(side)을 코팅하는 단계;
구리 시드 층으로 상기 접착 층을 코팅하는 단계;
포토레지스트의 코팅으로 상기 구리 시드 층의 적어도 일부를 커버하는 단계;
표면 피처(surface feature)를 생산하기 위해 상기 포토레지스트의 코팅의 섹션을 제거하는 단계;
상기 표면 피처가 구리로 충전되는(filled) 구리 도금 프로세스를 수행하는 단계;
구리 표면을 생산하기 위해 상기 포토레지스트를 제거하는 단계;
구리 에칭된 표면을 생산하기 위해 상기 구리 표면에 대해 구리 시드 층 에칭을 수행하는 단계; 및
상기 구리 에칭된 표면에 대해 접착 층 에칭을 수행하는 단계를 포함하는,
전기 컴포넌트를 생산하기 위한 방법. - 제1 항에 있어서,
상기 구리 에칭은 습식 구리 에칭인,
전기 컴포넌트를 생산하기 위한 방법. - 제1 항에 있어서,
상기 포토레지스트의 코팅의 섹션을 제거하는 단계는 포토레지스트 현상제를 통해 수행되는,
전기 컴포넌트를 생산하기 위한 방법. - 제1 항에 있어서,
상기 폴리이미드 기판은 폴리이미드 막이거나, 또는 상기 몰리브덴은 몰리브덴 이황화물인,
전기 컴포넌트를 생산하기 위한 방법. - 제1 항에 있어서,
상기 몰리브덴을 포함하는 접착 층으로 상기 폴리이미드 기판의 적어도 하나의 면 상을 코팅하는 것은 스퍼터링 프로세스에 의해 수행되고, 그리고 상기 스퍼터링 프로세스는 마그네트론에 의해 생성되는,
전기 컴포넌트를 생산하기 위한 방법. - 전기 컴포넌트를 생산하기 위한 방법으로서,
몰리브덴을 함유하는 접착 층 및 구리 시드 층을 갖는 폴리이미드 기판을 제공하는 단계;
포토레지스트의 코팅으로 상기 구리 시드 층의 적어도 일부를 커버하는 단계;
상기 포토레지스트의 코팅을 마스크를 통해 방사 소스에 노출시키는 단계;
상기 마스크로부터 전사된 표면 피처를 생산하기 위해 상기 포토레지스트의 코팅의 섹션을 제거하는 단계;
상기 표면 피처가 구리로 충전되는 구리 도금 프로세스를 수행하는 단계;
구리 표면을 생산하기 위해 상기 포토레지스트를 제거하는 단계;
구리 에칭된 표면을 생산하기 위해 상기 구리 표면에 대해 구리 시드 층 에칭을 수행하는 단계; 및
상기 구리 에칭된 표면에 대해 접착 층 에칭을 수행하는 단계를 포함하는,
전기 컴포넌트를 생산하기 위한 방법. - 제6 항에 있어서,
상기 구리 에칭은 습식 구리 에칭인,
전기 컴포넌트를 생산한 방법. - 제6 항에 있어서,
상기 포토레지스트의 코팅의 섹션을 제거하는 단계는 포토레지스트 현상제를 통해 수행되는,
전기 컴포넌트를 생산하기 위한 방법. - 제6 항에 있어서,
상기 폴리이미드 기판은 폴리이미드 막이거나, 또는 상기 몰리브덴은 몰리브덴 이황화물인,
전기 컴포넌트를 생산하기 위한 방법. - 제6 항에 있어서,
상기 몰리브덴을 포함하는 접착 층으로 상기 폴리이미드 기판의 적어도 하나의 면 상을 코팅하는 것은 스퍼터링 프로세스에 의해 수행되고, 그리고 상기 스퍼터링 프로세스는 마그네트론에 의해 생성되는,
전기 컴포넌트를 생산하기 위한 방법. - 어레인지먼트(arrangement)로서,
제1 표면을 갖는 폴리이미드 기판;
상기 제1 표면에 연결된 몰리브덴 접착 층;
상기 몰리브덴 접착 층에 연결된 시드 층; 및
상기 시드 층에 연결된 구리 층을 포함하는,
어레인지먼트. - 제11 항에 있어서,
상기 시드 층은 구리 시드 층인,
어레인지먼트. - 제11 항에 있어서,
상기 구리 층은, 라인 공간 패키징 비(line space packaging ratio)가 10/10 ㎛ 미만인 피처들을 갖는,
어레인지먼트. - 제11 항에 있어서,
상기 구리 층은, 라인 공간 패키징 비가 5/5 ㎛ 미만인 피처들을 갖는,
어레인지먼트. - 제11 항에 있어서,
상기 구리 층은, 라인 공간 패키징 비가 2/2 ㎛ 미만인 피처들을 갖는,
어레인지먼트.
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