CN102947931A - 无机中介片上的贯通封装过孔（tpv）结构及其加工方法 - Google Patents

无机中介片上的贯通封装过孔（tpv）结构及其加工方法 Download PDF

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Abstract

本发明大体涉及使用玻璃作为中介片材料，中介片的表面及/或贯通过孔的壁被一提供热膨胀和热收缩应力缓解以及更好的金属化能力的应力缓解壁垒覆盖。本发明公开了多种方法，其中，可使用一应力缓解壁垒来削弱因不同的CTE而产生的应力所造成的影响，同时，在一些应用中，其可作为金属化层与中介片之间的粘合促进层。该应力缓解壁垒起到吸收一些因不同的CTE而产生的应力的作用并且可促进导电金属层的更好的粘合，从而有助于在提高可靠性的同时为更加小型化的设计提供可能。

Description

无机中介片上的贯通封装过孔(TPV)结构及其加工方法
对相关申请的交叉引用
依据美国法典第119(e)，本发明要求2010年3月3日提交的第61/309,952号，名称为“玻璃中介片上的新型贯通封装过孔（TPV）结构及其加工方法”的美国临时申请的权益，现将该申请以全文叙述的方式并入本申请。
技术领域
本发明提出的系统基本涉及中介片（interposer）。
背景技术
半导体封装电路中使用的基底提供了一带有一机械基座支撑以及一用于将外部通信接入容纳于该封装内的各种设备的电气接口的微电子封装。中介片是一通常用作在各封装或各集成电路（IC）之间提供互连布线的电源面或接地面的中间层。有时，术语“基底”以及“中介片”指代的是同一个东西。一三维中介片，或“3D中介片”，是各IC和安装有这些IC的电路板或是基底之间的互连。当用在涉及IC的应用中时，借助多个小节距贯通硅过孔（TSV）以及多个贯通封装过孔（TPV）中介片可以在各3D IC之间提供极宽的带宽。TSV是完全贯通硅晶圆或晶粒的竖直电连接路径，而TPV，或通常被称为贯通过孔则是多个封装之间的竖直电连接或是完全贯通一个或多个封装的电连接。
在3D封装以及3D IC的形成中，TPV是重要的组件。在形成3D封装（例如，系统级封装、芯片堆栈多芯片模块）时，TPV为设计者提供了替换边沿配线的手段。通过使用TPV，3D封装或3D IC的设计者可减小IC或封装的尺寸，例如，小型化。这是通过减小的或消除的边沿配线需要以及可在双侧安装逻辑和存储两种主动电路的能力而提供的。使用TPV还可有助于减小板上的被动器件的尺寸。这些好处还提供了为晶圆级的封装延伸出更多的I/O的手段，从而可作为晶圆级的扇出技术的替代。
中介片的一些要求是：1）在极细节距时仍具有良好的尺寸稳定性；2）与基底和晶粒相匹配的良好的热膨胀系数（“CTE”）；3）从IC到板的良好的热路径；以及4）允许嵌入的被动器件以高品质因数集成。
发明内容概述
概要的讲，本发明使用了一种贯通封装过孔的应力缓解壁垒，或缓冲层，其提供了对热膨胀以及热收缩的应力缓解壁垒以及改善的金属化能力。应力缓解壁垒有助于减小由于不同的CTE而产生的应力的影响，同时，在一些应用中还促进了金属层与中介片的粘合。这有助于增加可靠性同时还可允许更小型化的设计。
在本发明的一示例性实施例中，在一玻璃中介片材料上沉积了一应力缓冲层。该应力缓冲层还被设计为将在后续增加的金属化层的粘合促进层。该应力缓冲层的材料可变换但优选具有相对高的结构稳定性、体现低损耗属性，并且具有相对低的介电常数，例如低K。在一些例子中，具有该一种或多种特性的该应力缓冲层不仅有助于减小热应力的影响，还可允许高品质因数的RF集成，该特点在更高I/O数量的应用中变得日益重要。在一些实施例中，应力缓冲层是使用一真空加热装置施加的聚合物。在进一步的例子中，该聚合物是铜包覆聚合物。
在此实施方式中，一旦该应力缓冲层被沉积后，就形成贯通过孔。可通过多种方法形成过孔，这些方法包括但不限于，机械移除法、激光切除法、或化学移除法。过孔形成后，就再施加一金属化种子层以通过该金属化促进过孔的侧壁与应力缓冲层之间的粘合，该金属化层在一些实施方式中是铜。在施加了金属化后，就通过选择性的移除部分金属化来生成TPV。
在另一实施方式中，本发明包括在一玻璃中介片上形成一个或多个过孔。此后，过孔被一聚合物应力缓冲层填充。然后再透过应力缓冲层形成孔。然后再形成种子层，再施加金属化。再选择性的移除金属化以形成TPV。在此实施方式中，该应力缓冲层作为TPV的支撑结构。
在进一步的示例性实施例中，本发明包括在一玻璃中介片材料中形成贯通过孔。以及在过孔的表面以及各壁上形成种子层和缓冲层的结合层。在一些实施例中，该应力缓冲层是金属，例如钯。再为这些过孔填充金属化并随后选择性的移除该金属化的部分而形成TPV。
在另一个进一步的示例性实施例中，本发明包括将一中介片与一聚合物层压层进行层压。再形成过孔并且在该聚合物层压层以及该过孔的侧壁上施加一缓冲层。再施加种子层和过孔填充金属化层的结合层并且继而进行选择性的移除以形成TPV。
前面对本发明的有益效果进行了总结，但其并非意在完整的反应本要求保护的发明的全部。本发明的额外的特征和有益效果将通过后续的说明，以及对本发明的实施而变得显而易见。此外，前述总结性描述以及后续的具体描述仅为示例性和解释性的，以及意在对本要求保护的发明做出进一步的解释。
附图说明
作为本发明的申请文件的一部分的附图示出了本发明的多个示例性实施方式，并且与说明书一道用于解释本发明的主旨。这些附图并非意在限制本发明的范围。此处提供的标题仅以方便为目的而并非必然的影响被要求保护的方法的范围或意义。
图1示出了根据本发明的一种示例性实施方式的使用玻璃作为中介片的贯通封装过孔。
图2示出了根据本发明的一种示例性实施方式的使用玻璃作为中介片的应力缓解壁垒。
图3示出了根据本发明的一种示例性实施方式的一贯通封装过孔的仿真模型以确定电气模型。
图4、5和6示出了根据本发明的一种示例性实施方式的各种电气模型仿真的测试结果。
图7示出了根据本发明的一种示例性实施方式的在一玻璃中介片上层压一应力缓解壁垒的层压系统。
图8和9示出了根据本发明的一种示例性实施方式的在一玻璃中介片上层压的一应力缓解壁垒的侧视光学照片。
图10a~d示出了根据本发明的一种示例性实施方式的通过CO2激光切除而形成的贯通封装过孔入口和出口的照片。
图11a和11b示出了根据本发明的一种示例性实施方式的通过CO2T激光切除而形成的贯通封装过孔入口和出口的照片。
图12a-d示出了根据本发明的一种示例性实施方式的通过UV激光切除而形成的贯通封装过孔入口和出口的照片。
图13示出了根据本发明的一种示例性实施方式的通过准分子激光切除而形成的贯通封装过孔入口的照片。
图14示出了根据本发明的一种示例性实施方式的用于测试不同的玻璃中介片厚度的测试布图。
图15和16示出了根据本发明的一种示例性实施方式的机械制成的贯通封装过孔的照片。
图17示出了根据本发明的一种示例性实施方式的填充有铜的一贯通封装过孔的示意图。
图18a和18b示出了根据本发明的一种示例性实施方式的金属化的贯通封装过孔的横切光学照片。
图19a示出了根据本发明的一种示例性实施方式的贯通封装过孔的俯视图从而示出了过孔的金属化。
图19b示出了根据本发明的一种示例性实施方式的贯通封装过孔的侧视图从而示出了过孔的金属化。
图20示出了根据本发明的一种示例性实施方式的制作贯通封装过孔的方法的流程图。
图21示出了根据本发明的一种示例性实施方式的具有闭合端的贯通封装过孔。
图22示出了根据本发明的一种示例性实施方式的具有互锁结构的贯通封装过孔。
图23示出了根据本发明的一种示例性实施方式的具有贯通封装过孔的一四金属层结构的侧视图。
图24示出了根据本发明的一种示例性实施方式的制作贯通封装过孔的另一种方法的流程图。
具体说明
为满足相关法律规定，下面对各种实施方式的主体都进行了详细说明。然而，说明本身并不意在限制要求保护的发明的范围。而应当理解的是，被要求保护的发明还可以结合其他当前或未来技术通过其他方式实现，或包括与本文中所描述的步骤或元件不同的步骤或元件。尽管可在本文中使用术语“步骤”来暗示所采用的方法的不同的方面，但并不应当将该术语解释为隐含了本文所公开的各种步骤的任何具体顺序，除非明确说明了需要各独立步骤的某一顺序。下面的说明是描述性的而非限制在任何一个方面。
应当注意的是，在说明书和权利要求书中用到的单数形式“一”、“一”以及“该”也包括复数参照除非上下面明确宣称不同情况。例如，对一元件的参照页意在包括多个元件的组成。对包含“一”组分的化合物的参照页意在包括除已经命名的组分职位的其他组分。另外，在说明优选的实施方式时，为清楚起见也会依赖术语。应假设的是，一术语应被解释为对本领域一般技术人员来说最大的意义范围，并且包括用于达到相似目的以相似方式运行的所有技术等同物。
在此，范围可通过从“大约”或“约”一个具体值及/或至“大约”后“约”另一个具体值来表示。当表达了这样的范围后，其他示例性的实施方式把偶偶从一具体值及或至另一具体值。属于“包括”或“包含”或“包括”的意义是在系统或产品或方法中呈现至少一个被命名的元件、元素、颗粒或方法步骤，但并不排除其他的元件、材料、颗粒或方法步骤的出现，即便该其他的元件、材料、颗粒或方法步骤与已被命名的具有相同的功能。
还应当理解的是，对一个或多个方法步骤的提及并不排除对其他附加步骤或在已经明确表述的步骤之间的中间步骤的出现。相似的，也应当理解的是，对一个系统或化合物中的一个或多个成分的提及并不排除已经明确表述的成分之外的附加成分的出现。为了便于理解本发明的主旨和特点，现在下文中参照描述性的实施方式中的实施方案对各具体实施方式作出解释。
中介片技术已经从陶瓷进化为了有机材料，并在最近进化为了硅。由于有机基底通常呈现较差的结构稳定性，因此其通常需要巨大的焊盘。然而，可以看到，当前使用有机基底的方案存在两个主要缺陷。首先由于有机内核的结构稳定性差，因此在细节距时通常很难实现高I/O。此外，随着层数的增加发生翘曲的情况也随之增加。在很多例子中，这些问题使得有机基底、或中介片尤其不适用于具有细节距互连的非常高的I/O的情况。归因于此，使用硅中介片替代有机中介片已成成为一种发展趋势。但是硅中介片也会带来问题。由于硅中介片需要绕过孔壁提供电绝缘，因此其工艺成本相对较高。还有，硅中介片的尺寸还会被其源自的晶圆所限制。
作为对硅的替代，本发明使用了玻璃作为中介片以解决硅和有机中介片的局限性。相比硅和有机中介片材料而言，玻璃内在的电气特性以及大面积板尺寸可用性都为其在一些应用上该来了优势。当然，使用玻璃也存在一些挑战，即，过孔的低成本形成以及玻璃相比硅而言较低的热传导能力。
玻璃已经越来越多的被用来解决传统的中介片所带来的问题。作为基底，例如中介片，玻璃具有诸多优点。玻璃具有相对高的结构稳定性和热稳定性，玻璃的CTE与硅密切匹配，呈现相对优良的电气特性，并且在大板尺寸时相对可用。例如，可将加工用于高保真显示器的大板液晶显示器（LCD）玻璃基底的设备与加工玻璃中介片的设备简单结合，从而可实现低成本和更高的产量。
图1将玻璃、硅以及其他潜在的金属及陶瓷中介片的关键电气特性、工艺复杂性和相关成本进行了比较。
Figure BDA00002346758700071
尽管玻璃相比硅而言会呈现极优的电气质量，减小的IC或封装尺寸还是需要针对电连接性的尺寸更小并且间距更密的TPV。IC或封装尺寸的减小带来了有关形成TPV、中介片以及金属层的不同材料的热膨胀和热收缩问题。随着不同材料的膨胀和收缩，它们在热膨胀系数上的差异会导致它们的膨胀和收缩的速度不同。在小尺寸IC或封装中，传统的TPV中的不同CTE所造成的应力差异会削弱中介片和TPV的可靠性。尽管不限于此原因，很大一部分传统TPV失效都是由于在热膨胀或收缩过程中传统TPV与中介片分离造成的。此外，不同的热膨胀和收缩速度还会带来微裂纹，这些微裂纹会随着持续的膨胀和收缩而发展和传递。
本发明旨在通过减轻不同的CTE所呈现的物理影响或应力来改良具有TPV的玻璃中介片的可靠性。在本发明的一种实施方式中，使用了一种应力缓解壁垒或应力缓解层作为一缓冲器来吸收由于金属导体（即金属化，通常是铜）和玻璃中介片间的不同的CTE所产生的应力。该应力缓解壁垒是一弹性接口，其有助于保持金属导体与玻璃中介片，以及诸如金属化种子层等附加层之间的物理连接。其弹性性能有助于减少由于金属层与中介片逐渐物理分离而导致的开路或短路的发生。此外，该应力缓解壁垒可有助于减少或消除由于制造缺陷导致的、或在加工步骤中产生的、或在热循环中产生的中介片中的裂纹的传播。在一些实施例中，使用一种应力缓解壁垒可有助于减小中间层的厚度，例如，提供“薄玻璃“中介片。此外，通过防止移除围绕过孔的玻璃的顶层，可在制造过孔前就施加一应力缓解壁垒，这可有助于增加过孔的节距，例如，细节距或小节距。
图1示出了根据本发明的一种具体实施方式的具有在一玻璃中介片中的贯通过孔的封装设计。球形焊点阵列100与印刷电路板102电连通。由贯通封装过孔104代表的多个贯通封装过孔将印刷电路板102与高I/O数集成电路106电连通连接。贯通封装过孔104由玻璃总基层108支撑。在铜金属化110和玻璃中介片108之间沉积应力缓解壁垒112以帮助减少或消除由于沉积在贯通过孔104中的铜110和玻璃中介片108的CTE差异而产生的可能导致诸如短路或断路等电气错误的物理缺陷。如前面所讨论的，应力缓解壁垒112是一有助于吸收由CTE差异而产生的应力以保持铜110与中介片108物理接触的弹性接口。
由于应力缓解壁垒112被设计为具有一些弹性和绝缘特性，在一些实施例中，可使用一种具有这些特性的聚合物。适用的聚合物的实施例包括但不限于，ZIF、RXP4、杜邦
Figure BDA00002346758700081
聚酰亚胺薄膜、杜邦
Figure BDA00002346758700082
以及杜邦本领域一般技术人员应当理解，本发明并不限于这些聚合物，其还应包括具有相似的物理和电气特点的适当的聚合物。在本发明的示例性的实施方式中，该聚合物被沉积为一干性膜，液态涂膜或蒸汽相沉积的薄膜。在本发明的一示例性的实施例中，应力缓解壁垒的热膨胀系数介于玻璃和金属化的热膨胀系数之间。此外，本领域一般技术人员应该理解的是，本发明并不局限于聚合物，其也可以使用其他具有相似物理或电气性能的非聚合物材料。在本发明的一些实施例中，金属化层与应力缓解壁垒为相同的材料。在一示例性实施例中，金属化层以及应力缓解层可是不同的金属或是不同的复合材料，例如但不限于，铜、钯、镍、镍合金以及铜合金。
图2为一种应力缓解壁垒的放大图。在印刷电路板200上有球形焊点阵列202。球形焊点阵列202提供了印刷电路板200的通信线204与集成电路208的通信线206之间的电连通路径。球形焊点阵列202通过过孔210与集成电路208电连通。金属层212，通常是铜，提供了由球形焊点阵列202至集成电路208的电连通路径。
如前面已经讨论的，金属层212通常会在使用集成电路208的过程中膨胀或收缩。膨胀是由于电流流经导体产生的热量导致的。在大规模应用中，例如家中的布线，这种热量通常是消散在空气中的。但对于小规模的应用，例如微型封装设计，热量无法迅速消散以防止封装中的器件变热。这种变热效应会导致封装中的部件，包括金属层212和中介片218膨胀。如果没有电流流经金属层212，则材料会冷却并收缩。中介片218，例如在本例中是玻璃，将一种与金属层212不同速度的膨胀或收缩，通常，金属层的膨胀速度比中介片218快。如果不提前预计，这种膨胀和收缩的物理影响则会导致金属层212逐渐从玻璃中介片218、球形焊点阵列202、或集成电路208、或所有这些部分上局部的或整体的脱离。
为了缓解该热循环而造成的影响，应力缓解壁垒214被沉积在金属层212和玻璃中介片218的一个或多个部分之间。随着金属层212和玻璃中介片218的膨胀和收缩，应力缓解壁垒，在一些实施例中是一弹性或半弹性（semi-elastic）聚合物，将吸收在金属层212和中介片218之间产生的应力，保持金属层212与过孔21之间的物理连接。，应力缓解壁垒214有助于防止过孔210的提升或失效的发生，据此保持引述电路板200至集成电路208的电连接性。此外，根据选择的聚合物的类型，通过充当保持中基层218和金属层212之间的绑定的一种“胶水”，应力缓解壁垒214可以促进金属层212与中介片218之间的粘合。
对电气性能的测试
如前面已经讨论的，玻璃中介片提供了一些超越硅的优点。TSV（硅中的贯通过孔）以及TPV（玻璃中的贯通过孔）的电气属性的电子属性是经由仿真得到的。通过针对TSV和TPV的仿真的插入损耗线图可以观察到，玻璃中介片中的TPV相比硅中介片中的TSV而言，其电信号损耗是可忽略的。硅的电传导性比玻璃的电传导性可测的高，从而致使TSV的基底损耗要比TPV的高很多。加工在玻璃上的TPV的电气建模结果如下。
实验性结果
研究并对比了四种TPV，结果总结在下方的表2中。
Figure BDA00002346758700091
硼硅酸盐玻璃（BSG）作为建模的基底。由一准分子激光形成的TPV被建模为具有在玻璃基底的顶面和底面上的各25μm厚的电介质内衬。通过3D全波电磁（EM）仿真实验对TPV的电子特性进行建模和仿真。CST微波工作室TM（CST-MWS）被作为3D全波EM仿真器使用以研究系统在10GHz之内的这些过孔的系统响应。图3示出了在CST-MSW中，过孔模型被四个端口仿真。信号过孔1和2（每个）在每一侧都被两个接地过孔所包围。这4个接地过孔电性连接。信号过孔1和2被其顶面和底面上的分立（集总）端口激励。图4、5、6示出了各TPV间的插入损耗、近端串扰以及远端串扰的比较。
从图4可观察到，由准分子激光形成的TPV的信号损耗最小，而由UV激光形成的TPV的损耗最大。这种属性是由准分子激光形成的TPV的更小的节距造成的。由UV激光形成的TPV比CO2激光打出的TPV的损耗要高，这是由于UV激光形成的TPV的节距更大。注意到的是，除了能够制造更小尺寸和更小节距的过孔外，在一些实施例中，准分子激光过孔形成方法还可以缩短生产时间并降低成本。在CO2激光和UV激光中，是通过激光在玻璃上的热效应而将玻璃移除的。为了令激光能够为一特定的区域提供足够能量，需要将激光光束聚焦在该需要被移除的区域上。在另一种不同的方式中，来自准分子激光的能量并不依赖热量来移除玻璃而是由准分子激光将玻璃材料打碎。这使得准分子激光可以聚焦在一宽的多的区域上，从而允许一次形成多个过孔。此外，如果在该玻璃中介片上还沉积有一铜或聚合物层，则需要将被移除的区域暴露在准分子激光下，可为过孔形成非常高节距的，近似竖直的侧壁。这允许了在一个区域上的过孔更大的密度，还可以缩短形成该贯通过孔的时间并降低成本。
从图5、6可见，串扰至少部分依赖信号过孔间的间距。由于机械钻孔得到的TPV的过孔间间距最大，因此其串扰最小。相似的，由于过孔间间距较小，因此由激光制成的TPV的串扰较高。如图6所示，根据本发明的多种实施方式制成的细节距或高节距TPV将具有更低的信号损耗。优选的是，信号TPV间的间距应该被保持为尽可能的大以减小串扰。还可通过其他设计技巧来降低串扰。例如，可用接地TPV将信号TPV相互分开。
玻璃中介片的制造
聚合物材料的角色是作为玻璃中介片表面上的金属层和过孔的内核中的金属之间的应力缓解壁垒。此外，该应力缓解壁垒还可以帮助减少切除工艺过程中的激光在玻璃表面上的物理冲击。在传统的系统中，当使用激光或诸如酸等其他材料移除手段以制造贯通过孔时，基底的顶部被移除手段作用的时间比下部要长。这种长反应时间的不被注意的结果是基底的顶部的一些层被持续移除。这会造成低节距过孔，即侧壁的角度小于与基底的平面垂直的角度的过孔的形成。低节距过孔不仅需要额外的金属化来填充过孔从而增加成本，还会因低节距过孔的尺寸而减少可以在基底的一个区域内安置的过孔的数量。
通常都渴望制造出具有小节距或细节距的过孔。如前面讨论的，小节距或细节距意味着过孔的侧壁与基底的表面的平面垂直或几乎垂直，例如，竖直或几乎竖直。具有粗节距的贯通过孔的侧壁可能会从贯通过孔的底部沿一对角方向延伸，而形成一“V”形。在建立一3D中介片时，在玻璃上形成细节距竖直种子贯通是一种挑战。对玻璃的腐蚀往往比对硅的腐蚀要困难。湿法腐蚀可得到更高的腐蚀速率（~10μ/min），但对于厚基底上的贯通过孔而言，腐蚀轮廓的各向同性却并不令人满意。
为了在玻璃上获得更高节距的贯通过孔，可使用一应力缓解壁垒来作为一屏障或保护壁垒来阻止材料移除手段将该贯通过孔周围的基底的顶部不合时宜的移除掉。图7示出了一种用于在将基底材料移除以形成以贯通过孔前在玻璃基底上沉积一聚合物层的示例性系统。硼硅酸盐玻璃（BSG）是一种可以作为中介片使用的玻璃。应当理解本发明并不局限于将BSG用作中介片材料使用。可首先用丙酮或异丙醇对玻璃的表面702进行处理。这种处理有助于为层压提供一清洁的表面。
可使用一热压机704进行聚合物706的双面层压。应当注意，层压工艺也可仅用在一个表面上，例如，玻璃702的上表面或下表面，或即在上表面又在下表面。继而可令经过层压的玻璃702经受激光切除。在激光切除工艺中，聚合物706即作为一应力缓解壁垒又作为一保护性屏障。图8、9示出了当使用一种与图7中的工艺相似的工艺和材料时的，玻璃上的聚合物的光学剖视图片。
激光切除测试
令厚度分别为175μm和500μm的BSG样本经受CO2激光切除。初始的CO2激光切除得到的结果是非常大的过孔直径（直径125μm）以及高锥度的过孔轮廓且在过孔的边沿具有微裂纹。图10（a）、（b）、（c）、（d）示出了CO2激光切除得到的过孔的光学和SEM图像。过孔入口的直径总体为125μm而出口的直径总体为50μm，TPV节距为175μm。通过使用可在稍大的节距下得到更少的缺陷的CO2T激光可以使得微裂纹最少化。图11a和11b是通过CO2T激光切除的BSG玻璃样本中的激光的入口和出口的光学图像。
在另一测试中，使用了UV激光用于形成TPV。图12a和12b是由266μm的UV激光切除后得到的过孔入口（图12a）和过孔出口（图12b）的光学图像。图12c和12d是由266μm的UV激光切除后得到的过孔入口（图12c）和过孔出口（图12d）的SEM图像。将得到的结果与CO2激光得到的结果比较。TPV节距为250μm，入口直径和出口直径分别为100μm和50μm。通过在175μm的薄玻璃上使用准分子激光可实现更细的节距的TPV。其结果是具有入口直径和出口直径分别为35μm和22μm，节距为50μm的更小的过孔尺寸。经过激光切除后，在玻璃表面也没有观察到微裂纹。通过对截面的研究得到的是一平滑的过孔壁轮廓。
在聚合物层压玻璃样本上还对准分子激光进行了测试。过孔轮廓看上去很近似，然而，过孔直径却因由于更大的激光能量密度而导致的对过孔入口周围的聚合物的过度切除而变大。图13是聚合物层压玻璃上的细节距TPV的光学图像。控制程序参数得到的聚合物和玻璃切除几乎很近似。
在另一测试中，使用了200μm和500μm的BSG基底作为用于使用机械加工工艺进行过孔成型的原材料。该玻璃样本为2.7”平方并且该设计具有从100μm至250μm的步进50μm的多种过孔直径。图14示出了测试布图的示意图。TPV节距被保持恒定在350μm。使用机械工艺的玻璃TPV可得到具有更大的节距的大过孔。这些结构可被施加于第一结构类型中，在第一结构类型中玻璃中介片被用作将芯片与PWB相连接的BGA。控制程序参数得到的聚合物和玻璃切除几乎很近似。由机械加工工艺得到的过孔具有几乎直立的轮廓，具有几乎呈90度的倾角，且表面几乎没有裂纹。图15是该机械加工得到的过孔的一俯视光学视图，图16是该机械加工得到的过孔的一SEM图像。
以前面已经讨论的，应力缓解壁垒可帮助促进玻璃中介片与金属导体间的粘合。将金属直接沉积在玻璃中介片上，例如一贯通过孔的壁，可以是优选的或者是必要的。由于CTE在金属玻璃接口处并不匹配，因此在玻璃上的直接金属化是一个挑战。表面改性技术可增强金属与玻璃的直接粘合，但在玻璃上加工一相对厚的金属内衬还是会导致层离的发生。使用一聚合物应力缓解壁垒可以帮助促进金属在玻璃表面上的粘合。典型的是，TPV金属化是一种两步骤工艺。首先将以种子层形成在TPV的整个或部分表面上，再通过电镀铜的方式，或者其他金属或工艺，进行金属化。形成种子层的方法有很多。例如但不限于，可以使用无电铜沉积或溅射来形成种子层。
无电铜是一种相对快速且低成本的工艺技术，并且可以放大至大板尺寸。首先对具有聚合物以及TPV的175μm的薄玻璃基底进行清洁以及通过等离子处理来去除表面的杂质。使用CF4或O2离子用于聚合物表面改性。在等离子处理后对样本进行彻底的漂洗，然后再经历种子层金属化。
进行在聚合物层压的带TPV的玻璃上溅射Ti-Cu，Ti的厚度为50μm而铜的厚度为1μm。溅射出的种子层显示了良好的对聚合物表面的粘合度。溅射完成后，对TPV进行铜电镀以实现完整的过孔填充。针对由CO2激光切除形成的TPV，在图17、18a、18b中示出了完整的过孔填充。图17中所示的是具有复数个带有侧壁502的贯通封装过孔502的玻璃中介片500。贯通封装过孔是通过使用铜金属化层506来填充过孔502来制成的。具有更小细节距的过孔（通过准分子激光切除形成）的TPV金属化也是通过溅射种子层以及无电铜沉积形成的。图19a和19b分别示出了具有极细节距铜填充的过孔的TPV的剖视图和俯视图。
图20是用于在玻璃中介片中制造贯通过孔的一种示例性方法。在一玻璃中介片的一顶面的至少一部分上层压一聚合物700。在本发明的一些实施例中，在该玻璃中介片的底面的至少一部分上层压有一聚合物。在本发明的其他的实施例中，在该玻璃表面或在聚合物层压层的表面沉积有一铜层或其他金属层。中介片以及层压层的至少一部分被移除702以形成以贯通过孔。在电镀或沉积706一金属层之前施加一金属化种子层704。此后，选择性的移除该金属化层的一部分以形成以金属化的贯通封装过孔。
在移除该金属化种子层以及该层压层时，如图20中示例性的表示的，以便于提供其他功能或优势的方式移除材料是有益的。例如，图21描绘了一种具有一贯通过孔的中介片，该过孔的一部分部分的或整体的被金属化层闭合。例如但非限定性的，通过令一贯通过孔的一部分被闭合而允许其另一部分保持开放以吸收由于热膨胀或者热收缩而产生的应力。在图21中，可以由包括但不限于BSG的多种类型的介质制造出来的介质中介片700被切除以从该中介片700上移除材料从而形成贯通过孔702。贯通过孔702包括一顶部704以及一底部706。应该注意的是，“顶”和“底”的指定并非意在将本发明限定在任何几何或空间构造中，而是仅被用以指定两个不同的部分以便达到描绘本发明的一种示例性的实施方式为目的。
如图21所示，在进行沉积时，顶部704上的金属化层710被沉积为将顶部704闭合。但是，金属化层沉积完成后，底部706并未被填充，这样，得到的是贯通过孔702的一部分，即顶部704将被封闭而底部706保持开放。当该中介片700以及金属化层708和710在热循环的作用下膨胀或收缩时，开放的部分，在本图中为底部706，以类似弹簧或弹性表面的形式动作以吸收该膨胀或收缩。在一些实施方式中，顶部的闭合的部分方便了盲过孔堆叠。在本发明的一些实施方式中，用一些介质将贯通沽空702的声誉的部分填充也可能是有益的或必要的。在一些实施例中，在贯通过孔702中沉积了填充剂712。填充剂712可以是多种类型的材料，包括但不限于，一种聚合物或一种金属合金。如果不用一种介质填充贯通过孔702，则空气可作为填充剂712。
在一贯通过孔中提供额外的稳定特征也可能是必要的或是被期望的。图22示出了使用不同的金属化层使用以帮助将金属化层固定在一中介片中的贯通过孔中。在一些情况下，由于在一贯通过孔的壁上沉积一种子层可能是不现实的，因此当一贯通过孔的材料经历热循环时，可能会削弱金属化层与贯通过孔的壁之间的粘接，从而贯通过孔中的金属化层可能会从贯通过孔的壁上分离开来。在没有其他的将该金属化层保持在该贯通过孔中的物理支撑的情形下，该金属化层会从该贯通过孔的侧壁以及从该中介片上被揭开，从而可能会在该微电子封装中造成短路或断路。
为了在热循环的过程中帮助将金属化层保持在贯通过孔中，图22提供了使用互锁结构。在图中，中介片740具有贯通过孔742。该贯通过742具有沉积在整个贯通过孔742内的金属化744。在一些实施例中，当金属化744被沉积时，沉积完成后，将部分金属化744选择性的移除以形成顶互锁结构746和底互锁结构748。应当注意的是，“顶”和“底”的指定并非意在将本发明限定在任何几何或空间构造中，而是仅被用以指定两个不同的部分以便达到描绘本发明的一种示例性的实施方式为目的。
顶互锁结构746的外径为AB，而底互锁结构748的外径为CD。在一些实施例中，直径AB的长度可比直径CD长、短，或与其相等。直径AB和CD的关系可根据具体应用中的贯通过孔742、成本或其他因素而改变。意图是，即便贯通过孔742的金属化744会与贯通过孔742的壁相分离，也可通过顶互锁结构746与底互锁结构748的结合产生的固定作用将金属化744固定于贯通过孔742中。
使用多种固定特征，例如，图22中的互锁结构746、748或图21中的闭合部704，都提供了在一贯通封装过孔上构建附加特征的可能性。例如，由于会增加该穿封装过孔的可靠性，可在该贯通封装过孔上构建附件的聚合物层特征。图23是在一构建了聚合物层的玻璃中介片上的四层金属层结构的剖视图。图23中的剖视图示出了具有更大的过孔直径（入口直径150μm）的一四层金属层结构。在玻璃中介片802上沉积聚合物层压层804后，在其上加工出过孔800。为了获得规定的金属层图案，使用了双面同时加工的工艺。在此实施例中，未在过孔800的壁806上沉积层压层804。可用盲交错过孔，例如过孔810，来连接最顶层的金属层812和与其相邻的下方的金属层814。可使用多种工艺在构建的聚合物上制作金属层，包括但不限于，半添加式电镀工艺。使用盲过孔，例如过孔810，除其他有益效果外，可有助于减轻高密度互连封装所带来的互联冲突。
图24是制造贯通封装过孔的一同替代的示例性方法。首先移除玻璃中介片的一部分820以形成一贯通过孔。然后再用一应力缓解壁垒材料，例如一电介质或聚合材料，填充该贯通过孔820。再移除至少一部分电介质824以形成至少一个高密度贯通过孔。在该层压层的至少一部分上施加一金属化种子层826，其中该金属化种子层还填充至少一个贯通过孔的至少一部分。在该种子层上沉积金属以形成金属层828。此后，选择性的移除该金属层的一部分830以形成一带金属层的贯通封装过孔。在此示例性实施例中，再移除金属层以形成互锁结构。
尽管本公开已经描述了多种示例性的实施方式，例如在多个附图中所描绘的以及在以上所讨论的，但应当理解，在不背离本发明主旨的情况下，为了实现与本发明类似的功能，也可使用其他类似的实施方式或对所描述的实施方式作出修改或添加。因此，不应当将本发明局限于任何单一的实施方式，而是应当根据后续的权利要求书来解释其宽度和广度。

Claims (32)

1.一种微电子封装，其包括：
在一具有一顶部的玻璃中介片中的复数个具有壁的贯通过孔；
在该玻璃中介片的该顶部的至少一个部分上的一应力缓解壁垒；
在该应力缓解壁垒的至少一部分上的一金属化种子层；以及
在该金属化种子层的至少一部分上并且贯通该复数个贯通过孔中的至少一部分的一导体以形成复数个经金属化的贯通封装过孔，其中，这些贯通过孔中的至少一部分被该应力缓解壁垒或该金属化种子层填充。
2.根据权利要求1的微电子封装，其中，该应力缓解壁垒包括一聚合物膜。
3.根据权利要求2的微电子封装，其中，该聚合物膜包括一薄型干膜积压电介质。
4.根据权利要求2的微电子封装，其中，该聚合物膜被沉积为一干膜、液态覆膜，或蒸汽相沉积薄膜。
5.根据权利要求1的微电子封装，其中，该应力缓解壁垒的热膨胀系数介于该玻璃中介片与该导体的热膨胀系数之间。
6.根据权利要求1的微电子封装，其中，该应力缓解壁垒位于该玻璃中介片的一底部的至少一部分上。
7.根据权利要求1的微电子封装，其中，该应力缓解壁垒位于该玻璃中介片中的贯通过孔的壁的至少一部分上。
8.根据权利要求1的微电子封装，其中，该应力缓解壁垒和该金属化种子层包括相同的材料。
9.根据权利要求8的微电子封装，其中，该应力缓解壁垒和该金属化种子层选自的组由钯、镍、镍合金以及铜合金组成。
10.根据权利要求1的微电子封装，其中，贯通过孔的没有被应力缓解壁垒或该金属化种子层填充的剩余部分的至少一部分被填充剂所填充。
11.根据权利要求10的微电子封装，其中，该填充剂选自的组包括空气、一聚合物、一金属合金、以及它们的组合。
12.根据权利要求1的微电子封装，其中，该导体形成至少一个互锁结构。
13.一种微电子封装，其包括：
位于一玻璃中介片的一上表面的至少一部分上的一聚合物，其中，该聚合物以及
该玻璃中介片的至少一部分被移除以形成一贯通过孔；
位于该层压层的至少一部分上的一金属化种子层；以及，
其中，该贯通过孔的至少一部分被一形成一金属化层的金属导体填充，其中，该金属化层的一部分被选择性的移除以形成一经金属化的贯通封装过孔。
14.根据权利要求13的微电子封装，还包括该聚合物位于该中介片的一下表面的至少一部分上。
15.根据权利要求13的微电子封装，还包括该金属化层位于该侧壁的至少一部分上。
16.根据权利要求13的微电子封装，其中，该聚合物包括树脂涂覆的铜。
17.根据权利要求13的微电子封装，其中，该电介质层包括一顺从积压电介质层。
18.一种用于在玻璃中介片中制造贯通封装过孔的方法，其包括：
在一玻璃中介片的一上表面的至少一部分上层压一聚合物；
移除该聚合物及该玻璃中介片的至少一部分以形成一贯通过孔；
用一金属导体填充该贯通过孔的至少一部分以形成一金属化层；以及，
选择性的移除该金属化层的一部分以形成一经金属化的贯通封装过孔。
19.根据权利要求18的方法，其进一步包括在用一金属导体填充该封装过孔的至少一部分之前在该层压层的至少一部分上沉积一金属化种子层。
20.根据权利要求18的方法，其进一步包括在该中介片的一下表面的至少一部分上层压该聚合物。
21.根据权利要求20的方法，其中，将该聚合物层压在该上表面的至少一部分上的步骤与将该聚合物层压在该下表面的步骤至少一部分上是同时进行的。
22.根据权利要求18的方法，其进一步包括在侧壁的至少一部分上沉积该金属化层。
23.根据权利要求18的方法，其中，用一金属导体填充该贯通过孔的至少一部分以形成一金属化层的步骤进一步包括闭合该贯通过孔的一顶部。
24.根据权利要求18的方法，其中，该聚合物包括树脂涂覆的铜。
25.根据权利要求18的方法，其进一步包括沉积一电介质层。
26.根据权利要求25的方法，其中，该电介质层包括一顺从积压电介质层。
27.根据权利要求25的方法，其中，沉积电介质层包括，旋转涂覆该电介质层、喷涂该电介质层、在电介质层中蘸该中介片，或真空涂覆该电介质层。
28.根据权利要求18的方法，其中，移除该中介片和该层压层的一部分包括使用激光打孔或机械打孔。
29.根据权利要求28的方法，其中，激光是CO2激光,、UV激光或准分子激光。
30.根据权利要求18的方法，其中，选择性的移除金属层的一部分以形成一具有金属化层的贯通封装过孔进一步包括形成至少一个互锁结构。
31.一种方法，包括
移除一中介片的至少一部分以形成空穴；
用电介质填充该空穴；
移除该电介质的至少一部分以形成少一个高密度贯通过孔；
在该层压层的至少一部分上施加一金属化种子层，其中，该金属化种子层还填充至少一个贯通过孔的至少一部分，以及
选择性的移除该金属化层的一部分以形成一经金属化的贯通封装过孔。
32.一种方法，包括
在一中介片的一上表面和一下表面的至少一部分上层压聚合物以形成电介质层；
移除该中介片和该层压层的至少一部分以形成过孔；
在该中介片的至少一部分上以及该过孔的至少一侧的侧壁上施加缓冲层；
在该层压层的至少一部分上以及该过孔的至少一侧的侧壁上施加一金属化种子层；
在该过孔的至少一部分中填充一金属导体以形成金属化层；以及，
选择性的移除该金属化层的一部分以形成贯通封装过孔。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104045243A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 晶圆、面板、半导体器件以及玻璃处理方法
CN105304594A (zh) * 2014-07-18 2016-02-03 矽品精密工业股份有限公司 中介板及其制法
CN105580135A (zh) * 2013-09-27 2016-05-11 高通Mems科技公司 具有通孔条的半导体器件
CN107438898A (zh) * 2015-04-06 2017-12-05 康宁精密素材株式会社 集成电路封装基底
CN107683635A (zh) * 2015-06-18 2018-02-09 优志旺电机株式会社 布线基板的制造方法、布线基板以及布线基板制造装置
CN107683524A (zh) * 2015-06-12 2018-02-09 凸版印刷株式会社 配线电路基板、半导体装置、配线电路基板的制造方法以及半导体装置的制造方法
CN109860143A (zh) * 2019-02-27 2019-06-07 京东方科技集团股份有限公司 阵列基板、显示装置及制备方法、拼接显示装置
CN111816608A (zh) * 2020-07-09 2020-10-23 电子科技大学 玻璃盲孔加工方法
CN112106187A (zh) * 2018-05-25 2020-12-18 凸版印刷株式会社 玻璃电路基板及其制造方法

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803269B2 (en) 2011-05-05 2014-08-12 Cisco Technology, Inc. Wafer scale packaging platform for transceivers
US20130075268A1 (en) * 2011-09-28 2013-03-28 Micron Technology, Inc. Methods of Forming Through-Substrate Vias
US9184064B1 (en) 2011-11-01 2015-11-10 Triton Microtechnologies System and method for metallization and reinforcement of glass substrates
US9337060B1 (en) 2011-11-01 2016-05-10 Triton Microtechnologies Filling materials and methods of filling through holes for improved adhesion and hermeticity in glass substrates and other electronic components
US9374892B1 (en) 2011-11-01 2016-06-21 Triton Microtechnologies Filling materials and methods of filling through holes for improved adhesion and hermeticity in glass substrates and other electronic components
US9184135B1 (en) 2011-11-01 2015-11-10 Trinton Microtechnologies System and method for metallization and reinforcement of glass substrates
US9236274B1 (en) 2011-11-01 2016-01-12 Triton Microtechnologies Filling materials and methods of filling through holes for improved adhesion and hermeticity in glass substrates and other electronic components
WO2013095442A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Dense interconnect with solder cap (disc) formation with laser ablation and resulting semiconductor structures and packages
US9082764B2 (en) 2012-03-05 2015-07-14 Corning Incorporated Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same
US20130242493A1 (en) * 2012-03-13 2013-09-19 Qualcomm Mems Technologies, Inc. Low cost interposer fabricated with additive processes
US10115671B2 (en) * 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
TWI532100B (zh) * 2012-08-22 2016-05-01 國家中山科學研究院 三維半導體電路結構及其製法
JP6056386B2 (ja) * 2012-11-02 2017-01-11 凸版印刷株式会社 貫通電極付き配線基板及びその製造方法
US9758876B2 (en) 2012-11-29 2017-09-12 Corning Incorporated Sacrificial cover layers for laser drilling substrates and methods thereof
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US9627338B2 (en) * 2013-03-06 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra high density embedded semiconductor die package
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
TWI635585B (zh) * 2013-07-10 2018-09-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US20150069618A1 (en) * 2013-09-11 2015-03-12 Innovative Micro Technology Method for forming through wafer vias
US9583417B2 (en) * 2014-03-12 2017-02-28 Invensas Corporation Via structure for signal equalization
JP2015198093A (ja) * 2014-03-31 2015-11-09 凸版印刷株式会社 インターポーザー、半導体装置、インターポーザーの製造方法、半導体装置の製造方法
TWI670803B (zh) * 2014-03-31 2019-09-01 日商凸版印刷股份有限公司 中介層、半導體裝置、中介層的製造方法及半導體裝置的製造方法
US10665377B2 (en) 2014-05-05 2020-05-26 3D Glass Solutions, Inc. 2D and 3D inductors antenna and transformers fabricating photoactive substrates
US9335494B2 (en) 2014-05-15 2016-05-10 Tyco Electronics Corporation Optoelectronics structures
WO2015183915A1 (en) * 2014-05-27 2015-12-03 The University Of Florida Research Foundation, Inc. Glass interposer integrated high quality electronic components and systems
JP2015228455A (ja) * 2014-06-02 2015-12-17 株式会社東芝 半導体装置及びその製造方法
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
US20230005834A1 (en) * 2014-08-18 2023-01-05 Samtec, Inc. Electrically conductive vias and methods for producing same
JP2016046361A (ja) * 2014-08-22 2016-04-04 凸版印刷株式会社 ガラスインターポーザ
KR101650938B1 (ko) * 2014-09-25 2016-08-24 코닝정밀소재 주식회사 집적회로 패키지용 기판
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
US9433101B2 (en) 2014-10-16 2016-08-30 International Business Machines Corporation Substrate via filling
US20160111380A1 (en) * 2014-10-21 2016-04-21 Georgia Tech Research Corporation New structure of microelectronic packages with edge protection by coating
JP6539992B2 (ja) * 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
KR102311088B1 (ko) * 2014-12-11 2021-10-12 엘지이노텍 주식회사 복층 인터포저를 포함한 전자 모듈
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
WO2016096947A2 (en) 2014-12-16 2016-06-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Contacting embedded electronic component via wiring structure in a component carrier's surface portion with homogeneous ablation properties
US9368442B1 (en) 2014-12-28 2016-06-14 Unimicron Technology Corp. Method for manufacturing an interposer, interposer and chip package structure
JP2017005081A (ja) * 2015-06-09 2017-01-05 凸版印刷株式会社 インターポーザ、半導体装置、およびそれらの製造方法
WO2016114133A1 (ja) * 2015-01-15 2016-07-21 凸版印刷株式会社 インターポーザ、半導体装置、およびそれらの製造方法
CN104851892A (zh) * 2015-05-12 2015-08-19 深圳市华星光电技术有限公司 窄边框柔性显示装置及其制作方法
KR101679736B1 (ko) * 2015-05-14 2016-11-25 한양대학교 산학협력단 센서 패키징 및 그 제조 방법
US10692847B2 (en) 2015-08-31 2020-06-23 Intel Corporation Inorganic interposer for multi-chip packaging
US20170061046A1 (en) * 2015-09-01 2017-03-02 Kabushiki Kaisha Toshiba Simulation device of semiconductor device and simulation method of semiconductor device
US10212496B2 (en) 2015-10-28 2019-02-19 Ciena Corporation High port count switching module, apparatus, and method
DE102015121044B4 (de) 2015-12-03 2020-02-06 Infineon Technologies Ag Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend
AU2017212424B2 (en) * 2016-01-31 2020-04-30 3D Glass Solutions, Inc. Multi-layer photo definable glass with integrated devices
KR20180134868A (ko) 2016-02-25 2018-12-19 3디 글래스 솔루션즈 인코포레이티드 3d 커패시터 및 커패시터 어레이 제작용 광활성 기재
WO2017177171A1 (en) 2016-04-08 2017-10-12 3D Glass Solutions, Inc. Methods of fabricating photosensitive substrates suitable for optical coupler
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
KR101887993B1 (ko) * 2016-07-27 2018-08-13 주식회사 엘지화학 광경화 수지 조성물 및 이의 용도
TW201833250A (zh) 2016-11-18 2018-09-16 美商山姆科技公司 填充基板的穿通孔之填充材料及方法
US11101532B2 (en) 2017-04-28 2021-08-24 3D Glass Solutions, Inc. RF circulator
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
KR101980871B1 (ko) * 2017-06-30 2019-05-23 한국과학기술원 관통형 ｔｇｖ 금속 배선 형성 방법
US11342896B2 (en) 2017-07-07 2022-05-24 3D Glass Solutions, Inc. 2D and 3D RF lumped element devices for RF system in a package photoactive glass substrates
JP2019106429A (ja) * 2017-12-11 2019-06-27 凸版印刷株式会社 ガラス配線基板、その製造方法及び半導体装置
US10854946B2 (en) 2017-12-15 2020-12-01 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
AU2018399638B2 (en) 2018-01-04 2021-09-02 3D Glass Solutions, Inc. Impedance matching conductive structure for high efficiency RF circuits
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US12009225B2 (en) 2018-03-30 2024-06-11 Samtec, Inc. Electrically conductive vias and methods for producing same
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
WO2019199470A1 (en) 2018-04-10 2019-10-17 3D Glass Solutions, Inc. Rf integrated power condition capacitor
KR102475010B1 (ko) 2018-05-29 2022-12-07 3디 글래스 솔루션즈 인코포레이티드 저 삽입 손실 rf 전송 라인
JP7279306B2 (ja) * 2018-06-28 2023-05-23 凸版印刷株式会社 配線基板
WO2020060824A1 (en) 2018-09-17 2020-03-26 3D Glass Solutions, Inc. High efficiency compact slotted antenna with a ground plane
US11498096B2 (en) 2018-11-06 2022-11-15 Siemens Medical Solutions Usa, Inc. Chip-on-array with interposer for a multidimensional transducer array
US11270955B2 (en) * 2018-11-30 2022-03-08 Texas Instruments Incorporated Package substrate with CTE matching barrier ring around microvias
JP6828733B2 (ja) * 2018-12-25 2021-02-10 凸版印刷株式会社 インターポーザー、半導体装置、インターポーザーの製造方法、半導体装置の製造方法
WO2020139951A1 (en) 2018-12-28 2020-07-02 3D Glass Solutions, Inc. Heterogenous integration for rf, microwave and mm wave systems in photoactive glass substrates
EP3903339A4 (en) 2018-12-28 2022-08-31 3D Glass Solutions, Inc. RING CAPACITOR RF, MICROWAVE AND MM WAVE SYSTEMS
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
CN111508926B (zh) 2019-01-31 2022-08-30 奥特斯(中国)有限公司 一种部件承载件以及制造部件承载件的方法
KR20210127188A (ko) 2019-02-21 2021-10-21 코닝 인코포레이티드 구리-금속화된 쓰루 홀을 갖는 유리 또는 유리 세라믹 물품 및 이를 제조하기 위한 공정
KR102652986B1 (ko) * 2019-03-07 2024-03-28 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
WO2020185016A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
WO2020185020A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 유리를 포함하는 기판의 적재 카세트 및 이를 적용한 기판의 적재방법
KR102314986B1 (ko) 2019-03-29 2021-10-19 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
KR102387826B1 (ko) * 2019-04-01 2022-04-18 주식회사 아모센스 인터포저 및 그 제조방법
KR102386969B1 (ko) * 2019-04-01 2022-04-18 주식회사 아모센스 다층구조의 인터포저 및 그 제조방법
WO2020204493A1 (ko) * 2019-04-01 2020-10-08 주식회사 아모센스 인터포저 및 그 제조방법
EP3935687B1 (en) 2019-04-05 2023-12-13 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
WO2020214788A1 (en) 2019-04-18 2020-10-22 3D Glass Solutions, Inc. High efficiency die dicing and release
WO2020227033A1 (en) * 2019-05-07 2020-11-12 Rambus Inc. Crosstalk cancelation structures in semiconductor packages
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11705389B2 (en) * 2019-06-11 2023-07-18 Intel Corporation Vias for package substrates
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
JP7104245B2 (ja) 2019-08-23 2022-07-20 アブソリックス インコーポレイテッド パッケージング基板及びこれを含む半導体装置
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
KR20220164800A (ko) 2020-04-17 2022-12-13 3디 글래스 솔루션즈 인코포레이티드 광대역 인덕터
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US20220093517A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US20230086356A1 (en) * 2021-09-21 2023-03-23 Intel Corporation Glass core substrate including buildups with different numbers of layers
CN115863949A (zh) * 2022-12-27 2023-03-28 航科新世纪科技发展(深圳)有限公司 一种微同轴结构的制造方法及微同轴结构
CN116092949B (zh) * 2023-04-10 2023-06-09 北京华封集芯电子有限公司 一种制作中介层的方法、中介层及芯片封装

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030151144A1 (en) * 2002-01-22 2003-08-14 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device
CN101199049A (zh) * 2005-06-28 2008-06-11 英特尔公司 具有应力缓冲圈的贯穿硅的过孔的形成方法及所得器件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2746813B2 (ja) 1993-03-23 1998-05-06 京セラ株式会社 半導体素子収納用パッケージ
JP2591499B2 (ja) 1994-10-21 1997-03-19 日本電気株式会社 半導体装置
DE60027141T2 (de) * 1999-10-26 2006-12-28 Ibiden Co., Ltd., Ogaki Gedruckte mehrschichtleiterplatte und herstellungsverfahren für gedruckte mehrschichtleiterplatte
US6399892B1 (en) * 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US6663946B2 (en) * 2001-02-28 2003-12-16 Kyocera Corporation Multi-layer wiring substrate
JP4012375B2 (ja) * 2001-05-31 2007-11-21 株式会社ルネサステクノロジ 配線基板およびその製造方法
JP2005501413A (ja) * 2001-08-24 2005-01-13 エムシーエヌシー リサーチ アンド デベロップメント インスティテュート 貫通ビア垂直配線、貫通ビア型ヒートシンク及び関連する形成方法
JP2004179545A (ja) 2002-11-28 2004-06-24 Kyocera Corp 配線基板
JP2005136042A (ja) 2003-10-29 2005-05-26 Kyocera Corp 配線基板及び電気装置並びにその製造方法
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP4634735B2 (ja) * 2004-04-20 2011-02-16 大日本印刷株式会社 多層配線基板の製造方法
JP4776247B2 (ja) * 2005-02-09 2011-09-21 富士通株式会社 配線基板及びその製造方法
TWI405608B (zh) * 2005-03-25 2013-08-21 Mitsubishi Rayon Co 表面處理方法以及被表面處理的物品
JP4716819B2 (ja) * 2005-08-22 2011-07-06 新光電気工業株式会社 インターポーザの製造方法
KR20070047114A (ko) * 2005-11-01 2007-05-04 주식회사 엘지화학 플렉서블 기판을 구비한 소자의 제조방법 및 이에 의해제조된 플렉서블 기판을 구비한 소자
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US7902638B2 (en) * 2007-05-04 2011-03-08 Stats Chippac, Ltd. Semiconductor die with through-hole via on saw streets and through-hole via in active area of die
JP5125470B2 (ja) * 2007-12-13 2013-01-23 富士通株式会社 配線基板及びその製造方法
JP5217639B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 コア基板およびプリント配線板
JP2010010592A (ja) * 2008-06-30 2010-01-14 Sanyo Electric Co Ltd 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US20110217657A1 (en) * 2010-02-10 2011-09-08 Life Bioscience, Inc. Methods to fabricate a photoactive substrate suitable for microfabrication
US8227839B2 (en) * 2010-03-17 2012-07-24 Texas Instruments Incorporated Integrated circuit having TSVS including hillock suppression
US20120261805A1 (en) * 2011-04-14 2012-10-18 Georgia Tech Research Corporation Through package via structures in panel-based silicon substrates and methods of making the same
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030151144A1 (en) * 2002-01-22 2003-08-14 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device
CN101199049A (zh) * 2005-06-28 2008-06-11 英特尔公司 具有应力缓冲圈的贯穿硅的过孔的形成方法及所得器件

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104045243A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 晶圆、面板、半导体器件以及玻璃处理方法
CN105580135B (zh) * 2013-09-27 2018-06-05 施耐普特拉克股份有限公司 具有通孔条的半导体器件
CN105580135A (zh) * 2013-09-27 2016-05-11 高通Mems科技公司 具有通孔条的半导体器件
CN105304594A (zh) * 2014-07-18 2016-02-03 矽品精密工业股份有限公司 中介板及其制法
CN107438898A (zh) * 2015-04-06 2017-12-05 康宁精密素材株式会社 集成电路封装基底
CN107683524A (zh) * 2015-06-12 2018-02-09 凸版印刷株式会社 配线电路基板、半导体装置、配线电路基板的制造方法以及半导体装置的制造方法
CN107683635A (zh) * 2015-06-18 2018-02-09 优志旺电机株式会社 布线基板的制造方法、布线基板以及布线基板制造装置
CN107683635B (zh) * 2015-06-18 2020-06-05 优志旺电机株式会社 布线基板的制造方法、布线基板以及布线基板制造装置
CN112106187A (zh) * 2018-05-25 2020-12-18 凸版印刷株式会社 玻璃电路基板及其制造方法
CN109860143A (zh) * 2019-02-27 2019-06-07 京东方科技集团股份有限公司 阵列基板、显示装置及制备方法、拼接显示装置
US11121068B2 (en) 2019-02-27 2021-09-14 Boe Technology Group Co., Ltd. Array substrate, display device, method for manufacturing them, and spliced display device
CN111816608A (zh) * 2020-07-09 2020-10-23 电子科技大学 玻璃盲孔加工方法
CN111816608B (zh) * 2020-07-09 2023-05-09 电子科技大学 玻璃盲孔加工方法

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