JP2010010592A - 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法 - Google Patents

素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法 Download PDF

Info

Publication number
JP2010010592A
JP2010010592A JP2008170998A JP2008170998A JP2010010592A JP 2010010592 A JP2010010592 A JP 2010010592A JP 2008170998 A JP2008170998 A JP 2008170998A JP 2008170998 A JP2008170998 A JP 2008170998A JP 2010010592 A JP2010010592 A JP 2010010592A
Authority
JP
Japan
Prior art keywords
adhesive layer
layer
substrate
base material
element mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008170998A
Other languages
English (en)
Inventor
Ryosuke Usui
良輔 臼井
Yasunori Inoue
恭典 井上
Yasuhiro Obara
泰浩 小原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2008170998A priority Critical patent/JP2010010592A/ja
Priority to US12/495,028 priority patent/US20090321119A1/en
Publication of JP2010010592A publication Critical patent/JP2010010592A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体素子を搭載するための素子搭載用基板、およびこの素子搭載用基板に半導体素子を搭載してなる半導体モジュールの製造時間を短縮する。
【解決手段】素子搭載用基板１００は、非晶質のＳｉ含有組成物からなる基材１０、基材１０の一方の主表面に設けられた第１接着層１２、および基材１０の他方の主表面に設けられた第２接着層１４を含む基板構成単位１５と、第１接着層１２の基材１０と反対側の主表面に設けられた第１配線層１６と、第２接着層１４の基材１０と反対側の主表面に設けられた第２配線層１８と、基材１０、第１接着層１２、および第２接着層１４を貫通するビアホール１９に設けられ、第１配線層１６と第２配線層１８とを電気的に接続するビア導体２０と、を備える。
【選択図】図１

Description

本発明は、素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法に関する。
携帯電話、ＰＤＡ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化および高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。
近年では、こうした高密度化の要請に対応するために、ＬＳＩチップを搭載する回路基板側でもその多層化や微細化が行われている。たとえば、一方の主表面に微細配線を形成し、他方の主表面に接着層を積層した樹脂フィルムを、接着層を介して多数積層した素子搭載用基板が提案されている（特許文献１参照）。
特開２００７−１７３２９６号公報
この素子搭載用基板では、樹脂フィルムの所定位置に設けたビアホール内に形成したビア導体によって、互いに隣接する樹脂フィルムの配線層同士が電気的に接続されている。樹脂フィルムは、所定の剛性をもたせるために厚みを有する。そのため、樹脂フィルムにビアホールを形成する場合、通常、ドリル加工やレーザ加工によって樹脂フィルムに一つ一つビアホールを形成していた。
ところが、上述のように半導体素子の高集積化とともにそのＩ／Ｏ数が増大しており、その結果、各配線層を接続するビア導体の数も増大している。そのため、必要とされるビアホールの数も増大し、従来のようにビアホールを一つ一つ形成する方法では、素子搭載用基板の製造に時間がかかるという問題があった。
本発明はこうした状況に鑑みてなされたものであり、その目的は、半導体素子を搭載するための素子搭載用基板、およびこの素子搭載用基板に半導体素子を搭載してなる半導体モジュールの製造時間を短縮する技術の提供にある。
上記課題を解決するために、本発明のある態様は素子搭載用基板である。この素子搭載用基板は、非晶質のＳｉ含有組成物からなる基材、基材の一方の主表面に設けられた第１接着層、および基材の他方の主表面に設けられた第２接着層を含む基板構成単位と、第１接着層の基材と反対側の主表面に設けられた第１配線層と、第２接着層の基材と反対側の主表面に設けられた第２配線層と、基材、第１接着層、および第２接着層を貫通するビアホールに設けられ、第１配線層と第２配線層とを電気的に接続するビア導体と、を備えたことを特徴とする。
この態様によれば、半導体素子を搭載するための素子搭載用基板、およびこの素子搭載用基板に半導体素子を搭載してなる半導体モジュールの製造時間を短縮することができる。
上記態様において、基板構成単位の主表面に設けられた絶縁樹脂層と、絶縁樹脂層の基板構成単位と反対側の主表面に設けられた配線部と、絶縁樹脂層を貫通するビアホールに設けられ、第１接着層または第２接着層と配線部とを電気的に接続するビア導体とを備えてもよい。
また、上記態様において、基板構成単位と絶縁樹脂層とが交互に積層され、多層配線構造が形成されてもよい。また、上記態様において、基板構成単位が連続して積層され、多層配線構造が形成されてもよい。
また、上記態様において、基材は、ガラスであってもよい。また、上記態様において、第１接着層および第２接着層は、光硬化型樹脂であってもよい。
本発明の他の態様は半導体モジュールである。この半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、第１配線層、または配線部のいずれかと電気的に接続された素子電極を有する半導体素子と、を備えたことを特徴とする。
本発明のさらに他の態様は、携帯機器である。この携帯機器は、上述した態様の半導体モジュールを搭載している。
本発明のさらに他の態様は、素子搭載用基板の製造方法である。この素子搭載用基板の製造方法は、非晶質のＳｉ含有組成物からなり、主表面に光硬化型の接着層が積層された基材を準備する工程と、接着層への光の照射と接着層の主表面への金属層の積層とを順不同に行い、金属層を基材に固定する工程と、金属層を選択的に除去し、残存金属層をマスクとして基材および接着層を選択的に一括除去して複数のビアホールを形成するビアホール形成工程と、ビアホール内にビア導体を形成し、残存金属層とビア導体とを電気的に接続する工程と、残存金属層を選択的に除去して配線層を形成する工程と、を含むことを特徴とする。
上記態様のビアホール形成工程において、ドライエッチングにより接着層を選択的に一括除去して複数のビアホールを形成してもよい。
本発明によれば、半導体素子を搭載するための素子搭載用基板、およびこの素子搭載用基板に半導体素子を搭載してなる半導体モジュールの製造時間を短縮することができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る半導体モジュール３００をプリント配線基板４００に搭載した状態を示す概略図である。半導体モジュール３００は、素子搭載用基板１００と、素子搭載用基板１００に搭載された半導体素子２００とを備える。
素子搭載用基板１００は、基材１０と、基材１０の一方の主表面に設けられた第１接着層１２と、基材１０の他方の主表面に設けられた第２接着層１４とを備える。基材１０と、第１接着層１２と、第２接着層１４とによって基板構成単位１５が形成されている。また、素子搭載用基板１００は、第１接着層１２の基材１０と反対側の主表面に設けられた第１配線層１６と、第２接着層１４の基材１０と反対側の主表面に設けられた第２配線層１８とを備える。また、素子搭載用基板１００は、基材１０、第１接着層１２、および第２接着層１４を貫通するビアホール１９に設けられ、第１配線層１６と第２配線層１８とを電気的に接続するビア導体２０を備える。
基材１０は、非晶質のＳｉ含有組成物からなり、たとえばＳｉＯ２を主成分とするガラスである。したがって、通常の樹脂、たとえば繊維やフィラーを含有した樹脂と比較して、材料の均一性が高いため、ドライエッチングが容易である。そのため、基材１０にビアホール１９を形成する際に、ドリル加工やレーザ加工に加えて、ドライエッチングなどを選択することができる。また、基材１０は、後述する絶縁樹脂層３０と比べて、Ｓｉウェハからなる半導体素子２００の熱膨張係数に近い熱膨張係数を有する。
第１接着層１２および第２接着層１４は、たとえば光硬化型樹脂からなる。光硬化型樹脂は、たとえば紫外線硬化型樹脂である。具体的には、第１接着層１２および第２接着層１４は、たとえば光重合性プレポリマー（オリゴマー）と光重合性希釈剤（モノマー）などから構成されるものである。光重合性プレポリマーとしては、たとえばエーテルアクリレート、ウレタンアクリレート、エポキシアクリレート、メラミンアクリレート、アクリル樹脂アクリレート、不飽和ポリエステルなどが挙げられる。また、光重合性希釈剤としては、たとえば２−エチルヘキシルアクリレート、ポリエチレングリコールジアクリレート、ジペンタエリスリトールヘキアクリレート、ビニルシクロヘキセンモノオキサイド、シクロヘキサンジメタノールジビニルエーテルなどが挙げられる。
第１配線層１６および第２配線層１８は、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは電解銅などで形成してもよい。第１配線層１６の端部領域には、その第１接着層１２と反対側の表面に後述するはんだボール９６が配置される、配線を兼ねたランド領域が形成されている。
ビア導体２０は、所定位置において基材１０、第１接着層１２、および第２接着層１４を貫通するビアホール１９内に設けられている。本実施形態では、ビア導体２０は、ビアホール１９を埋めるように形成されている。ビア導体２０は、導電材料からなり、好ましくは第１配線層１６および第２配線層１８と同一材料からなる。
本実施形態の素子搭載用基板１００は、さらに、基板構成単位１５の主表面に設けられた絶縁樹脂層３０と、絶縁樹脂層３０の基板構成単位１５と反対側の主表面に設けられた配線部３２とを備える。また、素子搭載用基板１００は、絶縁樹脂層３０を貫通するビアホール３３に設けられ、第１配線層１６または第２配線層１８と配線部３２とを電気的に接続するビア導体３４を備える。本実施形態では、絶縁樹脂層３０は、基板構成単位１５の第２接着層１４側の主表面に積層され、第２配線層１８と配線部３２とがビア導体３４を介して電気的に接続されている。
絶縁樹脂層３０は、たとえば、ＢＴレジンなどのメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミドなどの熱硬化性樹脂を含む。なお、絶縁樹脂層３０は、ガラス繊維、アラミド不織布、アルミナフィラーを含んでいてもよい。
配線部３２およびビア導体３４については、上述の第１配線層１６および第２配線層１８、およびビア導体２０と同様の構成である。
第１配線層１６の第１接着層１２と反対側の主表面と、配線部３２の絶縁樹脂層３０と反対側の主表面には、それぞれ第１配線層１６あるいは配線部３２の酸化などを防ぐための保護層９２、保護層９４が設けられている。保護層９２、９４としては、ソルダーレジスト層などが挙げられる。第１配線層１６および配線部３２のランド領域に対応する保護層９２および保護層９４の所定の領域には、それぞれ開口部９３あるいは開口部９５が形成されており、開口部９３、９５によって第１配線層１６および配線部３２のランド領域が露出している。開口部９３、９５内には外部接続電極としてのはんだボール９６、９８が形成され、はんだボール９６と第１配線層１６、はんだボール９８と配線部３２がそれぞれ電気的に接続されている。はんだボール９６、９８を形成する位置、すなわち開口部９３、９５の形成領域は、たとえば再配線で引き回した先の端部領域である。なお、本実施形態では外部接続電極としてのはんだボール９６、９８を設ける構成としたが、特にこれに限定されず、半導体素子２００あるいはプリント配線基板４００に対して、ワイヤボンディングなどによって接続してもよい。
上述の構成を備えた素子搭載用基板１００に半導体素子２００が搭載されて半導体モジュール３００が形成される。本実施形態の半導体モジュール３００は、素子搭載用基板１００の基板構成単位１５側に半導体素子２００を配置するとともに、第１配線層１６と、半導体素子２００の素子電極２１０とを、はんだボール９６を介して電気的に接続した構造である。
半導体素子２００は、第１配線層１６の開口部９３に対向する位置に素子電極２１０を有する。素子電極２１０が設けられた側の半導体素子２００の主表面には、シリコン酸化膜などの図示しない絶縁膜が設けられている。さらに、絶縁膜上であって、半導体素子２００の基板構成単位１５側の主表面には、素子電極２１０が露出するように開口が設けられたポリイミド層などの素子保護層２２０が積層されている。半導体素子２００の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。また、素子電極２１０には、たとえばアルミニウム（Ａｌ）が用いられる。
素子搭載用基板１００の基板構成単位１５側に半導体素子２００を配置し、第１配線層１６と素子保護層２２０とが電気的に接続された半導体モジュール３００は、絶縁樹脂層３０側にプリント配線基板４００が位置するように配置される。そして、配線部３２とプリント配線基板４００の基板電極４１０とがはんだボール９８を介して電気的に接続される。これにより、半導体素子２００が、素子搭載用基板１００を介してプリント配線基板４００に搭載される。
（素子搭載用基板および半導体モジュールの製造方法）
図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｃ）、図５（Ａ）〜（Ｃ）、および図６（Ａ）〜（Ｃ）は、素子搭載用基板１００および半導体モジュール３００の製造方法を示す工程断面図である。
まず、図２（Ａ）に示すように、絶縁樹脂層３０を用意する。
次に、図２（Ｂ）に示すように、絶縁樹脂層３０の所定位置に、たとえばレーザ加工を施すことにより、ビアホール３３を形成する。レーザ加工は、たとえばＲＦ励起のスラブ型ＣＯ２レーザ（波長１０．６μｍ、パルス幅１５μｓｅｃ）を用いて、直径１００μｍ程度までレーザビームを集光し、絶縁樹脂層３０の所定位置に照射し、ビアホール３３を形成する。
次に、図２（Ｃ）に示すように、たとえばパラジウムなどを触媒として用いた無電解銅めっき処理によって、ビアホール３３の側壁表面を含む絶縁樹脂層３０の表面に数百ｎｍの膜厚の銅薄膜からなるシード層３５を析出させる。
次に、図３（Ａ）に示すように、たとえば硫酸銅溶液をめっき液とした電解銅めっきによって、ビア導体３４を形成する。この電解銅めっきにより、シード層３５の表面に銅が堆積し、シード層３５が所定の厚さまで厚膜化される。
次に、フォトリソグラフィ法により、第２配線層１８および配線部３２のパターンに合わせて図示しないレジストを選択的に形成する。具体的には、ラミネーター装置を用いて厚膜化したシード層３５に所定膜厚のレジスト膜を貼り付け、第２配線層１８および配線部３２のパターンを有するフォトマスクを用いて露光した後、現像することによって、厚膜化したシード層３５の上にレジストを選択的に形成する。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、厚膜化したシード層３５の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。そして、図３（Ｂ）に示すように、レジストをマスクとして、厚膜化したシード層３５にエッチングを施すことにより、絶縁樹脂層３０に所定の配線パターンを有する第２配線層１８および配線部３２を形成する。
次に、図３（Ｃ）に示すように、絶縁樹脂層３０の第２配線層１８を形成した側の主表面に、第２接着層１４を積層する。
次に、図４（Ａ）に示すように、第２接着層１４の絶縁樹脂層３０と反対側の主表面に、基材１０を積層する。そして、基材１０を積層した側から紫外線ＵＶを照射する。基材１０はガラスであって紫外線ＵＶを透過させるため、基材１０側から照射された紫外線ＵＶは、基材１０を通過して第２接着層１４に到達し、第２接着層１４が硬化する。これにより、基材１０が第２接着層１４を介して絶縁樹脂層３０に固定される。このように第２接着層１４を紫外線ＵＶの照射によって硬化させているため、熱硬化の場合に生じうる、熱膨張係数の差に起因して起こる絶縁樹脂層３０と第２配線層１８あるいは配線部３２との剥離などを防止することができる。
次に、図４（Ｂ）に示すように、基材１０の第２接着層１４と反対側の主表面に、第１接着層１２を積層する。これにより、非晶質のＳｉ含有組成物からなり、主表面に光硬化型の接着層、すなわち第１接着層１２が積層された基材１０を準備した状態となる。そして、第１接着層１２に対して、紫外線ＵＶを所定量だけ（第２接着層１４に照射した強度よりも弱く）照射して、第１接着層１２を半硬化させる。
次に、図４（Ｃ）に示すように、半硬化した第１接着層１２の基材１０と反対側の主表面に、金属層としての銅薄膜１７を積層する。この状態で熱をかけて第１接着層１２を完全に硬化させ、銅薄膜１７を第１接着層１２を介して基材１０に固定する。この場合、第１接着層１２は半硬化した状態であるため加熱量は少なくて済み、そのため、熱膨張係数の差に起因して起こる絶縁樹脂層３０と第２配線層１８あるいは配線部３２との剥離などを抑えることができる。
次に、図５（Ａ）に示すように、フォトリソグラフィ法およびエッチング法を用いて銅薄膜１７にパターニングを施すことにより、第１接着層１２に所定のパターン形状の残存銅薄膜１７ａを形成する。
次に、図５（Ｂ）に示すように、所定のパターン形状の残存銅薄膜１７ａをマスクとしてドライエッチングを施して、第１接着層１２、基材１０、および第２接着層１４を選択的に一括除去し、複数のビアホール１９を形成する。本実施形態では、基材１０がガラスからなるため、絶縁樹脂層３０と比べてその厚さが薄い。そのため、ドライエッチングを採用することができる。ドライエッチングは、たとえばプラズマエッチング法により行うことができる。プラズマエッチング法でビアホール１９を形成する場合、たとえばチャンバー内を２ｍＴｏｒｒの圧力に保持した状態で、ＨＢｒ／Ｏ２：５０／４ｓｃｃｍの流量のガスを供給し、マイクロ波１８００Ｗ、バイアス高周波２０Ｗの条件でエッチング処理を行う。
次に、図５（Ｃ）に示すように、無電解めっき処理および電解めっき処理によって、ビアホール１９内にビア導体２０を形成する。この処理によって残存銅薄膜１７ａの表面に銅が堆積し、残存銅薄膜１７ａが所定の厚さまで厚膜化される。また、ビア導体２０と残存銅薄膜１７ａとは電気的に接続される。
次に、図６（Ａ）に示すように、フォトリソグラフィ法およびエッチング法を用いて残存銅薄膜１７ａにパターニングを施すことにより、第１接着層１２に所定の配線パターンを有する第１配線層１６を形成する。
次に、図６（Ｂ）に示すように、フォトリソグラフィ法により、はんだボール９６、９８の形成位置に対応する領域に開口部９３、９５を有する保護層９２、９４を、第１接着層１２の第１配線層１６側の主表面および絶縁樹脂層３０の配線部３２側の主表面に形成する。そして、開口部９３、９５内にはんだボール９６、９８を形成する。このようにして、素子搭載用基板１００が形成される。なお、素子搭載用基板１００は、保護層９２、９４、およびはんだボール９６、９８を含めない構成であってもよい。
次に、図６（Ｃ）に示すように、素子搭載用基板１００の基板構成単位１５側に、素子電極２１０と素子保護層２２０とを有する半導体素子２００を配置するとともに、第１配線層１６と、半導体素子２００の素子電極２１０とを、はんだボール９６を介して電気的に接続することで、半導体モジュール３００が形成される。また、半導体モジュール３００の絶縁樹脂層３０側にプリント配線基板４００を配置し、配線部３２とプリント配線基板４００の基板電極４１０とを、はんだボール９８を介して電気的に接続することで、半導体モジュール３００がプリント配線基板４００に搭載される。
本実施形態の基材１０、第１接着層１２、第２接着層１４、第１配線層１６、第２配線層１８、配線部３２の厚さは、たとえばそれぞれ、約１００〜７００μｍ、約２０〜３０μｍ、約２０〜３０μｍ、約１５〜２５μｍ、約１５〜２５μｍ、約１５〜２５μｍである。また、ビア導体２０およびビア導体３４の径は、たとえばそれぞれ、約５０〜７００μｍφ、約９０〜１５０μｍφである。
以上説明した構成による作用効果を総括すると、本実施形態の素子搭載用基板１００および半導体モジュール３００は、非晶質のＳｉ含有組成物からなる基材、第１接着層１２、および第２接着層１４を含む基板構成単位１５を備える。また、第１接着層１２の主表面に第１配線層１６を設け、第２接着層１４の主表面に第２配線層１８を設けている。そして、基材１０、第１接着層１２、および第２接着層１４を貫通するビアホールに設けられたビア導体２０で第１配線層１６と第２配線層１８とを電気的に接続している。このように、本実施形態では、基材１０は、非晶質のＳｉ含有組成物からなり、たとえば、ＳｉＯ２を主成分とするガラスである。したがって、通常の樹脂、たとえば繊維やフィラーを含有した樹脂と比較して、材料の均一性が高いため、ドライエッチングが容易である。そのため、基材１０にビアホール１９を形成する際に、ドライエッチングを選択できる。その結果、複数のビアホール１９を一括して形成することが可能となり、素子搭載用基板１００および半導体モジュール３００の製造時間を短縮することができる。形成するビアホール数が今後さらに増大した場合に、本実施形態の素子搭載用基板１００はより高い効果を発揮することができる。また、ドライエッチングによりテーパが少ないビアホールを高い位置精度で形成できるため、基材１０に形成するビアホール１９の狭ピッチ化が可能となる。
また、基材１０は、所定の剛性を獲得するためにガラス繊維などを含んでいた従来の樹脂層と比べて、全体に略均一にＳｉを含有する組成であるため、基材１０を貫通するビアホール１９を形成した場合に、より内径の均一なビアホール１９の形成が可能となる。そのため、基材１０に形成するビアホール１９のさらなる小径化、狭ピッチ化が可能となる。
また、基材１０は、誘電率のばらつきも小さいため、第１配線層１６および第２配線層１８の間の電気的信頼性を向上させることができる。
本実施形態の素子搭載用基板１００は、さらに基板構成単位１５の主表面に設けられた絶縁樹脂層３０と、絶縁樹脂層３０の基板構成単位１５と反対側の主表面に設けられた配線部３２とを備える。また、絶縁樹脂層３０を貫通するビアホール３３にビア導体３４を設け、基板構成単位１５の配線層と配線部３２とを電気的に接続している。そして、半導体素子２００の熱膨張係数との差が絶縁樹脂層３０よりも小さい基材１０側に半導体素子２００を配置し、プリント配線基板４００の熱膨張係数との差が基材１０よりも小さい絶縁樹脂層３０側にプリント配線基板４００を配置して、それぞれを電気的に接続している。そのため、たとえば半導体モジュール３００をプリント配線基板４００に搭載する際の熱処理や、あるいは半導体モジュール３００を搭載した電子機器の使用環境における温度変化によって生じる熱応力を低減でき、半導体素子２００とプリント配線基板４００との間の接続信頼性を向上させることができる。
また、接着層として光硬化型樹脂を用いているため、素子搭載用基板１００の製造時に加える熱を少なくすることができる。これにより、素子搭載用基板１００の製造時における、基材、配線層、絶縁樹脂層それぞれの熱膨張係数の差に起因する素子搭載用基板１００の反りなどを回避でき、素子搭載用基板１００の接続信頼性が向上する。
（変形例）
図７、図８、図９、図１０は、実施形態１の変形例に係る半導体モジュール３００をプリント配線基板４００に搭載した状態を示す概略図である。図７〜図１０に示すように、素子搭載用基板１００は、基板構成単位１５と絶縁樹脂層３０とを間に配線層を挟んで交互に積層し、多層配線構造とすることができる。それ以外については、実施形態１と同様である。
本実施形態に係る素子搭載用基板１００としては、図７に示すような第１変形例が挙げられる。すなわち、実施形態１の素子搭載用基板１００における絶縁樹脂層３０の配線部３２側の主表面に２つ目の基板構成単位１５を積層し、この基板構成単位１５の絶縁樹脂層３０と反対側の主表面に配線層３６を形成した構成である。配線部３２と配線層３６とは、ビア導体３８により電気的に接続されている。
この構成によれば、半導体素子２００と素子搭載用基板１００との間の熱膨張係数の差を小さくすることができ、また、素子搭載用基板１００の両側が基板構成単位１５で挟まれた構成となるため、素子搭載用基板１００の反りを小さくすることができる。
また、本実施形態に係る素子搭載用基板１００としては、図８に示すような第２変形例が挙げられる。すなわち、実施形態１の素子搭載用基板１００における第１接着層１２の第１配線層１６側の主表面に２つ目の絶縁樹脂層３０を積層し、この絶縁樹脂層３０の第１接着層１２と反対側の主表面に配線層４０を形成した構成である。第１配線層１６と配線層４０とは、ビア導体４２により電気的に接続されている。
この構成によれば、素子搭載用基板１００とプリント配線基板４００との間の熱膨張係数の差を小さくすることができ、また、基板構成単位１５を備えることで微細かつ多数のビアホールを高スループットで形成することができる。
また、本実施形態に係る素子搭載用基板１００としては、図９に示すような第３変形例が挙げられる。すなわち、図７に示す第１変形例の素子搭載用基板１００における２つ目の基板構成単位１５の配線層３６側の主表面に２つ目の絶縁樹脂層３０を積層し、この絶縁樹脂層３０の２つ目の基板構成単位１５と反対側の主表面に配線層４４を形成した構成である。配線層３６と配線層４４とは、ビア導体４６により電気的に接続されている。
この構成によれば、半導体素子２００と素子搭載用基板１００との間の熱膨張係数の差を小さくすることができ、素子搭載用基板１００とプリント配線基板４００との間の熱膨張係数の差を小さくすることができる。また、基板構成単位１５を備えることで微細かつ多数のビアホールを高スループットで形成することができる。
また、本実施形態に係る素子搭載用基板１００としては、図１０に示すような第４変形例が挙げられる。すなわち、図９に示す第３変形例の素子搭載用基板１００における２つ目の絶縁樹脂層３０の配線層４４側の主表面に３つ目の基板構成単位１５を積層し、この基板構成単位１５の２つめの絶縁樹脂層３０と反対側の主表面に配線層４８を形成した構成である。配線層４４と配線層４８とはビア導体５０により電気的に接続されている。
この構成によれば、半導体素子２００と素子搭載用基板１００との間の熱膨張係数の差を小さくすることができ、また、素子搭載用基板１００の両側が基板構成単位１５で挟まれた構成となるため、素子搭載用基板１００の反りを小さくすることができる。また、基板構成単位１５を備えることで微細かつ多数のビアホールを高スループットで形成することができる。
（実施形態２）
実施形態２に係る素子搭載用基板１００は、基板構成単位１５を連続して積層し、多層配線構造とした点が実施形態１と異なる。以下、本実施形態について説明する。なお、素子搭載用基板１００のその他の構成、および半導体素子２００とプリント配線基板４００の構成は実施形態１と基本的に同一である。実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
図１１は、実施形態２に係る半導体モジュール３００をプリント配線基板４００に搭載した状態を示す概略図である。半導体モジュール３００は、素子搭載用基板１００と、素子搭載用基板１００に搭載された半導体素子２００とを備える。
素子搭載用基板１００は、基材１０ａと、基材１０ａの一方の主表面に設けられた第１接着層１２ａと、基材１０ａの他方の主表面に設けられた第２接着層１４ａとからなる基板構成単位１５ａを備える。また、素子搭載用基板１００は、第１接着層１２ａの基材１０ａと反対側の主表面に設けられた第１配線層１６と、第２接着層１４ａの基材１０ａと反対側の主表面に設けられた第２配線層１８とを備える。また、素子搭載用基板１００は、基材１０ａ、第１接着層１２ａ、および第２接着層１４ａを貫通するビアホール１９に設けられ、第１配線層１６と第２配線層１８とを電気的に接続するビア導体２０を備える。
基材１０は、非晶質のＳｉ含有組成物からなり、たとえばＳｉＯ２を主成分とするガラスである。したがって、基材１０は剛性が通常の樹脂と比べて高く、その厚さを薄くできる。そのため、基材１０にビアホール１９を形成する際に、ドライエッチングを選択することができる。また、基材１０は、絶縁樹脂層３０と比べて、半導体素子２００の熱膨張係数に近い熱膨張係数を有する。
第１接着層１２および第２接着層１４は、たとえば光硬化型樹脂からなる。光硬化型樹脂は、たとえば紫外線硬化型樹脂である。第１配線層１６および第２配線層１８は、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。ビア導体２０は、所定位置において基材１０、第１接着層１２、および第２接着層１４を貫通するビアホール１９内に設けられている。ビア導体２０は、導電材料からなり、好ましくは第１配線層１６および第２配線層１８と同一材料からなる。
本実施形態の素子搭載用基板１００は、さらに、基板構成単位１５ｂが連続して積層されている。すなわち、第２接着層１４ａの第２配線層１８側の主表面に第１接着層１２ｂが積層され、第１接着層１２ｂの第２接着層１４ａと反対側の主表面に基材１０ｂが積層され、基材１０ｂの第１接着層１２ｂと反対側の主表面に第２接着層１４ｂが積層されている。そして、第２接着層１４ｂの基材１０ｂと反対側の主表面に配線層５２が形成され、第２配線層１８と配線層５２とがビアホール５３内に設けられたビア導体５４によって電気的に接続されている。配線層５２およびビア導体５４については、上述の第１配線層１６および第２配線層１８、およびビア導体２０と同様の構成である。
第１配線層１６の第１接着層１２ａと反対側の主表面と、配線層５２の第２接着層１４ｂと反対側の主表面には、それぞれ第１配線層１６あるいは配線層５２の酸化などを防ぐための保護層９２、保護層９４が設けられている。保護層９２および保護層９４の所定の領域には、それぞれ開口部９３あるいは開口部９５が形成されており、開口部９３、９５内には外部接続電極としてのはんだボール９６、９８が形成されている。はんだボール９６と第１配線層１６、はんだボール９８と配線部３２がそれぞれ電気的に接続されている。
上述の構成を備えた素子搭載用基板１００と半導体素子２００とは、はんだボール９６を介して電気的に接続され、素子搭載用基板１００とプリント配線基板４００とは、はんだボール９８を介して電気的に接続される。これにより、半導体素子２００が、素子搭載用基板１００を介してプリント配線基板４００に搭載される。
（素子搭載用基板および半導体モジュールの製造方法）
図１２（Ａ）〜（Ｃ）、図１３（Ａ）〜（Ｃ）、図１４（Ａ）〜（Ｃ）、図１５（Ａ）〜（Ｃ）、図１６（Ａ）〜（Ｃ）、および図１７（Ａ）〜（Ｃ）は、素子搭載用基板１００および半導体モジュール３００の製造方法を示す工程断面図である。
まず、図１２（Ａ）に示すように、主表面に第１接着層１２ａが積層された基材１０ａを準備する。
次に、図１２（Ｂ）に示すように、第１接着層１２ａの基材１０ａと反対側の主表面に金属層としての銅薄膜１７を積層する。
次に、図１２（Ｃ）に示すように、基材１０ａ側から紫外線ＵＶを照射する。基材１０ａはガラスであって紫外線ＵＶを透過させるため、基材１０ａ側から照射された紫外線ＵＶは、基材１０ａを通過して第１接着層１２ａに到達し、第１接着層１２ａが硬化する。これにより、銅薄膜１７が第１接着層１２ａを介して基材１０ａに固定される。
次に、基材１０ａの第１接着層１２ａと反対側の主表面に第２接着層１４ａを積層し、第２接着層１４ａに紫外線ＵＶを所定量だけ照射して、第２接着層１４ａを半硬化させた後、銅薄膜２７を積層して、熱をかけて第２接着層１４ａを完全に硬化させ、図１３（Ａ）に示すような、銅薄膜２７を基材１０ａに固定した構造を得る。
次に、図１３（Ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて銅薄膜１７にパターニングを施すことにより、第１接着層１２ａに所定のパターン形状の残存銅薄膜１７ａを形成する。
次に、図１３（Ｃ）に示すように、残存銅薄膜１７ａをマスクとしてドライエッチングを施して、第１接着層１２ａ、基材１０ａ、および第２接着層１４ａを選択的に一括除去し、複数のビアホール１９を形成する。ドライエッチングは、たとえばプラズマエッチング法により行うことができる。プラズマエッチング法でビアホール１９を形成する場合、たとえばチャンバー内を２ｍＴｏｒｒの圧力に保持した状態で、ＨＢｒ／Ｏ２：５０／４ｓｃｃｍの流量のガスを供給し、マイクロ波１８００Ｗ、バイアス高周波２０Ｗの条件でエッチング処理を行う。
次に、図１４（Ａ）に示すように、無電解めっき処理および電解めっき処理によって、ビアホール１９内にビア導体２０を形成する。この処理によって残存銅薄膜１７ａおよび銅薄膜２７の表面に銅が堆積し、残存銅薄膜１７ａおよび銅薄膜２７が所定の厚さまで厚膜化される。また、ビア導体２０と残存銅薄膜１７ａおよび銅薄膜２７とは電気的に接続される。
次に、図１４（Ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて残存銅薄膜１７ａおよび銅薄膜２７にパターニングを施すことにより、第１接着層１２ａおよび第２接着層１４ａにそれぞれ第１配線層１６あるいは第２配線層１８を形成する。
次に、図１４（Ｃ）に示すように、第２接着層１４ａの第２配線層１８側の主表面に第１接着層１２ｂを積層し、さらに第１接着層１２ｂの第２接着層１４ａと反対側の主表面に基材１０ｂを積層する。
次に、図１５（Ａ）に示すように、基材１０ｂ側から紫外線ＵＶを照射し、第１接着層１２ｂを硬化させ、基材１０ｂを第１接着層１２ｂを介して基板構成単位１５ａに固定する。
次に、図１５（Ｂ）に示すように、基材１０ｂの第１接着層１２ｂと反対側の主表面に第２接着層１４ｂを積層し、第２接着層１４ｂに紫外線ＵＶを所定量だけ照射して、第２接着層１４ｂを半硬化させる。
次に、図１５（Ｃ）に示すように、半硬化した状態の第２接着層１４ｂに銅薄膜５７を積層して、熱をかけて第２接着層１４ｂを完全に硬化させ、銅薄膜５７を第２接着層１４ｂを介して基材１０ｂに固定する。
次に、図１６（Ａ）に示すように、フォトリソグラフィ法およびエッチング法を用いて銅薄膜５７にパターニングを施すことにより、第２接着層１４ｂに所定のパターン形状の残存銅薄膜５７ａを形成する。
次に、図１６（Ｂ）に示すように、残存銅薄膜５７ａをマスクとしてドライエッチングを施して、第２接着層１４ｂ、基材１０ｂ、および第１接着層１２ｂを選択的に一括除去し、複数のビアホール５３を形成する。
次に、図１６（Ｃ）に示すように、無電解めっき処理および電解めっき処理によって、ビアホール５３内にビア導体５４を形成する。この処理によって残存銅薄膜５７ａの表面に銅が堆積し、残存銅薄膜５７ａが所定の厚さまで厚膜化される。また、ビア導体５４と残存銅薄膜５７ａとは電気的に接続される。
次に、図１７（Ａ）に示すように、フォトリソグラフィ法およびエッチング法を用いて残存銅薄膜５７ａにパターニングを施すことにより、第２接着層１４ｂに配線層５２を形成する。
次に、図１７（Ｂ）に示すように、フォトリソグラフィ法により、はんだボール９６、９８の形成位置に対応する領域に開口部９３、９５を有する保護層９２、９４を、第１接着層１２ａの第１配線層１６側の主表面および第２接着層１４ｂの配線層５２側の主表面に形成する。そして、開口部９３、９５内にはんだボール９６、９８を形成する。このようにして、素子搭載用基板１００が形成される。なお、素子搭載用基板１００は、保護層９２、９４、およびはんだボール９６、９８を含めない構成であってもよい。
次に、図１７（Ｃ）に示すように、素子搭載用基板１００の基板構成単位１５ａ側に素子電極２１０と素子保護層２２０とを有する半導体素子２００を配置するとともに、第１配線層１６と、半導体素子２００の素子電極２１０とを、はんだボール９６を介して電気的に接続することで、半導体モジュール３００が形成される。また、半導体モジュール３００の基板構成単位１５ｂ側にプリント配線基板４００を配置し、配線層５２とプリント配線基板４００の基板電極４１０とを、はんだボール９８を介して電気的に接続することで、半導体モジュール３００がプリント配線基板４００に搭載される。
以上説明した構成による作用効果を総括すると、本実施形態の素子搭載用基板１００および半導体モジュール３００は、非晶質のＳｉ含有組成物からなる基材１０ａ、第１接着層１２ａ、および第２接着層１４ａを含む基板構成単位１５ａを備える。また、同様に基材１０ｂ、第１接着層１２ｂ、および第２接着層１４ｂを含む基板構成単位１５ｂを備える。そして、基板構成単位１５ａと基板構成単位１５ｂとを積層した多層配線構造となっている。このように、本実施形態では、剛性の高い基材１０を用いているため、その厚さを薄くすることができ、基材１０ａ、１０ｂにビアホール１９、５３を形成する際に、ドライエッチングを選択できる。その結果、複数のビアホール１９、５３を一括して形成することが可能となり、素子搭載用基板１００および半導体モジュール３００の製造時間を短縮することができる。また、ドライエッチングによりテーパが少ないビアホールを高い位置精度で形成できるため、ビアホール１９、５３の狭ピッチ化が可能となる。
また、基材１０ａ、１０ｂは、全体に略均一にＳｉを含有する組成であるため、ビアホール１９、５３を形成した場合に、より内径の均一なビアホール１９、５３の形成が可能となり、ビアホール１９、５３のさらなる小径化、狭ピッチ化が可能となる。また、基材１０ａ、１０ｂは、誘電率のばらつきも小さいため、１００の電気的信頼性を向上させることができる。
また、半導体素子２００の熱膨張係数との差が小さい基材１０ａ側に半導体素子２００を配置しているため、半導体素子２００と素子搭載用基板１００との間の熱膨張係数の差を小さくすることができる。そのため、たとえば半導体モジュール３００をプリント配線基板４００に搭載する際の熱処理や、あるいは半導体モジュール３００を搭載した電子機器の使用環境における温度変化によって生じる、素子搭載用基板１００と半導体素子２００との間の熱応力を低減でき、半導体素子２００と素子搭載用基板１００との間の接続信頼性を向上させることができる。また、絶縁樹脂層を含まない構成であるため、素子搭載用基板１００の熱による反りを抑えることができる。また、素子搭載用基板１００の全層にわたって微細かつ多数のビアホールを高スループットで形成することができる。
また、接着層として光硬化型樹脂を用いているため、素子搭載用基板１００の製造時に加える熱を少なくすることができる。これにより、素子搭載用基板１００の製造時における、基材および配線層の熱膨張係数の差に起因する素子搭載用基板１００の反りなどを回避でき、素子搭載用基板１００の接続信頼性が向上する。
（実施形態３）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図１８は本発明の実施形態に係る半導体モジュール３００を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール３００はこうした携帯電話１１１の内部に搭載されている。
図１９は図１８に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール３００は、はんだボール９８を介してプリント配線基板４００に搭載され、こうしたプリント配線基板４００を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３００の裏面側（はんだボール９８とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３００から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
本発明の各実施形態に係る素子搭載用基板１００および半導体モジュール３００によれば、素子搭載用基板１００、および半導体モジュール３００を高スループットで製造することができる。そのため、こうした半導体モジュール３００を搭載した本実施形態に係る携帯機器については、その製造コストを低減することができる。
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
また、本発明の構成は、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。
実施形態１に係る半導体モジュールをプリント配線基板に搭載した状態を示す概略図である。 図２（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図３（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図４（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図５（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図６（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 実施形態１の変形例に係る半導体モジュールをプリント配線基板に搭載した状態を示す概略図である。 実施形態１の変形例に係る半導体モジュールをプリント配線基板に搭載した状態を示す概略図である。 実施形態１の変形例に係る半導体モジュールをプリント配線基板に搭載した状態を示す概略図である。 実施形態１の変形例に係る半導体モジュールをプリント配線基板に搭載した状態を示す概略図である。 実施形態２に係る半導体モジュールをプリント配線基板に搭載した状態を示す概略図である。 図１２（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図１３（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図１４（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図１５（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図１６（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 図１７（Ａ）〜（Ｃ）は、素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。 実施形態３に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
符号の説明
ＵＶ 紫外線、 １０、１０ａ、１０ｂ 基材、 １２、１２ａ、１２ｂ 第１接着層、 １４、１４ａ、１４ｂ 第２接着層、 １５、１５ａ、１５ｂ 基板構成単位、 １６ 第１配線層、 １７ 銅薄膜、 １７ａ 残存銅薄膜、 １８ 第２配線層、 １９ ビアホール、 ３３ ビアホール、 ５３ ビアホール、 ２０、３４、３８、４２、４６、５０、５４ ビア導体、 ２７ 銅薄膜、 ３０ 絶縁樹脂層、 ３２ 配線部、 ３５ シード層、 ３６、４０、４４、４８ 配線層、 ５２ 配線層、 ５７ 銅薄膜、 ５７ａ 残存銅薄膜、 ９２、９４ 保護層、 ９３、９５ 開口部、 ９６、９８ はんだボール、 １００ 素子搭載用基板、 ２００ 半導体素子、 ２１０ 素子電極、 ２２０ 素子保護層、 ３００ 半導体モジュール、 ４００ プリント配線基板、 ４１０ 基板電極。

Claims (10)

  1. 非晶質のＳｉ含有組成物からなる基材、前記基材の一方の主表面に設けられた第１接着層、および前記基材の他方の主表面に設けられた第２接着層を含む基板構成単位と、
    前記第１接着層の前記基材と反対側の主表面に設けられた第１配線層と、
    前記第２接着層の前記基材と反対側の主表面に設けられた第２配線層と、
    前記基材、前記第１接着層、および前記第２接着層を貫通するビアホールに設けられ、前記第１配線層と前記第２配線層とを電気的に接続するビア導体と、
    を備えたことを特徴とする素子搭載用基板。
  2. 前記基板構成単位の主表面に設けられた絶縁樹脂層と、
    前記絶縁樹脂層の前記基板構成単位と反対側の主表面に設けられた配線部と、
    前記絶縁樹脂層を貫通するビアホールに設けられ、前記第１接着層または前記第２接着層と前記配線部とを電気的に接続するビア導体と、
    を備えたことを特徴とする請求項１に記載の素子搭載用基板。
  3. 前記基板構成単位と前記絶縁樹脂層とが交互に積層され、多層配線構造が形成されたことを特徴とする請求項２に記載の素子搭載用基板。
  4. 前記基板構成単位が連続して積層され、多層配線構造が形成されたことを特徴とする請求項２または３に記載の素子搭載用基板。
  5. 前記基材は、ガラスであることを特徴とする請求項１ないし４のいずれか１項に記載の素子搭載用基板。
  6. 前記第１接着層および前記第２接着層は、光硬化型樹脂であることを特徴とする請求項１ないし５のいずれか１項に記載の素子搭載用基板。
  7. 請求項１ないし６のいずれかに記載の素子搭載用基板と、
    前記第１配線層、または前記配線部のいずれかと電気的に接続された素子電極を有する半導体素子と、
    を備えたことを特徴とする半導体モジュール。
  8. 請求項７に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
  9. 非晶質のＳｉ含有組成物からなり、主表面に光硬化型の接着層が積層された基材を準備する工程と、
    前記接着層への光の照射と前記接着層の主表面への金属層の積層とを順不同に行い、前記金属層を前記基材に固定する工程と、
    前記金属層を選択的に除去し、残存金属層をマスクとして前記基材および前記接着層を選択的に一括除去して複数のビアホールを形成するビアホール形成工程と、
    前記ビアホール内にビア導体を形成し、前記残存金属層と前記ビア導体とを電気的に接続する工程と、
    前記残存金属層を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする素子搭載用基板の製造方法。
  10. 前記ビアホール形成工程において、ドライエッチングにより前記接着層を選択的に一括除去して複数のビアホールを形成することを特徴とする請求項９に記載の素子搭載用基板の製造方法。
JP2008170998A 2008-06-30 2008-06-30 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法 Withdrawn JP2010010592A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008170998A JP2010010592A (ja) 2008-06-30 2008-06-30 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法
US12/495,028 US20090321119A1 (en) 2008-06-30 2009-06-30 Device mounting board, semiconductor module, mobile device, and manufacturing method of device mounting board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008170998A JP2010010592A (ja) 2008-06-30 2008-06-30 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法

Publications (1)

Publication Number Publication Date
JP2010010592A true JP2010010592A (ja) 2010-01-14

Family

ID=41590689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008170998A Withdrawn JP2010010592A (ja) 2008-06-30 2008-06-30 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法

Country Status (1)

Country Link
JP (1) JP2010010592A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013521663A (ja) * 2010-03-03 2013-06-10 ジョージア テック リサーチ コーポレイション 無機インターポーザ上のパッケージ貫通ビア（ｔｐｖ）構造およびその製造方法
WO2018026002A1 (ja) * 2016-08-04 2018-02-08 大日本印刷株式会社 貫通電極基板及び実装基板

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013521663A (ja) * 2010-03-03 2013-06-10 ジョージア テック リサーチ コーポレイション 無機インターポーザ上のパッケージ貫通ビア（ｔｐｖ）構造およびその製造方法
US9275934B2 (en) 2010-03-03 2016-03-01 Georgia Tech Research Corporation Through-package-via (TPV) structures on inorganic interposer and methods for fabricating same
EP2543065A4 (en) * 2010-03-03 2018-01-24 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
KR101825149B1 (ko) * 2010-03-03 2018-02-02 조지아 테크 리서치 코포레이션 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법
US10672718B2 (en) 2010-03-03 2020-06-02 Georgia Tech Research Corporation Through-package-via (TPV) structures on inorganic interposer and methods for fabricating same
WO2018026002A1 (ja) * 2016-08-04 2018-02-08 大日本印刷株式会社 貫通電極基板及び実装基板
JPWO2018026002A1 (ja) * 2016-08-04 2019-06-06 大日本印刷株式会社 貫通電極基板及び実装基板

Similar Documents

Publication Publication Date Title
KR100792352B1 (ko) 패키지 온 패키지의 바텀기판 및 그 제조방법
US20120030938A1 (en) Method of manufacturing printed circuit board
US8592257B2 (en) Method for manufacturing semiconductor modules
WO2007043639A1 (ja) プリント配線基板及びプリント配線基板の製造方法
US20120008287A1 (en) Electronic component module and method of manufacturing the same
TWI624912B (zh) 於層狀基版上具有嵌埋墊的積體電路封裝系統及其製造方法
JP2010087229A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2010087230A (ja) 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法
JP2005101463A (ja) 半導体装置およびその製造方法
US20090321119A1 (en) Device mounting board, semiconductor module, mobile device, and manufacturing method of device mounting board
KR20110025250A (ko) 미세 피치의 구리 범프 제조 방법
JP2004047931A (ja) 回路素子の電極形成方法、それを用いたチップパッケージ及び多層基板
US6808643B2 (en) Hybrid interconnect substrate and method of manufacture thereof
JP2005268453A (ja) 回路装置およびその製造方法
JP2010010592A (ja) 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法
JP4438389B2 (ja) 半導体装置の製造方法
JP4725178B2 (ja) 半導体装置およびその製造方法
US20220328387A1 (en) Package carrier and manufacturing method thereof
KR100992187B1 (ko) 인쇄회로기판 및 그 제조 방법
JP2010258062A (ja) インターポーザとその製造方法、並びにそのインターポーザを用いた半導体装置及びその製造方法
JP7342445B2 (ja) 電子部品内蔵基板及びその製造方法
JP2018166155A (ja) Ｆｃｂｇａ基板およびその製造方法
TWI679926B (zh) 基板結構及其製作方法
JP2005216939A (ja) 半導体装置
JP3999222B2 (ja) フリップチップ実装方法およびフリップチップ実装構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110627

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120619

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20120622