JP7342445B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

Description

本発明は電子部品内蔵基板及びその製造方法に関し、特に、最表層に位置する配線層がソルダーレジストで覆われた構造を有する電子部品内蔵基板及びその製造方法に関する。

近年、半導体チップなどの電子部品を内蔵した電子部品内蔵基板が広く用いられている。例えば、特許文献１には、基板の内部に半導体チップなどの電子部品を内蔵するとともに、最表層に位置する配線層をソルダーレジストで覆った構造を有する電子部品内蔵基板が開示されている。しかしながら、配線層とソルダーレジストは必ずしも密着性が高くないことから、内部に埋め込まれた電子部品の発熱が大きいと、熱膨張係数の差によってソルダーレジストに剥離が生じるおそれがあった。

これに対し、特許文献２には、最表層に位置する配線層の表面を表面接合層で覆うことにより、ソルダーレジストに対する密着性を高めたプリント配線基板が開示されている。

特開２０１３－４８２９０号公報 特開２０１７－１９１８９４号公報

しかしながら、特許文献２に記載された方法では、配線層の表面を表面接合層で覆う工程が必要となる。しかも、特許文献２に記載されたプリント配線基板に発熱の大きい電子部品を内蔵した場合、ソルダーレジストと表面接合層の密着性が低下するおそれがあった。

したがって、本発明は、最表層に位置する配線層がソルダーレジストで覆われた構造を有する電子部品内蔵基板及びその製造方法において、表面接合層などを設けることなく、ソルダーレジストの剥離を防止することを目的とする。

本発明による電子部品内蔵基板は、交互に積層された複数の絶縁層と複数の配線層を有する基板と、基板に埋め込まれた電子部品と、複数の配線層のうち、最表層に位置する配線層の一部を覆うソルダーレジストとを備え、最表層に位置する配線層の表面は、平均深さが第１の深さとなるよう粗面化されているとともに、平均深さが第１の深さよりも大きい第２の深さである複数の凹部を有することを特徴とする。

本発明によれば、最表層に位置する配線層の表面が粗面化されているだけでなく、複数の凹部が形成されていることから、表面積が増大し、その結果、ソルダーレジストに対する密着性が向上するとともに、放熱性も高められる。これにより、基板に内蔵する電子部品の発熱が大きい場合であっても、効果的に放熱を行うことができるとともに、ソルダーレジストの剥離を防止することが可能となる。

本発明において、第１の深さは最表層に位置する配線層の最大厚さの５％以下であり、第２の深さは最表層に位置する配線層の最大厚さの１０％以上であっても構わないし、複数の凹部の径は、最表層に位置する配線層の最大厚さよりも大きくても構わない。これらによれば、ソルダーレジストの密着性をより高めることが可能となる。

本発明において、最表層に位置する配線層のうち、ソルダーレジストで覆われていない別の一部は、ハンダで覆われていても構わない。これによれば、配線層とハンダの密着性についても高められる。この場合、本発明による電子部品内蔵基板は、ハンダを介して最表層に位置する配線層に接続された別の電子部品をさらに備えるものであっても構わない。これによれば、電子部品内蔵基板をより高機能化することが可能となる。

本発明による電子部品内蔵基板の製造方法は、複数の絶縁層と複数の配線層を交互に積層することによって、電子部品が埋め込まれた基板を作製する工程と、複数の配線層のうち、最表層に位置する配線層を粗面化する工程と、最表層に位置する配線層を第１のドライフィルムで覆った後、第１のドライフィルムをパターニングすることによって最表層に位置する配線層の一部を露出させる工程と、第１のドライフィルムを介して最表層に位置する配線層の表面をエッチングすることにより、最表層に位置する配線層に複数の凹部を形成する工程と、第１のドライフィルムを剥離した後、最表層に位置する配線層の一部をソルダーレジストで覆う工程を備えることを特徴とする。

本発明によれば、最表層に位置する配線層の表面が粗面化され、且つ、複数の凹部が形成されることから、ソルダーレジストの密着性が向上する。

本発明による電子部品内蔵基板の製造方法は、第１のドライフィルムを剥離した後、最表層に位置する配線層をソルダーレジストで覆う前に、最表層に位置する配線層を第２のドライフィルムで覆う工程と、第２のドライフィルムをパターニングすることによって最表層に位置する配線層の一部を露出させる工程と、第２のドライフィルムをマスクとして最表層に位置する配線層をパターニングする工程とをさらに備えるものであっても構わない。これによれば、それぞれの工程で最適なドライフィルムを用いることが可能となる。

本発明による電子部品内蔵基板の製造方法は、最表層に位置する配線層のうち、ソルダーレジストで覆われていない別の一部をハンダで覆う工程をさらに備えるものであっても構わない。これによれば、これによれば、配線層とハンダの密着性についても高められる。さらに、本発明による電子部品内蔵基板の製造方法は、ハンダを介して基板に別の電子部品を搭載する工程をさらに備えるものであっても構わない。これによれば、電子部品内蔵基板をより高機能化することが可能となる。

このように、本発明によれば、最表層に位置する配線層がソルダーレジストで覆われた構造を有する電子部品内蔵基板及びその製造方法において、表面接合層などを設けることなく、ソルダーレジストの剥離を防止することが可能となる。

図１は、本発明の一実施形態による電子部品内蔵基板１００の構造を説明するための略断面図である。 図２は、電子部品内蔵基板１００を用いたセンサーモジュール１００Ａの構造を説明するための略断面図である。 図３は、センサーモジュール１００Ａをマザーボード２００に搭載した状態を示す略断面図である。 図４は、最表層に位置する配線層Ｌ４の模式的な拡大断面図である。 図５は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図６は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図７は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図８は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図９は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１０は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１１は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１２は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１３は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１４は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１５は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１６は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１７は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１８は、電子部品内蔵基板１００の製造方法を説明するための工程図である。 図１９は、電子部品内蔵基板１００の製造方法を説明するための工程図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。なお、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。また、図面の寸法比率は、図示の比率に限定されるものではない。さらに、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。

図１は、本発明の一実施形態による電子部品内蔵基板１００の構造を説明するための略断面図である。

図１に示すように、本実施形態による電子部品内蔵基板１００は、４層の絶縁層１１１～１１４と、絶縁層１１１～１１４の各表面に位置する配線層Ｌ１～Ｌ４を有している。特に限定されるものではないが、最下層に位置する絶縁層１１１及び最上層に位置する絶縁層１１４は、ガラス繊維などの芯材にガラスエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁層１１２，１１３は、ガラスクロスなどの芯材を含まない樹脂材料からなるものであっても構わない。

最上層に位置する絶縁層１１４及びその表面に形成された配線層Ｌ４の一部は、ソルダーレジスト１２１によって覆われている。一方、最下層に位置する絶縁層１１１及びその表面に形成された配線層Ｌ１の一部は、ソルダーレジスト１２２によって覆われている。ソルダーレジスト１２１は電子部品内蔵基板１００の一方の表面１０１を構成し、ソルダーレジスト１２２は電子部品内蔵基板１００の他方の表面１０２を構成する。

配線層Ｌ１～Ｌ４には、それぞれ配線パターン１３１～１３４が形成されている。配線パターン１３１のうち、ソルダーレジスト１２２によって覆われていない部分には、外部端子であるハンダ１３０が形成されている。ハンダ１３０は、後述するマザーボードへの接続端子である。また、配線パターン１３４のうち、ソルダーレジスト１２１によって覆われていない部分は、ランドパターン又はボンディングパッドとして用いられる。配線パターン１３１～１３４は、絶縁層１１１～１１４を貫通するスルーホール導体１４１～１４４を介して相互に接続されている。

本実施形態においては、電子部品内蔵基板１００の一方の表面１０１にセンサーチップの搭載領域Ａが設けられている。さらに、平面視で搭載領域Ａと重なる位置には、電子部品内蔵基板１００を一方の表面１０１から他方の表面１０２に亘って貫通する貫通孔Ｖ１が設けられている。貫通孔Ｖ１は閉塞されることなく、一方の表面１０１及び他方の表面１０２の両方に開口しており、このため、貫通孔Ｖ１を介した空気の流通が可能である。

また、本実施形態による電子部品内蔵基板１００は、絶縁層１１２と絶縁層１１３の間にコントローラチップ１５０が埋め込まれている。コントローラチップ１５０は、搭載領域Ａに搭載されるセンサーチップに接続される電子部品である。当然ながら、コントローラチップ１５０は貫通孔Ｖ１を避けて配置される。本発明において、コントローラチップ１５０などの電子部品の種類は特に制限されず、例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＧＰＵ（Graphics Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）のように動作周波数が非常に高いデジタルＩＣであっても構わないし、Ｆ－ＲｏｍやＳＤＲＡＭ等のメモリ系ＩＣであっても構わないし、増幅器、アンテナスイッチ、高周波発振回路といったアナログＩＣ等の能動素子であっても構わないし、バリスタ、抵抗、コンデンサ等の受動素子であっても構わない。

なお、本明細書において、「電子部品内蔵基板」とは、電子部品が内蔵又は搭載された単位基板である個別基板（個片、個品）のみを指すのではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）であっても構わない。

図２は、電子部品内蔵基板１００を用いたセンサーモジュール１００Ａの構造を説明するための略断面図である。

図２に示すように、本実施形態によるセンサーモジュール１００Ａは、電子部品内蔵基板１００の表面１０１にセンサーチップ１６０及びチップ部品１６５が搭載された構成を有している。センサーチップ１６０は、電子部品内蔵基板１００の搭載領域Ａに搭載されている。センサーチップ１６０は、例えば空気の振動、圧力、温度又は組成を検出するセンサー、つまりマイクロフォン、圧力センサー、温度センサー、ガスセンサーなどであり、電子部品内蔵基板１００の表面１０１と向かい合う主面に検出部１６１が設けられている。検出部１６１の少なくとも一部は、貫通孔Ｖ１に露出している。これにより、センサーチップ１６０の検出部１６１が貫通孔Ｖ１を介して雰囲気中に晒されることから、空気の振動、圧力、温度又は組成を検出することが可能となる。センサーチップ１６０の出力信号は、ボンディングワイヤ１６２を介して配線パターン１３４に接続される。但し、センサー用パッケージ基板１００とセンサーチップ１６０の接続方法がこれに限定されるものではなく、フリップチップ接続を用いても構わない。また、チップ部品１６５の端子電極は、ハンダ１６６を介して配線パターン１３４に接続される。

図３は、本実施形態によるセンサーモジュール１００Ａをマザーボード２００に搭載した状態を示す略断面図である。

図３に示すように、マザーボード２００には貫通孔Ｖ２が形成されており、平面視で貫通孔Ｖ１と貫通孔Ｖ２が重なるよう、マザーボード２００にセンサーモジュール１００Ａが搭載される。これにより、センサーチップ１６０の検出部１６１は、貫通孔Ｖ１，Ｖ２を介して雰囲気中に晒される。その結果、矢印Ｂで示すように、空気の振動、圧力、温度又は組成がセンサーチップ１６０に伝わることから、これらの物理量を検出することが可能となる。また、本実施形態においては、センサーモジュール１００Ａの裏面に電子部品などが搭載されていないことから、センサーモジュール１００Ａとマザーボード２００の隙間を非常に小さくすることができる。これにより、センサーの感度を高めることが可能となる。尚、センサーモジュール１００Ａとマザーボード２００の隙間をアンダーフィルなどで埋めても構わない。図３に示す例では、貫通孔Ｖ１の径φ１よりも貫通孔Ｖ２の径φ２の方がやや大きいが、本発明においてこの点は必須でない。したがって、貫通孔Ｖ１の径φ１よりも貫通孔Ｖ２の径φ２の方が小さくても構わないし、貫通孔Ｖ１の径φ１と貫通孔Ｖ２の径φ２がほぼ同じであっても構わない。

図４は、最表層に位置する配線層Ｌ４の模式的な拡大断面図である。

図４に示すように、最表層に位置する配線層Ｌ４は、表面が粗面化されているとともに、表面に複数の凹部Ｃが設けられている。粗面化による凹凸と凹部Ｃは、その深さ及び平面サイズが大きく異なっており、例えば、凹部Ｃの方が深さ及び平面サイズともに１０倍以上大きい。これにより、粗面化による細かな凹凸によって配線層Ｌ４の表面積が拡大されるとともに、比較的サイズの大きい凹部Ｃによってアンカー効果が得られる。

粗面化による凹凸は、配線層Ｌ４の全表面において完全に均一である必要はないが、その平均深さＴ１は配線層Ｌ４の最大厚さＴ０の例えば５％以下とすることが好ましい。これによれば、配線層Ｌ４の表面積を十分に拡大することが可能となる。凹部Ｃによる凹凸についても、配線層Ｌ４の全表面において完全に均一である必要はないが、その平均深さＴ２は配線層Ｌ４の最大厚さＴ０の例えば１０％以上であることが好ましく、少なくとも平均深さＴ１よりも大きい必要がある。凹部Ｃの平均深さＴ２を配線層Ｌ４の最大厚さＴ０の１０％以上とすれば、十分なアンカー効果を得ることが可能となる。また、凹部Ｃの径Ｄは、配線層Ｌ４の最大厚さＴ０よりも大きくても構わない。図示しないが、別の最表層に位置する配線層Ｌ１についても、図４に示す配線層Ｌ４と同様の表面性を有している。尚、平均深さＴ１は、十点平均粗さＲｚで代用しても構わない。

このように、本実施形態においては、最表層に位置する配線層Ｌ１，Ｌ４の表面が粗面化されているとともに、複数の凹部Ｃが設けられていることから、配線層Ｌ１，Ｌ４と接するソルダーレジスト１２２，１２１やハンダ１３０，１６６との密着性が向上する。つまり、配線層Ｌ１，Ｌ４は表面が単に粗面化されているだけでなく、深さ及び径がより大きい複数の凹部Ｃが形成されていることから、粗面化による密着性の向上効果に加え、複数の凹部Ｃによる密着性の向上効果も得られる。しかも、粗面化された部分における密着状態と、凹部Ｃにおける密着状態が異なることから、界面に所定の応力が加わった場合であっても、剥離が生じにくくなる。また、表面積の拡大によって放熱性も高められることから、内蔵されたコントローラチップ１５０の発熱が大きい場合であっても、発生した熱を効率よく排出することが可能となる。

他の配線層Ｌ２，Ｌ３についても、絶縁層１１１～１１４と接する表面が粗面化されていることが好ましい。この場合、配線層Ｌ１，Ｌ４の粗面化レベルと配線層Ｌ２，Ｌ３の粗面化レベルは同じであっても構わない。

次に、本実施形態による電子部品内蔵基板１００の製造方法について説明する。

図５～図１９は、本実施形態による電子部品内蔵基板１００の製造方法を説明するための工程図である。

まず、図５に示すように、ガラス繊維などの芯材を含む絶縁層１１１の両面にＣｕ箔等の金属膜１３１ａ，１３２ａが貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。その後の工程における貫通孔Ｖ１の形成を容易にするとともに、ハンドリングを容易にするための適度な剛性を確保するため、絶縁層１１１に含まれる芯材の厚みは４０μｍ以下であることが望ましい。なお、金属膜１３１ａ，１３２ａの材質については特に制限されず、上述したＣｕの他、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が挙げられ、これらの中でも、導電率やコストの観点からＣｕを用いることが好ましい。後述する他の金属膜についても同様である。ここで、金属膜１３１ａ，１３２ａの表面はあらかじめ粗面化されていても構わない。

また、絶縁層１１１に用いる樹脂材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、ガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料を用いることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。さらに、絶縁層１１１に含まれる芯材としては、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料を挙げることができる。

次に、図６に示すように、例えばフォトリソグラフィー法など公知の手法を用いて金属膜１３２ａをパターニングすることにより、配線パターン１３２を形成する。さらに、配線パターン１３２を埋め込むよう、絶縁層１１１の表面に例えば未硬化（Ｂステージ状態）の樹脂シート等を真空圧着等によって積層することにより、絶縁層１１２を形成する。

次に、図７に示すように、絶縁層１１２上にコントローラチップ１５０を載置する。コントローラチップ１５０は、例えば、ベアチップ状態の半導体ＩＣであり、略矩形板状をなす主面１５１が上側を向くよう、フェースアップ方式で搭載される。コントローラチップ１５０の主面１５１には、図示しない多数の外部端子が設けられている。コントローラチップ１５０は、裏面を研磨する事により通常の半導体ＩＣに比して薄くされている。具体的には、コントローラチップ１５０の厚さは、例えば２００μｍ以下、より好ましくは５０～１００μｍ程度とされる。この場合、コスト的にはウエハーの状態で多数のコントローラチップ１５０に対して一括して加工する事が望ましく、加工順序は裏面を研削し、その後ダイシングにより個別のコントローラチップ１５０に分離することができる。その他の方法として、研磨処理によって薄くする前にダイシングによって個別のコントローラチップ１５０に裁断分離又はハーフカット等する場合には、熱硬化性樹脂等によってコントローラチップ１５０の主面１５１を覆った状態で裏面を研磨することもできる。従って、絶縁膜研削、電子部品裏面研削、ダイシングの順序は多岐に亘る。さらに、コントローラチップ１５０の裏面の研削方法としては、エッチング、プラズマ処理、レーザー処理、ブラスト加工、グラインダーによる研磨、バフ研磨、薬品処理等による粗面化方法が挙げられる。これらの方法によれば、コントローラチップ１５０を薄型化することができるだけでなく、絶縁層１１２に対する密着性を向上させることも可能となる。

次に、図８に示すように、コントローラチップ１５０を覆うように絶縁層１１３及び金属膜１３３ａを形成する。絶縁層１１３の形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて金属膜１３３ａとともに硬化成形することが好ましい。絶縁層１１３は、コントローラチップ１５０の埋め込みを妨げる繊維が含まれない樹脂シートが望ましい。これにより、絶縁層１１３と、金属膜１３３ａ、絶縁層１１２及びコントローラチップ１５０との密着性が向上する。

次に、図９に示すように、例えばフォトリソグラフィー法など公知の手法を用いて金属膜１３３ａの一部をエッチングにより除去した後に、金属膜１３３ａが除去された所定の箇所に対して公知のブラスト加工やレーザー加工を行うことにより、絶縁層１１２，１１３にスルーホールを形成する。その後、無電解メッキ及び電解メッキを施し、さらに、金属膜１３３ａを公知の手法によってパターニングすることにより、配線パターン１３３、スルーホール導体１４２，１４３を形成する。スルーホール導体１４２は、絶縁層１１３，１１２を貫通することによって配線パターン１３２と配線パターン１３３を接続するものであり、スルーホール導体１４３は、絶縁層１１３を貫通することによって配線パターン１３３とコントローラチップ１５０を接続するものである。

次に、図１０に示すように、配線パターン１３３を埋め込むよう、絶縁層１１４と金属膜１３４ａが積層されたシートを真空熱プレスする。絶縁層１１４に用いる材料及び厚みは、絶縁層１１１と同じであっても構わない。ここで、金属膜１３４ａの表面はあらかじめ粗面化されていても構わない。また、金属膜１３１ａ，１３４ａの表面があらかじめ粗面化されていない場合には、酸などを用いて金属膜１３１ａ，１３４ａの表面を粗面化する。上述の通り、粗面化による凹凸は平均深さがＴ１である。

次に、図１１に示すように、例えばフォトリソグラフィー法など公知の手法を用いて金属膜１３１ａ，１３４ａの一部をエッチングにより除去した後に、金属膜１３１ａ，１３４ａが除去された所定の箇所に対して公知のブラスト加工やレーザー加工を行うことにより、絶縁層１１１，１１４にスルーホールを形成する。その後、無電解メッキ及び電解メッキを施すことによって、スルーホール導体１４１，１４４を形成する。スルーホール導体１４１は、絶縁層１１１を貫通することによって配線パターン１３１と配線パターン１３２を接続するものであり、スルーホール導体１４４は、絶縁層１１４を貫通することによって配線パターン１３３と配線パターン１３４を接続するものである。

次に、図１２に示すように、粗面化された金属膜１３１ａ，１３４ａの表面に感光性のドライフィルム１７１，１７２を形成する。次に、図１３に示すように、フォトリソグラフィー法により、ドライフィルム１７１，１７２に開口部１７３，１７４を形成する。開口部１７３は貫通孔Ｖ１を形成すべき平面位置に設けられ、開口部１７４は最終的に配線パターン１３１，１３４となる平面位置に複数個設けられる。ここで、開口部１７４の径は、これに続くエッチング工程で金属膜１３１ａ，１３４ａが貫通しないよう、開口部１７３よりも十分に小さい径に設定される。

この状態で金属膜１３１ａ，１３４ａをエッチングすることにより、図１４に示すように、開口部１７３に対応する部分の金属膜１３１ａ，１３４ａを除去するとともに、開口部１７４に対応する部分の金属膜１３１ａ，１３４ａに複数の凹部Ｃを形成する。ここで、開口部１７４に対応する部分の金属膜１３１ａ，１３４ａが貫通しないのは、上述の通り、開口部１７３と比べて開口部１７４の径が十分に小さく、エッチャントの浸入が金属膜１３１ａ，１３４ａの表層にとどまるからである。

次に、図１５に示すように、開口部１７３に対応する領域に対してドリル加工、炭酸ガスレーザーやＵＶレーザーを用いたレーザー加工、又は、サンドブラストやウェットブラストなどのブラスト加工を行うことにより、貫通孔Ｖ１を形成する。ここで、ブラスト加工を行う場合には、金属膜１３１ａ，１３４ａに形成された凹部Ｃが貫通しないよう、ドライフィルム１７１，１７２をマスクした状態でブラスト加工を行う。

次に、ドライフィルム１７１，１７２を剥離した後、図１６に示すように、別のドライフィルム１８１，１８２を金属膜１３１ａ，１３４ａの表面に形成する。次に、図１７に示すように、フォトリソグラフィー法により、ドライフィルム１８１，１８２に開口部１８３，１８４を形成する。開口部１８３は貫通孔Ｖ１と重なる平面位置に設けられ、開口部１８４は金属膜１３１ａ，１３４ａを除去すべき平面位置に設けられる。

この状態で金属膜１３１ａ，１３４ａをエッチングすることにより、図１８に示すように、開口部１８３，１８４に対応する部分の金属膜１３１ａ，１３４ａを除去することによって配線パターン１３１，１３４を形成する。その後、図１９に示すように、ドライフィルム１８１，１８２を剥離する。そして、絶縁層１１４，１１１の表面にそれぞれソルダーレジスト１２１，１２２を形成した後、ソルダーレジスト１２１，１２２から露出する配線パターン１３４，１３１に対して部品実装用の表面処理を行う。表面処理は、例えばＣｕ－ＯＳＰ処理、Ｎｉ／Ａｕめっき処理、ＥＮＥＰＩＧ処理、はんだレベラー処理等が挙げられ、配線パターンの酸化膜防止及び後工程の部品実装への品質を目的としたものであれば、これに限らない表面処理方法でも可能である。その後、配線パターン１３４の露出部分にハンダ１３０を形成すれば、本実施形態による電子部品内蔵基板１００が完成する。さらに、電子部品内蔵基板１００にセンサーチップ１６０及びチップ部品１６５を搭載すれば、図２に示すセンサーモジュール１００Ａが完成する。

このように、本実施形態による製造方法を用いれば、最表層に位置する配線層Ｌ１，Ｌ４に複数の凹部Ｃを形成することができる。これにより、配線層Ｌ１，Ｌ４とソルダーレジスト１２１，１２２の密着性が高められるとともに、表面積の拡大によって放熱性も高められる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態による電子部品内蔵基板１００は、貫通孔Ｖ１を有しているが、本発明においてこの点は必須でない。

１００ 電子部品内蔵基板
１００ センサー用パッケージ基板
１００Ａ センサーモジュール
１０１，１０２ 電子部品内蔵基板の表面
１１１～１１４ 絶縁層
１２１，１２２ ソルダーレジスト
１３０，１６６ ハンダ
１３１～１３４ 配線パターン
１３１ａ～１３４ａ 金属膜
１４１～１４４ スルーホール導体
１５０ コントローラチップ
１５１ コントローラチップの主面
１６０ センサーチップ
１６１ 検出部
１６２ ボンディングワイヤ
１６５ チップ部品
１７１，１７２，１８１，１８２ ドライフィルム
１７３，１７４，１８３，１８４ 開口部
２００ マザーボード
Ａ 搭載領域
Ｃ 凹部
Ｌ１～Ｌ４ 配線層
Ｖ１，Ｖ２ 貫通孔

Claims (9)

1. 交互に積層された複数の絶縁層と複数の配線層を有する基板と、
   前記基板に埋め込まれた電子部品と、
   前記複数の配線層のうち、最表層に位置する配線層の一部を覆うソルダーレジストと、を備え、
   前記最表層に位置する配線層の表面は、平均深さが第１の深さとなるよう粗面化されているとともに、平均深さが前記第１の深さよりも大きい第２の深さである複数の凹部を有し、
   前記複数の凹部のいくつかは、前記ソルダーレジストで埋め込まれていることを特徴とする電子部品内蔵基板。
2. 前記第１の深さは、前記最表層に位置する配線層の最大厚さの５％以下であり、
   前記第２の深さは、前記最表層に位置する配線層の最大厚さの１０％以上であることを特徴とする請求項１に記載の電子部品内蔵基板。
3. 前記複数の凹部の径は、前記最表層に位置する配線層の最大厚さよりも大きいことを特徴とする請求項２に記載の電子部品内蔵基板。
4. 前記最表層に位置する配線層のうち、前記ソルダーレジストで覆われていない別の一部は、ハンダで覆われていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板。
5. 前記ハンダを介して前記最表層に位置する配線層に接続された別の電子部品をさらに備えることを特徴とする請求項４に記載の電子部品内蔵基板。
6. 複数の絶縁層と複数の配線層を交互に積層することによって、電子部品が埋め込まれた基板を作製する工程と、
   前記複数の配線層のうち、最表層に位置する配線層を粗面化する工程と、
   前記最表層に位置する配線層を第１のドライフィルムで覆った後、前記第１のドライフィルムをパターニングすることによって前記最表層に位置する配線層の一部を露出させる工程と、
   前記第１のドライフィルムを介して前記最表層に位置する配線層の表面をエッチングすることにより、前記最表層に位置する配線層に複数の凹部を形成する工程と、
   前記第１のドライフィルムを剥離した後、前記最表層に位置する配線層の一部をソルダーレジストで覆う工程と、を備えることを特徴とする電子部品内蔵基板の製造方法。
7. 前記第１のドライフィルムを剥離した後、前記最表層に位置する配線層をソルダーレジストで覆う前に、前記最表層に位置する配線層を第２のドライフィルムで覆う工程と、前記第２のドライフィルムをパターニングすることによって前記最表層に位置する配線層の一部を露出させる工程と、前記第２のドライフィルムをマスクとして前記最表層に位置する配線層をパターニングする工程とをさらに備えることを特徴とする請求項６に記載の電子部品内蔵基板の製造方法。
8. 前記最表層に位置する配線層のうち、前記ソルダーレジストで覆われていない別の一部をハンダで覆う工程をさらに備えることを特徴とする請求項６又は７に記載の電子部品内蔵基板の製造方法。
9. 前記ハンダを介して前記基板に別の電子部品を搭載する工程をさらに備えることを特徴とする請求項８に記載の電子部品内蔵基板の製造方法。

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