KR20130038825A - 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법 - Google Patents

무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법 Download PDF

Info

Publication number
KR20130038825A
KR20130038825A KR1020127025823A KR20127025823A KR20130038825A KR 20130038825 A KR20130038825 A KR 20130038825A KR 1020127025823 A KR1020127025823 A KR 1020127025823A KR 20127025823 A KR20127025823 A KR 20127025823A KR 20130038825 A KR20130038825 A KR 20130038825A
Authority
KR
South Korea
Prior art keywords
vias
interposer
layer
metallization
package
Prior art date
Application number
KR1020127025823A
Other languages
English (en)
Other versions
KR101825149B1 (ko
Inventor
벤카테시 순다람
후한 리우
라오 알. 투말라
비제이 수쿠마란
비벡 스리드하란
차오 첸
Original Assignee
조지아 테크 리서치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조지아 테크 리서치 코포레이션 filed Critical 조지아 테크 리서치 코포레이션
Publication of KR20130038825A publication Critical patent/KR20130038825A/ko
Application granted granted Critical
Publication of KR101825149B1 publication Critical patent/KR101825149B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명은 일반적으로, 열 팽창 및 수축 응력 완화 및 더 향상된 금속화 능력을 제공하는 응력 완화 장벽에 의해 인터포저의 표면 및/또는 관통 비아의 벽이 코팅되는 인터포저 재료로서 유리를 사용하는 것에 관한 것이다. 본 발명은, 일부 응용에서는 금속피복 및 인터포저사이에서 접착 촉진제로서도 작용하는 반면, 상이한 CTE에 의해 야기된 응력의 영향을 감소시키기 위해 응력 완화 장벽이 사용될 수 있는 방법을 개시한다. 응력 완화 장벽은 상이한 CTE에 의해 야기된 응력의 일부를 흡수하고 도전성 금속층의 더 나은 접착을 촉진시켜서, 보다 작은 설계를 제공하면서도 신뢰성을 증가시키는 것을 돕도록 작용한다.

Description

무기 인터포저상의 패키지-관통-비아(TPV) 구조 및 그의 제조방법 {THROUGH-PACKAGE-VIA(TPV) STRUCTURES ON INORGANIC INTERPOSER AND METHODS FOR FABRICATING SAME}
관련 출원에 대한 교차 참조
본 출원은, 본 출원에 전체가 서술된 것과 같이 참조로 원용되며 2010년 3월 3일 출원되고 발명의 명칭이 "Novel Through Package Via(TPV) Structures on Glass Interposer and Methods for Fabricating the Same"인 미국 가출원 제 61/309,952 호의 35 U.S.C.§119(e) 하의 우선권을 주장한다.
기술 분야
본 시스템은 일반적으로 인터포저(interposer)에 관한 것이다.
반도체 패키지 회로에 사용된 기판은 패키지내에 수용된 장치로의 외부 통신 접속을 위한 전기적 계면 및 기계적 기저부 지지를 갖는 마이크로전자 패키지를 제공한다. 인터포저는 종종 접지/전력 면으로서 패키지들 또는 집적 회로들("IC"들)사이의 상호연결 라우팅을 위해 사용되는 중간층이다. 때로는 용어 "기판"("substrate") 및 "인터포저"는 동일한 대상을 지칭하기 위해 사용된다. 3차원 인터포저 또는 "3D 인터포저"는 다중 IC와, IC가 설치된 회로 기판(circuit board) 또는 기판(substrate) 사이의 상호연결이다. IC를 포함하는 용례에 사용될 때, 인터포저는 미세 피치(fine pitch) 실리콘 관통 비아(Through-Silicon-Vias, "TSV"s) 및 패키지 관통 비아(Through-Package-Vias, "TPV"s)에 의해 3D IC들 사이의 초광대역을 제공할 수 있다. TPV 또는 일반적으로 관통 비아(through via)는 하나 이상의 패키지 사이를 지나가거나 하나 이상의 패키지를 완전히 관통하는 수직 전기 연결인 반면, TSV는 실리콘 웨이퍼 또는 다이를 완전히 관통하는 수직 전기 연결이다.
TPV는 3D 패키지 및 3D IC의 생성에 있어서 중요한 구성요소이다. TPV는 설계자가 3D 패키지(예를 들어 패키지형 시스템(System in Package), 칩 적층 다중칩 모듈(Chip Stack Multi-chip Module))를 생성할 때 에지 배선을 대체하기 위한 수단을 제공한다. TPV를 사용함으로써, 3D 패키지 또는 3D IC의 설계자는 IC 또는 패키지의 크기를 감소, 예를 들어 소형화 할 수 있다. 이는 두 종류 모두의 능동회로, 로직 및 메모리를 양면 장착할 수 있는 능력 뿐만 아니라 에지 배선에 대한 수요가 감소 또는 제거되었기 때문에 제공된다. TPV의 사용은 또한 회로 기판상의 패시브(passives)의 크기를 감소시키는 것을 도울 수 있다. 이러한 장점은 또한 웨이퍼 수준 팬 아웃(fan out) 기술에 대한 대안으로서 고성능 I/O에 웨이퍼 수준 패키징을 연장하기 위한 수단을 제공한다.
인터포저에 대한 일부 요구사항은 1) 초미세 피치에서 양호한 치수 안정성; 2) 기판 및 다이와 일치하는 양호한 열팽창계수("CTE"); 3) IC 부터 회로 기판까지의 양호한 열경로; 및 4) 고품질 인자를 갖는 임베디드 패시브 구성요소의 통합이 가능할 것이다.
간단히 서술하면, 본 발명은 패키지 관통 비아를 따라 형성된 열팽창 및 수축 응력 완화 장벽(stress relief barrier) 및 향상된 금속화 능력을 제공하는 패키지 관통 비아 응력 완화 장벽 또는 버퍼층을 이용한다. 응력 완화 장벽은, 일부 응용에서는 또한 금속화층과 인터포저 사이의 접착도 촉진시키는 한편, 상이한 CTE에 의해 야기된 응력의 영향을 감소시키는 것을 돕는다. 이는 보다 소형의 설계를 위해 제공되면서도 신뢰성을 증가시키는 것을 돕는다.
본 발명의 예시적 실시예에서, 응력 버퍼층은 유리 인터포저 재료상에 증착된다. 응력 버퍼층은 또한 이후에 추가되는 금속화층에 대한 접착 촉진제로서 작용하도록 설계된다. 응력 버퍼층 재료는 변화할 수 있지만 바람직하게는 상대적으로 높은 구조적 안정성을 갖고, 저-손실 특성을 나타내고, 상대적으로 낮은 절연 상수, 예를 들어 저-k를 갖는다. 일부 예에서, 하나 이상의 상기 특징을 갖는 응력 버퍼층은 열 응력의 영향을 감소시키는 것을 도울뿐만 아니라 고성능 I/O 용례에서 점점 더 필요한 기능인 고품질 인자 RF 통합이 가능하도록 한다. 일부 실시예에서, 응력 버퍼층은 진공 가열 장치를 이용하여 도포된 중합체이다. 추가의 예에서, 중합체는 구리 클래드 중합체이다.
이 실시예에서, 응력 버퍼층이 증착되면 관통 비아가 형성된다. 비아는 이에 제한되지 않지만 기계적 제거, 레이저 융제(laser ablation) 또는 화학적 제거를 포함하는 다양한 방법을 이용하여 형성될 수 있다. 비아를 형성한 후에, 일부 실시예에서는 구리인 금속피복을 이용하여 비아 측벽과 응력 버퍼층사이의 접착을 촉진시키는 것을 돕기 위해 금속화 시드층을 도포한다. 금속피복 도포후에, 금속피복의 일부를 선택적으로 제거하여 TPV를 생성한다.
다른 예시적 실시예에서, 본 발명은 유리 인터포저내에 하나 이상의 비아를 형성하는 단계를 포함한다. 그후에, 비아를 중합체 응력 버퍼층으로 충진시킨다. 이어서 응력 버퍼층을 통해 홀을 형성한다. 시드층을 형성한 다음에, 금속피복을 도포한다. 금속피복을 선택적으로 제거함으로써 TPV를 형성한다. 이 실시예에서, 응력 버퍼층은 TPV를 위한 지지 구조체로서 작용한다.
추가의 예시적 실시예에서, 본 발명은 유리 인터포저 재료내에 관통 비아를 형성하는 단계를 포함한다. 비아의 표면 및 벽상에 결합된 시드층 및 버퍼층을 형성한다. 일부 실시예에서, 응력/버퍼층은 팔라듐과 같은 금속이다. 이어서, 이후 선택적으로 제거되어 TPV를 형성하는 금속피복으로 비아를 충진시킨다.
또다른 추가의 예시적 실시예에서, 본 발명은 인터포저를 중합체 라미네이션(lamination)으로 라미네이팅하는 단계를 포함한다. 이어서 비아를 형성하고 중합체 라미네이션 및 비아 측벽에 버퍼층을 도포한다. 결합된 시드층/비아 충진 금속화층을 도포한 다음 이어서 선택적으로 제거하여 TPV를 형성한다.
전술한 내용은 본 발명의 유리한 측면을 요약한 것이지만, 청구한 바와 같은 본 발명의 전체 범위를 반영하는 것을 의도하지 않는다. 본 발명의 추가의 기능 및 장점은 하기 기재내용에서 서술되거나, 기재내용으로부터 명백하거나, 본 발명을 실시함으로써 알게 된다. 또한, 전술한 요약 및 하기 상세 기재내용은 예시적 및 설명적이며, 청구한 바와 같은 본 발명의 추가 설명을 제공하고자 하는 것이다.
본 명세서에 원용되며 일부를 구성하고, 기재내용과 함께 본 발명의 다수의 예시적 실시예를 예시하는 첨부 도면은 본 발명의 원리를 설명하는 데 기여한다. 이들은 어떤 방식으로도 본 발명의 범위를 제한하고자 하지 않는다. 본 출원에서 제공된 표제는 오직 편의를 위한 것이며 청구된 발명의 범위 또는 의미에 반드시 영향을 미치지는 않는다.
도 1은 본 발명의 예시적 실시예에 따른, 인터포저로서 유리를 사용한 패키지 관통 비아를 도시한다.
도 2는 본 발명의 예시적 실시예에 따른, 인터포저로서 유리를 사용한 응력 완화 장벽을 도시한다.
도 3은 본 발명의 예시적 실시예에 따른, 전기적 모델링을 결정하기 위한 패키지 관통 비아의 시뮬레이션된 모델을 도시한다.
도 4, 5 및 6은 본 발명의 예시적 실시예에 따른 전기적 모델링 시뮬레이션 테스트 결과를 도시한다.
도 7은 본 발명의 예시적 실시예에 따른, 유리 인터포저상에 응력 완화 장벽을 라미네이팅하기 위한 라미네이션 시스템을 도시한다.
도 8 및 9는 본 발명의 예시적 실시예에 따른, 유리 인터포저상에 라미네이팅된 응력 완화 장벽의 측면도의 광학 이미지이다.
도 10a-d는 본 발명의 예시적 실시예에 따른, CO2 레이저 융제에 의해 형성된 패키지 관통 비아 입구 및 출구의 이미지이다.
도 11a 및 11b는 본 발명의 예시적 실시예에 따른, CO2T 레이저 융제에 의해 형성된 패키지 관통 비아 입구 및 출구의 이미지이다.
도 12a-d는 본 발명의 예시적 실시예에 따른, UV 레이저 융제에 의해 형성된 패키지 관통 비아 입구 및 출구의 이미지이다.
도 13은 본 발명의 예시적 실시예에 따른, 엑시머 레이저 융제에 의해 형성된 패키지 관통 비아 입구의 이미지이다.
도 14는 본 발명의 예시적 실시예에 따른, 다양한 유리 인터포저 두께의 테스트를 위한 테스트 레이아웃을 도시한다.
도 15 및 16은 본 발명의 예시적 실시예에 따른, 기계적으로 생성된 패키지 관통 비아의 이미지이다.
도 17은 본 발명의 예시적 실시예에 따른, 구리로 충진된 패키지 관통 비아를 도시한다.
도 18a 및 18b는 본 발명의 예시적 실시예에 따른, 금속화된 패키지 관통 비아의 단면 광학 이미지이다.
도 19a는 본 발명의 예시적 실시예에 따른, 패키지 관통 비아의 금속피복을 도시하는 패키지 관통 비아의 상면도이다.
도 19b는 본 발명의 예시적 실시예에 따른, 패키지 관통 비아의 금속피복을 도시하는 패키지 관통 비아의 측면도이다.
도 20은 본 발명의 예시적 실시예에 따른 패키지 관통 비아의 제조방법을 도시하는 플로우 챠트이다.
도 21은 본 발명의 예시적 실시예에 따른, 폐쇄 말단부를 갖는 패키지 관통 비아를 도시한다.
도 22는 본 발명의 예시적 실시예에 따른, 인터록(interlock)을 갖는 패키지 관통 비아를 도시한다.
도 23은 본 발명의 예시적 실시예에 따른, 패키지 관통 비아를 포함하는 네 개의 금속층 구조의 측면도이다.
도 24는 본 발명의 예시적 실시예에 따른 패키지 관통 비아의 또다른 제조방법을 도시하는 플로우 챠트이다.
다양한 실시예의 주제는 법적 요구사항을 만족시키기 위한 특수성을 갖고 서술된다. 하지만, 서술내용 자체는 청구된 발명의 범위를 제한하지 않고자 한다. 또한, 청구된 발명은, 다른 현재 또는 미래 기술과 함께, 본 명세서에 서술된 단계 또는 구성요소와 유사한 다른 단계 또는 구성요소를 포함하도록, 다른 방법으로 구체화될 수 있음이 고려되어 왔다. 본 출원에서 용어 "단계"는 도입된 방법의 상이한 측면을 내포하기 위해 사용될 수 있지만, 개별 단계의 순서가 명확하게 요구되지 않을 경우 및 요구되는 경우를 제외하고는, 상기 용어가 본 출원에 개시된 다양한 단계중 또는 단계사이의 임의의 특정 순서를 암시하는 것으로 해석되어서는 안된다. 하기 서술은 예시적이며 임의의 한 측면에 제한되지 않는다.
명세서 및 청구범위에 사용된 바와 같이, 단수 형태는 문맥에서 명백하게 다르게 서술되지 않으면 복수의 언급대상을 포함하는 것도 또한 주목되어야 한다. 예를 들어, 하나의 구성성분에 대한 언급은 복수의 구성성분의 조성물도 또한 포함하고자 하는 것이다. "하나의" 구성요소를 포함하는 조성물에 대한 언급은 지칭된 하나에 추가하여 다른 구성요소를 포함하고자 하는 것이다. 또한, 바람직한 실시예의 서술에 있어서, 명료성을 위해 전문용어에 의존할 것이다. 각 용어는 당업자에 의해 이해되는 바와 같은 가장 넓은 의미를 고려하고, 유사한 목적을 달성하기 위해 유사한 방법으로 동작하는 모든 기술적 동등물을 포함하고자 한다.
본 출원에서 범위는, "약" 또는 "대략" 하나의 특정 수치 및/또는 내지 "약" 또는 "대략" 다른 특정 수치와 같이 표현될 수 있다. 이러한 범위가 표현될 경우, 다른 예시적 실시예는 상기 하나의 특정 수치 및/또는 내지 다른 특정 수치를 포함한다. 용어 "포함하는" 또는 "구비하는" 또는 "갖는"은, 적어도 지칭된 구성성분, 구성요소, 입자 또는 방법 단계가 시스템 또는 제품 또는 방법에 존재하지만, 다른 구성성분, 재료, 입자 및 방법 단계가 지칭된 바와 동일한 기능을 갖는다 하더라도 다른 구성성분, 재료, 입자 및 방법 단계의 존재를 배제하지 않음을 의미한다.
하나 이상의 방법 단계가 언급되었다고 해서 추가의 방법 단계 또는 분명하게 식별된 단계들 사이의 중간 방법 단계의 존재를 배제하지 않음도 또한 이해된다. 유사하게, 시스템 또는 조성물내에 하나 이상의 구성성분이 언급되었다고 해서 분명하게 식별된 구성성분 이외의 추가 구성성분의 존재를 배제하지 않음도 또한 이해된다. 본 발명의 원리 및 특징의 이해를 용이하기 위해, 이하에서 실시예는 예시적 실시예에서의 구현을 참조로 하여 설명된다.
인터포저 기술은 세라믹에서 유기 재료, 가장 최근에는 실리콘까지 발전해 왔다. 유기 기판은 상대적으로 치수 안정성이 불량하므로 통상적으로 큰 캡쳐 패드(capture pad)를 요구한다. 하지만, 유기 기판을 사용한 최근의 접근법에서 두가지의 주요 단점이 존재한다. 유기 코어의 불량한 치수 안정성 때문에 미세 피치에서 고성능 I/O를 달성하기가 종종 어렵다. 또한, 층의 갯수가 증가하므로 변형이 생긴다. 많은 경우에서, 이러한 문제로 인해 유기 기판 또는 인터포저가 미세 피치 인터커넥션에서의 초고성능 I/O에는 특히 부적합하게 된다. 이로 인해, 유기 인터포저 대신에 실리콘 인터포저를 개발하고 사용하는 경향이 있어왔다. 하지만, 실리콘 인터포저도 문제점이 존재한다. 실리콘 인터포저는 비아 벽 주위를 전기적으로 절연시켜야 하는 필요성으로 인해 공정에 비해 상대적으로 고가이다. 또한, 실리콘 인터포저는 이들이 유래하는 실리콘 웨이퍼에 의해 크기가 제한된다.
실리콘에 대한 대안으로서, 본 발명은 실리콘 및 유기 인터포저 둘 모두의 한계를 해결하기 위해 인터포저로서 유리를 사용한다. 대면적 패널 크기 가용성과 함께 유리의 고유한 전기적 특성은 일부 응용에서 실리콘 및 유기 인터포저 재료에 비해 장점을 제공한다. 하지만, 유리의 사용은 일부 도전사항, 즉 저가의 비아 형성 및 실리콘에 비해 낮은 유리의 열 전도도를 제공한다.
유리는 통상적인 인터포저에 의해 제시된 문제점들을 해결하기 위해 점점 더 많이 사용된다. 기판, 예를 들어 인터포저로서 유리는 몇가지 장점을 갖는다. 유리는 상대적으로 양호한 치수 안정성 및 열 안정성을 가지며, 유리의 CTE는 실리콘과 거의 일치하며, 상대적으로 양호한 전기적 특성을 나타내고, 대형 패널 사이즈에서 상대적으로 사용가능하다. 예를 들어, 고화질 디스플레이용으로 사용되는 대형 액정 디스플레이(LCD) 유리 기판을 가공하는 장비가, 저비용 및 보다 높은 처리량(throughput)을 달성하면서 유리 인터포저 가공을 위해 용이하게 통합될 수 있다.
표 1은 유리, 실리콘 및 다른 잠재적 금속 및 세라믹 인터포저의 주요 전기적 특성, 공정 복잡성 및 상대적 비용을 비교한다.
재료 유리 CMOS급 Si 대면적 PV Si 금속
Cu/Al		 SiC
전기 저항
(ohm.cm)		 1012 내지 1016 6.4×104 15×10-3 내지 40×10-3 1.7×10-6 102 내지 106
전기 삽입
손실		 매우 낮음 높음 높음 중간 중간
비아 형성
용이성		 느림 양호 양호 중간 중간
금속화
용이성		 불량
(직접 증착)		 절연 라이너(liner)
필요		 절연 라이너(liner)
필요		 N/A 양호
원료 웨이퍼 또는 패널 가격 낮음 높음 중간 낮음 높음
I/O당
가공 비용		 낮음 높음 중간 중간 높음
유리는 실리콘보다 우수한 전기적 품질을 나타낼 수 있지만, IC 또는 패키지 크기의 감소는 전기적 연결성을 위해 좀더 작고 좀더 조밀하게 이격된 TPV를 요구한다. IC 및 패키지의 감소된 크기는 TPV, 인터포저 및 금속층을 형성하는 상이한 재료의 열 팽창 및 수축에 관련된 문제점을 제시한다. 상이한 재료가 팽창 및 수축하므로, 이들의 상이한 열팽창 계수로 인해 상이한 속도로 팽창 및 수축하게 된다. 작은 크기의 IC 또는 패키지에 있어서, 통상적인 TPV에서 상이한 CTE에 의해 유발된 응력은 인터포저 및 TPV의 신뢰성을 감소시킨다. 이러한 원인에만 한정되는 것은 아니지만, 통상적인 TPV는 열 팽창 및 수축을 통해 인터포저로부터 분리되므로 상당한 대부분의 통상적인 TPV는 불량이다. 또한, 상이한 열 팽창율 및 수축율은 연속적인 팽창 및 수축에 의해 발달 및 전파된 마이크로-균열을 도입시킬 수 있다.
본 발명은, 상이한 CTE가 제기하는 물리적 영향 또는 응력을 감소시키는 것을 도움으로써 TPV를 갖는 유리 인터포저의 신뢰성을 개선하는 것을 목적으로 한다. 본 발명의 한 실시예에서, 응력 완화 장벽 또는 응력 완화층은, 금속 도전체(즉, 금속피복, 통상적으로 구리) 및 유리 인터포저사이의 상이한 CTE에 의해 야기된 응력을 흡수하는 버퍼층으로서 작용하도록 사용된다. 응력 완화 장벽은, 금속화 시드층과 같은 임의의 추가층 뿐만 아니라 금속 도전체와 유리 인터포저사이의 물리적 연결을 유지하는 것을 돕는 탄성 계면이다. 탄성은, 금속층이 인터포저로부터 물리적으로 탈착되는 것에 의해 야기되는 개방(open) 또는 단락의 발생 확률을 감소시키는 것을 돕는다. 또한 응력 완화 장벽은, 제조 결함, 또는 공정 단계 또는 열 싸이클 도중에 도입된 결함중 어느 하나로서 형성된, 유리 인터포저내의 균열의 전파를 감소시키거나 제거하는 것을 도울 수 있다. 일부 실시예에서, 응력 완화 장벽을 사용함으로써 유리 인터포저의 두께를 감소시키는 것, 예를 들어 "얇은 유리" 인터포저를 제공하는 것을 도울 수 있다. 더 나아가, 비아 생성전에 응력 완화 장벽을 도포하여, 비아를 둘러싼 유리 상부층의 제거를 방지함으로써 비아의 피치, 예를 들어 미세 피치 또는 더 작은 피치를 증가시키는 것을 도울 수 있다.
도 1은 본 발명의 예시적 실시예에 따른 유리 인터포저내의 관통 비아를 갖는 패키지 설계를 도시한다. 볼 그리드 어레이(100)는 인쇄 회로 기판(102)과 전기적 통신 상태이다. 일반적으로 패키지 관통 비아(104)로 나타내는 패키지 관통 비아는 인쇄 회로 기판(102)을 고성능 I/O 카운트 집적 회로(106)에 통신관련 연결시킨다. 패키지 관통 비아(104)는 유리 인터포저(108)에 의해 지지된다. 응력 완화 장벽(112)은, 관통 비아(104)내에 증착된 구리(110)와 유리 인터포저(108) 간의 상이한 CTE에 의해 야기된 단락 또는 개방과 같은 전기적 에러를 야기할 수 있는 물리적 결함을 감소 또는 제거하는 것을 돕기 위해, 구리 금속피복(110) 및 유리 인터포저(108) 사이에 증착된다. 전술한 바와 같이, 응력 완화 장벽(112)은, 구리(110)가 인터포저(108)와의 물리적 접촉을 유지하도록 하기 위해 상이한 CTE에 의해 야기되는 응력의 일부를 흡수하는 것을 돕는 탄성 계면이다.
일부 실시예에서, 응력 완화 장벽(112)은 일부 탄성 및 절연성을 갖도록 설계되므로, 이러한 특성을 갖는 중합체를 사용할 수 있다. 적합할 수 있는 중합체의 일부 실시예는, 이에 제한되지는 않지만, ZIF, RXP4, DupontTM Kapton? 폴리이미드 필름, DupontTM Pyralux? AC 및 DupontTM Pyralux? AP를 포함한다. 본 발명이 상기 중합체에 한정되지 않으며, 유사한 물리적 및 전기적 품질을 갖는 다른 적합한 중합체도 또한 포함할 수 있음이 당업자에 의해 이해되어야 한다. 본 발명의 예시적 실시예에서, 중합체는 드라이 필름, 액체 코팅 또는 기상 증착 박막으로서 증착된다. 본 발명의 예시적 실시예에서, 응력 완화 장벽은 유리와 금속피복 사이의 열팽창 계수를 갖는다. 또한, 유사한 물리적 및 전기적 특성을 갖는 다른 비-중합체 재료를 사용할 수 있기 때문에, 본 발명은 중합체로 제한되지 않음이 당업자에 의해 이해되어야 한다. 본 발명의 일부 실시예에서, 금속화층 및 응력 완화 장벽은 동일한 재료이다. 한 예시적 실시예에서, 금속화층 및 응력 완화 장벽은, 이에 제한되지는 않지만 구리, 팔라듐, 니켈, 니켈 합금 및 구리 합금과 같은 다양한 금속 또는 복합 재료일 수 있다.
도 2는 응력 완화 장벽의 확대도를 도시한다. 인쇄 회로 기판(200) 상에 볼 그리드 어레이(202)가 존재한다. 볼 그리드 어레이(202)는 인쇄 회로 기판(200)의 통신선(204)과 집적 회로(208)의 통신선(206)사이에 전기 통신 경로를 제공한다. 볼 그리드 어레이(202)는 비아(210)를 통해 집적 회로(208)와 전기적 통신 상태이다. 통상적으로 구리인 금속층(212)은 볼 그리드 어레이(202)부터 집적 회로(208)까지의 전기적 통신 경로를 제공한다.
전술한 바와 같이, 금속층(212)은 집적 회로(208)의 사용중에 통상적으로 팽창 및 수축할 것이다. 팽창은 전류가 도전체를 통과할 때 발생되는 열에 의해 야기된다. 가정내 배선과 같은 대규모 용례에서, 상기 열은 통상적으로 대기중으로 방출된다. 마이크로 규모의 패키징 설계와 같은 소규모 용례에서, 열은 패키지내의 구성성분의 온난화(warming)를 방지할 정도로 충분히 빨리 방출될 수 없다. 이러한 워밍 효과는 금속층(212) 및 인터포저(218)를 포함하는 패키지내의 구성성분의 팽창을 야기한다. 금속층(212)을 통과하는 전류 흐름이 약화되는 바, 재료가 냉각 및 수축될 것이다. 본 실시예에서 유리인 인터포저(218)는, 통상적으로 인터포저(218)보다 더 빨리 팽창하는 금속층(212)과는 다른 속도로 팽창 및 수축할 것이다. 상기 팽창 및 수축의 물리적 영향은, 입증되지는 않지만, 유리 인터포저(218), 볼 그리드 어레이(202) 또는 집적 회로(208)중 어느 하나, 또는 이들 모두로부터 금속층(212)이 부분적으로 또는 전체가 제거되는 것을 야기할 수 있다.
열 싸이클에 의해 야기된 응력의 영향을 감소시키기 위해, 하나 이상의 부분의 금속층(212) 및 유리 인터포저(218) 사이에 응력 완화 장벽(214)을 증착시킨다. 금속층(212) 및 유리 인터포저(218)가 팽창 및 수축할 때, 일부 실시예에서 탄성 또는 반-탄성 중합체인 응력 완화 장벽(214)은 금속층(212)과 비아(210)사이의 물리적 연결을 유지하면서, 금속층(212)과 인터포저(218) 사이에 발달된 응력을 흡수한다. 응력 완화 장벽(214)은 비아(210)의 들뜸(lifting) 또는 파손(failure)을 방지하도록 도와서, 인쇄 회로 기판(200)부터 집적 회로(208)까지의 전기적 연결성을 유지시킨다. 또한, 선택된 중합체의 종류에 따라, 응력 완화 장벽(214)은 또한 인터포저(218)와 금속층(212)간의 접착을 유지시키는 "접착제" 종류로서 작용함으로써, 금속층(212)의 인터포저(218)에의 접착을 촉진시킬 수 있다.
전기적 특성의 테스트
전술한 바와 같이, 유리 인터포저는 실리콘 대비 일부 장점을 제공한다. TSV(실리콘 관통 비아) 및 TPV(유리 관통 비아)의 전기적 양태를 시뮬레이션을 통해 연구하였다. TSV 및 TPV에 대해 시뮬레이션된 삽입 손실 플롯(plot)으로부터, 유리 인터포저의 TPV는 실리콘 인터포저의 TSV에 비해 무시할만한 전기 시그널 손실을 갖는 것으로 관찰되었다. 실리콘의 전기 전도성은 유리보다 주목할만하게 높아서, TPV와 비교하여 TSV에서 훨씬 더 높은 기판 손실이 있게 된다. 유리상에 제조된 TPV의 전기적 모델링 결과는 하기와 같이 제시된다.
실험 결과
네 종류의 TPV를 연구 및 비교하였으며 표 2에 하기와 같이 요약된다.
TPV 형성 공정
 직경(㎛) 피치(㎛) 유리 두께
(㎛)		 유리상의
절연 라이너(㎛)
CO2 레이저 125(상부),
50(하부)		 175 175 없음
UV 레이저 100(상부),
50(하부)		 250 175 없음
엑시머 레이저 35(상부),
22(하부)		 50 175 있음
기계적 드릴링 100 350 200 없음
보로실리케이트 글래스(BSG)는 기판으로서 모델링되었다. 엑시머 레이저에 의해 형성된 TPV는 유리 기판의 상부 및 하부 표면상에 25 ㎛ 두께의 절연 라이너를 갖도록 모델링되었다. 3D 전파 전자기(EM) 시뮬레이션에 의해 TPV의 전기적 특성을 모델링 및 시뮬레이션하였다. 10 GHz 까지의 비아의 시스템 반응을 연구하기 위해 CST 마이크로웨이브 스튜디오TM(CST-MWS)를 3D 전파 EM 시뮬레이터로서 사용하였다. 도 3은 CST-MWS에서 4 포트로 시뮬레이션한 비아 모델을 도시한다. 시그널 비아 1 및 2는 어느 한쪽 상에서 두 개의 그라운드 비아(각각)에 의해 둘러 싸였다. 네 개의 그라운드 비아는 전기적으로 연결되었다. 시그널 비아 1 및 2는 그의 상부 및 하부 표면상에 별개의(일괄) 포트를 갖고 여기되었다. 도 4, 5 및 6은 상기 TPV 간의 삽입 손실, 근단 크로스톡(near end crosstalk) 및 원단 크로스톡(far end crosstalk)의 비교를 각각 도시한다.
도 4 로부터, UV 레이저에 의해 형성된 TPV는 손실이 가장 높은 반면, 엑시머 레이저에 의해 형성된 TPV는 시그널 손실이 가장 낮음을 관찰할 수 있다. 이러한 양태는 엑시머 레이저 TPV의 보다 작은 사이즈 및 피치에 기인한다. UV 레이저에 의해 형성된 TPV는 CO2 레이저 드릴링된 TPV 보다 손실이 높으며 이는 전자에서의 보다 큰 피치에 기인한 것이다. 일부 실시예에서, 보다 작은 크기 및 피치의 비아를 생성하는 것에 추가하여, 엑시머 레이저 비아 방법이 제조 시간 및 비용을 감소시킬 수 있다는 것이 주목된다. CO2 레이저 및 UV 레이저에서, 유리상에서의 레이저의 가열 효과를 통해 유리가 제거된다. 상기 레이저가 특정 면적에 충분한 파워를 공급하기 위해서, 레이저 빔은 제거될 영역에 집중될 필요가 있을 것이다. 다른 방법에서, 엑시머 레이저로부터의 에너지는 재료를 제거하기 위해 열에 의존하지 않는다. 그보다는, 엑시머 레이저는 유리 재료를 파괴한다. 이로 인해, 엑시머 레이저가 훨씬 더 넓은 영역에 걸쳐 집중되어, 복수의 비아를 한번에 형성할 수 있게 된다. 또한, 제거될 영역이 엑시머 레이저에 노출되도록 하여, 유리 인터포저의 상부상에 구리 또는 중합체층을 증착하면, 비아는 수직에 가까운 매우 높은 피치 벽을 형성할 수 있다. 이로 인해 관통 비아를 제조하는 것과 관련된 비용 및 시간을 감소시킬수 있을 뿐만 아니라 한 영역내에서 비아의 밀도가 더 크게 된다.
도 5 및 6 으로부터, 크로스톡은, 적어도 일부가 시그널 비아들간의 간격에 따라 달라짐을 관찰할 수 있다. 기계적으로 드릴링된 TPV는 비아 대 비아 간격이 가장 크므로, 크로스톡이 가장 낮다. 유사하게, 레이저에 의해 형성된 TPV는 간격이 더 좁기 때문에 보다 높은 크로스톡을 갖는다. 도 6에 도시된 바와 같이, 본 발명의 다양한 실시예에 따라 제조된 미세 또는 높은 피치 TPV는 시그널 손실이 보다 낮을 것이다. 시그널 TPV 간의 간격은 크로스톡을 감소시키기에 가능한한 넓게 유지되어야 하는 것이 바람직하다. 크로스톡 감소는 또한 다른 설계 기술에 의해 달성될 수 있다. 예를 들어, 시그널 TPV는 그라운드 TPV에 의해 서로 분리될 수 있다.
유리 인터포저의 제조
중합체 재료의 역할은 또한, 유리 인터포저의 표면상 금속층과 비아 코어내 금속 사이의 응력 완화 장벽으로서 작용하는 것이다. 또한, 응력 완화 장벽은 융제 공정중에 유리 표면상에서 레이저의 물리적 충격을 감소시키는 것을 도울 수 있다. 통상적인 시스템에서, 관통 비아를 형성하기 위해 레이저, 또는 산과 같은 다른 재료 제거 수단을 사용하는 경우, 기판의 상부는 하부보다 더 오랜 시간동안 제거 수단에 의해 처리된다. 이러한 긴 반응시간의 의도하지 않은 결과는, 기판 상부층의 일부가 연속적으로 제거되게 된다는 것이다. 이로 인해 저 피치 비아, 즉 기판면에 대해 보통 미만으로 각진 측벽을 갖는 비아가 야기된다. 저 피치 비아는 비아를 충진시키기 위해 더 많은 양의 금속피복을 필요로 하여 비용을 증가시킬 뿐만 아니라, 저 피치 비아의 치수가, 기판상의 영역내에 배치될 수 있는 관통 비아의 수를 감소시킨다.
작거나 미세한 피치를 갖는 관통 비아를 생성하는 것이 종종 바람직하다. 전술한 바와 같이, 작거나 미세한 피치는, 비아의 벽이 기판 표면의 면에 대해 보통이거나 거의 보통임을, 예를 들어 수직 또는 거의 수직임을 의미한다. 조대(coarse) 피치를 갖는 관통 비아는 관통 비아의 기저부로부터 대각선 방향으로 연장되어 "V" 형태를 형성하는 벽을 포함할 수 있다. 3D 인퍼포저를 구축하면서 유리상에 미세 피치 수직 피드 쓰루(feed through)를 형성하는 것은 도전이다. 유리 식각은 통상적으로 실리콘 식각보다 더 어렵다. 습식 식각은 식각 속도가 더 빠르지만(~10μ/분), 두꺼운 기판상의 관통 비아에 있어서 식각 프로파일의 등방성은 바람직하지 않다.
유리에서 보다 높은 피치의 관통 비아를 달성하기 위해서, 재료 제거 수단이 관통 비아 주변의 기판 상부를 바람직하지 않게 제거하지 못하도록 하는 쉴드(shield) 또는 보호 장벽으로서 응력 완화 장벽이 사용될 수 있다. 도 7은 관통 비아를 형성하기 위해 기판 재료를 제거하기 전에 유리 기판상에 중합체 층을 증착하기 위한 예시적 시스템을 도시한다. 보로실리케이트 글래스("BSG")는 인터포저로서 사용될 수 있는 종류의 유리이다. 본 발명은 인터포저 재료로서 BSG를 한정하지 않음이 이해되어야 한다. 유리(702)의 표면은 아세톤 및 이소프로필 알콜을 이용하여 1차 세정될 수 있다. 이러한 처리는 라미네이션을 위한 깨끗한 표면을 제공하는 것을 돕는다.
열간 프레싱 장치(hot press machine)(704)로 중합체(706)의 양면 라미네이션을 수행할 수 있다. 라미네이션 공정은 한 표면, 예를 들어 유리(702)의 상부 표면 또는 하부 표면상에 또는 하부 및 상부 표면의 양표면 모두상에 사용될 수 있음이 주목되어야 한다. 이어서 라미네이션된 유리(702)에 레이저 융제를 수행할 수 있다. 레이저 융제 공정중에, 중합체(706)는 보호 쉴드 뿐만 아니라 응력 완화 장벽으로서 작용한다. 도 8 및 9는 도 7의 공정과 유사한 공정 및 재료를 사용하는 경우의 유리상 중합체의 광학 단면 이미지를 도시한다.
레이저 융제 테스트
175 ㎛ 및 500 ㎛ 두께의 BSG 샘플에 CO2 레이저 융제를 수행한다. CO2 레이저로부터의 초기 결과는 큰 비아 직경(125 ㎛ 직경), 및 비아 에지를 따라 마이크로 균열을 갖는 고도로 테이퍼진(highly tapered) 비아 프로파일을 산출하였다. CO2 레이저 융제에 의한 비아의 광학 및 SEM 이미지를 도 10a,b,c,d에 도시한다. TPV 피치가 175 ㎛ 인 비아의 출구 직경이 일반적으로 50 ㎛인 반면, 비아 입구 직경은 일반적으로 125 ㎛ 였다. 좀더 적은 결함을 산출하는 약간 더 큰 피치로 CO2T 레이저를 사용함으로써 마이크로-균열을 최소화하였다. 도 11a 및 11b는 CO2T 레이저로 융제된 BSG 유리 샘플에서의 레이저의 입구 및 출구의 광학 이미지이다.
다른 테스트에서, TPV 형성을 위해 UV 레이저가 사용되었다. 도 12a 및 12b는 266 nm UV 레이저 융제에 의해 형성된 비아 입구(도 12a) 및 출구(도 12b)의 광학 이미지이다. 도 12c 및 12d는 266 nm UV 레이저 융제에 의해 형성된 비아 입구(도 12c) 및 출구(도 12d)의 SEM 이미지이다. 수득된 결과는 CO2 레이저와 비견할 만하다. 각각 100 ㎛ 및 50 ㎛ 인 입구 및 출구 직경과 함께 TPV 피치는 250 ㎛ 였다. 엑시머 레이저를 이용한 175 ㎛의 얇은 유리상에서 보다 미세한 피치의 TPV가 달성되었다. 이로 인해 50 ㎛의 피치에서 각각 35 ㎛ 및 22 ㎛ 인 입구 및 출구 직경을 갖는 보다 작은 비아 크기가 산출되었다. 레이저 융제후에 유리 표면상에는 마이크로-균열이 관찰되지 않았다. 단면 연구는 매끄러운 비아 측벽 프로파일을 도시하였다.
중합체 라미네이션된 유리 샘플상에 엑시머 레이저도 또한 테스트하였다. 비아 프로파일은 유사하게 보이지만, 보다 큰 레이저 유량에 의해 야기된 비아 입구 주위 중합체의 과도한 융제로 인해, 비아 직경이 약간 더 크다. 도 13은 중합체 라미네이션된 유리상의 미세 피치 TPV의 광학 이미지이다. 공정 변수를 제어함으로써 거의 유사한 중합체 및 유리 융제를 산출하였다.
다른 테스트에서, 기계적 공정을 이용한 비아 형성용 원재료로서 200 ㎛ 및 500 ㎛ BSG 기판을 사용하였다. 유리 샘플은 2.7″제곱이며 설계는 50 ㎛의 단차에 100 ㎛ 내지 250 ㎛의 다양한 비아 직경을 갖는다. 테스트 레이아웃의 개략도를 도 14에 도시한다. TPV 피치는 350 ㎛ 로 일정하게 유지되었다. 기계적 기술을 이용한 유리 TPV는 보다 큰 피치를 갖는 큰 비아를 산출하였다. 이러한 구조는 유리 인터포저가 PWB 연결을 위한 칩의 BGA 로서 사용되는 1차 아키텍쳐 종류에 적용될 수 있다. 공정 변수를 제어함으로써 거의 유사한 중합체 및 유리 융제를 산출하였다. 기계적 공정에 의해 수득된 비아는 거의 수직인 프로파일, 거의 90 도인 경사각 및 균열이 없는 표면을 갖는다. 도 15는 광학 상면도이며 도 16은 기계적으로 처리된 비아의 SEM 이미지이다.
전술한 바와 같이, 응력 완화 장벽은 유리 인터포저와 금속 도전체간의 접착을 촉진시키는 것을 도울 수 있다. 관통 비아의 벽의 경우와 같이, 금속을 유리 인터포저상에 직접 증착하는 것이 바람직하거나 필요할 수 있다. 유리상에 직접 금속화하는 것은 금속 유리 계면에서의 CTE 불일치로 인해 도전적이다. 표면 변경 기술은 유리상에의 금속 직접 접착을 강화할 수 있지만, 유리상에 상대적으로 두꺼운 금속 라이너를 제조하는 것은 박리를 야기할 수 있다. 중합체 응력 완화 장벽을 이용함으로써 유리 표면상의 금속 접착을 촉진시키는 것을 도울 수 있다. 통상적으로, TPV 금속화는 두 단계 공정이다. TPV 표면 전체 또는 일부상에 시드층을 먼저 형성한 다음, 다른 금속 및 방법 중에서도 구리 전기도금을 이용하여 금속화를 수행한다. 시드층을 형성하는 다양한 방법이 있을 수 있다. 예를 들어, 이에 제한되지는 않지만, 시드층을 형성하기 위해 무전해 구리 증착 또는 스퍼터링을 사용할 수 있다.
무전해 구리는 대형 패널 크기로 확장가능한, 상대적으로 빠르고 저가의 공정 기술이다. 중합체 및 TPV를 갖는 175 ㎛의 얇은 유리 기판을 먼저 세정하고 플라즈마 처리하여 표면 불순물을 제거한다. 중합체 표면 변경을 위해 CF4 및 O2 플라즈마를 사용하였다. 플라즈마 처리이후에 샘플을 철저히 헹구고 시드층 금속화를 수행한다.
TPV를 갖는 중합체 라미네이트 유리상에 Ti 두께 50 nm 및 Cu 두께 1 ㎛가 되도록 Ti-Cu의 스퍼터링을 수행하였다. 스퍼터링된 시드층은 중합체 표면에 대해 양호한 접착력을 나타낸다. 스퍼터링후; TPV를 Cu-전기도금하여 완전한 비아 충진을 달성하였다. CO2 레이저 융제에 의해 처리된 TPV에 대해, 도 17, 18a 및 18b에 도시된 바와 같이 완전한 비아 충진을 달성하였다. 도 17에 도시된 것은 측벽(504)을 갖는 복수의 패키지 관통 비아(502)를 포함하는 유리 인터포저(500)이다. 패키지 관통 비아를 생성하기 위해 비아(502)를 충진시키는데 구리 금속화층(506)을 사용한다. 스퍼터링된 시드층 및 무전해 구리 증착도 이용하여, 보다 작은 미세 피치 비아(엑시머 레이저에 의해 융제된)의 TPV 금속화도 또한 수행하였다. 초미세 피치 비아가 금속 충진된 TPV의 상면 및 단면을 도 19a 및 19b에 도시한다.
도 20은 유리 인터포저내에 관통 비아를 형성하기 위한 예시적 방법이다. 유리 인터포저의 상부 표면의 적어도 일부상에 중합체를 라미네이션한다(600). 본 발명의 일부 실시예에서, 유리 인터포저의 하부 표면의 적어도 일부상에 중합체를 라미네이션한다. 본 발명의 다른 실시예에서, 구리 또는 다른 금속층을 유리 표면상 또는 중합체 라미네이션층상에 증착시킨다. 관통 비아를 형성하기 위해 적어도 일부의 인터포저 및 라미네이션을 제거한다(602). 금속층을 도금 또는 증착(606)하기 전에 금속화 시드층을 도포한다(604). 이후에, 금속화된 패키지 관통 비아를 형성하기 위해 금속화층의 일부를 선택적으로 제거한다(608).
금속화된 시드층 및 라미네이션을 제거하는 경우, 도 20에 예로서 개시된 바와 같이, 다른 기능성 및 장점을 제공하도록 하는 방법으로 재료를 제거하는 것이 유리할 수 있다. 예를 들어, 도 21은 한 부분이 금속화층으로 부분적으로 또는 완전히 폐쇄된 관통 비아를 갖는 인터포저를 개시한다. 예를 들어, 이에 제한되는 것은 아니지만, 열 팽창 및 수축에 의해 유발된 응력은, 관통 비아의 한 부분은 폐쇄하는 반면 다른 부분은 개방된 채로 있게 함으로써 흡수될 수 있다. 도 21에서, BSG를 포함한 다양한 종류의 매체로부터 제조될 수 있는 인터포저(700)를 융제하여 인터포저(700)로부터 재료를 제거하고 관통 비아(702)를 형성한다. 관통 비아(702)는 상부(704) 및 하부(706)를 포함한다. "상부" 및 "하부"의 지칭은 본 발명을 임의의 기하학적 구조 또는 공간 구성으로 제한하기 보다는, 본 발명의 예시적 실시예를 예시하고자 하는 목적으로 두개의 상이한 부분을 단순히 지칭하기 위해 사용됨이 주목되어야 한다.
도 21에 도시된 바와 같이, 증착시 상부(704)상의 금속화층(710)은 상부(704)를 폐쇄하는 방법으로 증착되었다. 하지만, 금속화층(708)을 증착시 하부(706)는 충진시키지 않아서, 하부(706)는 개방된 채로 있는 반면 관통 비아(702)의 한 부분, 즉 상부(704)는 폐쇄된다. 열 싸이클로 인해 인터포저(700) 및 금속화층(708 및 710)이 팽창 및 수축하는 경우, 본 도시에서 하부(706)인 개방부는 팽창 및 수축을 흡수하는 스프링(spring) 또는 탄성 표면처럼 작용한다. 본 발명의 일부 실시예에서, 상부의 폐쇄부는 블라인드(blind) 비아 적층(stacking)을 촉진한다. 본 발명의 일부 실시예에서, 관통 비아(702)의 잔류 부분을 어떤 매체로 충진시키는 것이 유리하거나 필요할 수 있다. 일부 실시예에서, 충진제(712)를 관통 비아(702)내에 증착시킨다. 충진제(712)는 이에 제한되지는 않지만, 중합체 또는 금속 합금을 포함하는 다양한 종류의 재료일 수 있다. 관통 비아(702)가 매체로 충진되지 않을 경우 공기가 충진제(712)처럼 작용할 수 있다.
관통 비아내에 추가의 안정화 요소(feature)를 제공하는 것이 필요하거나 바람직할 수 있다. 도 22는 인터포저에서 관통비아내의 금속피복을 보호하는 것을 돕는 금속화층의 다양한 사용을 도시한다. 일부예에서는 관통 비아의 벽상에 증착된 시드층의 사용이 실행불가능하여, 금속화층과 관통 비아 벽간의 접착이 아마도 감소될 수 있으므로, 관통 비아의 재료가 열 사이클 될때 관통 비아내의 금속피복이 관통 비아 벽으로부터 분리될 수 있다. 관통 비아내의 금속피복을 유지하기 위한 다른 물리적 지지가 없다면, 금속피복은 관통 비아의 벽 및 인터포저를 들뜨게(lift-off)하여, 아마도 마이크로전자 패키지내에서 단락 또는 개방을 생성시킬 수 있다.
열 싸이클 기간동안 관통 비아내의 금속피복을 유지시키는 것을 돕기 위해, 도 22는 인터록의 사용을 도시한다. 도시된 것은 관통 비아(742)를 갖는 인터포저(740)이다. 관통 비아(742)는 관통 비아(742)를 통과하여 증착된 금속피복(744)을 갖는다. 일부 실시예에서, 금속피복(744)이 증착될때, 증착후에, 금속피복(744)의 일부가 선택적으로 제거되어 상부 인터록(746) 및 하부 인터록(748)을 형성한다. "상부" 및 "하부"의 지칭은 본 발명을 임의의 기하학적 구조 또는 공간 구성으로 한정하고자 하는 의도가 아니라, 본 발명의 예시적 실시예를 도시하는 목적으로 두 개의 상이한 부분을 단순히 지칭하기 위해 사용되었음이 주목되어야 한다.
하부 인터록(748)이 외부 직경 CD를 갖는 반면 상부 인터록(746)은 외부 직경 AB를 갖는다. 본 발명의 일부 실시예에서, 직경 AB의 길이는 직경 CD 보다 길거나, 짧거나 동일한 길이일 수 있다. 직경 AB 및 CD의 길이간의 관계는 관통 비아(742)의 특정 응용, 비용 또는 다른 인자에 따라 달라질 수 있다. 인터록(746 및 748)은 관통 비아(742)내에서 금속피복(744)을 보호한다. 이는 비록 관통 비아(742) 금속피복(744)이 관통 비아(742)의 측벽으로부터 분리된다 하더라도 하부 인터록(748)과 조합하여 상부 인터록(746)에 의해 제공된 보호 작용이 관통 비아(742)내의 금속피복(744)를 보호하도록 하고자 하는 것이다.
도 22의 인터록(746 및 748) 또는 도 21의 폐쇄부(704)와 같은 다양한 보호 요소를 이용하여 추가의 요소들이 패키지 관통 비아상에 구축될 수 있다. 예를 들어, 패키지 관통 비아의 신뢰성이 증가할 수 있기 때문에, 추가의 중합체층 요소를 패키지 관통 비아상에 구축시킬 수 있다. 도 23은 중합체 빌드업(buildup)을 갖는 4-금속층 구조 유리 인터포저의 단면이다. 도 23의 단면도는 보다 큰 비아 직경(입구 직경이 150 ㎛ 인)을 갖는 4-금속층 구조를 도시한다. 유리 인터포저(802)상의 비아(800)는 유리 인터포저(802)상에 중합체 라미네이션(804)을 증착한후에 제조된다. 패터닝된 금속피복을 수득하기 위해 양면 동시 공정을 사용하였다. 이 실시예에서, 비아(800)의 벽(808)상에는 라미네이션(804)이 증착되지 않는다. 최상부의 금속층(812)을 인접한 하부 금속층(814)과 연결하기 위해 비아(810)와 같은 블라인드 스태거 비아(blind staggered via)를 사용할 수 있다. 중합체 빌드업상의 금속화는 이에 제한되지는 않지만 세미-어디티브 도금(semi-additive plating) 공정을 포함하는 다양한 공정을 이용하여 수행될 수 있다. 비아(810)와 같은 블라인드 비아를 사용함으로써, 다른 장점중에서도, 고밀도 인터커넥트 패키징에서 존재하는 인터커넥션 충돌을 완화하는 것을 도울 수 있다.
도 24는 패키지 관통 비아를 형성하기 위한 다른 예시적 방법이다. 유리 인터포저의 일부를 제거하여(820) 관통 비아를 형성한다. 이어서 관통 비아를 절연 또는 중합체 재료와 같은 응력 완화 장벽 재료로 충진시킨다(822). 절연체의 적어도 일부를 제거하여(824) 적어도 하나의 고밀도 관통 비아를 형성한다. 적어도 일부의 라미네이션층상에 금속화 시드층을 도포하고(826), 적어도 하나의 관통홀의 적어도 일부도 또한 금속화 시드층으로 충진된다. 금속화층을 형성하는 금속을 시드층상에 증착시킨다(828). 그후에, 일부의 금속화층을 선택적으로 제거하여(830) 금속화된 패키지 관통 비아를 형성한다. 이 예시적 실시예에서, 금속화층을 제거하여 인터록을 형성한다.
다양한 도면에서 도시되고 전술된 바와 같이, 본 공개는 복수의 예시적 실시예와 연계하여 기재되었지만, 본 발명에서 벗어남이 없이 본 발명의 유사한 기능을 수행하기 위해, 다른 유사한 실시예가 사용될 수 있거나 서술된 실시예에 대한 변경 및 추가가 이루어질 수 있음이 이해된다. 따라서, 본 발명은 임의의 단일 실시예로 한정되기 보다는, 하기 청구항에 따라 폭 및 범위가 해석되어야 한다.

Claims (32)

  1. 상부를 갖는 유리 인터포저내의 벽을 갖는 복수의 관통 비아;
    상기 유리 인터포저의 적어도 일부의 상기 상부상의 응력 완화 장벽;
    적어도 일부의 상기 응력 완화 장벽상의 금속화 시드층; 및
    복수의 금속화된 패키지 관통 비아를 형성하는 복수의 상기 관통 비아의 적어도 일부를 통과하는, 적어도 일부의 상기 금속화 시드층상의 도전체:
    를 포함하며,
    적어도 일부의 상기 관통 비아가 상기 응력 완화 장벽 또는 상기 금속화 시드층으로 충진되는 마이크로전자 패키지.
  2. 제 1 항에 있어서, 상기 응력 완화 장벽은 중합체 필름을 포함하는 마이크로전자 패키지.
  3. 제 2 항에 있어서, 상기 중합체 필름은 얇은 드라이 필름 빌드업 절연체를 포함하는 마이크로전자 패키지.
  4. 제 2 항에 있어서, 상기 중합체 필름은 드라이 필름, 액체 코팅 또는 기상 증착 박막으로서 증착되는 마이크로전자 패키지.
  5. 제 1 항에 있어서, 상기 응력 완화 장벽은 유리 인터포저와 도전체 사이의 열팽창 계수를 갖는 마이크로전자 패키지.
  6. 제 1 항에 있어서, 상기 응력 완화 장벽은 상기 유리 인터포저의 적어도 일부의 하부상에 존재하는 마이크로전자 패키지.
  7. 제 1 항에 있어서, 상기 응력 완화 장벽은 상기 유리 인터포저내의 상기 관통 비아의 적어도 일부의 상기 벽상에 존재하는 마이크로전자 패키지.
  8. 제 1 항에 있어서, 상기 응력 완화 장벽 및 상기 금속화 시드층은 동일한 재료를 포함하는 마이크로전자 패키지.
  9. 제 8 항에 있어서, 상기 응력 완화 장벽 및 상기 금속화 시드층은 팔라듐, 니켈, 니켈 합금 및 구리 합금으로 구성된 그룹으로부터 선택되는 마이크로전자 패키지.
  10. 제 1 항에 있어서, 상기 응력 완화 장벽 또는 상기 금속화 시드층으로 충진되지 않은 상기 관통 비아의 적어도 일부의 잔류부분은 충진제로 충진되는 마이크로전자 패키지.
  11. 제 10 항에 있어서, 상기 충진제는 공기, 중합체, 금속 합금 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택되는 마이크로전자 패키지.
  12. 제 1 항에 있어서, 상기 도전체는 적어도 하나의 인터록을 형성하는 마이크로전자 패키지.
  13. 유리 인터포저의 적어도 일부의 상부 표면상에 존재하는 중합체로서, 적어도 일부의 상기 중합체 및 상기 유리 인터포저가 제거되어 관통 비아가 형성되는 중합체; 및
    적어도 일부의 라미네이션층상에 존재하는 금속화 시드층:
    을 포함하며,
    적어도 일부의 상기 관통 비아는 금속화층을 형성하는 금속 도전체로 충진되고, 일부의 상기 금속화층은 선택적으로 제거되어 금속화된 패키지 관통 비아를 형성하는 마이크로전자 패키지.
  14. 제 13 항에 있어서, 상기 인터포저의 적어도 일부의 하부 표면상에 존재하는 중합체를 추가로 포함하는 마이크로전자 패키지.
  15. 제 13 항에 있어서, 적어도 일부의 측벽상에 존재하는 금속화층을 추가로 포함하는 마이크로전자 패키지.
  16. 제 13 항에 있어서, 상기 중합체는 수지-코팅된 구리를 포함하는 마이크로전자 패키지.
  17. 제 13 항에 있어서, 절연층은 유연성 빌드업 절연층을 포함하는 마이크로전자 패키지.
  18. 유리 인터포저의 적어도 일부의 상부 표면상에 중합체를 라미네이팅하는 단계;
    적어도 일부의 상기 중합체 및 상기 유리 인터포저를 제거하여 관통 비아를 형성하는 단계;
    적어도 일부의 상기 관통 비아를 금속 도전체로 충진하여 금속화층을 형성하는 단계; 및
    상기 금속화층의 일부를 선택적으로 제거하여 금속화된 패키지 관통 비아를 형성하는 단계:
    를 포함하는, 유리 인터포저내에 패키지 관통 비아를 형성하는 방법.
  19. 제 18 항에 있어서, 적어도 일부의 상기 관통 비아를 금속 도전체로 충진하기 전에 적어도 일부의 상기 라미네이션층상에 금속화 시드층을 증착하는 단계를 추가로 포함하는 방법.
  20. 제 18 항에 있어서, 상기 인터포저의 적어도 일부의 하부 표면상에 상기 중합체를 라미네이팅하는 단계를 추가로 포함하는 방법.
  21. 제 20 항에 있어서, 적어도 일부의 상기 상부 표면상에 상기 중합체를 라미네이팅하는 단계 및 적어도 일부의 상기 하부 표면상에 상기 중합체를 라미네이팅하는 단계가 동시에 수행되는 방법.
  22. 제 18 항에 있어서, 적어도 일부의 측벽상에 상기 금속화층을 증착하는 단계를 추가로 포함하는 방법.
  23. 제 18 항에 있어서, 적어도 일부의 상기 관통 비아를 금속 도전체로 충진하여 금속화층을 형성하는 단계는 상기 관통 비아의 상부를 폐쇄하는 단계를 추가로 포함하는 방법.
  24. 제 18 항에 있어서, 상기 중합체는 수지-코팅된 구리를 포함하는 방법.
  25. 제 18 항에 있어서, 절연층을 증착하는 단계를 추가로 포함하는 방법.
  26. 제 25 항에 있어서, 상기 절연층은 유연성 빌드업 절연층을 포함하는 방법.
  27. 제 25 항에 있어서, 상기 절연층을 증착하는 단계는 상기 절연층을 스핀 코팅하는 단계, 상기 절연층을 스프레이하는 단계, 상기 인터포저를 절연층내에 침지하는(dipping) 단계 또는 상기 절연층을 진공 코팅하는 단계를 포함하는 방법.
  28. 제 18 항에 있어서, 적어도 일부의 상기 인터포저 및 라미네이션층을 제거하는 단계는 레이저 또는 기계적 드릴링을 이용하는 단계를 포함하는 방법
  29. 제 28 항에 있어서, 상기 레이저는 CO2, UV 또는 엑시머 레이저인 방법.
  30. 제 18 항에 있어서, 상기 금속화층의 일부를 선택적으로 제거하여 금속화된 패키지 관통 비아를 형성하는 단계는 적어도 하나의 인터록을 형성하는 단계를 추가로 포함하는 방법.
  31. 적어도 일부의 인터포저를 제거하여 보이드를 형성하는 단계;
    상기 보이드를 절연체로 충진하는 단계;
    적어도 일부의 상기 절연체를 제거하여 적어도 하나의 고밀도 관통 비아를 형성하는 단계;
    적어도 일부의 라미네이션층상에 금속화 시드층을 도포하되, 상기 금속화 시드층이 또한 적어도 하나의 관통 비아의 적어도 일부를 충진하는 단계; 및
    상기 금속화층의 일부를 선택적으로 제거하여 금속화된 패키지 관통 비아를 형성하는 단계
    를 포함하는 방법.
  32. 인터포저의 적어도 일부의 상부 표면 및 하부 표면상에 중합체를 라미네이팅하여 절연층을 형성하는 단계;
    적어도 일부의 상기 인터포저 및 라미네이션층을 제거하여 비아를 형성하는 단계;
    적어도 일부의 상기 인터포저 및 상기 비아의 적어도 하나의 측벽상에 버퍼층을 도포하는 단계;
    적어도 일부의 상기 라미네이션층 및 상기 비아의 적어도 하나의 측벽상에 금속화 시드층을 도포하는 단계;
    적어도 일부의 상기 비아내에 금속 도전체를 충진하여 금속화층을 형성하는 단계; 및
    상기 금속화층의 일부를 선택적으로 제거하여 패키지 관통 비아를 형성하는 단계
    를 포함하는 방법.
KR1020127025823A 2010-03-03 2011-03-03 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법 KR101825149B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US30995210P 2010-03-03 2010-03-03
US61/309,952 2010-03-03
PCT/US2011/027071 WO2011109648A1 (en) 2010-03-03 2011-03-03 Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same

Publications (2)

Publication Number Publication Date
KR20130038825A true KR20130038825A (ko) 2013-04-18
KR101825149B1 KR101825149B1 (ko) 2018-02-02

Family

ID=44542585

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127025823A KR101825149B1 (ko) 2010-03-03 2011-03-03 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법

Country Status (6)

Country Link
US (2) US9275934B2 (ko)
EP (1) EP2543065A4 (ko)
JP (2) JP5904556B2 (ko)
KR (1) KR101825149B1 (ko)
CN (1) CN102947931A (ko)
WO (1) WO2011109648A1 (ko)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016093514A1 (ko) * 2014-12-11 2016-06-16 엘지이노텍 주식회사 복층 인터포저를 포함한 전자 모듈
KR20180017117A (ko) * 2015-06-12 2018-02-20 도판 인사츠 가부시키가이샤 배선 회로 기판, 반도체 장치, 배선 회로 기판의 제조 방법 및 반도체 장치의 제조 방법
WO2020204493A1 (ko) * 2019-04-01 2020-10-08 주식회사 아모센스 인터포저 및 그 제조방법
KR20200116415A (ko) * 2019-04-01 2020-10-12 주식회사 아모센스 다층구조의 인터포저 및 그 제조방법
KR20200116414A (ko) * 2019-04-01 2020-10-12 주식회사 아모센스 인터포저 및 그 제조방법
KR20210056433A (ko) * 2019-03-07 2021-05-18 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
WO2022060515A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803269B2 (en) * 2011-05-05 2014-08-12 Cisco Technology, Inc. Wafer scale packaging platform for transceivers
US20130075268A1 (en) * 2011-09-28 2013-03-28 Micron Technology, Inc. Methods of Forming Through-Substrate Vias
US9236274B1 (en) 2011-11-01 2016-01-12 Triton Microtechnologies Filling materials and methods of filling through holes for improved adhesion and hermeticity in glass substrates and other electronic components
US9337060B1 (en) 2011-11-01 2016-05-10 Triton Microtechnologies Filling materials and methods of filling through holes for improved adhesion and hermeticity in glass substrates and other electronic components
US9184064B1 (en) 2011-11-01 2015-11-10 Triton Microtechnologies System and method for metallization and reinforcement of glass substrates
US9374892B1 (en) 2011-11-01 2016-06-21 Triton Microtechnologies Filling materials and methods of filling through holes for improved adhesion and hermeticity in glass substrates and other electronic components
US9184135B1 (en) 2011-11-01 2015-11-10 Trinton Microtechnologies System and method for metallization and reinforcement of glass substrates
WO2013095442A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Dense interconnect with solder cap (disc) formation with laser ablation and resulting semiconductor structures and packages
US9082764B2 (en) * 2012-03-05 2015-07-14 Corning Incorporated Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same
US20130242493A1 (en) * 2012-03-13 2013-09-19 Qualcomm Mems Technologies, Inc. Low cost interposer fabricated with additive processes
US10115671B2 (en) 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
TWI532100B (zh) * 2012-08-22 2016-05-01 國家中山科學研究院 三維半導體電路結構及其製法
JP6056386B2 (ja) * 2012-11-02 2017-01-11 凸版印刷株式会社 貫通電極付き配線基板及びその製造方法
US9758876B2 (en) 2012-11-29 2017-09-12 Corning Incorporated Sacrificial cover layers for laser drilling substrates and methods thereof
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US9627338B2 (en) * 2013-03-06 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra high density embedded semiconductor die package
US9012912B2 (en) * 2013-03-13 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafers, panels, semiconductor devices, and glass treatment methods
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
TWI635585B (zh) * 2013-07-10 2018-09-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US20150069618A1 (en) * 2013-09-11 2015-03-12 Innovative Micro Technology Method for forming through wafer vias
US9263370B2 (en) * 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9583417B2 (en) * 2014-03-12 2017-02-28 Invensas Corporation Via structure for signal equalization
JP2015198093A (ja) * 2014-03-31 2015-11-09 凸版印刷株式会社 インターポーザー、半導体装置、インターポーザーの製造方法、半導体装置の製造方法
EP3128547B1 (en) * 2014-03-31 2019-07-17 Toppan Printing Co., Ltd. Interposer and semiconductor device
EP3140838B1 (en) 2014-05-05 2021-08-25 3D Glass Solutions, Inc. Inductive device in a photo-definable glass structure
US9335494B2 (en) 2014-05-15 2016-05-10 Tyco Electronics Corporation Optoelectronics structures
US10211169B2 (en) * 2014-05-27 2019-02-19 University Of Florida Research Foundation, Inc. Glass interposer integrated high quality electronic components and systems
JP2015228455A (ja) * 2014-06-02 2015-12-17 株式会社東芝 半導体装置及びその製造方法
TWI585918B (zh) * 2014-07-18 2017-06-01 矽品精密工業股份有限公司 中介板及其製法
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
US20230005834A1 (en) * 2014-08-18 2023-01-05 Samtec, Inc. Electrically conductive vias and methods for producing same
JP2016046361A (ja) * 2014-08-22 2016-04-04 凸版印刷株式会社 ガラスインターポーザ
KR101650938B1 (ko) * 2014-09-25 2016-08-24 코닝정밀소재 주식회사 집적회로 패키지용 기판
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
US9433101B2 (en) 2014-10-16 2016-08-30 International Business Machines Corporation Substrate via filling
US20160111380A1 (en) * 2014-10-21 2016-04-21 Georgia Tech Research Corporation New structure of microelectronic packages with edge protection by coating
JP6539992B2 (ja) * 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
CN110880490A (zh) 2014-12-16 2020-03-13 奥特斯奥地利科技与系统技术有限公司 承载电子部件的部件承载件及制造部件承载件的方法
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US9368442B1 (en) 2014-12-28 2016-06-14 Unimicron Technology Corp. Method for manufacturing an interposer, interposer and chip package structure
WO2016114133A1 (ja) * 2015-01-15 2016-07-21 凸版印刷株式会社 インターポーザ、半導体装置、およびそれらの製造方法
JP2017005081A (ja) * 2015-06-09 2017-01-05 凸版印刷株式会社 インターポーザ、半導体装置、およびそれらの製造方法
KR101795480B1 (ko) * 2015-04-06 2017-11-10 코닝정밀소재 주식회사 집적회로 패키지용 기판
CN104851892A (zh) * 2015-05-12 2015-08-19 深圳市华星光电技术有限公司 窄边框柔性显示装置及其制作方法
KR101679736B1 (ko) * 2015-05-14 2016-11-25 한양대학교 산학협력단 센서 패키징 및 그 제조 방법
JP6160656B2 (ja) * 2015-06-18 2017-07-12 ウシオ電機株式会社 配線基板の製造方法、配線基板及び配線基板製造装置
WO2017039628A1 (en) * 2015-08-31 2017-03-09 Daniel Sobieski Inorganic interposer for multi-chip packaging
US20170061046A1 (en) * 2015-09-01 2017-03-02 Kabushiki Kaisha Toshiba Simulation device of semiconductor device and simulation method of semiconductor device
US10212496B2 (en) 2015-10-28 2019-02-19 Ciena Corporation High port count switching module, apparatus, and method
DE102015121044B4 (de) 2015-12-03 2020-02-06 Infineon Technologies Ag Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend
US20190177213A1 (en) * 2016-01-31 2019-06-13 3D Glass Solutions, Inc. Multi-Layer Photo Definable Glass with Integrated Devices
EP3420571A4 (en) 2016-02-25 2020-03-25 3D Glass Solutions, Inc. 3D CAPACITOR AND CAPACITOR ARRANGEMENT FOR THE PRODUCTION OF PHOTOACTIVE SUBSTRATES
WO2017177171A1 (en) 2016-04-08 2017-10-12 3D Glass Solutions, Inc. Methods of fabricating photosensitive substrates suitable for optical coupler
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
KR101887993B1 (ko) * 2016-07-27 2018-08-13 주식회사 엘지화학 광경화 수지 조성물 및 이의 용도
US11251109B2 (en) 2016-11-18 2022-02-15 Samtec, Inc. Filling materials and methods of filling through holes of a substrate
KR102420212B1 (ko) 2017-04-28 2022-07-13 3디 글래스 솔루션즈 인코포레이티드 Ｒｆ 서큘레이터
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
KR101980871B1 (ko) * 2017-06-30 2019-05-23 한국과학기술원 관통형 ｔｇｖ 금속 배선 형성 방법
EP3649733A4 (en) 2017-07-07 2020-05-13 3D Glass Solutions, Inc. 2D AND 3D RF EMBOSSED ELEMENT DEVICES FOR RF SYSTEM IN GROUP PHOTOACTIVE GLASS SUBSTRATES
JP2019106429A (ja) * 2017-12-11 2019-06-27 凸版印刷株式会社 ガラス配線基板、その製造方法及び半導体装置
WO2019118761A1 (en) 2017-12-15 2019-06-20 3D Glass Solutions, Inc. Coupled transmission line resonate rf filter
AU2018399638B2 (en) 2018-01-04 2021-09-02 3D Glass Solutions, Inc. Impedance matching conductive structure for high efficiency RF circuits
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11152294B2 (en) * 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
JP6888105B2 (ja) 2018-04-10 2021-06-16 スリーディー グラス ソリューションズ，インク３Ｄ Ｇｌａｓｓ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ Ｒｆ集積電力調整コンデンサ
JP2019204921A (ja) * 2018-05-25 2019-11-28 凸版印刷株式会社 ガラス回路基板およびその製造方法
EP3645476B1 (en) 2018-05-29 2023-06-14 3D Glass Solutions, Inc. Low insertion loss rf transmission line
JP7279306B2 (ja) * 2018-06-28 2023-05-23 凸版印刷株式会社 配線基板
KR102322938B1 (ko) 2018-09-17 2021-11-09 3디 글래스 솔루션즈 인코포레이티드 접지면을 갖는 고효율 컴팩트형 슬롯 안테나
US11498096B2 (en) 2018-11-06 2022-11-15 Siemens Medical Solutions Usa, Inc. Chip-on-array with interposer for a multidimensional transducer array
US11270955B2 (en) * 2018-11-30 2022-03-08 Texas Instruments Incorporated Package substrate with CTE matching barrier ring around microvias
JP6828733B2 (ja) * 2018-12-25 2021-02-10 凸版印刷株式会社 インターポーザー、半導体装置、インターポーザーの製造方法、半導体装置の製造方法
KR102642603B1 (ko) 2018-12-28 2024-03-05 3디 글래스 솔루션즈 인코포레이티드 광활성 유리 기판들에서 ｒｆ, 마이크로파, 및 ｍｍ 파 시스템들을 위한 이종 통합
CA3107812C (en) 2018-12-28 2023-06-27 3D Glass Solutions, Inc. Annular capacitor rf, microwave and mm wave systems
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
CN111508926B (zh) 2019-01-31 2022-08-30 奥特斯(中国)有限公司 一种部件承载件以及制造部件承载件的方法
CN113474311B (zh) 2019-02-21 2023-12-29 康宁股份有限公司 具有铜金属化贯穿孔的玻璃或玻璃陶瓷制品及其制造过程
CN109860143B (zh) * 2019-02-27 2022-01-14 京东方科技集团股份有限公司 阵列基板、显示装置及制备方法、拼接显示装置
CA3172853A1 (en) 2019-04-05 2020-10-08 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
WO2020214788A1 (en) 2019-04-18 2020-10-22 3D Glass Solutions, Inc. High efficiency die dicing and release
WO2020227033A1 (en) * 2019-05-07 2020-11-12 Rambus Inc. Crosstalk cancelation structures in semiconductor packages
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11705389B2 (en) * 2019-06-11 2023-07-18 Intel Corporation Vias for package substrates
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
CA3177603C (en) 2020-04-17 2024-01-09 3D Glass Solutions, Inc. Broadband induction
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
CN111816608B (zh) * 2020-07-09 2023-05-09 电子科技大学 玻璃盲孔加工方法
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US20230086356A1 (en) * 2021-09-21 2023-03-23 Intel Corporation Glass core substrate including buildups with different numbers of layers
CN115863949A (zh) * 2022-12-27 2023-03-28 航科新世纪科技发展(深圳)有限公司 一种微同轴结构的制造方法及微同轴结构
CN116092949B (zh) * 2023-04-10 2023-06-09 北京华封集芯电子有限公司 一种制作中介层的方法、中介层及芯片封装

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2746813B2 (ja) 1993-03-23 1998-05-06 京セラ株式会社 半導体素子収納用パッケージ
JP2591499B2 (ja) 1994-10-21 1997-03-19 日本電気株式会社 半導体装置
EP1162867B1 (en) * 1999-10-26 2006-04-05 Ibiden Co., Ltd. Multilayer printed wiring board and method of producing multilayer printed wiring board
US6399892B1 (en) * 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US6663946B2 (en) * 2001-02-28 2003-12-16 Kyocera Corporation Multi-layer wiring substrate
JP4012375B2 (ja) * 2001-05-31 2007-11-21 株式会社ルネサステクノロジ 配線基板およびその製造方法
EP1419526A2 (en) * 2001-08-24 2004-05-19 MCNC Research and Development Institute Through-via vertical interconnects, through-via heat sinks and associated fabrication methods
JP2003289073A (ja) 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
JP2004179545A (ja) 2002-11-28 2004-06-24 Kyocera Corp 配線基板
JP2005136042A (ja) 2003-10-29 2005-05-26 Kyocera Corp 配線基板及び電気装置並びにその製造方法
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP4634735B2 (ja) * 2004-04-20 2011-02-16 大日本印刷株式会社 多層配線基板の製造方法
JP4776247B2 (ja) * 2005-02-09 2011-09-21 富士通株式会社 配線基板及びその製造方法
WO2006104043A1 (ja) * 2005-03-25 2006-10-05 Mitsubishi Rayon Co., Ltd. 表面処理方法および表面処理された物品
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
JP4716819B2 (ja) * 2005-08-22 2011-07-06 新光電気工業株式会社 インターポーザの製造方法
KR20070047114A (ko) * 2005-11-01 2007-05-04 주식회사 엘지화학 플렉서블 기판을 구비한 소자의 제조방법 및 이에 의해제조된 플렉서블 기판을 구비한 소자
US7863189B2 (en) 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US7902638B2 (en) 2007-05-04 2011-03-08 Stats Chippac, Ltd. Semiconductor die with through-hole via on saw streets and through-hole via in active area of die
JP5125470B2 (ja) * 2007-12-13 2013-01-23 富士通株式会社 配線基板及びその製造方法
JP5217639B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 コア基板およびプリント配線板
JP2010010592A (ja) * 2008-06-30 2010-01-14 Sanyo Electric Co Ltd 素子搭載用基板、半導体モジュール、携帯機器ならびに素子搭載用基板の製造方法
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US20110217657A1 (en) * 2010-02-10 2011-09-08 Life Bioscience, Inc. Methods to fabricate a photoactive substrate suitable for microfabrication
US8227839B2 (en) * 2010-03-17 2012-07-24 Texas Instruments Incorporated Integrated circuit having TSVS including hillock suppression
US20120261805A1 (en) * 2011-04-14 2012-10-18 Georgia Tech Research Corporation Through package via structures in panel-based silicon substrates and methods of making the same
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160071030A (ko) * 2014-12-11 2016-06-21 엘지이노텍 주식회사 복층 인터포저를 포함한 전자 모듈
WO2016093514A1 (ko) * 2014-12-11 2016-06-16 엘지이노텍 주식회사 복층 인터포저를 포함한 전자 모듈
KR20180017117A (ko) * 2015-06-12 2018-02-20 도판 인사츠 가부시키가이샤 배선 회로 기판, 반도체 장치, 배선 회로 기판의 제조 방법 및 반도체 장치의 제조 방법
KR20210056433A (ko) * 2019-03-07 2021-05-18 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
KR20230117454A (ko) * 2019-03-07 2023-08-08 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
WO2020204493A1 (ko) * 2019-04-01 2020-10-08 주식회사 아모센스 인터포저 및 그 제조방법
KR20200116414A (ko) * 2019-04-01 2020-10-12 주식회사 아모센스 인터포저 및 그 제조방법
KR20200116415A (ko) * 2019-04-01 2020-10-12 주식회사 아모센스 다층구조의 인터포저 및 그 제조방법
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
WO2022060515A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies

Also Published As

Publication number Publication date
CN102947931A (zh) 2013-02-27
JP5904556B2 (ja) 2016-04-13
US20130119555A1 (en) 2013-05-16
JP2016154240A (ja) 2016-08-25
US20160141257A1 (en) 2016-05-19
KR101825149B1 (ko) 2018-02-02
JP2013521663A (ja) 2013-06-10
US10672718B2 (en) 2020-06-02
WO2011109648A1 (en) 2011-09-09
EP2543065A1 (en) 2013-01-09
US9275934B2 (en) 2016-03-01
EP2543065A4 (en) 2018-01-24

Similar Documents

Publication Publication Date Title
KR101825149B1 (ko) 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법
Sukumaran et al. Through-package-via formation and metallization of glass interposers
US20160111380A1 (en) New structure of microelectronic packages with edge protection by coating
JP6747063B2 (ja) ガラス回路基板
US8324740B2 (en) Semiconductor device, and method of manufacturing multilayer wiring board and semiconductor device
WO2023122732A1 (en) Direct bonding on package substrates
US8926714B2 (en) Heat dissipating substrate and method of manufacturing the same
US20100224397A1 (en) Wiring board and method for manufacturing the same
US20120261805A1 (en) Through package via structures in panel-based silicon substrates and methods of making the same
US8163642B1 (en) Package substrate with dual material build-up layers
CN103178044B (zh) 具有一体化金属芯的多层电子支撑结构
KR20120010209A (ko) 다층배선기판 및 그의 제조방법
CN104269384A (zh) 嵌入式芯片
TW201021102A (en) Coreless substrate package with symmetric external dielectric layers
KR101408549B1 (ko) 프린트 배선판
US6440641B1 (en) Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates
Chen et al. Low cost glass interposer development
CN116631975A (zh) 一种采用复合键合材料的多层玻璃基板及制作工艺
US10410977B2 (en) High performance compliant substrate
US8841209B2 (en) Method for forming coreless flip chip ball grid array (FCBGA) substrates and such substrates formed by the method
JP2002252436A (ja) 両面積層板およびその製造方法
JP6950795B2 (ja) ガラス回路基板
TW202326962A (zh) 與玻璃核心基板耦接的多個晶粒
Broas et al. A comparative reliability study of copper-plated glass vias, drilled with CO 2 and ArF excimer lasers
JP2008027990A (ja) 多層配線基板

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant