KR101408549B1 - 프린트 배선판 - Google Patents

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KR101408549B1
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데츠오 아마노
도시오 니시와키
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이비덴 가부시키가이샤
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Abstract

프린트 배선판은, 수지를 포함하고 코어 절연층을 관통하는 비아 도체를 갖는 코어 절연층, 코어층에 형성되고 동박 및 도금막을 포함하는 제 1 도전층, 제 1 층 상에 형성되고 수지를 포함하는 층간 절연층으로서, 그 층간 절연층을 관통하는 비아 도체를 갖는, 상기 층간 절연층, 및 층간층 상에 형성되고 동박 및 도금막을 포함하는 제 2 도전층을 포함한다. 제 1 층은 도전성 회로를 포함하고, 코어 및 층간 절연층들은 1GHz 의 주파수에서의 신호 전송에 대해 4.0 이하의 유전 상수를 가지고 Tg 이하에서 85ppm/℃ 이하의 열 팽창 계수를 가지며, 제 1 층의 동박은 제 2 층의 동박의 두께보다 큰 두께를 갖는다.

Description

프린트 배선판{PRINTED WIRING BOARD}
본 출원은 2011년 9월 28일 출원된 미국 특허출원 제 61/540,235 호에 기초하고 그 우선권의 이익을 주장하며, 그 전체 내용들은 본원에 참조에 의해 통합된다.
본 발명은 코어 절연층 (core insulation layer) 의 양면에 복수의 층간 절연층 (interlayer insulation layer) 을 적층하여 이루어지는 프린트 배선판에 관한 것이다.
근년에, 광대역 전기 신호들의 송신/수신에 대응하기 위해 LSI 들은 고주파수들에서 동작하여 왔다. 일본 공개특허공보 제 2004-231781 호에서, 경화성 폴리페닐렌 에테르 (polyphenylene ether) 수지 조성물이 사용된 배선판이 개시되어 있다. 이 공보의 내용들은 그 전체가 참조에 의해 본원에 통합된다.
본 발명의 일 양태에 따르면, 프린트 배선판은, 수지를 포함하고 코어 절연층을 관통해 형성된 홀 (hole) 을 충전하는 도금 재료를 포함하는 비아 도체를 갖는 코어 절연층, 코어 절연층의 표면에 형성되고 코어 절연층의 표면 상에 적층된 동박 및 동박 상에 형성된 도금막을 포함하는 제 1 도전층, 제 1 도전층 상에 형성되고 수지를 포함하는 층간 절연층으로서, 그 층간 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 갖는, 상기 층간 절연층, 및 층간 절연층 상에 형성되고 층간 절연층 상에 적층된 동박 및 제 2 도전층의 동박 상에 형성된 도금막을 포함하는 제 2 도전층을 포함한다. 제 1 도전층은 도전성 회로를 포함하고, 제 2 도전층은 층간 절연층 내의 비아 도체를 통해 제 1 도전층에서의 도전성 회로에 접속된 도전성 회로를 가지며, 코어 절연층 및 층간 절연층의 각각은 1GHz 의 주파수에서의 신호 전송에 대해 4.0 이하의 유전 상수 및 유리 전이 온도인 Tg 이하에서 85ppm/℃ 이하의 열 팽창 계수를 가지며, 제 1 도전층의 동박은 제 2 도전층의 동박의 두께보다 크게 설정된 두께를 갖는다.
코어 절연층의 유전 상수는 층간 절연층의 유전 상수보다 낮게 설정된다.
본 발명의 다른 양태에 따르면, 프린트 배선판은, 수지를 포함하고 코어 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 갖는 코어 절연층, 코어 절연층의 제 1 면에 형성되고, 제 1 도전층, 층간 절연층, 및 제 2 도전층을 포함하는 제 1 적층 구조, 및 코어 절연층의 제 1 면의 반대 측의 코어 절연층의 제 2 면에 형성되고, 제 1 도전층, 층간 절연층, 및 제 2 도전층을 포함하는 제 2 적층 구조를 포함한다. 제 1 적층 구조의 제 1 도전층은, 코어 절연층의 제 1 면 상에 형성되고, 코어 절연층의 제 1 면 상에 적층된 동박 및 그 동박 상에 형성된 도금막을 포함하며, 제 1 적층 구조의 층간 절연층은, 제 1 적층 구조의 제 1 도전층 상에 형성되고, 수지를 포함하고, 제 1 적층 구조의 층간 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 가지며, 제 1 적층 구조의 제 2 도전층은, 제 1 적층 구조의 층간 절연층 상에 형성되고, 제 1 적층 구조의 층간 절연층 상에 적층된 동박 및 제 1 적층 구조의 제 2 도전층의 동박 상에 형성된 도금막을 포함하며, 제 2 적층 구조의 제 1 도전층은, 코어 절연층의 제 2 면 상에 형성되고, 코어 절연층의 제 2 면 상에 적층된 동박 및 제 2 적층 구조의 제 1 도전층의 동박 상에 형성된 도금막을 포함하며, 제 2 적층 구조의 층간 절연층은, 제 2 적층 구조의 제 1 도전층 상에 형성되고, 수지를 포함하고, 제 2 적층 구조의 층간 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 가지며, 제 2 적층 구조의 제 2 도전층은, 제 2 적층 구조의 층간 절연층 상에 형성되고, 제 2 적층 구조의 층간 절연층 상에 적층된 동박 및 제 2 적층 구조의 제 2 도전층의 동박 상에 형성된 도금막을 포함하며, 제 1 및 제 2 적층 구조들의 제 1 도전층들의 각각은 도전성 회로를 포함하고, 제 1 및 제 2 적층 구조들의 제 2 도전층들의 각각은, 제 1 및 제 2 적층 구조들의 층간 절연층들의 각각의 하나 내의 상기 비아 도체들을 통해, 제 1 및 제 2 적층 구조들의 제 1 도전층들의 각각의 하나에서의 도전성 회로에 접속된 도전성 회로를 가지며, 코어 절연층 및 층간 절연층들의 각각은, 1GHz 의 주파수에서의 신호 전송에 대해 4.0 이하의 유전 상수를 가지고, 유리 전이 온도인 Tg 이하에서 85ppm/℃ 이하의 열 팽창 계수를 가지며, 제 1 및 제 2 적층 구조들의 각각에서의 제 1 도전층의 동박은, 제 1 및 제 2 적층 구조들의 각각에서의 제 2 도전층의 동박의 두께보다 크게 설정된 두께를 갖는다.
코어 절연층의 유전 상수는, 제 1 및 제 2 적층 구조들 내의 층간 절연층들의 유전 상수들보다 낮게 설정된다.
도 1 은 본 발명의 제 1 실시형태에 따른 프린트 배선판의 단면도이다.
도 2(A)-2(G) 는 제 1 실시형태에 따른 프린트 배선판의 제조 단계들을 나타내는 도면들이다.
도 3(A)-3(D) 는 제 1 실시형태에 따른 프린트 배선판의 제조 단계들을 나타내는 도면들이다.
도 4(A)-4(C) 는 제 1 실시형태에 따른 프린트 배선판의 제조 단계들을 나타내는 도면들이다.
도 5(A)-5(B) 는 제 1 실시형태에 따른 프린트 배선판의 제조 단계들을 나타내는 도면들이다.
도 6(A)-6(B) 는 제 1 실시형태에 따른 프린트 배선판의 제조 단계들을 나타내는 도면들이다.
도 7(A)-7(G) 는 제 1 실시형태의 제 1 변형예에 따른 프린트 배선판의 제조 단계들을 나타내는 도면들이다.
도 8(A)-8(D) 는 제 1 실시형태의 제 2 변형예에 따른 프린트 배선판의 제조 단계들을 나타내는 도면들이다.
도 9 는 제 1 실시형태의 제 3 변형예에 따른 프린트 배선판의 단면도이다.
도 10 은 제 2 실시형태에 따른 프린트 배선판의 단면도이다.
도 11 은 제 2 실시형태의 제 1 변형예에 따른 프린트 배선판의 단면도이다.
도 12 는 제 2 실시형태의 제 2 변형예에 따른 프린트 배선판의 단면도이다.
도 13(A)-13(B) 는 크랙 (crack) 이 있는 비아 도체 (via conductor) 들의 현미경 사진들이다.
본 발명 및 그 수반되는 많은 이점들의 더욱 완전한 이해는 첨부 도면들과 함께 고려될 때 이하의 상세한 설명을 참조하여 더 잘 이해됨에 따라 쉽게 획득될 것이다.
실시형태들은, 동일한 참조 부호들은 여러 도면들 전체에 걸쳐 대응하는 또는 동일한 엘리먼트들을 지정하는 첨부 도면들을 참조하여 이하 설명될 것이다.
제 1 실시형태
도 1 은, 제 1 실시형태에 따른 프린트 배선판의 단면도이다. 도 2 내지 도 5 는 이러한 프린트 배선판의 제조 단계들을 나타낸다.
프린트 배선판 (10) 에서, 층간 절연층들 (50A, 50C, 50E, 50G, 50I) 은 중앙에 배치된 코어 절연층 (50M) 의 제 1 면 (F) 측에 적층되고, 층간 절연층들 (50B, 50D, 50F, 50H, 50J) 은 제 2 면 (S) 측에 적층된다. 코어 절연층 (50M) 의 제 1 면 (F) 의 도전성 회로 (58Ma) 및 제 2 면 (S) 의 도전성 회로 (58Mb) 는 비아 도체 (60M) 에 의해 접속된다. 비아 도체 (60M) 는 코어 절연층에 형성된 개구 (51) 내에 구리 도금을 충전 (fill) 함으로써 형성된다 (도 2(D) 참조). 제 1 면 (F) 의 도전성 회로 (58Ma) 는 코어 절연층 상의 동박 (32), 무전해 도금막 (34), 및 전해 도금막 (36) 으로 이루어진다 (도 2(G) 참조). 제 2 면 (S) 측의 도전성 회로 (58Mb) 는 코어 절연층 상의 동박 (32), 무전해 도금막 (34), 및 전해 도금막 (36) 으로 이루어진다 (도 2(G) 참조). 코어 절연층 (50M) 의 제 2 면 (S) 측에는, 그라운드층 (ground layer) (58ME) 이 스트립라인 (stripline) 을 구성하기 위해 추가로 형성된다. 층간 절연층 (50A) 상의 도전성 회로 (58A) 는 층간 절연층 상의 동박 (42), 무전해 도금막 (44), 및 전해 도금막 (46) 으로 이루어진다 (도 5(A)). 여기서, 도 2(G) 에 도시된 코어 절연층 상의 도전성 회로 (58Ma) 의 동박 (32) 의 두께 (t1) 는 8μm 로 설정되고, 도 5(A) 에 도시된 도전성 회로 (58A) 의 동박 (42) 의 두께 (t2) 는 4μm 로 설정된다.
코어 절연층 (50M) 의 제 1 면 측 (F) 에 적층된 층간 절연층 (50A) 에는, 층간 절연층 (50A) 상의 도전성 회로 (58A) 를 코어 절연층 (50M) 상의 도전성 회로 (58Ma) 에 접속시키기 위해 비아 도체 (60A) 가 형성된다. 층간 절연층 (50A) 상에 적층된 층간 절연층 (50C) 에는, 층간 절연층 (50C) 상의 도전성 회로 (58C) 를 층간 절연층 (50A) 상의 도전성 회로 (58A) 에 접속시키기 위해 비아 도체 (60C) 가 형성된다. 층간 절연층 (50C) 상에 적층된 층간 절연층 (50E) 에는, 층간 절연층 (50E) 상의 도전성 회로 (58E) 를 층간 절연층 (50C) 상의 도전성 회로 (58C) 에 접속시키기 위해 비아 도체 (60E) 가 형성된다. 층간 절연층 (50E) 상에 적층된 층간 절연층 (50G) 에는, 층간 절연층 (50G) 상의 도전성 회로 (58G) 를 층간 절연층 (50E) 상의 도전성 회로 (58E) 에 접속시키기 위해 비아 도체 (60G) 가 형성된다. 층간 절연층 (50G) 상에 적층된 층간 절연층 (50I) 에는, 층간 절연층 (50I) 상의 도전성 회로 (58I) 를 층간 절연층 (50G) 상의 도전성 회로 (58G) 에 접속시키기 위해 비아 도체 (60I) 가 형성된다.
코어 절연층 (50M) 의 제 2 면 측 (S) 에 적층된 층간 절연층 (50B) 에는, 층간 절연층 (50B) 상의 도전성 회로 (58B) 를 코어 절연층 (50M) 상의 도전성 회로 (58Mb) 에 접속시키기 위해 비아 도체 (60B) 가 형성된다. 층간 절연층 (50B) 상에 적층된 층간 절연층 (50D) 에는, 층간 절연층 (50D) 상의 도전성 회로 (58D) 를 층간 절연층 (50B) 상의 도전성 회로 (58B) 에 접속시키기 위해 비아 도체 (60D) 가 형성된다. 층간 절연층 (50D) 상에 적층된 층간 절연층 (50F) 에는, 층간 절연층 (50F) 상의 도전성 회로 (58F) 를 층간 절연층 (50D) 상의 도전성 회로 (58D) 에 접속시키기 위해 비아 도체 (60F) 가 형성된다. 층간 절연층 (50F) 상에 적층된 층간 절연층 (50H) 에는, 층간 절연층 (50H) 상의 도전성 회로 (58H) 를 층간 절연층 (50F) 상의 도전성 회로 (58F) 에 접속시키기 위해 비아 도체 (60H) 가 형성된다. 층간 절연층 (50H) 상에 적층된 층간 절연층 (50J) 에는, 층간 절연층 (50J) 상의 도전성 회로 (58J) 를 층간 절연층 (50H) 상의 도전성 회로 (58H) 에 접속시키기 위해 비아 도체 (60J) 가 형성된다.
전술한 바와 같이, 코어 절연층 (50M) 의 제 2 면 측에 그라운드층 (58ME) 이 형성된다. 또한, 제 2 면 측 층간 절연층 (50D) 상에 그라운드층 (58DE) 이 형성된다. 양 그라운드층들 (58ME, 58DE) 이, 층간 절연층 (50B) 상에 배치된 신호 라인 (58BS) 에 대한 스트립라인을 구성한다. 동일한 방식으로, 제 1 면 측 층간 절연층 (50A) 상에 그라운드층 (58AE) 이 형성된다. 또한, 제 1 면 측 층간 절연층 (50E) 상에 그라운드층 (58EE) 이 형성된다. 양 그라운드층들 (58AE, 58EE) 이, 층간 절연층 (50C) 상에 배치된 신호 라인 (58CS) 에 대한 스트립라인을 구성한다.
제 1 실시형태의 프린트 배선판에서, 코어 절연층 (50M) 및 층간 절연층들 (50A~50J) 이 각각 열경화성 폴리페닐렌 에테르 수지로 이루어지고, 각각 1GHz 에서 4.0 이하의 유전 상수 (dielectric constant), 및 Tg (유리 전이 온도) 이하에서 85ppm/℃ 이하, 더 바람직하게는 55ppm/℃ 이하의 열 팽창 계수 (thermal expansion coefficient; CTE) 를 갖도록 설정된다. 전술한 바와 같이, 코어 절연층 상의 도전성 회로 (58Ma) 의 동박 (32) 의 두께 (t1) 는 8μm 이고, 도전성 회로 (58A) 의 동박 (42) 의 두께 (t2) 는 4μm 이다.
제 1 실시형태에 따른 프린트 배선판은 코어 절연층 (50M) 의 양면에 복수의 층간 절연층 (50A~50J) 을 적층함으로써 형성된다. 코어 절연층 및 층간 절연층이 1GHz 에서 4.0 이하의 유전 상수를 갖기 때문에, 스트립라인 구조가 형성될 때 복수의 층간 절연층들을 이용하는 스킵 레이어 (skip layer) 들을 채용하지 않고서도, 또는, 생산 수율을 저하시킬 수 있는 정도까지 배선 두께를 감소시키지 않고서도 필요한 임피던스 특성이 획득된다. 한편, 낮은 유전 상수를 갖는 코어 절연층 및 층간 절연층이 Z 방향에서 높은 열 팽창 계수들을 가지고, 따라서, 층간 절연층들로부터의 응력 (stress) 은 중앙에 배치된 코어 절연층에 집중된다. 따라서, 코어 절연층의 양면의 도전성 회로들 (58Ma, 58Mb) 의 동박 (32) 의 두께 (t1) 는, 층간 절연층들 상의 도전성 회로의 동박 (42) 의 두께 (t2) 보다 크게 설정되어 강성 (rigidity) 을 향상시킨다. 따라서, 응력이 가해질 때, 코어 절연층 내의 비아 도체들 (60M) 은 동박 (42) 으로부터 박리되는 것이 방지되고, 비아 도체들의 접속 신뢰성이 확보된다.
제 1 실시형태의 프린트 배선판에서, 코어 절연층 (50M) 상의 도전성 회로들 (58Ma, 58Mb) 의 동박 (32) 의 두께는 5μm 이상으로 설정된다. 따라서, 응력이 가해질 때 비아 도체들 (60M) 의 박리가 방지되고, 비아 도체들의 접속 신뢰성이 확보된다.
제 1 실시형태의 프린트 배선판에서, 제 1 면 측 층간 절연층들 (50I, 50G, 50E, 50C, 50A) 의 비아 도체들 (60I, 60G, 60E, 60C, 60A), 코어 절연층 (50M) 의 비아 도체 (60M), 및 제 2 면 측 층간 절연층들 (50B, 50D, 50F, 50H, 50J) 의 비아 도체들 (60B, 60D, 60F, 60H, 60J) 이 적층된다. 따라서, 층간 절연층들 (50I, 50G, 50E, 50C, 50A, 50B, 50D, 50F, 50H, 50J) 의 비아 도체들로부터의 응력은 중앙에 배치된 코어 절연층의 비아 도체 (60M) 에 집중된다. 따라서, 코어 절연층의 양면 상의 도전성 회로들 (58Ma, 58Mb) 의 동박 (32) 은, 응력이 가해질 때에도 코어 절연층의 비아 도체들 (60M) 의 박리가 방지되고 비아 도체들의 접속 신뢰성이 확보되도록 더 두껍게 설정된다.
제 1 실시형태의 프린트 배선판에서, 코어 절연층 상의 제 1 도전층 (conductive layer) 및/또는 제 2 도전층을 이용하여 스트립라인이 구성된다. 코어 절연층 및 층간 절연층들이 각각 1GHz 에서 4.0 이하의 유전 상수를 가지기 때문에, 복수의 층간 절연층들을 이용한 스킵 레이어들을 채용하지 않고서도 필요한 임피던스 특성들이 획득된다.
제 1 실시형태의 프린트 배선판에서, 코어 절연층 및 층간 절연층들이 폴리페닐렌 에테르 또는 그것의 유도체를 포함하기 때문에, 그들의 1GHz 에서의 유전 상수는 4.0 이하로 설정될 수 있고, 전기적 신호들의 전송 지연 및 전송 손실이 감소된다.
제 1 실시형태의 프린트 배선판에서, 코어 절연층 및 층간 절연층들의 열 팽창 계수는, 그들이 무기 필러 (filler) 를 포함하기 때문에, 55ppm/℃ 이하로 설정될 수 있다.
제 1 실시형태에서, 코어 절연층으로부터 동일한 계층 (tier) 분리된 제 1 면 측 층간 절연층 및 제 2 면 측 층간 절연층은 동일한 재료로 이루어진다. 즉, 층간 절연층 (50A) 및 층간 절연층 (50B) 은 동일한 재료로 이루어지고; 층간 절연층 (50C) 및 층간 절연층 (50D) 은 동일한 재료로 이루어지고; 층간 절연층 (50E) 및 층간 절연층 (50F) 은 동일한 재료로 이루어지고; 층간 절연층 (50G) 및 층간 절연층 (50H) 은 동일한 재료로 이루어지며; 층간 절연층 (50I) 및 층간 절연층 (50J) 은 동일한 재료로 이루어진다. 따라서, 프린트 배선판의 상부 및 하부 부분들에서 생성되는 열 응력은 대칭적이고, 뒤틀림 (warping) 이 방지된다.
제 1 실시형태의 프린트 배선판을 제조하는 방법이 도 2 내지 도 6 에 도시된다.
(1) 유리-클로스 (glass-cloth) 코어 재료를 열경화성 폴리페닐렌 에테르 수지로 함침 (impregnate) 시킴으로써 형성된 0.15mm 두께의 코어 절연층 (50M) 의 양면 상에 8μm 두께의 동박들 (32) 이 적층된 양면 동박 적층판이 출발 재료이다. 우선, 동박들 (32) 의 표면들에 흑화 처리 (black-oxide treatment) 가 실시된다 (도 2(A)). 여기서, 동박들 (32) 의 두께는 12μm 두께의 동박들을 라미네이트 (laminate) 하고 그 동박들을 라이트 에칭 (light etching) 함으로써 8μm 로 조정될 수도 있다.
(2) 코어 절연층 (50M) 의 제 1 면 (F) 측에서 제 1 면 (F) 으로부터 제 2 면 (S) 을 향해 CO2 레이저가 조사되어 제 2 면 측 동박 (32) 에 도달하는 개구부 (51M) 들을 형성한다 (도 2(B)).
(3) 과망간산을 이용하여 개구들 (51M) 에 대해 디스미어 (desmear) 가 실시된 후, 무전해 도금이 수행되어 무전해 도금막 (34) 을 형성하며 (도 2(C)), 전해 도금막 (36) 이 추가로 형성된다. 따라서, 개구부들 (51M) 에 도금 충전함으로써 이루어진 비아 도체들 (60M) 이 형성된다 (도 2(D)).
(4) 소정의 패턴들을 갖는 에칭 레지스트들 (38) 이 코어 절연층 (50M) 의 표면들 상의 전해 도금막들 (36) 상에 형성된다 (도 2(E)).
(5) 에칭 레지스트가 형성되지 않은 부분들로부터, 제 1 면 측의 전해 도금막 (36), 무전해 도금막 (34), 및 동박 (32) 이 제거되고, 제 2 면 측의 전해 도금막 (36), 무전해 도금막 (34), 및 동박 (32) 이 제거된다 (도 2(F)). 그 다음, 에칭 레지스트들이 제거되어 도전성 회로들 (58Ma, 58Mb) 및 비아 도체들 (60M) 을 갖는 코어 절연층 (50M) 이 완성된다 (도 2(G)).
(6) 코어 절연층 (50M) 의 제 1 면 (F) 측에, 유리-클로스 코어 재료를 열경화성 폴리페닐렌 에테르 수지로 함침시킴으로써 이루어진 층간 절연층 (50A), 및 8μm 두께의 동박 (42) 이 라미네이트되고; 제 2 면 (S) 측에, 유리-클로스 코어 재료를 열경화성 폴리페닐렌 에테르 수지로 함침시킴으로써 이루어진 층간 절연층 (50B), 및 8μm 두께의 동박 (42) 이 라미네이트된다 (도 3(A)).
(7) 동박들 (42) 의 두께는 라이트 에칭을 통해 4μm 로 조정되고 (도 3(B)), 동박들에 대해 흑화 처리가 실시된다.
(8) CO2 레이저를 조사함으로써, 층간 절연층 (50A) 에 도전성 회로 (58Ma) 에 도달하는 개구부들 (51A) 이 형성되고, 층간 절연층 (50B) 에 도전성 회로 (58Mb) 에 도달하는 개구부들 (51B) 이 형성된다 (도 3(C)).
(9) 개구들 (51A, 51B) 에 대해 디스미어 처리가 실시된 후, 무전해 도금이 수행되어 무전해 도금막 (44) 을 형성하며 (도 3(D)), 전해 도금막 (46) 이 추가로 형성된다. 따라서, 개구부들 (51A, 51B) 에 도금 충전함으로써 이루어진 비아 도체들 (60A, 60B) 이 형성된다 (도 4(A)).
(10) 소정의 패턴들을 갖는 에칭 레지스트들 (48) 이 층간 절연층들 (50A, 50B) 의 표면들 상의 전해 도금막들 (36) 상에 형성된다 (도 4(B)).
(11) 에칭 레지스트가 형성되지 않은 부분들로부터, 전해 도금막 (46), 무전해 도금막 (44), 및 동박 (42) 이 제거되고 (도 4(C)), 에칭 레지스트가 제거된다. 따라서, 도전성 회로 (58A) 및 비아 도체들 (60A) 을 갖는 층간 절연층 (50A), 및 도전성 회로 (58B) 및 비아 도체들 (60B) 을 갖는 층간 절연층 (50B) 이 완성된다 (도 5(A)).
(12) 도 3 내지 도 5(A) 에 도시된 처리들이 반복되어, 도전성 회로 (58C) 및 비아 도체들 (60C) 을 갖는 층간 절연층 (50C), 및 도전성 회로 (58D) 및 비아 도체들 (60D) 을 갖는 층간 절연층 (50D) 이 적층되고; 도전성 회로 (58E) 및 비아 도체들 (60E) 을 갖는 층간 절연층 (50E), 및 도전성 회로 (58F) 및 비아 도체들 (60F) 을 갖는 층간 절연층 (50F) 이 적층된다. 또한, 도전성 회로 (58G) 및 비아 도체들 (60G) 을 갖는 층간 절연층 (50G), 및 도전성 회로 (58H) 및 비아 도체들 (60H) 을 갖는 층간 절연층 (50H) 이 적층되고; 도전성 회로 (58I) 및 비아 도체들 (60I) 을 갖는 층간 절연층 (50I), 및 도전성 회로 (58J) 및 비아 도체들 (60J) 을 갖는 층간 절연층 (50J) 이 적층된다. 이에 따라, 프린트 배선판 (10) 이 완성된다 (도 5(B)).
(13) 상업적으로 이용가능한 솔더-레지스트 (solder-resist) 조성물이 도포되고, 노광 및 현상된다. 따라서, 개구부들 (71) 을 갖는 솔더-레지스트층들 (70) 이 형성된다 (도 6(A)).
(14) 5μm 두께의 니켈-도금층이 개구부들 (71) 에 형성되고, 0.03μm 두께의 금-도금층이 니켈-도금층 상에 형성된다 (도면들에는 미도시).
(15) 제 1 면 측 개구부들 (71) 및 제 2 면 측 개구부들 (71) 에 솔더 볼 (solder ball) 들이 로딩 (loading) 되고, 이어서 리플로우 (reflow) 프로세스가 뒤따른다. 이에 따라, 솔더 범프 (solder bump) 들 (76U) 이 제 1 면 (상부 면) 측에 형성되고, 솔더 범프들 (76D) 이 제 2 면 (하부 면) 측에 형성된다. 프린트 배선판 (10) 이 완성된다 (도 6(B)).
제 1 실시형태의 제 1 변형예
도 7 은 제 1 실시형태의 변형예에 따른 프린트 배선판을 제조하는 방법을 나타낸다. 제 1 실시형태의 변형예에서, 제 2 면 (S) 측 동박 (32) 상에 무전해 도금막 (34) 및 전해 도금막 (36) 이 형성되지 않는다 (도 7(C), 도 7(D)). 에칭 레지스트들 (38) 이 형성된 후 (도 7(E)), 제 1 면 측의 전해 도금막 (36), 무전해 도금막 (34), 및 동박 (32) 이 에칭 레지스트가 형성되지 않은 부분들로부터 제거된다. 그 다음, 제 2 면 측 동박 (32) 이 제거되고 (도 7(F)), 에칭 레지스트들이 제거된다 (도 7(G)). 후속 단계들은 제 1 실시형태와 동일하기 때문에, 그 설명들은 여기서 생략된다.
제 1 실시형태의 제 2 변형예
도 8 은 제 1 실시형태의 제 2 변형예에 따른 프린트 배선판을 제조하는 방법을 나타낸다. 제 1 실시형태의 제 2 변형예에서, 도전성 회로는 세미-애디티브법 (semi-additive method) 에 의해 형성된다. 제 1 실시형태에서 도 3(D) 를 참조하여 전술한 단계에 이어 (도 8(A)), 소정의 패턴들을 갖는 도금 레지스트들 (54) 이 무전해 도금막들 상에 형성된다 (도 8(B)). 도금 레지스트가 형성되지 않은 곳에 전해 도금막들 (46) 이 형성된다 (도 8(C)). 도금 레지스트들이 제거된 후에, 도금 레지스트들 하의 무전해 도금막 및 동박이 제거되고, 비아 도체들 (60A, 60B) 및 도전성 회로들 (58A, 58B) 이 완성된다 (도 8(D)).
제 1 실시형태의 제 3 변형예
도 9 는 제 1 실시형태의 제 3 변형예에 따른 프린트 배선판의 단면도를 나타낸다. 제 3 변형예에서, 코어 절연층 (50M) 의 제 1 면 (F) 측에 신호 라인 (58MaS) 이 배치되고, 층간 절연층 (50A) 상의 그라운드층 (58AE) 및 코어 절연층 (50M) 의 제 2 면 (S) 측의 그라운드층 (58ME) 에 의해 스트립라인이 구성된다.
제 2 실시형태
도 10 은 제 2 실시형태에 따른 프린트 배선판의 단면도이다. 제 2 실시형태에서, 코어 절연층 (50M) 은 제 1 실시형태와 동일하게 열경화성 폴리페닐렌 에테르 수지로 이루어진다. 1GHz 에서의 유전 상수는 4.0 이하로 설정되고, 그것의 Tg (유리 전이 온도) 이하에서의 열 팽창 계수는 85ppm/℃ 이하, 더 바람직하게는 55ppm/℃ 이하로 설정된다. 한편, 제 1 면 측 층간 절연층들 (50A~50I) 및 제 2 면 측 층간 절연층들 (50B~50J) 은 유리 클로스를 에폭시 수지로 함침시키고 추가로 무기 입자들을 추가함으로써 낮은 CTE 를 갖도록 형성된 유리-에폭시 기판으로 이루어진다.
제 2 실시형태에서, 제 1 면 측 층간 절연층들 (50A~50I) 및 제 2 면 측 층간 절연층들 (50B~50J) 은 낮은 CTE 를 갖도록 설정되어, 코어 절연층 (50M) 에서의 응력이 완화되고 비아 도체들 (60M) 의 신뢰성이 향상된다.
제 2 실시형태의 제 1 변형예
도 11 은 제 2 실시형태의 변형예에 따른 프린트 배선판의 단면도이다. 제 2 실시형태에서, 코어 절연층 (50M) 및 층간 절연층들 (50A, 50B) 은 제 1 실시형태와 동일하게 열경화성 폴리페닐렌 에테르 수지로 이루어진다. 그들의 1GHz 에서의 유전 상수는 4.0 이하로 설정되고, 그들의 Tg (유리 전이 온도) 이하에서의 열 팽창 계수는 85ppm/℃ 이하, 더 바람직하게는 55ppm/℃ 이하로 설정된다. 한편, 제 1 면 측 층간 절연층들 (50C~50I) 및 제 2 면 측 층간 절연층들 (50D~50J) 은 유리 클로스를 에폭시 수지로 함침시키고 추가로 무기 입자들을 추가함으로써 낮은 CTE 를 갖도록 형성된 유리-에폭시 기판으로 이루어진다.
제 2 실시형태의 제 2 변형예
도 12 는 제 2 실시형태의 제 2 변형예에 따른 프린트 배선판의 단면도이다. 제 2 실시형태에서, 코어 절연층 (50M) 및 층간 절연층 (50A) 은 제 1 실시형태와 동일하게 열경화성 폴리페닐렌 에테르 수지로 이루어진다. 그들의 1GHz 에서의 유전 상수는 4.0 이하로 설정되고, 그들의 Tg (유리 전이 온도) 이하에서의 열 팽창 계수는 85ppm/℃ 이하, 더 바람직하게는 55ppm/℃ 이하로 설정된다. 한편, 제 1 면 측 층간 절연층들 (50C~50I) 및 제 2 면 측 층간 절연층들 (50B~50J) 은 유리 클로스를 에폭시 수지로 함침시키고 추가로 무기 입자들을 추가함으로써 낮은 CTE 를 갖도록 형성된 유리-에폭시 기판으로 이루어진다.
제 2 실시형태에서, 제 1 면 측 층간 절연층들 (50C~50I) 및 제 2 면 측 층간 절연층들 (50D~50J) 은 낮은 CTE 를 갖도록 설정되어, 코어 절연층 (50M) 에서의 응력이 완화되고 비아 도체들 (60M) 의 신뢰성이 향상된다. 한편, 코어 절연층 (50M) 및 층간 절연층들 (50A, 50B) 은 낮은 유전 상수를 갖도록 설정되고, 프린트 배선판의 중앙 부분에서 전기적 특성들이 향상된다.
낮은 유전 상수를 갖는 층간 절연층들 (50A~50J) 에서 Z 방향에서의 열 팽창 계수가 높고, 이러한 층간 절연층들로부터의 응력은 중앙에 배치된 코어 절연층 (50M) 에 집중된다. 따라서, 코어 절연층의 양면 상의 도전성 회로들 (58Ma, 58Mb) 의 동박 (32) 의 두께 (t1) 는 층간 절연층 상의 도전성 회로들의 동박 (42) 의 두께 (t2) 보다 크게 설정되어 강성이 향상된다. 따라서, 코어 절연층에서의 도체들 (60M) 은 응력이 가해질 때 동박 (42) 으로부터 분리되는 것이 방지되고, 비아 도체들의 접속 신뢰성이 확보된다.
경화성 폴리페닐렌 에테르 수지 조성물로 이루어진 절연층들이 사용될 때, 수지 잔류물 (residue) 은 레이저를 이용하여 비아 홀들이 형성될 때 비아 바닥 (bottom) 에 남는 경향이 있다.
또한, 절연층들의 유전 상수가 더 낮게 설정될 때, 그들의 Z 방향에서의 열 팽창 계수는 더 높아지고, 열 수축으로 인한 비아 도체들의 더 낮은 접속 신뢰성을 초래하게 된다. 특히, 풀-스택 (full-stack) 비아 구조를 갖는 다층 프린트 배선판에서, 응력은, 그 응력이 분산될 채널 (channel) 을 가지지 않는, 중앙 코어 층에서 형성된 비아 도체들에 집중된다. 따라서, 비아 도체들의 접속 신뢰성이 감소된다.
도 13(A) 는 코어 층에서의 비아 도체의 현미경 사진을 도시한다. 잔류물이 비아 도체의 바닥에 잔류하고, 비아 도체의 동박과 도금된 표면 사이의 경계면에 크랙이 관찰된다. 도 13(B) 에서의 현미경 사진에서, 비아 도체의 바닥의 잔류물로 인해 비아 도체의 바닥에서 크랙이 관찰된다.
본 발명의 일 실시형태에 따른 프린트 배선판은 다음과 같은 것들을 갖는다: 제 1 면 및 그 제 1 면 반대 편의 제 2 면을 갖고, 도금으로 다수의 홀들을 충전함으로써 이루어진 비아 도체들을 갖는 코어 절연층; 코어 절연층의 제 1 면 및 제 2 면 상에 적층된 동박 및 그 동박 상에 형성된 도금막으로 이루어진 제 1 도전층들; 코어 절연층의 제 1 면 측 또는 제 2 면 측 중 적어도 어느 일방 상에 형성되고 도금으로 다수의 홀들을 충전함으로써 이루어진 비아 도체들을 갖는 하나 이상의 층간 절연층들; 및 층간 절연층들 상에 적층된 동박 및 그 동박 상에 형성된 도금막으로 이루어진 제 2 도전층들. 이러한 프린트 배선판은 다음과 같은 기술적인 특징들을 갖는다: 코어 절연층 및 층간 절연층들 각각은 1GHz 에서 4.0 이하의 유전 상수 및 Tg 이하에서 85ppm/℃ 이하의 열 팽창 계수를 가지며, 제 1 도전층들의 동박의 두께는 제 2 도전층의 동박의 두께보다 크게 설정된다.
본 발명의 일 실시형태에 따른 프린트 배선판은 코어 절연층의 양면들 상에 다수의 층간 절연층들을 적층시킴으로써 형성된다. 코어 절연층 및 층간 절연층들 각각은 1GHz 에서 4.0 이하의 유전 상수를 갖는다. 따라서, 스트립라인이 구성될 때 다수의 층간 절연층들을 이용하는 스킵 레이어들을 채용하지 않고, 또는, 생산 수율을 저하시킬 수 있는 정도까지 배선 두께를 감소시키지 않고서도 필요한 임피던스 특성들이 획득된다. 한편, 낮은 유전 상수를 갖는 코어 절연층 및 층간 절연층들은 Z 방향에서 높은 열 팽창 계수들을 가지고, 층간 절연층들로부터의 응력은 중앙에 위치한 코어 절연층에 집중된다. 따라서, 코어 절연층의 양면 상의 제 1 도전층들의 동박은, 코어 절연층 내의 비아 도체들이 응력이 가해질 때 동박으로부터 분리되는 것이 방지되고 비아 도체들의 접속 신뢰성이 확보되도록, 강성을 향상시키도록 더 두껍게 설정된다.
명백하게, 본 발명의 수많은 변형들 및 변화들이 전술한 교시들에 비추어 가능하다. 따라서, 첨부된 청구항들의 범위 내에서 본 발명은 본원에서 구체적으로 설명된 것 이외의 것으로 실시될 수도 있다는 것이 이해되어야 한다.

Claims (20)

  1. 프린트 배선판으로서,
    수지를 포함하는 코어 절연층으로서, 상기 코어 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 갖는, 상기 코어 절연층;
    상기 코어 절연층의 표면에 형성된 제 1 도전층으로서, 상기 코어 절연층의 상기 표면 상에 적층된 동박 및 상기 동박 상에 형성된 도금막을 포함하는, 상기 제 1 도전층;
    상기 제 1 도전층 상에 형성되고 수지를 포함하는 층간 절연층으로서, 상기 층간 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 갖는, 상기 층간 절연층; 및
    상기 층간 절연층 상에 형성된 제 2 도전층으로서, 상기 층간 절연층 상에 적층된 동박을 포함하고 상기 제 2 도전층의 상기 동박 상에 형성된 도금막을 포함하는, 상기 제 2 도전층을 포함하며,
    상기 제 1 도전층은 도전성 회로를 포함하고, 상기 제 2 도전층은 상기 층간 절연층 내의 상기 비아 도체를 통해 상기 제 1 도전층에서의 상기 도전성 회로에 접속된 도전성 회로를 가지며, 상기 코어 절연층 및 상기 층간 절연층의 각각은 1GHz 의 주파수에서의 신호 전송에 대해 4.0 이하의 유전 상수를 가지고 유리 전이 온도인 Tg 이하에서 85ppm/℃ 이하의 열 팽창 계수를 가지며, 상기 제 1 도전층의 상기 동박은 상기 제 2 도전층의 상기 동박의 두께보다 크게 설정된 두께를 갖는, 프린트 배선판.
  2. 제 1 항에 있어서,
    상기 제 1 도전층의 상기 동박의 두께는 5μm 이상으로 설정되는, 프린트 배선판.
  3. 제 1 항에 있어서,
    상기 층간 절연층 내의 상기 비아 도체는, 상기 층간 절연층 내의 상기 비아 도체가 상기 코어 절연층 내의 상기 비아 도체 상에 적층되도록 배치되는, 프린트 배선판.
  4. 제 1 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층의 적어도 일방은 스트립라인 (stripline) 을 포함하는, 프린트 배선판.
  5. 제 1 항에 있어서,
    상기 층간 절연층은 복수로 형성되고, 상기 복수의 층간 절연층들은 동일한 수지를 포함하는, 프린트 배선판.
  6. 제 1 항에 있어서,
    상기 코어 절연층의 상기 수지는 폴리페닐렌 에테르 수지인, 프린트 배선판.
  7. 제 6 항에 있어서,
    상기 코어 절연층의 유전 상수는 상기 층간 절연층의 유전 상수보다 낮게 설정되는, 프린트 배선판.
  8. 제 1 항에 있어서,
    상기 코어 절연층의 상기 수지는 폴리페닐렌 에테르 수지이고, 상기 층간 절연층의 상기 수지는 폴리페닐렌 에테르 수지인, 프린트 배선판.
  9. 제 8 항에 있어서,
    상기 층간 절연층은 무기 필러 (filler) 를 포함하고, 상기 층간 절연층의 상기 열 팽창 계수는 55ppm/℃ 이하인, 프린트 배선판.
  10. 제 1 항에 있어서,
    상기 층간 절연층은 복수로 형성되고, 상기 복수의 층간 절연층들의 각각은 무기 필러를 포함하고, 상기 복수의 층간 절연층들의 각각은 55ppm/℃ 이하의 열 팽창 계수를 갖는, 프린트 배선판.
  11. 프린트 배선판으로서,
    수지를 포함하는 코어 절연층으로서, 상기 코어 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 갖는, 상기 코어 절연층;
    상기 코어 절연층의 제 1 면 상에 형성된 제 1 적층 구조로서, 제 1 도전층, 층간 절연층, 및 제 2 도전층을 포함하는, 상기 제 1 적층 구조; 및
    상기 코어 절연층의 상기 제 1 면의 반대 측의 상기 코어 절연층의 제 2 면 상에 형성된 제 2 적층 구조로서, 제 1 도전층, 층간 절연층, 및 제 2 도전층을 포함하는, 상기 제 2 적층 구조를 포함하며,
    상기 제 1 적층 구조의 상기 제 1 도전층은, 상기 코어 절연층의 상기 제 1 면 상에 형성되고, 상기 코어 절연층의 상기 제 1 면 상에 적층된 동박 및 상기 동박 상에 형성된 도금막을 포함하며,
    상기 제 1 적층 구조의 상기 층간 절연층은, 상기 제 1 적층 구조의 상기 제 1 도전층 상에 형성되고, 수지를 포함하고, 상기 제 1 적층 구조의 상기 층간 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 가지며,
    상기 제 1 적층 구조의 상기 제 2 도전층은, 상기 제 1 적층 구조의 상기 층간 절연층 상에 형성되고, 상기 제 1 적층 구조의 상기 층간 절연층 상에 적층된 동박을 포함하고, 상기 제 1 적층 구조의 상기 제 2 도전층의 상기 동박 상에 형성된 도금막을 포함하며,
    상기 제 2 적층 구조의 상기 제 1 도전층은, 상기 코어 절연층의 상기 제 2 면 상에 형성되고, 상기 코어 절연층의 상기 제 2 면 상에 적층된 동박을 포함하고, 상기 제 2 적층 구조의 상기 제 1 도전층의 상기 동박 상에 형성된 도금막을 포함하며,
    상기 제 2 적층 구조의 상기 층간 절연층은, 상기 제 2 적층 구조의 상기 제 1 도전층 상에 형성되고, 수지를 포함하고, 상기 제 2 적층 구조의 상기 층간 절연층을 관통해 형성된 홀을 충전하는 도금 재료를 포함하는 비아 도체를 가지며,
    상기 제 2 적층 구조의 상기 제 2 도전층은, 상기 제 2 적층 구조의 상기 층간 절연층 상에 형성되고, 상기 제 2 적층 구조의 상기 층간 절연층 상에 적층된 동박을 포함하고, 상기 제 2 적층 구조의 상기 제 2 도전층의 상기 동박 상에 형성된 도금막을 포함하며,
    상기 제 1 및 제 2 적층 구조들의 상기 제 1 도전층들의 각각은 도전성 회로를 포함하고,
    상기 제 1 및 제 2 적층 구조들의 상기 제 2 도전층들의 각각은, 상기 제 1 및 제 2 적층 구조들의 상기 층간 절연층들의 각각의 층간 절연층 내의 상기 비아 도체를 통해, 상기 제 1 및 제 2 적층 구조들의 상기 제 1 도전층들의 각각의 제 1 도전층에서의 상기 도전성 회로에 접속된 도전성 회로를 가지며,
    상기 코어 절연층 및 상기 층간 절연층들의 각각은, 1GHz 의 신호 주파수에서 4.0 이하의 유전 상수를 가지고, 유리 전이 온도인 Tg 이하에서 85ppm/℃ 이하의 열 팽창 계수를 가지며,
    상기 제 1 및 제 2 적층 구조들의 각각에서의 상기 제 1 도전층의 상기 동박은, 상기 제 1 및 제 2 적층 구조들의 각각에서의 상기 제 2 도전층의 상기 동박의 두께보다 크게 설정된 두께를 가지는, 프린트 배선판.
  12. 제 11 항에 있어서,
    상기 제 1 도전층들의 각각의 상기 동박의 두께는 5μm 이상으로 설정되는, 프린트 배선판.
  13. 제 11 항에 있어서,
    상기 제 1 적층 구조의 상기 층간 절연층 내의 상기 비아 도체는, 상기 층간 절연층 내의 상기 비아 도체가 상기 코어 절연층 내의 상기 비아 도체 상에 적층되도록 배치되고,
    상기 제 2 적층 구조의 상기 층간 절연층 내의 상기 비아 도체는, 상기 층간 절연층 내의 상기 비아 도체가 상기 코어 절연층 내의 상기 비아 도체 상에 적층되도록 배치되는, 프린트 배선판.
  14. 제 11 항에 있어서,
    상기 제 1 적층 구조 내의 상기 제 1 도전층 및 상기 제 2 도전층의 적어도 일방은 스트립라인 (stripline) 을 포함하고, 상기 제 2 적층 구조 내의 상기 제 1 도전층 및 상기 제 2 도전층의 적어도 일방은 스트립라인을 포함하는, 프린트 배선판.
  15. 제 11 항에 있어서,
    상기 제 1 적층 구조 내의 상기 층간 절연층 및 상기 제 2 적층 구조 내의 상기 층간 절연층은, 상기 코어 절연층으로부터 셀 때 동일한 계층 (tier) 들 상에 배치되고, 동일한 재료로 이루어지는, 프린트 배선판.
  16. 제 11 항에 있어서,
    상기 코어 절연층의 상기 수지는 폴리페닐렌 에테르 수지인, 프린트 배선판.
  17. 제 16 항에 있어서,
    상기 코어 절연층의 상기 유전 상수는, 상기 제 1 및 제 2 적층 구조들 내의 상기 층간 절연층들의 상기 유전 상수들보다 낮게 설정되는, 프린트 배선판.
  18. 제 11 항에 있어서,
    상기 코어 절연층의 상기 수지는 폴리페닐렌 에테르 수지이며, 상기 제 1 적층 구조 내의 상기 층간 절연층의 상기 수지는 폴리페닐렌 에테르 수지이고, 상기 제 2 적층 구조 내의 상기 층간 절연층의 상기 수지는 폴리페닐렌 에테르 수지인, 프린트 배선판.
  19. 제 18 항에 있어서,
    상기 제 1 적층 구조 내의 상기 층간 절연층은 무기 필러 (filler) 를 포함하고, 상기 제 1 적층 구조 내의 상기 층간 절연층의 상기 열 팽창 계수는 55ppm/℃ 이하이며, 상기 제 2 적층 구조 내의 상기 층간 절연층은 무기 필러를 포함하고, 상기 제 2 적층 구조 내의 상기 층간 절연층의 상기 열 팽창 계수는 55ppm/℃ 이하인, 프린트 배선판.
  20. 제 11 항에 있어서,
    상기 제 1 적층 구조는, 상기 제 1 적층 구조의 상기 제 1 도전층 상에 형성된 상기 층간 절연층을 포함하는 복수의 층간 절연층들을 포함하고,
    상기 제 2 적층 구조는, 상기 제 2 적층 구조의 상기 제 1 도전층 상에 형성된 상기 층간 절연층을 포함하는 복수의 층간 절연층들을 포함하는, 프린트 배선판.
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