JP2015516672A - レーザ分割及び装置層移設のためのシステム及び方法 - Google Patents

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Abstract

光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、厚いドナーウェハから、レーザ照射を使用して、分割及び分離するための方法及びシステムが提供される。
【選択図】 図６Ａ

Description

関連出願の相互参照：本出願は、次の米国プロビジョナル特許出願、即ち２０１２年２月２６日に出願された第６１／６０３，３７０号、２０１２年２月２７日に出願された第６１／６０３，８９４号、２０１２年３月１１日に出願された第６１／６０９，３４７号、及び２０１２年１０月１日に出願された第６１／７０８，４７７号の利益を主張するものであり、それらは、参考としてここにそのまま援用される。
本発明は、一般的に、半導体装置の分野に関するもので、より詳細には、半導体装置層のレーザ処理に関する。
図１Ａは、半導体基板１０を通過するエネルギー粒子１２（例えば、レーザビームからの光子）の断面図であり、光子の通常の吸収を示している。図１Ａにおいて、入射する光子は、質量輸送を生じることなく光学エネルギーを運搬する。材料層は、エネルギー粒子を吸収し、吸収通路は、２つの分類、即ち線型吸収及び非線型吸収に分けられる。半導体材料における光子の通常吸収は、電子が内部エネルギー帯遷移により価電子帯から伝導帯へ励起されるときに生じ、入射する光子は、その光子エネルギーが固体（半導体材料）のエネルギーバンドギャップより大きいときに固体へ吸収される。金属及び強くドープされた導電性半導体では、自由電子のような非常に多数の自由キャリアが伝導帯に存在する。これらの自由キャリアは、（自由キャリア吸収を通して）入射光子も吸収し、そして吸収される光子の数が自由キャリアの数に等しいので線型吸収と分類される。
ｈｖ＞Ｅｇ（バンドギャップエネルギー）；線型吸収
光子エネルギーが、例えば、固体におけるエネルギーバンドギャップ（Ｅｇ）より低い場合には、光子は吸収されず、透過する。プランク定数をｈとし、周波数をｖとすれば、ｈとｖの積が光子エネルギーである。
ｈｖ＜Ｅｇ（バンドギャップエネルギー）；透過
それに対して、図１Ｂは、レンズ１９を通過する光学的入射エネルギー粒子１６（例えば、レーザ）及び半導体基板１４の断面図であり、（材料層内の焦点とも称される）選択された材料場所／スポット１８における光子の異常吸収を示している。異常吸収は、透明材料／媒体でも、例えば、パルス状のナノ秒レーザ収束を伴う線型吸収により、及び伝導帯でのエネルギーバンドギャップ又は雪崩モードにおいて（その内で）電子当たり複数の光子が吸収されるピコ秒パルスでのいわゆる多光子吸収を伴う非線型吸収により、生じ得る。
ｎｘｈｖ＞Ｅｇ；非線型吸収
（ｎ＝２、３、４、・・・）
但し、ｎは、整数を表わす。この現象は、レーザ照射の高いピーク電力及び短いパルスを使用するエネルギーが図１Ｂの選択された場所／スポット１８のような小さな集中スペースにおいて短時間に堆積される（高い電力が小さな面積又は体積に非常に短時間に収束される）ときに生じる。このような状態を使用して、短いパルス状のレーザビームが固体に照射されるときに、材料の溶融及び／又は切除が線型吸収形態でしばしば生じる（この作用は、非常に小さな材料堆積へ厳密に収束しなくてもしばしば観察される）。
ビームを透過すべき固体材料に対する光子波長を選択しそしてビームを固体内に厳密に収束するケースについて考える。レーザビームは、固体表面から内部へある深さまで貫通し、次いで、小さな場所において高いエネルギー密度で吸収され、その結果、ある程度の不均質性が固体材料の均一マトリクスに形成される。これは、材料の透明性のために非収束のレーザ電力が吸収されず、一方、固体材料内の厳密に収束されたビームスポットが図２のグラフに示す加熱中の光吸収係数の増加のために光吸収性向上の引き金となるからである。
固体材料内に短いレーザパルスを使用する収束レーザビームにより誘発される不均質性（及び極微クラック(micro-crack)）は、次のような作用を生じる。
１．固体材料における屈折率の変動；
２．固体から液体への相遷移又は昇華及び凝固；
３．結晶相からアモルファス相への変化（及び他の考えられる相変化）；
４．転位、対応配列、双晶、及び小さな角度から大きな角度への粒子境界；
５．原子結合を破壊して、結合間にスペース又は極微空所を生じさせるクラック（極微クラック）；及び
６．異常な局部加熱により結合の塊を破壊し及び固体相で拡散するマイクロメータ規模の空洞、空所又は孔。
屈折率の変化は、ガラスにおいて観察されており、ガラス内の導波及び彫刻に適用される。
単結晶シリコン及び他の半導体材料では、例えば、マイクロメータ規模の収束ビームを使用する波長の長い光子は、材料を通して指定の場所まで透過貫通する。というのは、材料のエネルギーバンドギャップが光子のエネルギーより大きく（ｈｖ＜Ｅｇ）、そして短いレーザパルスを使用する間にレーザが光学的レンズにより表面下の場所に厳密に収束されるからである。しかしながら、そのような条件のもとでは、材料の結晶相が、結晶相からアモルファス相へしばしば変化し、及び／又はレーザビームが収束されて線型及び／又は非線型吸収を生じさせる指定の場所（しばしば比較的小さな場所）における結晶欠陥、転位、双晶、粒子、対応配列及び境界に関連して、単結晶構造から多結晶構造へ変化する。単結晶ウェハの均一マトリクスにおけるそのような不均質性は、その選択された場所に局所化された多量の応力をしばしば導入し、その選択された場所の付近にＳｉ−Ｓｉ結合の破壊を生じさせ、極微クラックを招く。加熱中の光吸収係数が高いことによる異常な光吸収の極端な条件のもとで空洞、空所及び孔の形成も生じ得る。
それ故、ドナーウェハから装置層を製造する必要が生じる。ここに開示される要旨によれば、装置層を製造するためのレーザ処理方法は、以前に開発された装置層製造方法及びシステムに関連した欠点を実質的に排除し又は軽減するものである。
ここに開示される要旨の１つの態様によれば、光学的、光起電力、電子、マイクロ電気機械的システム（ＭＥＭＳ）、又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、レーザ照射を使用して、厚いドナーウェハから分割し及び分離するための方法が提供される。
ここに開示される要旨のこれら及び他の態様は、付加的な新規な特徴と共に、ここに述べる説明から明らかとなろう。この概要の意図は、請求項に述べる要旨を包括的に説明するのではなく、むしろ、幾つかの要旨機能の概略を手短に述べるものである。ここに述べる他のシステム、方法、特徴及び効果は、添付図面及び以下の詳細な説明を検討すれば、当業者に明らかとなるであろう。この説明に包含される全てのそのような付加的なシステム、方法、特徴、及び効果は、特許請求の範囲内に包含されるものとする。
ここに開示される要旨の特徴、性質及び効果は、同じ特徴部が同じ参照番号で示された添付図面を参照して以下に述べた詳細な説明から明らかとなろう。
光子の正常吸収を示すエネルギー粒子の断面図である。 光子の異常吸収を示すエネルギー粒子の断面図である。 加熱中の吸収係数を示すグラフである。 照射時の単結晶シリコン材料の温度上昇対深さプロフィールを示すグラフである。 半導体材料の断面図である。 単結晶半導体層のレーザ照射処理の断面図である。 半導体層を横切ってレーザスキャンするときの単結晶半導体層のレーザ照射処理を示す断面図である。 図５Ｂ１及び図５Ｂ１’はスポットピッチを増加する方法を示す図である。 図５Ｂ２及び図５Ｂ２’はスポットピッチを増加する方法を示す図である。 装置層分離の断面図である。 装置層分離の断面図である。 装置層分離の断面図である。 装置層分離の断面図である。 Ｎ型Ｓｉウェハを横切るレーザ処理の詳細断面図である。 前面取り付け／堆積された装置層を有する半導体ウェハの背面図である。 装置層に取り付けられたハンドラーの断面図である。 分割層に沿ってウェハから装置層を剥離するところを示す断面図である。 結晶シリコン光起電力（ＰＶ）太陽電池を製造する実施形態を示す図である。 結晶シリコン光起電力（ＰＶ）太陽電池を製造するための実施形態を示す図である。 結晶シリコン光起電力（ＰＶ）太陽電池を製造するための実施形態を示す図である。 結晶シリコン光起電力（ＰＶ）太陽電池を製造するための実施形態を示す図である。 結晶シリコン光起電力（ＰＶ）太陽電池を製造するための実施形態を示す図である。 結晶シリコン光起電力（ＰＶ）太陽電池を製造するための実施形態を示す図である。 単一ヘテロ接合ＩｎＧａＰ／ＧａＡｓ装置層太陽電池の製造を示す断面図である。 単一ヘテロ接合ＩｎＧａＰ／ＧａＡｓ装置層太陽電池の製造を示す断面図である。 単一ヘテロ接合ＩｎＧａＰ／ＧａＡｓ装置層太陽電池の製造を示す断面図である。 単一ヘテロ接合ＩｎＧａＰ／ＧａＡｓ装置層太陽電池の製造を示す断面図である。 単一ヘテロ接合ＩｎＧａＰ／ＧａＡｓ装置層太陽電池の製造を示す断面図である。 単一ヘテロ接合ＩｎＧａＰ／ＧａＡｓ装置層太陽電池の製造を示す断面図である。 三重接合ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＡｓ装置層太陽電池の製造を示す断面図である。 三重接合ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＡｓ装置層太陽電池の製造を示す断面図である。 三重接合ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＡｓ装置層太陽電池の製造を示す断面図である。 三重接合ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＡｓ装置層太陽電池の製造を示す断面図である。 三重接合ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＡｓ装置層太陽電池の製造を示す断面図である。 レーザ分割ツール及び基板の実施形態を示す図である。 ウェハの上面図で、内部レーザ処理を示す図である。 レーザ処理ツールを示す図である。 ウェハアッセンブリの上からのレーザ照射を示す図である。 ウェハの上面図で、食い違ったスキャナ配置を示す図である。 ウェハの上面図で、レーザスキャンスポット及び線を示す図である。 高スループットウェハ処理ツールにおけるリアルタイムレーザ処理フィードバックループの側面図である。 高スループットウェハ処理ツールにおけるリアルタイムレーザ処理フィードバックループの側面図である。 高スループットツールを通るウェハ処理フローの上面図である。 高スループットツールを通るウェハ処理フローの上面図である。 高スループットツールを通るウェハ処理フローの上面図である。 ＧａＮ／サファイアＬＥＤ装置層の形成を示す断面図である。 ＧａＮ／サファイアＬＥＤ装置層の形成を示す断面図である。 ＧａＮ／サファイアＬＥＤ装置層の形成を示す断面図である。 薄いＳｉ ＩＣスタックチップの形成を示す断面図である。 薄いＳｉ ＩＣスタックチップの形成を示す断面図である。 薄いＳｉ ＩＣスタックチップの形成を示す断面図である。 薄いＳｉ ＩＣスタックチップの形成を示す断面図である。 バック照射ＣＭＯＳセンサの形成を示す断面図である。 バック照射ＣＭＯＳセンサの形成を示す断面図である。 バック照射ＣＭＯＳセンサの形成を示す断面図である。 バック照射ＣＭＯＳセンサの形成を示す断面図である。 バック照射ＣＭＯＳセンサの形成を示す断面図である。 レーザ分割を使用する厚いＳＯＩウェハの形成を示す断面図である。 レーザ分割を使用する厚いＳＯＩウェハの形成を示す断面図である。 レーザ分割を使用する厚いＳＯＩウェハの形成を示す断面図である。 レーザ分割を使用する薄いＳＯＩウェハの形成を示す断面図である。 レーザ分割を使用する薄いＳＯＩウェハの形成を示す断面図である。 レーザ分割を使用する薄いＳＯＩウェハの形成を示す断面図である。
以下の説明は、これに限定されるものではなく、本開示の一般的な原理を説明するためのものである。本開示の範囲は、請求の範囲を参照して決定されねばならない。本開示の規範的実施形態が図面に示されており、種々の図面の同じ及び対応部分を指すために同じ番号が使用されている。
本開示は、単結晶シリコン基板及びここに述べる他の製造材料を使用するバックコンタクト太陽電池のような特定の実施形態を参照して説明するが、当業者であれば、ここに述べる原理を、フロントコンタクト太陽電池、別の半導体材料（砒化ガリウム、ゲルマニウム、窒化ガリウム、等のような）を含む他の製造材料、技術的領域、及び／又は実施形態に、過剰な実験を伴わずに、適用することができよう。
ここに述べる実施形態は、半導体ウェハ又はホストテンプレートに取り付けられた種々の装置層を分割又は剥離することに適用でき、半導体材料は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＧａＮ、ＩｎＰ、等の材料を含む。更に、ここに開示する方法は、電気絶縁サファイア基板にＳｉ、ＧａＡｓ及びＧａＮ活性層をエピタキシャル成長させて処理し、対応する集積化で電子及び光学的装置を製造するにも適用できる。
ここに開示する実施形態により製造される装置は、光起電力電池、三次元集積回路、システム・イン・パッケージ（ＳＩＰ）、イメージャー、ＣＭＯＳ回路、電力装置、発光ダイオード及びレーザのための光学的装置、オプトエレクトロニック及びＬＥＤプリンティングアレイのための組み合わせ一体化、並びにセミコンダクタ・オン・インスレータ（ＳＯＩ）ウェハのような装置を含む。
半導体層のレーザ処理に関連して、半導体材料層がレーザビーム伝播のために少なくとも部分的に透明であるようにレーザビームの波長が選択された場合には、伝導帯におけるエネルギー帯間及びエネルギー帯内遷移及び自由キャリア吸収による線型吸収と称されるもののために、レーザビームが収束されないときレーザビーム電力が完全に吸収されない（又は部分的に吸収されるだけである）。レーザビームが短い時間スケールで半導体材料の比較的小さな寸法に収束されたときには、その収束された高密度のレーザ電力は、レーザビームが比較的長い期間、例えば、数ナノ秒間、照射されたときでも、材料を局部的に加熱するだけである。材料の温度は、図２に示すように、光吸収係数の温度依存性の現象により高く上昇される。
しかしながら、レーザビームが、例えば、数ピコ秒の短いパルスであるときには、エネルギーバンドギャップ又は伝導帯の雪崩モードにおいて非線型の多光子吸収が生じる。この固有の吸収現象は、相遷移、構造再構成、結晶欠陥を発生し、材料の小さな部分を局部的に加熱することにより半導体材料の蒸発も生じさせ、材料内の照射された小さな部分に小さな空洞、孔及び空所を残す（図１Ａ及び１Ｂに示して説明した現象）。
上述した収束された透過性レーザ照射プロセスを使用すると、半導体結晶相がアモルファス状態へ変化し、従って、小さなミクロン規模の領域において収束されるレーザビーム場所に双晶、多結晶粒子及び粒子境界のような転位の配列を局部的に生成しながら材料の反射率を変更する。比較的短い時間周期で照射を働かせることにより、収束されるパルスレーザ照射に対し比較的高いレーザビームエネルギー密度を得ることができる。より極端な照射の場合には、局所的な空所及び穴が、収束される照射スポットにおける結晶ドメインと同時に形成され、この場合に、蒸発又は昇華によって孔が形成され、そしてシリコンＳｉの温度依存性吸収係数のために蒸発の付近の溶融領域からの再凝固プロセスにより多結晶ドメインが形成される（１０６４ｎｍ波長レーザについて図２に示されたように）。Ｓｉ吸収係数の詳細な説明に関しては、フクヨＦ、オオムラＥ、フクミツＫ、モリタＨのJournal of Japan Laser Processing Society、第１４巻、第１号、第２４−２９ページ、２００７年、及びウィクリームＨ．Ａ、レッドフィールドＤのJournal of Applied Physics、第５０巻、第３号、第１４９１−１４９３ページ、１９７９年を参照されたい。これは、参考としてここにそのまま援用される。約ゼロ／ｃｍの低い吸収係数のために室温（約３００Ｋの温度）において１０６４ｎｍ波長のレーザをＳｉに吸収させることは困難であるが、吸収係数は、７００Ｋ−８００Ｋの温度では５００／ｃｍを越える高さに到達する。
材料内の小さな部分／スポットに濃密な電力を伴う１０６４ｎｍレーザを収束させることでＳｉを加熱することにより、局部／スポットの温度がＳｉの溶融温度（約１６０００Ｋ）を充分越える温度に非常に急速に到達する。これは、単結晶シリコン材料に１０６４ｎｍ波長のレーザを照射したときの温度上昇対深さプロフィールを示す図３Ａのグラフに示されている。図３Ａのグラフは、小さな焦点／スポット／場所（例えば、マイクロメータ範囲及びそれより非常に小さなサイズの）に４５０ｎｍ半径でＳｉ表面から６０ミクロンの深さに４．４５マイクロジュールの電力を伴う１０６４ｎｍ波長のレーザを収束させた温度結果を示す。照射は、１５０ナノ秒の期間中行われる。シリコン材料における焦点深さを増加するための温度分布が図３Ａに示されている。明らかなように、Ｓｉ深さが５８−６０ミクロン又はｕｍの焦点の周りには急峻な温度上昇があり（１６０００Ｋ以上に達する）、一方、より深い焦点のＳｉ位置及び深さ（６０ｕｍを越える）では、温度上昇がゼロ又は無視できる程度である。というのは、鋭く上昇する吸収係数のために（図３Ａに示す）レーザの光子が焦点まで及び焦点では完全に吸収されるからである。その結果、Ｓｉには２つの種類の不均質性が生じる。焦点深さ６０ｕｍ（ミクロン）、この場合も、例えば、マイクロメータ範囲の比較的小さな焦点では、Ｓｉ原子が蒸発されて、空所及び孔が生じ（例えば、図３Ｂの半導体材料の断面図には台形状の空所が示されている）、その結果、レーザ焦点の上のＳｉ領域が熱の影響を受けて（例えば、レーザ焦点より約１０マイクロメータ上で、且つ図３Ｂに多結晶層として示された）、溶融し、そして凝縮し、１５０ナノ秒の照射に続くシリコン冷却の後に多結晶ドメイン層が残された。この現象の詳細な説明については、オオムラＥ、フクヨＦ、フクミツＫ、及びモリタＨの第１７巻、発行１−２、第３８１−３８４ページ、２００６年を参照されたい。これは、参考としてここにそのまま援用される。図３Ｂは、レーザ焦点（図示されていないが、台形空所２２の下に位置する焦点）の上に形成された台形空所２２及び多結晶ドメイン／層２４を含むＳｉ層２０の一部分の断面図である。
更に、空所（図３Ｂの台形空所２２のような）と、多結晶ドメイン（図３Ｂの多結晶層２４のような）との間には、鮮明な応力差が形成される。というのは、空所の周りの隣接単結晶マトリクスには引っ張り応力が形成され、且つ多結晶ドメインの周りには圧縮応力が形成されるからであり、これは、単結晶半導体層３０について図４に示されている。これは、真空の空所にＳｉ原子がないが、欠陥及び粒子境界をもつＳｉ原子を含む多結晶ドメインの体積が膨張するからである。逆向きの応力で応力集中が生じ、均一の単結晶マトリクスにおいて歪エネルギーが最大になる。
収束されたレーザビームをウェハ上で二次元にウェハの全面を横切って（換言すれば、ウェハの水平軸（ｘ）及びウェハの垂直軸（ｙ）とも称される図５に示すウェハ前面及び／又は裏面に実質的に平行にウェハ表面を横切って及びウェハ表面にわたって）スキャンするときには、ウェハ表面に平行なウェハ内の平面に異種の構造及びそれに対応する応力フィールドが導入される。応力集中ゾーンは、ウェハ内をその全長に沿って広がり（換言すれば、図５に示すようにウェハを横切って両方向に内部に延び）、そしてレーザ処理中に導入されるか又はレーザ処理により形成される極微クラックで相互接続される（ウェハの応力エネルギーを最小にすることにより推進される現象）。図５は、レーザビーム４２（及びそれに対応する集束レンズ４４）がウェハエリアを横切ってスキャンされる以外は図４と同様の単結晶半導体層４０のレーザ照射処理を示す断面図である。例えば、極微クラックは、単一レーザが当たることにより各応力集中ゾーンに発生し、そしてレーザ照射後のコントロールされる熱的応力及び／又は外部の機械的応力により伝播して互いに接続する。接続した極微クラックで連続クラックが形成されることは、ウェハの分割や、例えば、予め堆積した犠牲層に沿ってホスト半導体基板から必要に応じて分離される薄い半導体層の形成を導く。
機械的に弱い半導体層、例えば、空所を含む多孔性シリコン層のような予め形成される機械的に弱い層は、内部に空所が存在することにより極微クラックの伝播及び接続にも貢献する。このクラック形成メカニズム、及び連続する極微クラックで形成された対応するクラック平面が図５Ａに示されている。クラック平面は、結晶劈開平面に実質的に平行に形成される。というのは、クラック平面はＳｉにおける既知の劈開結晶平面である（１１１）平面に沿ったものであり、従って、Ｓｉ（１１１）ウェハは、ある用途における一貫した及び組織的クラック形成、接続及び分割に望ましいものだからである。しかしながら、（１００）Ｓｉ平面も、極微クラックを望ましい方向に延長できる偏光のようなレーザ分割条件を調整することにより、分割及びクラック形成に使用できる。
１つの光起電力電池処理実施形態において、ＫＯＨ又はＮａＯＨ溶液のようなアルカリで化学的にエッチングしてテクスチャリングすることは、（１００）Ｓｉ表面の平面においてランダムな極微ピラミッド形成に使用される。この異種性は、結晶固体材料（例えば、半導体）の周囲マトリクスにおいて急峻のフィールド変化を生じさせ、小さな場所での局部的な極微クラックの形成を導く。このレーザ照射で誘起される極微クラック作用は、外部の機械的、熱的及び超音波の開始により生じるそのような作用より顕著である。レーザビームは、ウェハ又はホストテンプレートに堆積される装置層の表面（例えば、裏面）にわたり及びそれを横切ってスキャンされ、一方、レーザ焦点の相対的な位置（焦点深度）は、例えば、装置層及び取り付けられたテンプレートを堅牢なハンドラーで支持することにより、スキャニングレーザ照射プロセス中に装置層の前面又は裏面から一定に維持される。従って、発生した非均質性が相互接続され、その結果、極微クラックを、分離結晶平面に沿って、装置層表面領域又はウェハ／ホストテンプレート表面領域を横切って伝播し、薄い半導体装置層をドナーウェハ又はホストテンプレートから剥離させる。レーザ分割プロセスによって形成された装置層は、薄い分離された半導体装置層を破壊することなく、ホストテンプレートからバックプレーンシートのようなハンドラーへ移設される。従って、装置層、例えば、レーザ分割プロセスでスライスされた薄い半導体層は、薄い層を分離する前は元の半導体ウェハ／ホストテンプレートに常時支持され、次いで、ホストテンプレートから分離した後は、支持バックプレーン（又は支持フロントプレーン）により支持される。
ここに開示するレーザ処理革新は、材料相変化（例えば、結晶からアモルファス半導体材料への）及び再構成、及び／又は空所又は孔の形成、及び／又は多結晶ドメインを生成する再凝結が管理され且つコントロールされるようにして、収束された光子エネルギー（例えば、適当な波長及びエネルギーを伴う収束されたレーザビーム）により透明（又は半透明）物体（結晶半導体材料）において収束されたレーザビームを局部的に吸収することをベースとする。そのような異種性(heterogeneity)は、材料に比較的急峻な応力フィールドを形成し、そして誘起された極微クラック生成を通して応力が弛緩され、その結果、エネルギーの注入により質量の搬送なく照射場所の周りに不均質性(inhomogeneity)が生じる。不均質性を選択的に且つコントロールして生成することは、短期間の濃密な光子エネルギーにより小さなスポットにおいて誘起される。
ここに開示するコントロール型の極微クラック形成方法及びシステムは、半導体ウェハの表面における多数の電気、光通信、機械的、光通信、オプトエレクトロニック装置及びそれに対応する集積回路に適用される。一般的に、近代的な集積回路及び光放射装置は、比較的厚い（１００ミクロンを越え及び数百ミクロン厚みまで）ウェハ上に構築され、それに続いて、装置処理後の薄型パッケージングのためにバックラッピング及び／又は研磨により、並びにＳｉＰ（システム・イン・パッケージ）と称される集積回路の三次元スタックにより、薄くされ、そしてその薄くされた集積回路（ＩＣ）は、パッケージにおいて積層され及びＩＣの各薄い層間のワイヤボンディングにより接続される。従って、ここに開示するレーザ分割方法は、従来のチップ薄型化方法、例えば、機械的な研磨及び／又はラッピングを使用する方法を、研磨された半導体材料を無駄にする湿式プロセスに置き換える。ここに開示するレーザ分割方法は、ホスト／ドナーウェハ（出発ウェハとも称される）を再使用して、装置の生産コストを節減できるようにする。
装置層を剥離した後にホスト／ドナーテンプレート／ウェハを再使用するには、次の装置処理のために汚染をゼロ又は最小にしてテンプレート表面をフラットにし且つ平滑化しなければならない。ここに開示するレーザ照射方法は、レーザ処理中に搬送される材料の質量を最小ないしゼロにして光子エネルギーを堆積する。従って、ドナーウェハ内のウェハ／装置層の分割表面の界面では、金属の汚染が最小であり又は排除される。レーザビームをスキャンすることにより生じる照射ダメージ及び表面の粗面化は、ウェハ表面又はもし使用されれば犠牲層のエッチング、及び／又は水素アニール方法により、減少又は排除され、それにより、半導体（Ｓｉ）材料のロスをなくし、表面拡散現象を向上させて、ウェハ（及びもし使用されれば堆積された犠牲層）を水素雰囲気中でほぼ１０００℃に加熱することにより原子的にきれいなフラットな表面が回復される。従って、ある実施形態では、レーザ分割を使用して装置層を剥離した後に出発ウェハ／ホスト（ドナー）テンプレート半導体（Ｓｉ）厚みのロスはない。これは、出発ウェハの複数の再使用を許し、出発ウェハコストの著しい節減を導き、出発ウェハがコスト高で且つ機械的に薄くすることが困難であるときには（例えば、ＧａＡｓ、サファイア、ＧａＮ、ＳｉＣ、等）、コストの利益が拡大される。
ここに開示するレーザ分割及びクラック生成方法は、薄い装置層を剥離して支持ハンドラーへ移設するのに有用であるが、絶縁基板（ＳＯＩ及びＧＯＩ）上の単結晶Ｓｉ及びＧｅ層の薄膜も、この方法により効率的に形成される。この場合に、レーザビームは、絶縁ハンドルウェハに結合された後のウェハの裏面へ収束して、Ｓｉ（ＳＯＩ）又はＧｅ（ＧＯＩ）半導体層より成るセミコンダクタ・オン・インスレータ（ＳＯＩ）ウェハを形成し、それらは、高速ＣＭＯＳ（相補的金属酸化物半導体）を形成するのに使用されると共に他の電子的用途にも使用される。ある場合には、そのような集積材料ウェハを形成するコストは、出発ドナーウェハの複数回の使用及び再使用により軽減される。ＳＯＩウェハ及びホスト／ドナーウェハを分割した後に、上述した水素アニール方法により表面の粗面が減少され且つフラットな表面が回復される。
図６Ａないし６Ｅは、ここに開示する要旨によるレーザ分割方法を使用する装置層取り付けウェハの断面図である。本発明は、この頂部レーザ照射半導体ウェハダメージを減少し及び／又は排除するためのシステム及び方法を提供する。１つの実施形態において、これは、ウェハの裏面からのレーザ照射を含む。
出発半導体ドナーウェハ又はホストテンプレートは、半導体層の前面に望ましい装置層（例えば、サファイアウェハ上のＳｉ、ＧａＡｓ、又はＧａＮ層のような、非半導体ウェハ／ホストテンプレート上の半導体活性層）を形成するように処理される。このプロセスは、バルク半導体ウェハ上にプレーナ装置層形成技術を使用する。装置層は、シリコン、シリコンゲルマニウム、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、シリコンカーバイドの化合物半導体、並びにＳＩＯ（シリコン・オン・インスレータ）、ＧＯＩ（ゲルマニウム・オン・インスレータ）、ＳＯＳ（シリコン・オン・サファイア）、等の材料の種々の半導体活性層／装置層を使用して、太陽電池、ＣＭＯＳイメージャー、ＣＭＯＳ集積回路、バイポーラ集積回路、ＬＥＤ（発光ダイオード）及びレーザの光学的装置、並びに電気的及び光学的装置（オプトエレクトロニックス）との組み合わせ一体化装置、等の装置を形成するのに使用される。
図６Ａは、ホストウェハに取り付けられ又はそこに形成されそしてハンドラー又はバックプレーンに支持される装置層の断面図である。この例では、ハンドラー又はバックプレーンは、ウェハの前面を支持し、一方、レーザ照射処理は、装置層とホストウェハの交点にある焦点に沿って裏面をスキャンし、分割層を形成する。図６Ｂないし６Ｄは、分割層を形成するためのレーザ照射（図６Ａと同様の図６Ｂ）、装置層の剥離（図６Ｃ）、及びその後にホスト／ドナーウェハ上又はその中に第２の装置層を形成すること（図６Ｄ）を示す一般的プロセスフローである。従って、ホストウェハは、複数の装置層形成及び剥離サイクルに再使用することができ、従って、再使用サイクルにわたってドナーウェハのコストを割賦償却することにより全製造コストを節減することができる。例えば、ドナー／ホストウェハ又はテンプレートは、ＣＺ又はＦＺで作られたバルクウェハに、ドープされたｐ型及び／又はｎ型領域を含むか、或いはシリコンホストウェア又はサファイアホストウェハ上にエピタキシャルＳｉ層を（装置層として）含む活性の半導体材料より成る。ホストウェハとエピタキシャルＳｉ層との間には多孔性シリコン層又は二酸化シリコン層が形成される。
装置層を分割した後（図６Ｃに示す）、装置層は、バック端処理及び／又はパッケージングで処理されて、太陽電池又は太陽モジュールのような装置へと形成される。分離されたドナー／ホスト又はドナーウェハは、別の装置層製造プロセス（図６Ｄに示すように、装置層２が別のハンドラー／バックプレーンに接合され、剥離の準備ができる）に再使用され、ここで、再び、レーザ分離処理が、ホストウェハの品質を維持しつつ、装置層剥離に使用される（図６Ｂ）。
活性半導体層の表面に装置層を形成した後に（この場合も、ドナー／ホストウェハは、活性及び非活性の半導体素子を含む）、ハンドリング基板／バックプレーンが装置層上に取り付けられ、接合され、ラミネートされ又は覆われて、構造支持体を形成する。ハンドラー／バックプレーンは、スチフネスのあるポリマー、プラスチックシート、プレプレッグ、スクリーン印刷（又はスプレー）ペースト又は樹脂、絶縁体、半導体、金属、ガラス又はセラミックのような材料を含み、そして装置層ハンドリングのための後処理中に剥離や歪みを防止するため装置層に構造上の頑健性を与える。この場合も、ある例では、半導体装置層は、厚みが約１ミクロンから約１００ミクロンの範囲であり、又、１５０ミクロン程度でもよい。図６Ｅは、Ｎ型Ｓｉウェハを横切るレーザ処理の詳細な断面図である。
図７に示すように、ホストウェハは、装置層の裏面に収束される光子（レーザビーム）が照射され、レーザの波長は、半導体ウェハが１つの表面（例えば、裏面）から透明となる（レーザビームに対して少なくとも部分的に透明となる）ところの波長であって、全ウェハ表面（例えば、光子がウェハ表面を横切ってその全体を通して内部に両方向に延びる焦点において半導体ウェハに注入されて、それに対応して形成される分割層を形成するように全裏面）にわたりそれを横切ってスキャンされる。レーザスキャニング速度及び周期は、レーザ電力、収束される断面積、半導体材料の屈折率、光学的レンズの開口数、及びレーザ入力電力に基づいて選択され及び最適化され、望ましい密度の局部応力スポット、空所、孔、及び欠陥含有エリアをウェハ内に形成し、ウェハに埋設し、そしてウェハ表面上に形成された装置層の下に形成する。照射中、及び欠陥（極微クラック）領域の伝播／相互接続時に、装置層は、必要に応じて、ウェハから離層され(delaminated)、剥がされ(peeled away)又は持ち上げられる(lifted off)（ウェハから剥離されるとも称される）。しかしながら、ある場合では、特に、離層される装置層が薄い層（例えば、約１ミクロンから約１００ミクロンまでの厚み範囲の）である場合、剥離される装置層がハンドラー基板又はバックプレーン上に又はそれにより支持されていなければ、装置層は、不充分な機械的強度及び悪い堅牢性のためにクラックを生じて断片へと破壊する。従って、ハンドリング基板又はバックプレーンが、離層の前にウェハの露出面に取り付けられる（換言すれば、装置層に取り付けられる）。このレーザ照射プロセスを使用すると、バルク応力が累積し、装置層の断片化及び劈開の向上を生じる（例えば、約１ミクロンから約１００ミクロンまでの厚み範囲の薄い半導体層）。ウェハ表面の平面及び装置層の下に広がる相互接続された不均質エリアは、ここでは分割層又は分割界面と称される。ウェハの表面に平行な急峻な局部応力ゾーンの周りの空所及び孔を相互接続することによって極微クラックの二次元伝播が生じ、従って、装置層（例えば、Ｓｉ）との劈開界面において極微クラックの横方向伝播が向上される。
レーザによって最初のクラックが生成された後に分離平面においてクラックのサイズを増加するため、焦点／レーザスポットピッチ（隣接する照射レーザスポット間の距離）、又は隣接するレーザショット間のビーム周期が増加される。これは、図５Ｂに示したように、レーザスポットを更に離して重畳しないように（レーザスポットにタッチしないように）配置させ、そして装置層の分離を得ることができるようにする。図５Ｂ（図５Ｂ１、５Ｂ１’、５Ｂ２及び５Ｂ２’）は、コールド（又はホット）ガススプレーを使用して、スポットピッチ（及び／又はビーム周期）を増加して、結晶分離平面においてウェハ内の極微クラック形成を増加し及び伝播する方法を示す図である。図５Ｂ１及び５Ｂ２は、ウェハ５０を、例えば、静電チャックにより、レーザ５４及びそれに対応する集束レンズ５２によるレーザ処理を通して、スプレー装置５８へ移動するための高スループット設計を示し、スプレー装置は、コールド（又はホット）ガススプレー５６（例えば、ドライアイス又は液体窒素、或いはホットエアから）ウェハ５０にスプレーする。従って、ウェハ／テンプレート（又は基板）は、レーザ放射の後に非常に冷たいガス、或いはホットエアのようなホットガスの流れを受けて、熱で誘起される応力を生成しそして層分割プロセスを促進させる。図５Ｂ１’及び５Ｂ２’は、各々、図５Ｂ１及び５Ｂ２の処理の後のウェハ５０の上面図であり、ウェハ５０内に形成されたレーザダメージエリアを示している。図５Ｂ１’に示すように、ウェハ／テンプレート５０の先縁は、レーザ照射を受けて、相互接続されたレーザダメージ６２の行として示された互いにタッチするか又は重畳するクラックを生成し、一方、これらのクラック（レーザダメージ６２）の先のエリアは、レーザダメージエリア６０として示された非常に遠く離間配置されたレーザスポットを有する。この実施形態では、レーザダメージエリア６０は、遠く離れて配置された埋設スポットの均一配列である。コールド（又はホット）ガスに露出すると、ウェハの２つの対向する側間に温度差が生じることにより（上側を冷却又は加熱することで）熱誘起応力を発生する。熱で誘起される応力及びウェハの屈曲が生じて、図５Ｂ２’にクラック平面６４として示す望ましい結晶劈開平面に沿ってレーザ極微クラックスポット間に極微クラックの延長及び伝播を生じさせ、換言すれば、コールドガススプレーにより生じる熱応力のためにクラックが広がって互いに接続する。その結果、ある例では、薄いシリコン層のような装置層は、容易に劈開されて、ホスト基板から持ち上げられる。
広いエリアを首尾良く分割し、それにより得られる分割表面の極微な粗面は、隣接する照射場所間の周期に依存する。又、これは、全ウェハ表面にわたってスキャンすべき時間を決定し、その結果、スループットが高くなり、製造コストが減少する。極微クラックの横方向の延長（これは、レーザダメージを遠く離れて形成させ、換言すれば、隣接する照射場所間の周期を大きくする）は、スループットにとって重要であり、そして結晶プレーン(plain)に依存することが良く知られている劈開の結晶特性により更に実質的に向上される。Ｓｉの（１１１）平面(plane)のような、最高に原子をパックしたプレーン(plain)は、最小エネルギーで、例えば、Ｓｉ−Ｓｉ結合のような原子結合を破壊することにより劈開されるべきプレーン間の最長格子距離を与える。というのは、結合強度は、距離の増加と共に減少するからである（換言すれば、結合強度は、プレーン間の最長距離において最小となる）。それ故、ウェハ表面（前面／上面又は裏面）に平行な結晶劈開平面が選択された場合には、隣接するレーザ発射場所間の周期が拡張され（劈開の結晶特性のために）、そしてスループットの更なる増加及びコストの節減が達成される。
最初のホスト基板からハンドラー／バックプレーン（異なる基板とも称される）へ活性半導体層を移設するための既知の方法は、水素イオン（陽子）をウェハへインプランテーションして埋設極微空洞及びクラックを生成すること、及び金属の応力誘起破砕又は剥落を含む。しかしながら、高ドーズの水素イオンインプランテーションは、典型的に、ウェハにおいて数十マイクロメータ（又はミクロン）厚みに到達するために、高価で且つエネルギー集中のメガ電子ボルト又はＭｅＶエネルギーのイオンインプランテーションを要求する。ＭｅＶエネルギーのイオンインプランテーションは、比較的資本集中のプロセスであって、陽子インプランテーションダメージ及びそれに関連した材料質量輸送によるイオン衝撃（水素イオン又はスパッタ金属）のために過剰量の欠陥を生じさせる。更に、ある例では、この方法は、ウェハ、例えば、バルクＳｉの厚みが数百ミクロンより厚く（これを貫通するのに著しく高いエネルギーを必要とし）そしてイオン衝撃や質量輸送のために結晶ダメージを受けるので、裏面照射を行うことができない。それに対して、ここに開示する光子／レーザ分割方法を使用する装置層移設は、質量輸送ダメージがゼロないし無視できる程度である。従って、ある例では、装置層の移設／剥離／分割のために水素ＭｅＶイオンインプランテーションプロセスをコスト効率良く利用することが困難であり且つ課題である。
ドナー／ホストウェハから薄い層を離層するための別の方法は、金属応力誘起の破砕又は剥落に基づくものである。この解決策を使用すると、厚い金属層、例えば、メッキされたニッケル金属の非常に厚い層がウェハ上に堆積される。この厚い金属層は、ウェハ表面から薄い半導体層を剥落、破砕又は劈開するための応力フィールドを発生する。この方法は、原型シリコン太陽電池に対して実証されているが、ブランケット金属層がプロセス一体化制約を課するので、この方法を、より精巧で且つ高性能の装置構造（ＰＶにおけるポイント及びバックコンタクト太陽電池、ＣＭＯＳイメージャー、及び三次元集積回路、並びに光学的装置用途のような）に適用するには、重大な制限がある。この金属応力誘起の破砕又は剥落技術は、太陽電池のような低価格用途に使用するための拡張性及び製造性に関しても厳しい制限がある。
これに対して、材料を少なくとも部分的に透過とするような適当な波長をもつレーザを使用する裏面照射は、単一の出発ウェハから複数の半導体層を形成するためにウェハ／テンプレートの複数回の再使用を与える。従って、カーフのないレーザ分割及びスライスを通して得られるウェハ（又は材料／装置層）の製造コストが実質的に減少される。半導体ウェハを通しての光子注入及び透過は、材料の質量輸送を伴わないので、バルク欠陥（分割界面に形成される望ましい欠陥以外の）がゼロ又は無視できる程度であり且つバルクウェハに導入される汚染がゼロ又は無視できる程度である透明材料又はウェハの高品質の結晶構造が完全に保存される。これに対して、ある例では、水素ＭｅＶイオンインプランテーション技術は、水素のイオン衝撃が金属製真空チャンバー壁の離層を生じることが知られているので、金属製真空チャンバー壁からウェハへある程度の金属汚染を導入し得る。ここに開示する要旨に基づくレーザスキャニング装置は、高い電力を要求し且つガス及び化学薬品を消費する真空処理を使用する既知のＭｅＶ水素インプランテーション方法より非常に簡単で且つ低コストである。
ここに開示するレーザ処理方法の１つの実施形態によれば、レーザ分割のための極微クラックは、装置層が形成される前に、又は装置層を質低下させない装置製造中の適当なステップにおいて、ウェハの前面からのレーザスキャニング（換言すれば、装置層の表面側からのレーザスキャニング）により形成される。これらクラックの密度又は強度は、装置の製造中及びハンドリング基板／バックプレーンへの取り付け中に装置層が離層しないというものである。ここに述べる別の実施形態では、既存の極微クラックに加えて、ウェハの裏面（換言すれば、装置層とは反対側）からのスキャニングにより極微クラックが生成されるときに、装置層が分離／剥離される。
更に、ここに開示する実施形態によれば、ウェハの頂面で活性装置又は装置層を処理する前に（又は処理中に）、頂面（装置層側又はウェハ前側とも称される）からレーザ照射を遂行して、装置層の下のコントロールされた深さに、ある程度の不均質性を生成する。この構造上の変化／不均質性の程度は、レーザ電力及び／又はスキャニングの周期によりコントロールされる。例えば、スキャニング周期を２倍にすると、ウェハに埋設される欠陥のほぼ半分が導入され、これは、更に、事前分割層上の装置層への熱履歴及び応力の導入が装置処理中の自発的な又は望ましからぬ早目の離層を防止するために受け容れられる場合には、早過ぎる装置形成プロセスで誘起される離層を生じることなく、その後の装置層処理及びその後のコントロールされる離層を必要に応じて可能にする。装置層処理を行いそして支持ハンドラーを装置表面上に取り付けた後に、装置層は、前面のレーザスキャニング経路の中間に配置された照射経路をシフトすることで装置層を最終的に剥離するための照射によりコントロール可能に分離される。
１つの実施形態において、事前分割装置層の最初の形成は、自由キャリアを通しての線型吸収、及びレーザ収束を経ての非線型吸収により、より多くの光子を収集及び吸収するためのドープ層を含む。例えば、軽くドープされたＳｉとは対照的に、強くドープされたｐ＋硼素ドープのＳｉでは吸収係数の向上が顕著であり、従って、バルクＳｉ半導体に（少なくとも部分的に）透明な透過に適したレーザ波長を使用すると、強くドープされた層は、線型及び非線型の両メカニズムを経てより多くの光子を吸収する。同様に、ＧａＡｓ、ＳｉＣ、ＧａＮ及びＩｎＰのようなバンドギャップの広い材料は、より透明であり、そしてエネルギーバンドギャップの狭いＳｉＧｅのような合金は、より多くの光子を吸収することができる。それ故、装置層の下で半導体ウェハに埋め込まれ／埋設されるＳｉＧｅ或いは強くドープされるｐ＋又はｎ＋ドープ層は、選択的な吸収を促進し、そしてそのような埋設されたドープ層は、分割層として働く。
上述したように、図７は、ハンドラーに取り付けられた前面取り付け／堆積装置層（半導体ウェハから形成される）を有し、収束されたレーザビームを使用して半導体ウェハの全エリアを裏面から照射して、装置層を剥離する分割層を形成する、半導体ウェハの背面図である。光子は、ウェハの裏面を通して移動し、そして装置層の下で線型吸収又は非線型吸収を通してレーザビーム焦点において吸収される。レーザ照射処理は、ハンドラー／バックプレーンを取り付ける前又は後に遂行される。吸収された光子は、結晶構造に局部的変化を生じさせ、例えば、結晶状態からアモルファス状態へシフトさせ、多結晶化し、転位欠陥配列を形成し、数ナノ及び数ピコ秒間に短いレーザパルス周期で集中される光子エネルギー吸収により局部的な場所に孔、空所及び空洞を形成し、等々である。レーザビームが所与のスキャニングアルゴリズムに基づいてウェハ表面にわたりスキャンされるときに、これらの非均質性は、急激な局部応力フィールド変化を形成し、その結果、互いに相互接続する極微クラックを導入し、連続的に伝播される分割層をウェハ上／ウェハ内に全体的に形成する。小さな場所に生じた欠陥は、相互接続され、その結果、連続的な二次元欠陥歪平面（レーザ分割平面）が形成される。この分割層は、欠陥の寸法及び密度並びに分割層内の弱さについて最適化され、分割層は、ウェハ及び装置層をゆるく結合する。レーザビームのレーザ電力及びスキャニング速度並びに収束面積は、応力フィールド及び分割層を最適化するための重要なパラメータである。
レーザスキャニングプロセスの完了後に、例えば、コントロールされた熱的応力及び／又は機械的応力により離層プロセスが遂行され、レーザ分割を開始すると共に、装置層をハンドラー／バックプレーンに移設する。
固体、液体及び蒸気ウェッジは、レーザ分割照射プロセスの後にウェハの縁に当てることにより分割を開始するのに使用される。又、複数のスプレーノズルがあり、及び／又はウェッジの挿入中にウェハの周囲に沿って分割を開始するようウェハを回転することで、装置層を分離してハンドラーへ移設する時間が短縮される。分割プロセスを開始する他の方法は、例えば、超音波攪拌、プレーンにおけるクラックの伝播を助けるために内部応力を向上させる熱的処置（加熱及び／又は冷却）、並びに引っ張り／吸い込み頻度をオン及びオフに交番させて振動運動を加え分割プロセスのクラック伝播及び完了を助成することによりウェハの裏面及び前面並びに装置層に加えられる引張り力を含む。液体又は水の噴射も、分割を開始するためのパワフルで且つ効率的な方法である。というのは、そのような柔軟に整形される可変ウェッジ（噴霧された液体は、ガスと同様にウェッジとして働く）は、過剰に歪んで装置層及びウェハにダメージを与えることなく、クラックの小さなギャップへ貫通するからである。ウェハのダメージを最小にすることで、付加的な装置層形成、レーザ分割、及びレーザ移設に対してウェハを何回も再使用することができる。別の方法は、液体ジェット及びレーザビームの組み合わせを使用するもので、例えば、図８Ｂの断面図に示すようにレーザビームがジェット流を通してコリメートされる。
図８Ａは、レーザ分割層に沿って半導体層に機械的に弱く取り付けられた装置層に取り付けられたハンドラーの断面図で、上述した幾つかの剥離開始方法を説明するのに使用される図である。例えば、コリメートされた流体、液体、ガスによるウェッジの挿入、又はウェッジを機械的に挿入する場合には、ウェッジは、分割層の縁（図８に（ａ）として示されたウェッジ挿入点）に挿入される。ウェハの周囲における分割層の端は、安定な分離のために露出される。分割層は、縁の場所におけるウェッジのガイドを助けるために傾斜端のウェハ頂点まで延びる。又、欠陥分割層における選択的なエッチングも遂行されて、分割層の広いギャップを露出させ、ウェッジの入口サイズを増加させる。頂部及び底部の分離ホルダの吸い込みオン／オフを交番させることによる振動運動を使用して（例えば、図８に垂直運動（ｂ）として示された静電気電力及び真空吸い込みを使用して）分離を開始するときには、基板と分離ホルダとの間の距離、基板を吸い込むためのスイッチング周波数、及び吸い込み強度は、最適化のための主要パラメータである。静電チャックに適用し易いのは、より高い周波数である。微細にコントロールされる電気的圧電アクチュエータによる振動剪断応力を使用して分離を開始するときには（図８に水平応力（ｃ）として示された剪断応力）、圧電アクチュエータにより剪断力が両分離ホルダに水平に加えられる。アクチュエータを振動することで、装置層分離を開始するための振動運動が生じる。ここに述べる剥離開始方法、及び他の既知の剥離方法を組み合わせてもよい。更に、超音波力を使用して、ダメージを軽減し且つ装置層において断片化して、複数の層のレーザ分離によりその後の装置層プロセスに最初のウェハを付加的に再使用することで分割プロセスの収率を更に向上させ且つ促進することができる。重要なことに、装置層は、付加的な外力無しに内部応力弛緩で排他的に分離され、例えば、レーザ照射の後に、装置の処理中、例えば、ハンドラー又はバックプレーン材料との結合中に、応力が調整され且つ累積されたときに、剥離プロセスを開始する。
例えば、レーザ分割／分離が完了した後に、装置の露出された裏面（換言すれば、ホストウェハから分離された表面であってハンドラー／バックプレーンとは反対の表面）は、バックコンタクトの太陽電池を形成するための処理を受け、例えば、テクスチャリング、ドーピング及び不動態化を受け、より多くの光を装置で収集し、及び／又は光起電力効率改善のための表面フィールドドーピングを生成する。表面レーザダメージは、装置の照射部分において選択的な化学的エッチングを行うことにより除去される。半導体ソリッドステートイメージャーをバック照明するために装置の裏面にカラーフィルタが積層される。大規模集積回路の三次元一体化のために、及びホルダに移設されてＣＭＯＳドライバ回路が埋設された光学的装置間を相互接続するために、装置表面の電極と接続するようにビアホールが形成される。
ハンドラー基板（例えば、バックプレーン）又はシートは、薄い装置層を支持し且つ分離層の破壊を防止するため（１００ミクロン以下の薄い半導体層については特に重要）、半導体、金属、ポリマー、セラミック又は他の適当な材料で作られる。ハンドラー基板、例えば、単結晶シリコンウェハは、オーバーレイ装置との材料及び装置一体化を通して付加的な機能を与えるため、埋設メモリ、ロジック又はドライブ回路（例えば、光学的及び電気的装置の一体化を使用する集積回路）を有する。
ここに開示する要旨は、層分割のための高スループットのレーザスキャニングを与えるシステム及び装置も説明する。高スループットは、複数のレーザビーム及びマルチウェハバッチ処理を使用して非常に高い速度でウェハをスキャニングすることを含む。
ここに開示する装置層製造実施形態及び構造体の多くは、エピタキシャル堆積の活性層を参照して説明するが、レーザ分割方法及びツールは、ドナーウェハから形成されたものを含む手段により形成又は堆積された装置層を剥離する分離層の形成に適用することができる。換言すれば、ドナー又はホストウェハは、ここに開示するレーザ分割の要旨に基づいてドナーウェハから分離される装置層材料を与える。
Ｓｉ光起電力電池
図９から１４は、結晶シリコン光起電力（ＰＶ）太陽電池を製造するための種々の実施形態を示す。種々のレーザ分割実施形態の以下の説明は、光起電力装置、特に、結晶シリコン光起電力（ＰＶ）モジュールを参照して説明する。というのは、それらは、全世界的ＰＶ市場の８５％以上を占めるからである。これらの結晶シリコンＰＶモジュールのシリコンウェハ材料のコストは、現在、合計ＰＶモジュール製造コストの４０％以上を構成する。このレーザ分割技術は、薄いシリコン吸収層を伴う全バックコンタクト、バック接合太陽電池を製造するのに使用される。Ｐ及びＮ接合が形成され、不動態化され、そして薄い金属層（金属１）と接続される。レーザ分割技術は、それらのコンポーネントを含む薄いシリコン層を分離し、そしてプリプレグのようなハンドリング基板へ移設するのに使用される。これに続いて、プリプレグにビアを穿孔し、別の金属層（金属２）を堆積し、そしてパターン化して、太陽電池を完成させる。この技術は、ＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓ、等のホスト基板から作られた発光ダイオード、又はＣＭＯＳイメージャー、又はＣＭＯＳ回路、又は電力装置、又はシリコン・オン・インスレータ（ＳＯＩ）、又はゲルマニウム・オン・インスレータ（ＧＯＩ）装置のような他の装置の製造中に使用することができる。
多数のレーザからの一次ビームから細分化された複数のレーザビームを使用して複数ウェハ処理するための種々のレーザシステム構成が提供される。レーザシステムは、複数のウェハを搬送するステーションを有する。又、レーザシステムは、高品質の層分離を得るようにスキャナ及びレーザ電力をコントロールするために、ウェハ表面の高さ、粗面度、及び反射率尺度のリアルタイム測定も促進する。
レーザビームにより焦点に生成される欠陥が重畳する必要がないことに注意されたい。というのは、それら欠陥を大きな距離に配することを許すスキームが提供されて、それらのスキームを使用してそれを依然接続できるからである。それらのスキームは、例えば、液体窒素容器からのコールドスプレーの下でウェハを移動し；機械的な振動力を付与し；ウェッジを挿入し、結合される基板に対して剪断応力を付与し；レーザビームに関連して熱アニール、水ジェット、化学的ジェット、及びガスジェットを付与することにより；クラックのサイズを増大することを含む。
図９Ａは、シリコンの使用量を実質的に減少し、慣習的な製造ステップを排除して、低価格、高効率、バック接合／バックコンタクトの単結晶電池を生成する、テストされた薄い結晶シリコン太陽電池製造プロセスの重要な処理ステップを強調する一般的なプロセスフローである。より詳細には、この電池は、再使用可能なテンプレートと、多孔性シリコンの剥離層上のエピタキシャルシリコン堆積とを使用するスマート電池及びスマートモジュール設計のためのラミネート型バックプレーンをもつものである。ここに述べる太陽電池及び処理方法は、ここに開示するレーザ分割方法を利用し及びそれと一体化される。
図９Ａに示す規範的プロセスは、典型的にｐ型単結晶シリコンウェハで作られた再使用可能なシリコンテンプレートでスタートし、そこに多孔性シリコンの薄い犠牲層が形成される（例えば、電流の存在する中でＨＦ／ＩＰＡ湿式化学処理の表面変更プロセスを通して電気化学エッチングプロセスにより）。高品質のエピタキシャルシード層及びその後の分離／持ち上げ層の両方として働く犠牲的な多孔性シリコン層が形成されると、その場で(in-situ)ドープされる単結晶シリコンの薄い層（例えば、数ミクロンから約７０ミクロンの範囲の層厚み、又は好ましくは約５０ミクロン以下の厚み）が形成され、エピタキシャルシリコン成長とも称される。その場でドープされる単結晶シリコン層は、例えば、トリクロロシラン又はＴＣＳのようなシリコンガス及び水素を含む雰囲気中で化学蒸着又はＣＶＤプロセスを使用する大気圧エピタキシーにより形成される。
太陽電池処理ステップの大部分が完了した後に、非常に低価格のバックプレーン層が、永久的電池支持体及び補強体として薄いｅｐｉ層に結合され、そして太陽電池の高導電率電池金属被覆を支持する。バックプレーン材料は、薄い（例えば、約５０から２５０ミクロンの）柔軟な電気絶縁ポリマー材料シート、例えば、プリント回路板に通常使用される安価なプリプレグ材料であってプロセスの一体化及び信頼性要件を満足する材料で作られる。ほとんどの処理されるバックコンタクトバック接合バックプレーン強化大面積（例えば、太陽電池面積が少なくとも１２５ｍｍ×１２５ｍｍ又は１５６ｍｍ×１５６ｍｍ又はそれ以上）太陽電池は、レーザ分割を使用して機械的に弱くされた犠牲的多孔性シリコン層に沿ってテンプレートから分離され持ち上げられるが、テンプレートは、何回も再使用され、太陽電池の製造コストを更に低減することができる。次いで、テンプレートから剥離された後に露出される太陽電池の太陽側で最終的な電池処理が行われる。太陽側の処理は、例えば、前面のテクスチャリング及び不動態化、並びに反射防止コーティング堆積プロセスを完了することを含む。
本発明のレーザ分割及び剥離方法及び設計は、製造プロセスステップ又はツールを実質的に変更又は追加することなく、従って、太陽電池の製造コストを実質的に追加することなく、規範的に開示される太陽電池製造プロセスフローのような装置の製造に一体化される。
バックプレーン材料は、熱的に誘起される過剰な応力が薄いシリコン層に生じるのを回避するために充分に低い熱膨張係数（ＣＴＥ）をもつポリマー材料の薄いシートである。更に、バックプレーン材料は、バックエンド電池製造プロセスのためのプロセス一体化要件を満足しなければならず、特に、電池フロントサイドの湿式テクスチャリング中の化学的抵抗性、並びにフロントサイドの不動態化及びＡＲＣ層のＰＥＣＶＤ堆積中の熱的安定性を満足しなければならない。又、電気絶縁バックプレーン材料は、モジュールレベルのラミネーションプロセス及び長期信頼性要件も満足しなければならない。種々の適当なポリマー（プラスチック、フルオロポリマー、プリプレグ、等）及び適当な非ポリマー材料（ガラス、セラミック、等）がバックプレーン材料として使用されるが、バックプレーン材料の選択は、コスト、プロセス一体化の容易さ、信頼性、柔軟性、等を含む（これらに限定されない）多数の事柄に依存する。
バックプレーンの適当な材料選択は、プリプレグである。プリプレグシートは、プリント回路板の構築ブロックとして使用され、そして樹脂及びＣＴＥ減少繊維又は粒子の組み合わせから作られる。バックプレーン材料は、安価な、低ＣＴＥ（典型的にＣＴＥ＜１０ｐｐｍ／℃又は好ましくはＣＴＥ＜５ｐｐｍ／℃）の薄い（通常５０から２５０ミクロン、好ましくは約５０から１５０ミクロンの範囲）プリプレグシートであり、これは、テクスチャリング化学薬品に対して比較的化学的抵抗性があり、且つ少なくとも１８０℃までの温度（又は好ましくは少なくとも２８０℃程度まで）において熱的に安定である。プリプレグシートは、真空ラミネーターを使用してテンプレートに依然ある間に（電池持ち上げプロセスの前に）太陽電池の背面に取り付けられる。熱及び圧力を加えると、薄いプリプレグシートは、処理された太陽電池の背面に永久的にラミネート処理され又は取り付けられる。次いで、例えば、パルスレーザ罫書きツールを使用することにより、太陽電池の周囲に（テンプレートの縁付近に）持ち上げ剥離境界が画成され、そしてバックプレーンラミネート化太陽電池が、機械的剥離又は持ち上げプロセスを使用して再使用可能なテンプレートから分離される。その後のプロセスステップは、（ｉ）太陽電池の太陽側でのテクスチャ及び不動態化プロセスの完了、（ii）電池の裏面（太陽電池のバックプレーン）での太陽電池高導電率金属被覆の完了。エミッタ及びベース極性を含む高導電率金属被覆（例えば、太陽電池の製造及び材料コストを減少するために銀ではなくアルミニウム及び／又は銅より成る）がラミネート型太陽電池バックプレーンに形成される。バックプレーン材料は、薄い（例えば、約５０から２５０ミクロン）柔軟な電気絶縁ポリマー材料シート、例えば、プリント回路板（ＰＣＢ）に通常使用される安価なプリプレグ材料であってプロセス一体化及び信頼性要件を満足する材料で作られる。一般的に、プリプレグとは、予め樹脂が含浸されて複合部品の製造に使用する準備のできた補強材料である（プリプレグは、湿式レイアップシステムより迅速に且つ容易に複合物を製造するのに使用される）。プリプレグは、一貫性を確保するように設計された装置を使用して、補強繊維又はファブリックを、特別に組織化されたプレ触媒樹脂と合成することにより製造される。柔軟なバッキングペーパで覆われて、プリプレグは、容易に取り扱われ、そして室温において、ある期間（アウトライフ）中、順応し得る状態に保たれる。更に、プリプレグの進歩は、保管のための冷蔵を要求しない材料、貯蔵寿命の長いプリプレグ、及び低い温度で硬化する製品を算出した。プリプレグのラミネーションは、圧力のもとで加熱することにより硬化される。従来のプリプレグは、圧力釜で硬化するように組織化され、一方、低温のプリプレグは、非常に低い温度において真空バッグ圧力のみを使用して完全に硬化される。
プリプレグ樹脂の粘性は、その特性に影響を及ぼし、そして温度の影響を受ける。２０℃では、プリプレグ樹脂は、「乾燥」しているように感じるが、べとつく固体である。加熱すると、樹脂の粘性が急激に低下し、繊維の周りを流動することができ、型の形状に合致するに必要な柔軟性をプリプレグに与える。活性化温度を越えてプリプレグが加熱されると、その触媒が反応し、樹脂の分子の架橋反応が加速する。進行する重合化で、流動しなくなる点を通過するまで樹脂の粘性が増大する。反応が進行して完全に硬化する。従って、プリプレグ材料は、Ｍ１金属被覆パターンでギャップ／空所の周り及びその中に「流動(flow)」するように使用される。
更に、ＰＣＢは、コア及びプリプレグの交互の層であり、コアは、コアホイルが両側に結合された誘電体の薄い断片であり（コア誘電体は、硬化したガラス繊維エポキシ樹脂であり）、そしてプリプレグは、未硬化のガラス繊維エポキシ樹脂である。プリプレグは、加熱され押し付けられると、硬化し凝固する。換言すれば、プリプレグは、繊維に樹脂が予め含浸された（結合された）未硬化の複合材料のロールである。製造中に、プリプレグのサンドイッチは、樹脂を若干硬化し、それ故、架橋を通して若干凝固するように正確な温度及び時間で加熱される。これは、Ｂ−ステージングと称される。サンドイッチを加熱し過ぎないように注意しなければならない。というのは、そのようになると、プリプレグが硬くなり過ぎて「板のように」感じるからである。Ｂ−ステージング中に溶媒が除去され、樹脂は、溶媒が比較的乾燥したものとなる。典型的な熱硬化性樹脂及びある熱可塑性樹脂がプリプレグに通常使用される。最も一般的な樹脂は、エポキシである。というのは、プリプレグの主な市場が航空宇宙、スポーツ用品及び電気回路板で、エポキシの優れた機械的、化学的及び物理的特性が要望されるからである。典型的に、プリプレグは、その厚みが約１ミル（〜２５μｍ）程度からこの量のある倍数までの範囲である。
更に、プリプレグは、熱可塑性で作られてもよい（熱硬化性ほど普通ではない）。熱可塑性のプリプレグは、頑強さ、溶媒抵抗性、又は他の特殊な目的でしばしば使用される。使用するほとんどの熱可塑性は、航空宇宙分野の３５０°Ｆ硬化エポキシと競合するＰＥＥＫ、ＰＥＩ及びＰＰＳのような非常に高性能の樹脂である。頑強さのような特殊な特性に依存する自動車本体パネルのような幾つかの新たな分野は、熱可塑性を単独で使用するか、又は熱硬化性と混合して使用する。
例えば、ここに述べる太陽電池設計及び製造プロセスは、電気絶縁バックプレーン層で分離される２つのレベルの金属被覆を有する。バックプレーンラミネーション以前には、太陽電池のベース及びエミッタコンタクト金属被覆パターンは、例えば、スクリーン印刷又はプラズマスパッタ又は蒸発（ＰＶＤ）されたアルミニウム（又はアルミニウムシリコン合金）材料の薄い層を使用することにより、電池の裏面に直接形成される。金属被覆のこの第１の層（ここではＭ１と称される）は、ＩＢＣ電池のベース及びエミッタ領域を画成する微細ピッチの櫛型(interdigitated)バックコンタクト（ＩＢＣ）の導体フィンガのような太陽電池コンタクト金属被覆パターンを画成する。Ｍ１層は、太陽電池の電流及び電圧を抽出し、そして太陽電池の電力を、Ｍ１の後に形成された高導電率太陽電池金属被覆の第２レベル／層（ここではＭ２と称される）へ移送する。バックプレーンを形成し、その後、バックプレーン支持の太陽電池をテンプレートから取り外し、そして前面のテクスチャ及び不動態化プロセスを完了した後に、高導電率層Ｍ２がバックプレーンに形成される。バックプレーンに（例えば、レーザドリルにより）ビアホール（ある例では数百又は数千個までのビアホール）が穿孔される。これらのビアホールは、これらのビアホールに形成された導電性プラグを通して、パターン化されたＭ２層とＭ１層との間をその後に電気的接続するために、Ｍ１の事前指定領域に到達する。その後に、パターン化された高導電率の金属被覆層Ｍ２が形成される（例えば、アルミニウム及び／又は銅を含むＭ２材料を使用して、プラズマスパッタリング、メッキ、又はその組み合わせにより）。Ｍ１に極微ピッチＩＢＣフィンガ（例えば、数百のフィンガ）を伴う櫛型バックコンタクト（ＩＢＣ）太陽電池では、パターン化されたＭ２層は、Ｍ１に直交するように設計され、即ちＭ２フィンガは、本質的に、Ｍ１フィンガに垂直である。この直交変換のために、Ｍ２層は、Ｍ１層よりＩＢＣフィンガが遥かに少ない（例えば、Ｍ２フィンガは約１０から５０分の１である）。従って、Ｍ２層は、Ｍ１層より非常に巾広のＩＢＣフィンガをもつ非常に粗いパターンである。太陽電池バスバーは、Ｍ２層に位置され、Ｍ１層にはなく、太陽電池のバスバーに関連した電気的シェードロスを排除している。そして、ベース及びエミッタ相互接続と、バスバーは、両方とも、太陽電池裏面のバックプレーンのＭ２層に配置されるので、バックプレーンにおいて太陽電池のベース及びエミッタ端子の両方に電気的アクセスが与えられる。
上述したように、出発材料又は再使用可能なテンプレートは、例えば、ＦＺ、ＣＺ、ＭＣＺ（磁気安定化ＣＺ）のような結晶成長方法を使用して形成された単結晶シリコンウェハであり、そして更に、そのようなシリコンウェハうえに成長されたエピタキシャル層も含む。半導体ドープの形式は、ｐ又はｎのいずれかであり、そしてウェハの形状は、最も一般的には方形であるが、準方形又は丸のような幾何学的又は非幾何学的形状でもよい。ここに開示するレーザ分割方法は、単一ウェハからの装置層の分離及び剥離を許すが、単一の出発ウェハからハンドラーへ移設するように電池の装置層を分割することにより複数の太陽電池を製造することができる。出発ウェハの厚みは、ＰＶ産業で使用される通常のウェハより厚く、例えば、出発厚みは、数百マイクロメータから１ｍｍまで又はそれ以上であり、例えば、５００から２０００マイクロメータ、又は７００から１５００マイクロメータの範囲の厚みである。図９Ｂは、出発Ｓｉウェハを示す断面図である。出発材料Ｓｉウェハに対して、ラップ型及びエッチング型、並びにミラー表面のような種々の表面仕上げ条件を適用することができる。更に、ウェハベースのシリコン太陽電池処理方法も、単結晶又は多結晶出発シリコンウェハを使用する。現在、太陽電池ウェハのウェハカーフ損失値は、その後の整形、鋸引き、ラッピング、エッチング、及び付加的なウェハ処理を通してインゴットを形成するために溶融シリコンからの初期成長からスタートして５０％程度である。ウェハプロセスによる機械的ダメージを充分に除去すると、カーフ損失が更に増加する。ある例において、ウェハカーフ損失は、出発材料を、合計ＰＶ電池製造組成物の５０％以上とするように貢献する。これは、酸素含有量の低いＦＺ及びＭＣＺウェハを使用して少数キャリアの最長寿命時間を１ミリ秒以上にすることにより最も高い変換効率をもつ電池について得に言えることである。それ故、材料コストを減少するために、光子貫通深さ、及び太陽光子発生電子キャリアの光捕獲効率に関して、ウェハの厚みが約１００マイクロメータに減少され、そして好ましくは、約４０ミクロンから８０ミクロンに減少されたときに、電池の効率が低下しないので、薄いウェハが導入される。例えば、ワイヤ鋸でスライスされる薄いウェハについて、ワイヤ鋸引きからのカーフ損失は、薄い電池ウェハが出発ウェハからより多くのウェハを生み出すときに必要とされるウェハの数に比例して増加される。更に、電池プロセスの収率は、関連ウェハ破壊問題の取り扱い及び処理のために、薄いウェハでは低い。これは、薄いウェハの機械的強度の低下によって生じ、その結果、ウェハ取り扱い及び処理中に断片化及び破壊を増加させる。
図９Ｃは、硼素ドープガラス（ＢＳＧ）及び燐ドープガラス（ＰＳＧ）ＡＰＣＶＤ堆積によるＰＮ接合形成及びコンタクトドーピングのような、高効率ＰＶ電池に通常使用される前面処理の後のｎドープＳｉウェハを示す断面図である。図９Ｃに示したように、Ｓｉウェハは、ｎ型Ｓｉウェハである（燐がドープされた：１×１０15ｃｍ-3、１５６ｍｍ×１５６ｍｍ完全方形又は擬似方形の形状）。ウェハ電池処理は、ＡＰＣＶＤでＢＳＧを堆積することによりＰＮ接合を形成することでスタートし、その後に硼素のｐ＋型ドーパントを打ち込んでエミッタ接合を形成する。この硼素ドーパントソース層でコンタクトｐ＋＋領域も形成される。次いで、ＰＳＧがＡＰＣＶＤによりｎ型ドーパントソースとして堆積され、これが打ち込まれてｎ＋＋ベースコンタクト領域を形成する（これは、エミッタ接合領域の形成に使用される同じアニールで同時に形成できる）。付加的な規範的櫛型バックコンタクト電池製造プロセスフローについては、２０１２年１２月２８日に出願されたＰＣＴ特許第ＰＣＴ／ＵＳ１２／００３４８号を参照されたい。これは、参考としてここにそのまま援用される。
ベース及びエミッタコンタクトホールを開けた後に、スクリーン印刷によりアルミニウム金属層が堆積されて、ｐ＋＋及びｎ＋＋領域の上にエミッタ及びベース電極を形成する（図９Ｄに示す）。電池の表面には、プリプレグがハンドラーとしてラミネートされると共に、装置層分割を含むその後の処理のために保護層（図９Ｅに示す）がラミネートされる。
図９Ｆは、Ｓｉウェハから装置層を剥離するための連続的クラック領域を形成するレーザ分割処理を示す。例えば、１０６４ｎｍ波長のＮｄ：ＹＡＧレーザが使用される。というのは、赤外線、通常及び線型の吸収形態では、この長い波長において軽くドープされたシリコンが透明だからである。或いは又、Ｎｄ：ＹＶＯ４レーザ、Ｎｄ：ＹＬＦレーザ、及びチタンサファイアレーザソースも使用される。レーザパルスの長さは、ナノ秒範囲である。レーザビームの透過性は、ウェハの厚み、及びドーピング濃度の強い関数であり、主として、光子の貫通深さ及び自由キャリアの吸収性（これも線型吸収形態における）によるものである。内部透過性は、Ｓｉの厚みが変化するにつれて９５％以上から６０％までの範囲であり、そして１０００マイクロメータの厚みにおいて３×１０18ｃｍ3の濃度で強くドープされたｐ＋シリコンでは３０％未満に減少される。レーザビームは、光学的レンズにより収束され、コントロールされる焦点の深さ及び収束位置は、電池の前面から例えば１０ないし１００マイクロメータの望ましい層厚みにおいて電池の活性層／装置層の真下にセットされる。高スループットシリコン分割に対する規範的な１組のパラメータを以下に挙げるが、それらは、説明上示されたものであり、例えば、より高いスループットを与えるか又はより機械的に弱い分割層を形成するために付加的なパラメータが使用されてもよい。出発材料は、ｎ型燐を１×１０15ｃｍ-3でドープした１ｍｍ厚みのＭＣＺウェハで、１５６ｍｍ×１５６ｍｍ擬似方形（又は完全方形）形状の単結晶シリコンであり、レーザ出力電力は、０．１から１．５Ｗの範囲であり、Ｑスイッチ周波数は、１０から２００ｋＨｚの範囲であり、照射周期は、１から１５マイクロメータの範囲であり、スキャニング速度（ステージ移動速度）は、１０から１０００ｍｍ／秒の範囲であり、開口数は、０．３から０．９の範囲であり、レーザモードは、ＴＥＭ00であり、そして焦点のスポットサイズは、直径が１から３マイクロメータの範囲である。
収束されたレーザは、例えば、Ａｌ電極の下で電池表面から６０ないし８０マイクロメータにセットされた焦点を保持しながら（図９Ｆに深さＤ’で示す）、電池表面の裏側からウェハ上を両方向に完全にスキャンされる。手前の図に示された欠陥局部場所は、線型吸収により短いナノ秒パルスを使用する濃密なレーザ電力によって誘起され、そして取り巻かれた集中応力フィールドにおいて各レーザショット場所に極微クラックが形成される。極微クラックは、例えば、外力を伴う又は伴わない応力弛緩のために連続的に相互接続され、ウェハ上及びウェハ内に両方向分離平面を全体的に形成する（レーザ分離層）。例えば、分離平面（レーザ分離層）は、１０から８０マイクロメータの厚み範囲である。図１７は、装置処理ウェハの裏面（換言すれば、ハンドラーとは反対の側）から一定に焦点を保持するのに使用されるツール実施形態を示す図である。
１つの実施形態において、ウェハは、図８Ａに示すように、Ｓｉウェハの裏面及び電池上のプリプレグ（バックプレーン）の両方に配置された分離ホルダによってクランプされる。ウェハは、静電力によってチャックされ、そして印加電圧の極性を１００Ｈｚ（又は他の適当な周波数）で切り換えることにより振動運動が与えられる。同様に、ホルダは、図８Ａの（ｃ）に配置された圧電アクチュエータにより振動剪断応力を発生する。ある場合には、１００マイクロメータ直径のオリフィスを通るコリメートされたＮ2、ガス（空気）又は噴水が図８Ａの（ａ）においてウェハの縁に注入される。図８Ｂは、ジェット流（例えば、希釈水又は低レートのエッチングＳｉ溶液、例えば、ＨＦ／Ｈ2Ｏ2）を通して分割ウェハの縁に注入されるレーザビームを使用して分割層に沿ってウェハから装置層を剥離するところを示す断面図である。レーザは、全反射光学メカニズムにより液体ジェット流内を貫通する。これは、ウェハを２つの部分、即ちプリプレグハンドラーにより後援される電池層と、残りの約９００ミクロン厚みのバルクウェハとに分割することを完了するためのレーザ分割時間を更に短縮する。付加的な分離方法は、ウェハを室温より高いが電極にダメージを及ぼす温度よりは低く加熱するか、又はバックプレーンハンドルの材料組成物を回転することで横方向応力を調整することを含む。従って、ウェハは、外部からの機械的応力又は力を伴わずに、欠陥応力フィールドの周りに蓄積される内部応力を使用して分割される。
それにより得られる分割面は、ラッピングされるシリコンウェハと同程度に滑らかで、且つスライスされるウェハ面より優れている（ラッピング後の典型的なＳｉウェハ面は、表面の極微粗面度がＲａ＝０．５ｎｍ及びＰ−Ｖ＝５−１０ｕｍである）。電池の裏面（剥離された装置層の裏面）は、次いで、ＫＯＨ溶液でエッチングされて、光捕獲を向上させ且つ浅い深さのｎ＋層をブランケットドーピングして前面フィールド層（図９Ｇに示す）を形成するテクスチャ構造を生成する。化学的エッチングは、分離された表面及び界面でのレーザダメージを減少し又は排除する。その後のプロセスステップは、ＳｉＮｘで電池表面を不動態化して表面の再結合速度を減少させる。又、窒化シリコンは、反射防止コーティング（ＡＲＣ）層としても働く。最終的に、プリプレグバックプレーンは、図９Ｈに示すように、レーザで穿孔されて、Ａｌ電極へ通じるビアホールを形成し、その後に、Ａｌのパターン化された堆積が行われる（そして、必要に応じてＡｌ／Ｚｎ又はＮｉ又はＮｉＶのオーバー層がアルミニウムをキャップし、或いは又、アルミニウムに代わって銅が使用されてもよい）。これで、電池は、テスト及び分類並びにモジュールパッケージングの準備ができる。
今や厚みが減少された（例えば、９００ｍｍ）ホストウェハを再使用し、再処理して、必要に応じてホストウェハの表面をコンディショニング及びクリーニングした後に同様に第２の電池を製造することができる。ウェハの材料のカーフ損失を最小にするために、ウェハをＨ2雰囲気中で９００から１１００℃の範囲に加熱することによりウェハの厚みを減少せずに任意の水素アニールを適用して分離された表面を原子レベルまで平滑化することができる。ある例では、特別に設計された炉を、炉管内の金属及び水分汚染物を入念に排除することによりバッチ処理に使用する。というのは、水分は、化学反応によりＳｉを消費してウェハの厚みを減少し、そしてＣｕ又はＦｅの金属汚染物がウェハの品質を低下させて電池性能を悪化させるからである。
層分離のために、歪エネルギー減少により誘起される極微クラックが応力弛緩を通して巨視的に接続される。微視的には、原子結合の破壊が極微クラックを導入する役割を果たす。単結晶固体、例えば、単結晶Ｓｉでは、容易に材料が劈開する傾向が結晶平面に強く依存する。一般的に、Ｓｉの最高パック原子平面は（１１１）であり、そして平面間距離は、他の結晶平面の中で最も長い。それ故、極微クラック及びリンク現象は、（１１１）平面に沿って向上される。（１１１）Ｓｉ平面は、Ｓｉ内のクラックの垂直方向の延長を抑制することにより極微クラックの横方向の延長を容易にする。これは、レーザショット周期の配置を極微クラックの実際のサイズ（極微クラックは数マイクロメータのサイズを有する）より長くするのを許し、これは、大きなサイズの処理されたウェハにわたりレーザビームをスキャンする時間を短縮する。従って、これは、製造ツールのスループットを上げ且つレーザ分割処理コストを下げる。
ウェハテンプレートは、ウェハの残りの厚みが良好な機械的収率で確実に処理するには薄過ぎることになるまで複数の太陽電池を製造するように何回も再使用される（ある例では、テンプレートの厚みが約１５０ミクロンに減少されると、再使用が停止する）。元のウェハ及びレーザ分割層の厚みに基づき、テンプレート再使用の数は、数回から数十回の再使用サイクルのどこかである。
上述した太陽電池は、ＩＢＣ（櫛型バックコンタクト）電池アーキテクチャーに基づくものである。別のＩＢＣ電池実施形態が図１０及び１１に示されている。図１０Ａは、ハンドラーウェハ（例えば、ガラス基板）に移設されたＩＢＣ電池、即ちバックプレーン構造体（プリプレグのような）が分割プロセス中に電池を支持するに充分な堅牢性がないときに適用できる設計を示す。ハンドラーとしてガラスウェハが使用され、これは、プリプレグを通して最終的な金属被覆を行う前にＵＶ感知接着剤でプリプレグの頂面に結合される。裏面のレーザ分割の後に、分割された裏面でテクスチャ及び他の電池処理が行われ、そして電池が接着剤（ある場合にはＵＶ光の露出に感知しない接着剤）で透明ガラスの最終的キャリア（ハンドルウェハ）に接合される。ハンドラーは、上からのＵＶ照射により除去され剥離され、その後、プリプレグに形成されたビアを通して最終的な金属被覆を行う。従って、ハンドルウェハは、一時的な支持体として適用される。ＵＶ感知レジストがコーティングされたガラスウェハは、電池の前面のＡｌ電極と共に、図１０Ｂにガラスウェハとして示すウェハ裏面と結合される。２つのレーザビームが裏面上で同時に両方向にスキャンされ、ウェハ当たりのスキャニング時間を短縮する。照射条件は、上述した条件と同様である。図１０Ｂは、残りのウェハから分割された裏面をテクスチャ処理、ドーピング及び不動態化した後の図１０ＡのＩＢＣ電池を示しており、電池は、Ｓｉと一致するＣＴＥ（熱膨張係数）をもつガラス（図１０Ｂにガラスとして示す）にマウントされ、プリプレグシートがラミネートされた後に、レーザで穿孔されたビアホールにＡｌ抽出電極が通される。
図１１は、図１０に示すガラスハンドラーに比して、Ｃｕ金属ハンドラーに移設されたＩＢＣ電池を示す。Ｃｕ金属ハンドラーは、熱伝導係数が低いガラスに比して、優れた熱伝導体である。銅のハンドルプレート（図１１ＡのＣｕハンドラー）は、図１１Ａに示すように、電池の銅メッキ表面（半田）と溶融結合（半田付け）され、そして剥離された装置層が図１１Ｂに示されている。上述したものと一貫する電池処理ステップが遂行される。
出発Ｓｉウェハを薄くすることは、カーフ損失を減少する上で有用で、これは、ＰＶ電池及びモジュールのコストに敏感な市場において付加的な効果である。更に、薄いＰＶは、太陽電池（及び装置層）の厚みの減少で拡散長さ対電池厚みの比が向上し、電池の全体的な効率を改善するので、電池性能の改善に潜在的に貢献する。充分な光捕獲及び良好な表面不動態化により、２０ないし７０マイクロメータの吸収層厚み範囲において電池効率がピークとなる。
電池厚みの関数としてＳｉ電池効率をシミュレーションすると、４０から５０マイクロメータのシリコン厚み付近で効率のピークとなって、２７％の電池効率に達し、これは、Ｓｉ ＩＢＣ電池の現在記録の最高電池効率２４％より３％優れている（S. Bowden, Proc. 19 workshop crystalline Silicon Solar Cells and Modules, Vail, Co, 2009, pp. 192-195）。この洞察に満ちた推測は、ＰＥＲＣ（不動態化エミッタ及びリア電池構造）と称される標準的二面性電池アーキテクチャーへと拡張され、二面性電池構造に影響を与える。というのは、頂面付近のキャリア、即ちホール及び電子の両方がベース及びエミッタの両電極（表面に排他的に配置された）で抽出されるように貢献するＩＢＣ電池より、二面性構造の方が、発生されたキャリアがより多数再結合されるからである。これは、バックコンタクト電池は、全基板厚み距離を移動することにより前面でキャリアを捕獲する必要があるためである。これに対して、二面性電池は、吸収層の両端に位置する電極のために弛緩される。従って、ＰＥＲＣ電池は、ＩＢＣ電池に比して、薄い吸収層に関して高い効率を有する。
図１２Ａから１２Ｃは、レーザ分割により形成される二面性構成のＳｉ ＰＶ ＰＥＲＣ電池を示す図である。出発材料としてＮ型のＳｉウェハが使用され、そしてドープされたＮ＋＋領域にはＰＳＧ（燐ドープシリケートガラス）が形成された後に、不動態化及びＳｉＮｘキャップ層堆積が行われる。Ａｌペーストベース電極の頂部にバックプレーンが結合され、そして図１２Ａに示すように、電池頂部（電池裏面）から５０ミクロンの深さ及び（電池の前面を形成する）ウェハ裏面から９００ミクロンの深さに収束する透過性レーザによりウェハが分割される。分割後に、分割表面は、ＫＯＨエッチング溶液によって化学的に除去されると同時にテクスチャ化され、そして図１２Ｂに示すように、Ｐ＋ブランケットドープのエミッタが形成され、その後、反射防止コーティング（ＡＲＣ）が形成される。図１２Ｃに示すように、ＳｉＮｘ反射防止コーティング（ＡＲＣ）が形成された後に、Ａｇエミッタ電極がスクリーン印刷される。Ｎ型のＭＣＺ Ｓｉウェハも使用され、ある実施形態では、硼素・酸素の対が電池の特性を悪化させないので、電池性能が更に改善される。薄いＰＥＲＣ電池の電池性能は、他のファクタの中でも薄い吸収層において電池構造の中央での再結合が少ないために厚い電池の電池効率を約１ないし２％上回る。
図１２Ｄから１２Ｆは、レーザ分割方法を使用して歪及びクラックを減少した薄い連続的Ｓｉ電池を形成するためのＳｉハンドラーを使用する薄いＭＣＺ ＰＶ太陽電池を示す図である。Ｐ＋＋のベース領域は、ｎ型ＭＣＺ Ｓｉウェハの表面においてＢＳＧにより局部的にドープされ、そしてＡｌペーストがウェハの全頂面（ウェハ前面）の上にスクリーン印刷されると共に、不動態層及びＳｉＮキャップ層の両方を通してＳｉウェハにスクリーン印刷される。キャスト(cast)ポリＳｉウェハ又は準モノウェハのような低コストのＳｉウェハは、Ａｌペースト層を溶融結合媒体として使用してＭＣＺ Ｓｉウェハのホストウェハと結合される。結合された対を数百℃に加熱して、結合力を固定する。低温処理を使用してＳｉハンドルウェハを結合し、例えば、スピン・オン・ＳｉＯ2がハンドルウェハの表面上でスピンされて、処理済みのホストウェハに接合され、その後、Ａｌペーストより低い熱アニール温度にする(図１２Ｄに示す構造)。レーザ分割は、図１２Ｄに示すように、接合の下の数十ミクロン（例えば、６０マイクロメータ）の深さ（換言すれば、ウェハの頂面から６０マイクロメータ）で、ウェハの裏面から実行される。ホストウェハ及びハンドラーの両方がシリコンであるから、分割が完了した後は熱膨張係数が一致するために歪及びクラックの伝播が減少され又は最小となる。分割ＰＶ裏面は、化学的エッチングに続いてエミッタ接合に対してＰ＋ブランケットドーピングを不動態化と共に行うことでテクスチャ化される。ＳｉＮｘ反射防止コーティング(ＡＲＣ）は、電池(図１２Ｅに示す分離された電池構造)の裏面全体を覆う。最終的な金属被覆が、図１２Ｆに示すように、両電池表面において行われる。Ａｌ抽出電極が電池の裏面に堆積され、そしてハンドルＳｉウェハのビアホールを通して、Ｓｉのビア内に絶縁壁をもたない第１のＡｌペースト層へ導電性プラグを与える。電池前面における表面絶縁膜を貫通するフィンガにＡｇがスクリーン印刷される。Ｓｉ ＭＣＺ（ＣＺ引っ張り中に磁気を加える）ウェハは、Ｓｉ結晶中の酸素が従来のＣＺ Ｓｉウェハより少なく、且つ少数キャリアの寿命時間がＦＺ（フローティングゾーン)−Ｓｉに比して長い。更に、そのような長寿命時間材料を薄くすることで（例えば、数十ミクロンに、例えば、約２０ミクロンから８０ミクロン、更に特定すれば、約５０ミクロン厚み）、有効キャリアの寿命時間が延長されると共に、厚いバルクＳｉに比して光発生キャリアの再結合のおそれが低いために電池の効率を１−２％上昇させる。ＭＣＺウェハを使用する高いコストは、ホストウェハの複数の再使用、例えば、出発ウェハ当たり１０回再使用して１０個の電池を製造する、ことにより補償することができる。
図１２Ｇから１２Ｉは、裏面レーザ分割方法を使用して歪及びクラックを減少した薄い連続的Ｓｉ電池を形成するためのＳｉハンドラーを使用する薄いＣＺヘテロ接合ＰＶ太陽電池を示す図である。図１２Ｇは、裏面レーザ分割層を形成する間の薄いＣＺヘテロ接合ＰＶ太陽電池の断面図である。図１２Ｈは、電池の裏面から前面へ、Ｐ＋アモルファスＳｉ層、ＳｉＮｘ ＡＲＣ層、透明な導電性酸化物層を含む電池前面層Ａを備えた剥離後の電池の断面図である。図１２Ｉは、裏面（Ａｌ＋Ａｌ／Ｚｎ又はＡｌ＋ＮｉＶ）及び前面（Ａｇ）金属被覆後の電池の断面図である。図１２Ｇから１２Ｉに示したＳｉ二面性ＰＶ電池は、薄いＮ型Ｓｉ吸収層にアモルファスＳｉヘテロ接合を導入することにより電池の処理温度を下げるのに使用される。低温の処理は、薄いＳｉ ＰＶにとって特に重要である。というのは、薄いＳｉ単結晶電池層は、巨視的に、歪み、断片化及びクラックを生じる傾向があるからである。微視的なスリップ線及び転位が結晶格子へ導入されて、少数キャリアの寿命時間の低下を招く。ある例では、アモルファスＳｉを伴うヘテロ接合電池において最高処理温度が数百℃ないし２００−３００℃下げられ、これは、ベース及びエミッタ形成のためのドーパントに対して活性アニールを要求する図１２Ｄから１２Ｆに示す単一接合電池とは対照的である。インジウムチタン酸化物（ＩＴＯ）のような透明な導電性酸化物がエミッタとして施され、これは、図１２Ｉに示すように、スクリーン印刷方法によって銀の前面フィンガ電極に接続される。アモルファスＳｉは、堆積中に多量の水素原子を材料に含み、そして水素は、薄いＣＺ単結晶Ｓｉ吸収層の界面において懸垂結合を不動態化し及び終了させる役割を果たす。良く調整された表面は、バルクＳｉにおける長い寿命時間の少数キャリアとの再結合の確率を下げることで薄いＳｉ吸収ＣＺを伴う作用を結合することにより電池効率を上げるのに必要な表面再結合速度を減少させる。キャリアの寿命時間は、ＳｉインゴットのＣＺ結晶引っ張り成長に対してＳｉが溶融される二酸化シリコン坩堝から合体される酸素の含有量に強く依存することが知られている。それに対して、フローティングゾーン（ＦＺ）Ｓｉ単結晶材料は、長い少数キャリア寿命を与える。というのは、結晶の成長が、ＦＺ結晶の成長にとって必要のない坩堝からの酸素合体を回避するからである。ＭＣＺ Ｓｉは、坩堝内の溶融Ｓｉ流を安定化するためにＳｉ成長中に磁界を印加することにより酸素含有量が抑制される新しい種類の長キャリア寿命の結晶成長である。ＦＺ及びＭＣＺの両Ｓｉは、１ミリ秒を越える少数キャリア寿命時間を有し、これは、ある例では、Ｓｉにおける他の結晶成長、例えば、エピタキシャル成長及び準モノＳｉ（シード添加再凝固）より長い。他の事柄との組み合わせにおいて、長いキャリア寿命時間は、Ｓｉ ＰＣにおける効率を上げるために望ましい。ある例では、ＦＺＳｉウェハの生産性は、ＭＣＺ Ｓｉウェハより劣るが、ＭＣＺは、従来のＣＺ Ｓｉウェハより経済的に有利である。この場合には、ＭＣＺのコストは、太陽電池製造に何回も再使用することで補償することができる。
ここに開示する太陽電池製造システム及び方法は、活性電池層の下に形成された分割層においてレーザ照射により極微クラックが発生されるようにして、化合物半導体電池層を、それとは異なる基板へ（出発ウェハ／ホストテンプレートからハンドラー／バックプレーンへ）移設することにより、低コストの高効率光起電力電池を製造することに向けられる。１つの実施形態において、活性電池層が単結晶ホストウェハの上にエピタキシャル成長され、その活性層とホストウェハとの間に分割層が形成される。活性層の表面（電池裏面）に電極をもつ電池構造体を処理した後に、電池は、ハンドルウェハ又はバックプレーンのような別の基板に結合される。ホストウェハの裏面から分割層の中央にレーザビームが収束されて、分割層を形成し伝播させる。
或いは又、活性層の半導体材料は、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、及びＩｎＧａＰの１つ又はその組み合わせを含み、そしてホスト／出発ウェハは、ＧａＡｓ及びＧｅで作られ、これは、活性化合物半導体層と同一の又は厳密に一致した原子格子スペースを有するのが好ましい（転位密度減少のために）。ハンドルウェハは、電池の底面／裏面電極構造体にも使用される元素半導体材料Ｓｉで形成されるが、金属、セラミック、ポリマー又はプラスチックのような他の材料が、Ｓｉに代わって、ハンドラーウェハとして使用されてもよい。レーザ分割半導体層及びドナーウェハは、２つの主たる機能を与え及び果たす。その一方は、レーザ光を吸収して、ドナーウェハ内に極微クラックを発生することであり、そしてその他方は、活性半導体層及びホスト又はドナーウェハ材料に対して選択的にエッチングを行い（分離層の表面及びホストウェハの表面からレーザ分割ダメージを選択的に除去することで）、レーザ照射及びレーザ分割極微クラックの伝播により活性層がダメージを受けることのないように保護する。レーザ分割層をエッチングする（層の表面からレーザ分割ダメージを選択的に除去するために）一方、エピタキシャル成長中に活性装置層の厚み均一性を設計通りに保存し且つ表面の極微粗面性及びダメージを除去又は軽減することにより表面を平滑化及び平坦化することができねばならない。これらの機能は、化合物半導体ベースの太陽電池にとって特に重要である。というのは、これらの形式の材料は、太陽光を比較的薄い層内に吸収するからである（ＧａＡｓのような望ましい化合物半導体吸収材が直接バンドギャップ半導体であるために、例えば、ほんの数ミクロンの吸収材厚み規模でも）。ある例では、シリコン吸収材で作られた元素半導体太陽電池は、太陽光を吸収するのに数十マイクロメータの活性層厚みを必要とする（シリコンは、間接バンドギャップ半導体材料であるから）。又、これらのレーザ分割層は、活性層及びホスト又はドナーウェハ材料の両方に同様に又は厳密に格子一致しなければならず、そしてＡｌＡｓ、ＡｌＧａＡｓ又はＧｅドナーウェハは、この目的で使用される。レーザ分割プロセスのレーザ波長は、ドナーウェハの裏面（装置側とは反対の側）から照射される場合には、ホスト又はドナーウェハにおける透過性によって選択され、従って、レーザは、裏面（装置側とは反対の側）からホスト又はドナーウェハを通して進行した後にレーザ分割層内に収束される。線型及び多光子非線型吸収材は、非線型形態で焦点において選択的に吸収する上で役立つ。この決定的な現象は、材料の透明マトリクスであっても小さなマイクロスケールの場所に集中する高度に収束される高密度エネルギー領域に生じる。
ある例において、化合物半導体材料で作られた太陽電池は、キャリアの発生、搬送及び再結合モード（直接又は間接）の相違のためにＳｉ元素半導体材料より優れた性能を発揮し、その結果、化合物半導体（ＧａＡｓのような）において光吸収性が高く且つ効率が高く、そしてキャリアの再結合の後に光子の再発生が生じる。
化合物半導体（ＧａＡｓのような）の薄い層を使用することに対する別の効果は、キャリアの放射再結合に基づく光子の閉じ込め及びそのリサイクルである。しかしながら、化合物半導体電池のコストは、主として、出発ウェハの材料コストが高いために及びＭＯＣＶＤ（金属有機ソース化学蒸着）のような精巧な成長マシンで高コストの金属・有機ガスを使用してエピタキシャル接合を形成することにより、通常、Ｓｉセルより高い。これらのコストを軽減するために、薄い電池層を、それとは異なるＳｉ又は金属のような低コストのウェハ（又はポリマーシート）に移設した後に出発化合物半導体ウェハを再使用することが重要である。付加的な軽減手段は、電池の処理中にエネルギー消費を減少することを含む。装置層移設方法は、多孔性Ｓｉ又は水素イオンインプランテーションを使用することによりＳｉに極微空洞を形成することでＳｉ層を移設し、そしてオーバー層を機械的に曲げるという助けでＧａＡｓ基板と活性エピタキシャル層との間にＡｌＡｓ介在層を横方向に選択的にエッチングすることにより化合物半導体層を移設するために求められたものであるが、これらの方法は、コスト、スループット及び構造上の欠点を含む多数の制約で悩まされている。
ここに開示するレーザ処理方法及び装置は、ＳｉＣ、ＳｉＧｅ、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＡｌＧａＡｓ及びＡｌＧａＮのような半導体ウェハに堆積又は形成された種々様々な装置層にわたって適用できるものである。又、ここに開示するレーザ処理方法及び装置は、Ｓｉ、ＧａＡｓ、ＧａＮ及びその関連化合物半導体活性層がエピタキシャル成長され処理されて電子及び光学装置を製造するところのＡｌ2Ｏ3の電気絶縁サファイア基板にも適用される。ここに開示する要旨により剥離された装置層を使用して製造される装置は、光起電力（ＰＶ）電池、発光ダイオード及びレーザのための光学的装置、オプトエレクトロニック及びＬＥＤソリッドステートスキャニングアレイのための組み合わせ一体化、並びにセミコンダクタ・オン・インスレータ（ＳＯＩ）ウェハを含む。
現在、２インチ直径のＧａＡｓウェハ上にエピタキシャル成長されたＧａＡｓ単一接合層の全エリアが、機械的な力を使用して薄い層を曲げることによりＧａＡｓのホスト又はドナーウェハと活性接合層との間に挿入されたＡｌＡｓ中間層の選択的湿式化学エッチング（非常に低速のプロセス）により首尾良く剥離されている（Thin Solid Films 511-512(2006)、第645-653ページに掲載されたＪ．Ｊ．シュナー(Scherner)氏等の“Photon confinement in high-efficiency, thin-film 3-5 solar cells obtained by epitaxial lift-off”と題する論文を参照されたい）。シュナー氏の論文では、薄い層を支持するために透明プラスチックの柔軟なキャリアが使用される。しかしながら、ＨＦ選択的エッチング剤がＡｌＡｓの小さな断面積へ貫通するために界面入口エリアを開くことにより横方向の選択的エッチングレートを上げた後も、レートは、依然、１から３０ｍｍ／時である。プラスチックキャリアの分離された膜は、ＧａＡｓのホストウェアを剥離した後に目で見てカールする程度に歪曲になり、次いで、そのホストウェハは、金属電極で処理されそしてガラスハンドル基板に結合される。２ｃｍ2の活性面積における単一接合の電池に対して２４．５％の電池効率が得られており、これに比して、同じプロセスを使用してバルク（大面積）電池を処理することにより２４．９％が得られ、効率の増加は、反射器を使用して薄膜吸収層に光子を閉じ込めた結果であると主張される。
ブレンダンＭ．カエス(Brendan M. Kayes)氏等は、proceedings of IEEE PVSC Photovoltaic Specialist Conference (PVSC), 2011 37th IEEE、第４−８ページに“27.6% conversion efficiency, a new record for single-junction solar cells under 1 sun illumination”と題する論文を開示している。彼等は、前記研究を１ｃｍ2の面積におけるそのときの世界記録として２７％を越える最高効率へと伸ばし、そしてそのような性能は、再結合キャリアが放射光子を再放射させそして光子発生キャリアを発生する第２の機会をもたせる光子リサイクルメカニズムに起因するものであった。
更に、Ｓｉウェハへの水素イオンインプランテーションで離層することにより薄いシリコン層を移設する方法は、ハンドルシリコンとの結合が試みられた後にアニール（４００−６００℃）に続いて接続されるべき極微空洞を生成する。（Ｍ．ブルエル氏のElectronic Letters、第３１巻、第１４号、１９９５年、第１２０１ページを参照されたい。）ブルエル氏の研究では、高ドーズ水素（１００ＫｅＶのインプランテーションエネルギーにおいて２×１０16−１×１０17ｃｍ-2）がＳｉウェハ表面から浅い深さにインプランテーションされた。１０００℃を越えるアニールは、別の酸化Ｓｉウェハに結合された犠牲的Ｓｉ層を離層した後に（高ドーズインプランテーションにより強くダメージを受けた領域について）結晶性を回復した。最終ステップは、移設されたＳｉ表面を研磨することを含むものであった。イオンインプランターは、質量選択を行いそして主たる水素イオンと共に含まれる重たい金属イオン及び他の分子イオンをフィルタリングするように特別に設計されねばならず、その結果、ツールのコスト及びサイズが増大した。この技術は、この技術は、高速及び低エネルギー消費のＣＭＯＳ用途のためのマイクロメータ以下の薄いＳｉ・オン・インスレータ材料に適用されている。
この技術は、３０ｍＡｃｍ-2において１．８×１０17ｃｍ-2秒-1のドーズで加速電圧を７５０ＫｅＶまで上昇することにより、増加され離層され／剥離されたシリコン層厚み、例えば、１０ミクロン厚みまで拡張された（Ｍ．ハナダ(M. Hanada)氏のJournal of Plasma Fusion Research、第７８巻、第６号、第５４１−５４７ページ、２００２年、“Evolution of Particle Beam Technique Applications of Beam Technology to Material Industry”を参照されたい）。しかしながら、小さな面積、約１０ｍｍ平方形状の１０マイクロメータ厚みの断片しか形成されない。
太陽電池用の２０マイクロメータ厚みのＳｉ層をスライスするため１．２ＭｅＶ高電圧及び大電流（１００ｍＡ）水素イオンインプランターが開発された。この大きなサイズのツールは、光起電力電池のための１５６ｍｍの擬似方形の厚いＳｉ層を製造することができる。しかしながら、実質的なインプラントダメージが発生して、熱アニール及び／又は他の方法によりアニール除去しなければならず、そして劈開したシリコン表面は、スライスされた層及び残りのドナーウェハの両方におけるダメージを受けた犠牲的層を除去することにより平滑化されねばならない。（スリンバサン・シバラン氏等の２００９年８月６日出願の米国特許２００９／０１９７３６８号を参照されたい。）化合物半導体における水素導入極微クラックを使用する同様の解決策がＥＣＳトランザクション３３（１３）ページ１７７−１８７（２０１０）に報告されている。ＧａＡｓ、ＩｎＰ及びＧａＮ層は、水素イオンインプランテーションで分離されるが、この方法を使用する装置は、おそらく報告されていない。というのは、高エネルギー及び高ドーズインプランテーションにより層が著しくダメージを受けるからである。
半導体化合物に関するレーザ処理が、ホモ及びヘテロ接合設計に関連してＳｉ上の単一ないし三重接合ＧａＡｓ太陽電池を示す図１３から１６に詳細に示されている。ある例において、Ｓｉ電池に比して化合物半導体による太陽電池の相違は、太陽光を吸収するための薄い電池層厚みである（ある例において、化合物半導体電池は、Ｓｉ電池の約１／１０の薄さであり、例えば、ＧａＡｓのような化合物半導体が約１から数ミクロンであるのに対して、シリコン電池は、２０から８０ミクロンである）。従って、レーザ分割の精度、換言すれば、分割層における分割位置の均一性は、Ｓｉのような厚い電池層より１０倍の厳密さである。分割位置の均一性は、ホストウェアにおける焦点の偏差により決定され、これは、主として電力、波長及びウェハステージの移動におけるレーザ変動に依存する。
化合物半導体装置における接合及びドープ領域は、複数の薄い（マイクロメータ厚み）エピタキシャル層の堆積により形成される。従って、レーザ分割の精度は、薄い活性層へのダメージを防止するように厳密に具現化されねばならない。ここに開示する要旨によれば、比較的厚い分割層（ある例では、分割層は、分割プロセス中に隣接層をダメージから「保護」するので保護層とも称される）は、レーザが照射されたときにレーザ分割表面を保護するための能力が与えられる（分割層は、極微クラックを生成して、劈開結晶平面内を二次元的に／両方向に伝播させることにより分割される）。界面的分割層残部（及びダメージを受けた領域）は、高選択性の湿式エッチング（例えば、ダメージを受けた領域を除去するための数桁の大きさの選択性をもつエッチング材）によって除去され、従って、正確に調整され且つ予め決定された活性層厚み及び均一性が保存される。更に、残留欠陥及びクラック発生懸垂結合は、活性装置層に対する分割／保護層内で化学的に（及び装置構造を保存するために穏やかに）及び選択的に除去される。ある例では、化合物半導体の薄い層は、非常に脆いものであり（例えば、分割層に沿った機械的な分割は活性層へのクラックの伝播を生じさせる）、従って、化合物半導体の薄い層（活性層）は、レーザ分割プロセス中に非常に入念に保護されねばならない。
或いは又、比較的穏やかな／柔軟な選択的エッチングを使用して、装置層（活性層）をホストウェハから分離することができる。１つの実施形態において、分割層に沿って分割層内に別々に分布された極微孔及び空洞のように分割層内にレーザを導入してクラックを形成した後に、選択的エッチング剤のジェット流を分割層においてウェハの結合対の側へ注入する。選択的エッチングを使用して、ウェハを機械的に実質的に曲げることなく（これは、ある例では、機械的剥離又は噴水注入剥離の間に生じ得る）ウェハの分割が生じるまで極微スペースを接続するのに使用される。図８Ａを参照して述べたように、分割及び分離スループットを向上させるためにウェハ対の縁からの液体ウェッジ注入（例えば、水又はエッチング材を使用する）に対してレーザアブレーションメカニズムが追加される。又、レーザ照射後の応力誘起の離層も、ホスト（ドナー）とハンドルウェハとの間の熱膨張差によって誘起され、これは、結合対を加熱又は冷却することにより更に加速される。分割／層分離／ウェハ剥離の後に、分割層残留材料は、活性層（分離された装置層）及び分離されたホスト／ドナーウェハの両方の厚み均一性を悪化することなく高選択性のエッチングを使用することによって除去され、そして分離平面に沿って両表面の表面平坦性を保存して、装置層の幾何学形状及び高品質のホストウェハ（出発ウェハ）をその後の装置層の形成（例えば、複数のドナーウェハ再使用サイクルを通してのホスト／ドナーウェハ上でのエピタキシャル成長）に再使用するように保証する。
化合物半導体太陽電池構造及び製造処理方法が、異なる活性層接合形式をもつ種々の電池実施形態について図１３から１６の断面図に示されている。出発ホストは、ＧａＡｓ、Ｇｅ、ＳｉＣ及びサファイアウェハのような材料である。通常に商業的に入手できるＧａＡｓウェハは、しばしば、サイズに制限があり、例えば、直径が６インチ未満であり、一方、Ｇｅ、ＳｉＣ及びサファイアホストウェアは、直径８インチまでのものが通常商業的に入手できる。ウェハは、モジュラーアッセンブリのための方形形状を含む種々の幾何学的形状であるが、ウェハは、インゴット結晶成長の間にしばしば商業的に丸い形状に形成されるので丸くてもよい。例えば、ホスト／ドナーウェハ上のエピタキシャル成長を使用する装置層処理の後、その後に形成された丸い形状の電池は、ここに開示する要旨に基づきハンドル／ホストウェハ内に収束する浸透性レーザを使用してレーザ処理され、破片、粒子及びカーフ損失は、全くないか無視できる程度である。一般的に、レーザアブレーションは、表面に入射する表面アブレーションにより推進され、透過性レーザを内部焦点に収束させることにより固体内に集中しない。
更に、複数の装置層がレーザ分割を使用して分離されそして単一ドナーウェハから分離されるので、電池の装置層を分割して複数のハンドルウェハへ移設することにより複数の太陽電池を製造することができる。ある実施形態では、ＭＯＣＶＤ（金属有機化学的蒸着）により蒸気相でドーピングして活性装置層としてホスト／ドナーウェハ上にエピタキシャル層が成長される。エピタキシャル層の厚みは、太陽光を吸収するのに充分な数ミクロンまで（例えば、約１ミクロンから約５ミクロンまで）の範囲である。あるケースでは、これは、Ｓｉ太陽電池よりほぼ１／１０の薄さの装置吸収層を形成するが、ＧａＡｓウェハの価格は、Ｓｉウェハより実質的に高い（少なくとも１０倍）。分割層は、上述したようにシリコンウェハを使用する装置層の形成に比して欠陥領域を含む分割のうねりを閉じ込めるために比較的大きな厚みで活性層とホスト／ドナーウェハとの間に挿入される。従って、分割層は、レーザ分割の後に活性層及びホストウェハ表面を保護するのに使用される。活性層及びホスト／ドナーウェハ表面における分割層残留物は、選択的湿式エッチング剤を使用して化学的にエッチングされる。例えば、厚みが約１ミクロンから５ミクロンまでの範囲のＡｌＡｓ、ＩｎＧａＡｓ、Ｇｅ層のような材料の層は、活性層及びホスト／ドナーウェハの厳密な格子一致、レーザビーム吸収、及び選択的エッチング比のような特性に基づいて分割層として使用される。
図１３Ａから１３Ｆは、Ｓｉウェハハンドラーへ移設された単一接合ＧａＡｓ装置層の形成を示す断面図である。図１３Ａに示したように、ｎ型ＧａＡｓウェハ（例えば、丸い６インチ直径又は方形ウェハ）は、単一ホモ接合ＰＶ電池の形成に使用される。ＡｌＡｓ層（例えば、約１から２０ミクロンの範囲の厚みを有する）は、ＧａＡｓホストウェハの上に分割層としてエピタキシャル成長される。電池プロセスは、Ｚｎ及びＳｉでドープされたＧａＡｓ活性層を成長することによってＰＮ接合を製造することでスタートし、ｎ＋型のＧａＡｓ及びｐ型のＧａＡｓ層を、単一ホモ接合太陽電池として使用するように形成する。図１３Ｂに示すように、Ａｕ又は別の反射器／伝導体金属（Ａｌのような）がｐ型ＧａＡｓの上層に堆積されて、硼素不純物がドープされたｐ型Ｓｉウェハ（電池支持及び移設のための）に結合されて、抵抗率を０．１Ω−ｃｍより低く減少させ、炉において融点より低い温度でアニールすることによってＡｕとのオーミック接触を形成する。
例えば、１０６４ｎｍ波長のＮｄ：ＹＡＧの裏面レーザ処理を適用して、ＧａＡｓ層を分割する。というのは、ＧａＡｓは、この長い波長では、通常及び線型吸収形態において透明だからである。或いは又、Ｎｄ：ＹＶＯ４レーザ、ＮＤ：ＹＬＦレーザ、及びチタンサファイアレーザソースが使用されてもよい。レーザビームの透過性は、層の厚み、並びに光子の貫通深さ及び自由キャリアの吸収によるドーピング濃度（これも線型吸収形態における）に強く依存する。レーザビームは、コントロールされた焦点深度に光学レンズにより収束され、そして焦点は、図１３Ｃに示すように、ＧａＡｓホスト／ドナーウェハの裏面から太陽電池活性層の真下でＡｌＡｓ分割層の中心にセットされる。裏面からのレーザ照射は、図１３Ｃに見られるように、ホスト／ドナーウェハの表面に形成される反射層にも吸収層にも好ましくない（換言すれば、それらの妨げとなる）。代表的なレーザ照射条件は、例えば、０．１から１．５Ｗの範囲のレーザ出力電力；１０から２００ｋＨｚの範囲のＱスイッチ周波数；１から１０マイクロメータの範囲の照射周期；１０から１０００ｍｍ／秒の範囲のスキャニング速度（ステージ移動速度）；０．３から０．９の範囲の開口数（ＮＡ）；レーザモードＴＥＭ00；及び直径１から３マイクロメータで収束されるスポットサイズを含む。
収束されたレーザは、ＡｌＡｓ層の中間深さ／厚みにセットされた焦点を保持して裏面からＧａＡｓホスト／ドナーウェハ上を（換言すれば、二次元的に又は両方向に）スキャンする。線型及び非線型吸収により短いレーザパルスを使用して高密度レーザ電力を供給しながら、レーザビームがスキャンされるときに欠陥場所が平面に誘起され、そして照射スポットは、それらの場所を互いに接触するか又はある周期で配置することにより連続的に相互接続され、それらは、処理後に極微クラック伝播を通してリンク又は相互接続されて、欠陥分離結晶平面／層を生じさせる。この結晶平面／層は、ドナーウェハ内のレーザ分割欠陥場所の周りに強い内部応力フィールドを発生する。
照射の後に、結合対ウェハが分離される。例えば、対ウェハの両裏面に配置された分離ホルダでウェハをクランプすることにより行う。ウェハは、静電力でチャックされ、そして印加電圧の極性を、例えば、約１００Ｈｚ（又は数Ｈｚから数ｋＨｚの範囲にわたる別の適当な周波数）で切り換えることにより、振動運動が与えられる。同時に、ホルダは、圧電アクチュエータにより振動剪断応力を発生する。あるケースでは、１０から１００マイクロメータ直径オリフィスのコリメートされたガス又は希釈水の噴射がレーザ分割層においてウェハの縁に注入される。先に述べたように、噴水又は選択的エッチングの化学的噴射流を通してレーザビームを注入することによりレーザアブレーションが加えられる。あるケースでは、アニール又は冷却がレーザ収束／分割プロセスにより個別に形成される小さな空洞の相互接続を誘起し（アニール温度は、電池接合におけるドーパントの内部拡散を最小にするように選択され）、これは、接合対を２つの部分、即ち両方とも図１３Ｄに示されたＳｉハンドラー及びＧａＡｓの他のホスト／ドナーウェハにより裏打ちされる電池層、分離／移設された電池及びホストウェハ、に分割するための完了時間を短縮することができる。図１３Ｃに示すように、劈開面のうねり／非均一性は、分割層内に閉じ込められる。ｎ＋ＧａＡｓ装置層及びｎ−ＧＡＳＡウェハ表面は、両方とも、レーザ照射周期が増加されるときに粗面化され、従って、図１３Ｄに示すように、残留ＡｌＡｓ又はＧｅ層により保護される。ホストウェハ及び剥離されたＧａＡｓ装置層の両方におけるＡｌＡｓ層の残留部は、例えば、図１３Ｅに示すように、ＧａＡｓ層及びホスト／ドナーウェハの両方に対して１０6の非常に高い選択性を与えるＨＦ溶液を使用して選択的にエッチング除去される。ホスト／ドナーウェハは、これで、再使用の準備ができ、そして電池／装置は、付加的な太陽電池処理の準備ができる。ｎ型ＧａＡｓ表面にＳｉ3Ｎ4の反射防止コーティング（ＡＲＣ）を堆積した後に、図１３Ｆに示すように、絶縁層のビアホールを通して前面金属格子電極が形成される。Ｓｉハンドルウェハの裏面金属コンタクトは、Ａｌ又はＡｇペーストにより形成される。更に、電池前面の反射防止コーティングを堆積する前に、ＧａＡｓ表面は、より多くの光を収集するように粗面化される。或いは又、Ｗ／Ｃｕ金属又はプラスチック或いはプリプレグプレートが、図示されたように、Ｓｉに代わって、ハンドルウェハとして使用されてもよい。
図１４Ａから１４Ｆは、プラスチックシートハンドラーへ移設された単一接合ＧａＡｓ装置層太陽電池の製造を示す断面図である。図１４Ａから１４Ｆに示す実施形態では、図１４Ａに示すように、ＡｌＡｓ又はＧｅの介在格子一致層と共にＧａＡｓホスト／ドナーウェハ上のエピタキシャルＰＮ単一接合の上面に金属コンタクトが形成される。活性装置層（ｐ＋ＧａＡｓ及びｎ−ＧａＡｓ）は、厚みが数マイクロメータで、例えば、１から５ミクロンであり、これは、光子リサイクル現象、放射再結合により、太陽光を吸収して、電極に到達するキャリアを発生するに充分なものである。表面からｐ型ＧａＡｓ上層を通してｎ−ＧａＡｓ下層の表面へコンタクトビアを形成した後に、図１４Ｂに示したように、ビアホールの側壁がＳｉＮ又はＳｉ酸化物のような絶縁材で不動態化され、そして分離されたフィンガにおいてベース及びエミッタ金属電極が堆積されてパターン化される。ハンドラーは、例えば、接着剤を使用することによりフィンガ電極の頂部と結合され、そして図１４Ｃに示すように、ウェハの裏面上でレーザビームスポットをスキャンすることにより、ＧａＡｓのホストウェアの下面からレーザ分割が実行される。レーザビームは、ウェハを透過することができ、ＡｌＡｓ又はＧｅの介在層内に収束される。焦点に歪フィールドが生成されて、レーザビームスキャニング方向に沿って接続された極微空洞及び／又は小さなクラックを招く。その結果、クラックは、図１４Ｃにレーザ分割層で示されたように、全ウェハ上の平面を両方向に伝播する。クラックの伝播は、接続対を２つの部分、即ち図１４Ｄに示すように、ハンドラーシート／ウェハ及びＧａＡｓの出発ドナーウェハにより支持された金属電極で裏打ちされた活性エピタキシャル単一接合層に分離する。ｎ−ＧａＡｓ装置表面及びｎ−ＧａＡｓドナーウェハ表面は両方とも、図１４Ｄに示す分離構造で、ＡｌＡｓ又はＧｅの犠牲層により覆われ保護される。オーバー層（ＡｌＡｓ又はＧｅの犠牲層の残留部）は、例えば、化学的溶液又は気相ＸｅＦ2での乾式エッチングを使用して選択的にエッチングされ、ＧａＡｓ層表面からＡｌＡｓ又はＧｅを選択的に除去する。ある例では、ＨＦ化学的エッチングによるＡｌＡｓ層に対して約１０6倍も高速なエッチングレートに到達する非常に高いエッチング選択性を達成することができる。
エッチングベースの分離のある例（非レーザ分割方法のような）では、横方向エッチング速度が９ｍｍ／時に達するが、これは、直径が少なくとも数インチのウェハにとって、Ｓｉ／ＧａＡｓ／Ｇｅ／ＧａＡｓの結合対とサンドイッチされたＧｅ介在／犠牲層をエッチング分離開始のためにエッチング除去するには低速過ぎる。しかしながら、ここに開示する方法に基づき、レーザ分割により結合対を分離した後にＧｅの選択的エッチングが垂直方向に適用され、ハンドラーへの装置層の移設、及び例えば、別のエピタキシャル成長による別の装置層形成のための出発ホスト／ドナーウェハの再使用を完了する。
更に、気相の選択的エッチングは、次の効果を有する。即ち、ＸｅＦ2は、室温において主として次の反応によりＧｅを自然にエッチングする。Ｇｅ（ｓ）＋２ＸｅＦ2（ｇ）→２Ｘｅ（ｇ）＋ＧｅＦ4（ｇ）。エッチング材ＸｅＦ2及び反応生成物Ｘｅ及びＧｅＦ4は、両方とも、室温において気相であり、従って、エッチング残留物は、無視できる程度又はゼロであり、反応副産物は、移動性である。ＸｅＦ2エッチングは、従来のＸｅＦ2エッチング剤を使用して実施される。ソースチャンバーは、ＸｅＦ2固体ソースにより自然の室温昇華プロセスを通して供給される。Ｇｅ保護性粗面のこの非常に選択性の高いエッチングは、エピタキシャル成長中に形成することが望まれる均一厚みのｎ型ＧａＡｓ層の滑らかな表面を生成する。出発ＧａＡｓウェハ表面も、例えば、図１４Ｅに示すように、単一接合電池のエピタキシャル成長により、別の装置層製造のために平滑化される。
次いで、電池の裏面が化学的溶液又はレーザマイクロアブレーションにより粗面化されて、より多くの光を捕獲及び捕捉するためのテクスチャ構造を生成する。深さの浅い前面フィールド層に対してブランケットドーピングｎ＋層が施される。電池表面に対し、例えば、ＳｉＮｘを使用するその後の不動態化は、表面再結合速度を減少するために遂行される。ハンドラー／バックプレーンは、図１４Ｆに示すように、ベース及びエミッタフィンガ電極用のバスラインに外部電極を接続するためのビアホールを形成するように穿孔される。これで、電池は、アッセンブル及びモジュールパッケージングのためのテスト及び分類を行う準備ができる。
ウェハの厚みは、一部分は、犠牲層の高選択性エッチングにより、複数の再使用の後も維持される。ウェハは、ドナーウェハの表面及び／又はその組成の比が信頼できる処理のためには悪化し過ぎる（例えば、エピタキシャル成長及びそれに関連した表面自己粗面化の間に加熱が繰り返されて昇華によりＡＳの含有量が少なくなる）まで、同じドナーウェハから複数の電池を製造するように複数回再使用される。元のドナーウェハの厚み及びレーザ分離層の厚みに基づき、再使用サイクルの数は、１から数十（例えば、１００まで）の再使用サイクルの範囲内で選択される。
以下の２つの実施形態は、Ｇｅドナーウェハ上に単一ヘテロ接合電池を製造する場合を示す断面図（図１５）及びＧａＡｓドナーウェハ上に三重ヘテロ接合電池を製造する場合を示す断面図（図１６）であり、両方の場合に、電池は、Ｓｉ又はそれとは異なるハンドルウェハへ移設される。Ｇｅウェハは、例えば、直径が２００ｍｍの大きなウェハサイズで選択され、そしてヘテロ及び三重接合電池は、各層によるエネルギー帯エンジニアリングで幅広い太陽スペクトルを吸収するように設計され、ある例では、より多くのキャリア発生で電池効率が上昇される。
図１５Ａから１５Ｆは、Ｓｉウェハハンドラーへ移設された単一ヘテロ接合ＩｎＧａＰ／ＧａＡｓ装置層の形成を示す断面図である。図１５Ａに示すように、ｐ型Ｇｅウェハ（例えば、直径が２００ｍｍ）は、ソリッドステートでの拡散、イオンインプランテーションとそれに続く再成長及び活性化アニール、又は犠牲的Ｐ＋Ｇｅ分割層を形成するためのｐ＋Ｇｅ層のエピタキシャル堆積、によってドープされる。強くドープされた層は、Ｇｅウェハの裏面から照射されたｐ−Ｇｅレーザを通して透過的に進行するレーザ光を吸収するために自由キャリアを与える。ＡｌＡｓの保護層は、レーザ分割プロセス中に電池の活性上層を保護するために犠牲的なＰ＋Ｇｅ分割層に堆積される。ＡｌＡｓ残留物は、高選択性のエッチングプロセスを使用してＧａＡｓ層から選択的にエッチングされる。次いで、ｐ＋ＧａＡｓ、ｐ−ＩｎＧａＰ、ｐ＋ＧａＡｓエミッタ、ｎ−ＧａＡｓベース及びｎ−ＩｎＧａＰ裏面フィールド（ＢＳＦ）層がＭＯＣＶＤによりエピタキシャル成長される。Ａｕ又はＡｌ裏面反射性金属が堆積された後に、図１５Ｂに示すように、例えば、結合構成を強化するためにＳｉ表面を入念に洗浄することなく、ｐ−Ｓｉウェハが結合される。ＩＲカメラを通しての結合波伝播により結合が観察され及び監視される。図１５Ｃに示すように、レーザビームがレンズを通して照射され、Ｇｅ基板の裏面からＧｅ（Ｐ＋ＧＥ）の強くドープされた層に収束され、そしてウェハ上を、ウェハを横切ってスキャンされる（二次元的／両方向スキャニング）。レーザビームは、ＧＥ基板に透過し、そしてレーザパルスの小さなスペース及び時間における非線型吸収により焦点で吸収される。この異常吸収は、強くドープされた層における自由キャリア吸収で助成され、そして高い吸収係数のために急激な局部的温度上昇を生成し、その結果、Ｇｅ結晶相における共有結合を破壊し、あるアモルファス相、転位配列、又はＧｅ原子の昇華による極微空洞を残す。これらの固有の現象に加えて、バルクの不均質な場所の周りに強い応力フィールドが形成され、これは、クラックの形成を開始し、その後、ウェハ表面に実質的に平行に二次元伝播が生じる。この現象は、機械的な力、振動運動、又は熱衝撃を誘起するための単なるアニール又は冷却による接続対の外側でのトリガーで加速される。これらの分割プロセスは、２つの実体、即ちリンクされたクラックによる粗面をもつ強くドープされた層で覆われたＧｅウェハ、及び図１５Ｃに示したＳｉウェハ上の単一ヘテロ接合化合物半導体電池構造、を分離する。ｐ＋ＧａＡｓの電池層の頂部は、図１５Ｄに示すように、ＡｌＡｓ犠牲層で保護される。ｐ＋Ｇｅ及びＡｌＡｓの分割及び犠牲層は、Ｇｅ基板の表面及び電池の活性層を、各々、レーザ照射光学的ダメージ及びクラック伝播機械的ダメージから保護する。Ｇｅウェハ上の残りの／残留Ｐ＋Ｇｅ分割（犠牲的とも称される）層は、ＣＭＰ又は水素中でのアニールにより研磨されて、表面の巨視的粗面を平坦化するように表面拡散率を向上させる。滑らかで平坦なドナーウェハ表面は、プロセス又は装置製造収率を維持できなくなるまで、例えば、エピタキシャル成長により装置層の形成に複数回再使用することができる。
電池接合におけるＡｌＡｓの上層は、次いで、図１５Ｅの構造に示されたように、希釈されたＨＦを使用して選択的にエッチング除去される。エッチング率の選択性は、活性層表面の品質が妥協されず且つ厚み及びドーピング特性が悪化しないように１０5程度とされる。次いで、ＳｉＮが反射防止層として上層に堆積され、そして表面再結合速度を低下するために不動態化が行われる。図１５Ｆに示すように、上部電極及び下部電極が形成される。Ｓｉウェハは、質的、量的及びサイズ的に現在最も一般的で且つ商業的に入手可能な半導体ウェハである。ハンドラーウェハとしての使用については、半導体産業からの低コストのノンプライムモニタウェハ又は太陽グレードウェハが使用される。しかしながら、Ｓｉウェハに代わるプラスチック又は金属基板ハンドラーは、完成太陽電池のコストを更に低減することができる。というのは、化合物半導体太陽電池において太陽光を吸収するための有効厚みがＳｉ太陽電池のほぼ１／１０の薄さだからである。更に、Ｇｅは、Ｓｉウェハよりコストが相当に高く、且つそのコストは、ＧａＡｓにほぼ等しいが、Ｇｅウェハのサイズ（典型的に８インチ直径ウェハで入手できる）は、典型的に、ＧａＡｓウェハより大きい。Ｓｉ又は化合物半導体太陽電池のような出発ドナーウェハ材料及びハンドル材料に基づくコスト節減は、装置層及び太陽電池製造における多数の事柄の１つに過ぎない。
或いは又、三重ヘテロ接合電池は、効率を更に高め、３０から４０％以上に到達させる。この高効率電池スキームに加えて、出発ＧａＡｓホスト／ドナーウェハが電池の製造に複数回再使用され、従って、太陽電池当たりの割賦償却出発ウェハコストを減少させる。図１６Ａから１６Ｅは、Ｓｉウェハハンドラーに移設された三重接合ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＡｓ装置層太陽電池の形成を示す断面図である。ＭＯＣＶＤ（金属有機化学気相エピタキシ）によりＧａＡｓ（１００）基板（ドナーウェハ）に複数のエピタキシャル層が成長される。最初に、Ｇｅ又はＡｌＡｓ分割及び保護層が基板にエピタキシャル成長され、次いで、コンタクト及びエミッタのためにＳｅがドープされた頂部Ｇａ0.5Ｉｎ0.5Ｐ接合が成長される。直列接続のためのＡｌ0.3Ｇａ0.7Ａｓ：Ｃ及びＧａＡｓ：Ｓｅのトンネル接合のその後の成長の後に、エミッタ及びベースに対してＳｅ及びＺｎをドープすることで中間ＧａＡｓ格子一致接合が形成される。これらの層は、格子不一致層の前に成長され、不一致成長中に生じるスレッディング転位を防止すると共に、性能の低下を防止する。従って、ほとんどの電力を発生する上から２つの接合は、太陽電池の最適な性能のために高い結晶完成度で成長される。
Ａｌ0.3Ｇａ0.7Ａｓ：Ｃ及びＧａＡｓ：Ｓｅの別のトンネル接合を挿入した後、底部接合の転位を最小にするため、底部接合に意図された光に対して透明なステップグレードのＧａxＩｎ1-xＰ：Ｓｉ層が成長される。ＧａxＩｎ1-xＰの組成は、公称格子定数α0＝５．６６ÅがＧａＡｓのそれに等しいＧａ0.51Ｉｎ0.49Ｐから、ＧａxＩｎ1-xＰの８つの０．２５ｕｍ厚みの中間組成を使用して、Ｇａ0.22Ｉｎ0.78Ｐ α0＝５．７８Åへステップグレードされた。Ｇａ0.22Ｉｎ0.78Ｐの１．０ｕｍの成長の後に、組成は、Ｇａ0.25Ｉｎ0.75Ｐ、α0＝５．７６Åへ降下され、これは、Ｉｎ0.3Ｇａ0.7Ａｓ活性接合に格子一致される。このＧａ0.25Ｉｎ0.75Ｐの組成は、図１６Ａの構造で示される不動態化ウインドウ及び裏面フィールド層として使用される。反転型化合物半導体電池構造のＭＯＣＶＤエピタキシャル成長の後に、その反転型構造の露出された「裏面」に金が電気メッキされる。次いで、三重ヘテロ接合が、図１６Ｂに示すように、接着剤も低粘性エポキシを伴うガラスプレートもなしに、シリコンウェハの構造上の「ハンドル」に結合される。半導体、金属又は絶縁ガラスのフラットな材料がハンドルとして使用され、ハンドル材料は、コスト、熱管理及び重量の事柄を最適化するように選択される。先に述べたように、透過性レーザビームは、図１６Ｃに示すように、裏面からＧａＡｓウェハを横切って分割層（犠牲的Ｇｅ／ＡｌＡｓ選択的エッチング層）に収束される。異常吸収により極微空洞又は転位配列が生成され、それらは、周囲に強い応力フィールドを伴う。固有の及び／又は外来の機械的、熱的、又は光学的歪、極微空洞及び転位アレイによりトリガーされるのは、成長及び互いの接続であり、その結果、二次元平面にクラックが形成されて伝播する。基板の接続された対は、図１６Ｄに示すように、Ｇｅ分割／犠牲層内に水平に接続される応力誘起クラックで分離される。
残留するＧｅ分割層は、ＸｅＦ2／ＧｅＦ4によって選択的にエッチングされ、ＸｅＦ2エッチング材は、０．８トールの分圧、室温において、Ｇｅで４０ｕｍ／分のエッチング速度を与え、これは、ＧａＡｓに比して１０6：１である。ＡｌＡｓに対してＨＦ溶液で同じレベルの選択性が得られる。次いで、ＧａＡｓドナーウェハは、エピタキシャル成長の次のサイクルに対して再使用されて、より多くの装置層及び電池を製造し、これは、ＧａＡｓ結晶及び物理的形態学の品質がＡｓの選択的脱離により悪化するまで（又はドナーウェハが装置処理中に良好な機械的収率に対して薄くなり過ぎるまで）続けられる。ウェハの再使用は、複数の再使用サイクルにわたり出発材料コスト（ＧａＡｓ又はＧｅからのウェハに対して若干高価である）を割賦償却することにより処理コストの節減に実質的に貢献する。更に、ＧａＡｓ基板上の残留分割層及びＳｉ上の三重接合は、レーザで誘起される光学的及び物理的ダメージから重要な表面層を保護することができる。
電池の頂部接合（図１６Ｅに示す接合１）の上の残留分割層を選択的に除去した後に、標準的なホトリソグラフィ処理技術を使用して、前部の金グリッド及びメサ分離が処理される。測定条件ごとに最適なグリッド設計が選択される。最終的に、図１６Ｅに示すように、ＭｇＦ2／ＺｎＳ反射防止コーティングが熱蒸発により堆積される。
ＩｎＧａＰ（接合１）、ＧａＡｓ（接合２）及びＩｎＧａＡｓ（接合３）の三重接合は、太陽光の短い波長から長い波長までの３つの吸収帯域（各々、ほぼ４００−７００ｎｍ、７００−９００ｎｍ、及び９００−１２００ｎｍ）を与え、これは、太陽光の効率的な吸収を与えると共に、１つの太陽のもとで電池の効率を３０ないし４０％に高めることができる。
レーザ処理ツール：ここに述べるレーザ分割／分離層を形成するためのレーザ処理ツールは、ダメージを受ける分割層の垂直方向の厚みを最小にし、ウェハ当たりのレーザスキャニング時間を最短にすることにより（換言すれば、１つ又は複数のウェハ上で迅速なスキャニングを使用することにより）ウェハのカーフ損失を減少し且つスループットを高くする。スループットを高め且つダメージを受ける分離層厚みを減少するためのレーザ処理革新は、例えば、ウェハ当たり複数のレーザビームの使用；高速スキャニング及び高速ステージ移動；レーザ照射（バッチ処理）を受けるトレー／ステージ上の複数のウェハ；複数の処理ステーションを使用する並列ウェハ処理；レーザパルス形成のための高い繰り返し率；固体内のレーザショット間の大きな周期；ウェハの劈開配向の調整；ビーム形状の変更を使用して平面内でレーザビームを偏光し、ウェハ表面に平行なクラックの広がりを促進すること；を含む。更に、ウェハ移動及び／又はビーム移動を使用するツールも設けられる。
分割カーフ損失は、ウェハ表面に垂直なクラック長さ及び分割表面の極微粗面によって決定され、換言すれば、カーフ損失を減少するためには、分割／犠牲層に対する垂直クラック長さを限定し、そして分割／犠牲層に対する表面の粗面性を制限する。更に、分割平面の全体的な変動／揺らぎも、分割後のカーフ損失に影響する。これらのファクタは、ウェハに埋め込まれる分割場所の位置及び材料により決定される。更に、レーザの焦点位置は、正確にコントロールされねばならず、そしてレーザビームの品質及び形状は、ウェハ表面に平行な不均質性／非等方性クラック平面を促進するように偏光により変更される。そしてある場合には、ウェハ表面結晶配向に平行な劈開平面が選択される。
リアルタイムレーザフィードバック測定及びコントロールを使用して、装置表面から収束場所への距離レーザ距離（及びクラック平面深さ）を高い精度で維持することができ、これは、例えば、付加的なプローブ光源が透明波長のパルスレーザで同時に照射する状態での反射によってウェハの裏面を監視することにより行われる。半導体ウェハは、サイズ、厚み及び表面仕上げが充分にコントロールされるが、三次元トポグラフィ構造、並びにバックプレーン及び／又はハンドラーにおける粗面及び厚み変動のために、装置表面は、しばしば、完全に平らではない。従って、ウェハの裏面からの裏面フィードバックコントロールを使用して、分割層厚みをコントロールし、そして分割場所の位置を管理する。
図１７は、ここに開示する要旨に基づくレーザ分割ツール及び基板設定の一実施形態を示す図である。先に述べたように、結合／接続対は、４つの部分、即ちホスト又はドナーウェハ、分割層（及び選択的エッチング層）、装置層、及びハンドラーを含む。ホスト／ドナーウェハは、図１７Ｂのウェハ及びスキャンエリア上面図に示された比較的厚い単結晶円形（又は方形や擬似方形のような他の幾何学的形状）のウェハである。ハンドラーは、共通の長方形光起電力電池モジュールへの一体化を容易にするために方形又は擬似方形の形状である。しかしながら、ドナーウェハ及びハンドラーは、多数の形状を含んでもよい。装置層をホストウェハから分割する前に、図１７Ａに周囲溝として示された装置層の周囲形状を画成するため装置層からハンドラーの縁に沿って透過性レーザ収束技術を使用して通常の表面アブレーションモード又は内部クラックモードでレーザスクライバーにより装置層が予めカットされる。次いで、接続（結合）対が、前面（装置）を上にしてウェハホルダにセットされて、重力で位置保持され、そしてレーザビームは、ホストウェハの下から（ホストウェハの裏面から）装置層の下の点へ収束される。ホスト／ドナーウェハの裏面の縁は、図１７Ｂに基板ホルダとして示されたフィンガ／基板ホルダにより部分的に保持される。ウェハの周りの部分は、裏面からのレーザスキャニング中にフィンガの影に入るが、これらの影の部分は、ホストウェハからハンドラーと共に装置層を分離した後に分割及び選択的エッチング層と一緒にエッチング除去される。レーザビームは、１つの方向にスキャンされ、そして結合対又は垂直方向にウェハをスキャンするように調整されたレーザは、活性装置層のエリアの下で完全なスキャンを行う。このツール設計は、分割装置層に対して高度な収束コントロールを与える。というのは、ドナー半導体のウェハ厚みが、しばしば、上部装置層（ある場合には金属被覆を含む）、装置層とハンドラーとの間の接着剤層、及びハンドリング基板より均一であるからである。更に、このツール設計は、低コスト及び高スループットの製造に適している。というのは、ステージ／トレーが高速度で移動し、そして非常に多数のドナーウェハがステージに配置され、高スループットを得るためにステージには複数の静止又はスキャニングレーザビームが入射されるからである。
更に、図１８に示したように、１つ又は複数のレーザビームを分岐して、高スループット処理のための多数のレーザビームを形成し、これは、高電力レーザを使用するもので、光学的ミラー又はレンズシステム或いは光ファイバ又は他のビーム分割光学系によりホストウェハ又は複数のホストウェハの裏面上に案内される。図１８は、内部ウェハ焦点にスキャニングレーザビームを使用する内部レーザ処理を示すウェハの上面図である。そのようなレーザビームアレイは、複数のビームからのスキャンエリアを接合する小さなスキャニング距離を通してミラースキャナの光学的ユニット使用より小さいスキャニング長さで各ビームを二次元で移動することにより活性装置エリアを完全にカバーできるようにする。ウェハ又はレーザビームアレイのいずれがスキャン又は機械的に移動されてもよい。ウェハを二次元でスキャンして静止した複数のレーザビームでウェハのエリアを完全にカバーするか、その逆のことを行うか、又はウェハの移動と固定／移動ビームとを組み合わせてもよい。
図１９に示すレーザ処理ツールは、複数のレーザビームを使用して、複数のドナーウェハ上にレーザ分離層を形成する。複数のレーザビームは、レーザからの主ビームを光学的ビームスプリッタ又は光ファイバで多数のビームへ分離することにより形成される。複数のウェハを保持する高速移動ステージ又はトレーを使用して、ウェハ当たりのスキャニング及びステージ当たり複数のウェハでのバッチ処理のための時間を短縮する。レーザビームは、レンズの視野においてスキャンされるか、又は固定とされる。ステージ移動のみを使用する固定ビームは、ウェハの縁の折り返し点におけるビーム加速及び減速時間を排除し、従って、分離の質を高く維持しながら高スループットのレーザ分割を与える。
図２０は、ウェハアッセンブリ（バックコンタクトの太陽電池として示された）の裏面を上に向けてウェハアッセンブリの頂部からレーザを照射するところを示す図である（換言すれば、図２０は、裏面レーザ照射を示すが、レーザ及びそれに対応するウェハアッセンブリは、レーザスキャナがウェハアッセンブリの上に位置されるようにひっくり返されている）。先に述べたように、ウェハの前面に装置及び回路が形成された後に、ウェハの表面が覆われて、ハンドリング基板に取り付けられる。図２０に示すように、アッセンブリは、上面を下にしてチャックに配置され、そしてレーザビームは、上からのレーザに向いたウェハの裏面に入射され、そして装置領域から離れたウェハの望ましい深さに収束され、換言すれば、レーザは、上からウェハの裏面を通して下へ照射される。レーザ及びウェハアッセンブリは、裏面レーザ照射のために整列して位置される（レーザは、ウェハの裏面を向きながらウェハアッセンブリの上、下、又はそれと水平に位置される）ことが明らかである。
低コスト及び高スループットの事柄については、レーザビームは、高品質のレーザ分割を維持しつつ、できるだけ高速で望ましい表面エリアにわたってスキャンされる。１つの実施形態では、レーザビームスキャニングは、ガルバノメータスキャナを使用して遂行される。スキャナは、考えられる最大のスキャンエリアをカバーするために考えられる最大の視野（ＦＯＶ）をもつレンズを使用する。レンズのＦＯＶは、その焦点距離に依存するので、焦点距離の長いレンズを有することが好都合である。他方、シリコン内に局部照射の電力密度の高いスポットを生成するために、約１から３ミクロン程度の小さなスポットまでレーザビームを収束することが要求される。焦点におけるレーザスポットサイズは、レーザビームの既知の品質ファクタをＭ2とすれば、スポットサイズ＝Ｍ2λｆ／πＬに基づいて、レンズの焦点距離（ｆ）及びある波長（λ）における到来ビームサイズ（Ｌ）に関連している。従って、１から３ミクロンサイズのスポットまで収束する焦点距離の長いレンズをもたせるために、非常に大きな到来ビームサイズが要求される。ビームサイズを受け入れるためのレンズの口径の限界は、１ミクロンサイズのような非常に小さな焦点を得ながら、焦点距離、ひいては、ＦＯＶを制限する。レンズに対して受け容れられるビームサイズ（又はビーム直径）が大きいほど、焦点距離及びＦＯＶが大きくなる。従って、ＦＯＶは、レンズの口径によって制限される。一般的に、口径サイズが増加するにつれてレンズのコストが増加し且つ光学的レンズの品質が低下する。
１つの実施形態において、スキャナ／レンズの数を最小にするために、ガルバノメータスキャナを使用して２６ｍｍ×２５ｍｍのウェハエリアをカバーできる口径サイズ約２５から３５ｍｍのレンズが使用される。しかしながら、ウェハがスキャン中に静止しているツール構成では、例えば、太陽電池層の移設に対して、ｘ及びｙ方向スキャンを使用して１５６ｍｍ×１５６ｍｍのエリアをカバーするために、多数の、例えば、１２のスキャナ／レンズシステムが要求される。従って、１つの実施形態では、スキャン中に２つの方向ｘ及びｙ方向に（二次元的に又は両方向に）エリアをスキャンする静止スキャナ／レンズシステムの下でウェハがｘ及びｙ方向に移動される。更に、ウェハを１つの方向（例えば、ｘ方向）に移動する一方、レーザスキャニングを他の方向（例えば、ｙ方向）に行ってもよい。その結果、ある例では、１５６ｍｍ×１５６ｍｍウェハの全エリアをカバーするのに、６つのスキャナでよいことになる。更に、各スキャナは、最大口径サイズを保存するためのスキャニングに対して１つのミラーしかもたない。明らかなように、レンズパラメータ、カバーされるエリア、スキャナ（即ち、レーザビーム）の数、及びウェハとスキャナの移動の種々の組み合わせを選択して、最低コストで最良のスループットを与えることができる。
ある例では、ウェハごとに複数のレーザビームが使用される。複数バッチウェハ処理については、多数のレーザビームが要求される。これは、強力なレーザを使用することにより達成でき、従って、一次レーザビームが多数の二次ビームに分割される（図１９に示すように）。しかしながら、一次ビームを細分化するためにより多くの光学コンポーネントが使用されるためにコストが増大する。レーザの電力は、一次電力を何回細分化できるか決定するので、付加的なレーザを使用しそして一次ビームを再び多数の二次ビームに分割して、生産ツールとして必要な数のレーザビームを得ることができる。ビーム配送システムの厳密な構成は、一次レーザビームを分割するための光学的設定のコストに比してレーザの相対的なコストに依存する。図１９は、多数の二次ビームに分割される一次レーザビームを各々有する多数のレーザを使用して得られた多数のレーザビームを使用して一度に複数のウェハが処理されるスキャニングシステム設定を示す。所与のツール構成に対するレーザの数及びビーム細分化の数、並びに一度に処理されるウェハの数は、最低の処理及び資本コストに対して構成される。
レーザエネルギーの吸収、ひいては、シリコンのイオン化又は溶融領域（又は極微クラックを伴う埋設スポット）のエリアは、そのレーザスポットのサイズに関連した高いエネルギー密度を要求する。劈開平面を横切る非均一なクラックを回避するために、レーザスポットサイズは、厳密にコントロールされねばならない。１つの実施形態では、コストが受け容れられれば、全スキャンエリアを横切って固定焦点及びスポットサイズを与えて、ウェハ表面上で全スキャンエリアにわたりレーザビームの直角入射を保持するテレセントリックレンズアッセンブリが使用される。テレセントリック性を得るために、レンズアッセンブリは、レンズサイズ及びＦＯＶより大きくてもよい。従って、スキャナ／レンズシステムの配置を考慮し最適にする必要がある。１つの実施形態では、図２１（食い違ったスキャナ配置を示すウェハの上面図）に示すように、全ウェハをカバーするためにスキャナの配置が食い違わされる。図２２（レーザスキャニングスポット及び線を示すウェハの上面図で、明瞭化のためにレンズの輪郭だけを示す）は、チャック上のシリコン基板がレーザスキャンを横切って移動されるときの全エリアカバレージを示す。ウェハがｘ方向に移動する間にレーザスポットをｙ方向に移動するように単一のスキャナミラーを使用して、ウェハの前面がレーザスキャンによりカバーされるようにする。
レーザ極微クラック形成の品質は、分割層の垂直方向厚みを最小にしてウェハのカーフ損失を減少することに関連している。更に、できるだけ分離が平面的になるように極微クラックを形成して望ましい平面へ制限しなければならない。更に、極微クラック形成位置に得られるレーザ電力を良好にコントロールして、ウェハ表面を横切ってレーザがスキャンされるときに極微クラックの程度を均一に保持することができる。
比較的一定又は均一の厚みをもつ薄い装置層（又はコントロールされた厚み、ある実施形態では、サブミクロンから約１００ミクロンまでのコントロールされた層厚み範囲の薄い劈開半導体層）を得るために、スポットの焦点深さは、基板の高さ変化をたどる必要がある。又、生産の際には、同じドナー基板又はテンプレートを繰り返し処理し劈開して、同じ出発基板から可能である最大数の劈開ウェハ又は薄い半導体層を得て、劈開ウェハ当たりの全体的コストを下げることができる（同じウェハを再使用して複数の材料層を劈開及び移設することにより）。多数回のドナーウェハ又はテンプレート再使用は、劈開される半導体層のコストを軽減する。従って、レーザビームの焦点位置は、基板の高さの変化及び望ましい視野を横切る高さの変化に対して調整される。従って、ウェハの裏面からの照射は、高い収率を得るのに有効である。というのは、前面が金属電極をもつように既に処理されそしてハンドラーで覆われていて、レーザの透過度が制限されると共にシリコンウェハ内の一定の深さにレーザ焦点を配置するための水平面として理想的に適していない非フラット面だからである。ウェハの裏面からレーザを照射する場合には、ウェハの前面の高さ変化が、レーザに露出される裏面の高さ変化に影響しない。
１つの実施形態において、ツールの設計は、高さ検出センサシステムを合体しており、これは、ハンドラー／バックプレーンの厚み変化の結果として或いは前面の装置処理又は基板／テンプレート再使用中に行う装置処理の結果としての視野を横切る高さ変化を測定するためにスキャナの下に移動される前にウェハの前面をスキャンする。低電力レーザ（測定及び表面マッピングのための個別のレーザ）からの線ビームが発生され、これを使用して全ウェハをスキャンし、三角法の使用により高さの測定値を連続的に得て監視することができる。高さの測定値は、レーザ分割プロセス中の焦点変化に対してスキャナ／レンズシステムのｚ方向移動を調整するコントロールソフトウェアへ供給される。或いは又、ウェハ表面高さが激しく変化する場合には、ビーム経路の光学的コンポーネント間の距離を変化することでスキャンレンズの焦点を変化させる光学的アッセンブリが使用される。
一定／均一サイズ／エリア及び深さのイオン化又は溶融領域（極微クラックを伴うスポット）を発生するには、レーザビーム電力を厳密に監視及びコントロールすることが効果的である。しかしながら、シリコンのレーザ電力吸収は、表面の粗面化を受け易い。従って、１つの実施形態では、ウェハ表面の反射率及び粗面度がマップされる。ウェハ表面をマップするために、可視範囲の波長をもつレーザを使用してサンプルの表面を照明する。反射光及び散乱光が測定され分析されて、表面のウェハ反射率及び粗面度をリアルタイムで計算しマップし、これは、レーザ分割プロセス中にレーザ電力出力を変化させるためにレーザポンプ電力コントローラに与えられる。
図２３は、ウェハ表面がマップされるエリア１から、大きな分割エリアを横切る均一な劈開平面を形成するためにレーザ分割が行われるエリア２へと基板が移動するときの、高スループットウェハ処理ツールのリアルタイムレーザ処理フィードバックループの側面図である。図示されたように、基板表面にレーザビームを適切に配置してスタートさせるために、ウェハの縁が検出されてスキャナコントローラへ供給される。更に、レーザ照射中に使用するために高さ及び必要に応じて反射率情報も供給される。図２４は、レーザ処理ステーション２、３及び４を含む種々のステーションを通して基板が移動するときの、高スループットウェハ処理ツールのリアルタイムレーザ処理フィードバックループの側面図である。個別のステーション（ステーション２）において到来するウェハに種々の測定が行われた後に、レーザ照射が行われる（ステーション３）。これらの測定は、レーザ特徴付け装置のスループットへの影響を最小にするために、手前のウェハがレーザスキャンを受ける間に行われる。更に、レーザスキャン後の品質チェックが、ツールのスループットに影響することなくその後のステーション（ステーション４）で行われる。高次元コントロールのために、ウェハは、ｘ方向に正確な並進移動をするチャック又はフラットステージに真空チャックされる。
図２５は、高スループットツールを通るウェハ処理フローの上面図で、ウェハキャリア、ステージ又はチャックの移動を示す。図示されたウェハロード及びアンロードの状態でステップ１から１０を通してチャックが移動するときに２倍も多数のウェハを処理することができる。レーザスキャンステーションの接近で、レーザ及び光学的設定が容易にされる。図２６の上面図に示す別のツール構成は、連続的なウェハ処理も許す。図２５及び２６は、ウェハロード及びアンロードや事前測定及び品質チェックのような他の処理ステップに対して遅延を伴うことなく、複数のステーションを使用して同時にウェハ処理を行うことにより、分割スループットに影響せずに事前測定が行えるようなウェハ移動の概念を強調するものである。
前記図面に示されたウェハキャリア、ステージ又はチャックの各々は、図２７に示すように、バッチ処理のために多数のレーザにより発生される複数のビームを使用して処理される複数のウェハを搬送することに注意されたい。キャリアにおけるウェハの枚数、レーザの本数、及び二次レーザビームへの一次ビームの細分化は、最適なスループット及びウェは当たりの最低コストを得るように構成される。図１８に示されてここで述べたように極微クラックの周期を更に増加しても、スループットを著しく高めることができる。
ここに開示する要旨は、光学的装置、集積回路、イメージャー及びＳＯＩウェハに使用するための種々の装置層に適用できるレーザ分割方法を提供する。
ＧａＮ ＬＥＤ：青及び他の発光ダイオードは、サファイア基板上にエピタキシャル成長されたＧａＮ及び関連化合物半導体活性層の上に一般的に製造されている。サファイアウェハは、セラミックの単結晶絶縁材料、例えば、Ａｌ2Ｏ3より成り、形状を機械的に変更することが困難な材料と考えられる。ＬＥＤ産業では、約１ｍｍ厚み及び２から６インチ直径のサファイアウェハが出発基板として一般的に使用され、その上に、ＧａＮが高温においてＭＯＣＶＤ（金属有機化学蒸着）で成長される。そのような場合には、エピタキシャル及びブランケット堆積後のウェハの歪みを抑制するために比較的厚い基板が要求される。活性層のＰＮ接合及びそれに対応するコンタクトは、活性の（Ａｌ、Ｉｎ）ＧａＮ接合層をメサエッチングした後にＮｉ、Ａｕ、Ｔｉ及びＡｌを堆積することにより形成される。装置処理の後に、厚いサファイア基板は、パッケージングのために機械的に薄くされ、コストのかかるウェハの浪費をしばしば招く。
図２８Ａから２８Ｃは、ＧａＮ／サファイアＬＥＤ装置層の形成を示す断面図である。図２８Ａに示すように、出発サファイアウェハ（例えば、２ｍｍ厚み）を使用して、従来通りに、ＧａＮ緩衝／保護層、ＩｎＧａＮ及びＡｌＧａＮのエピタキシャル層を成長させる。ウェハの歪みは、機械的強度の高い厚い基板により抑制される。図２８Ａに示すように、活性層をメサエッチングした後に、電極金属が堆積される。次いで、全装置ウェハをＵＶ接着テープで覆い、そしてウェハの裏面から透過性レーザを照射して、例えば、装置層の２５０から３００ｎｍ下に収束させる。ウェハの長さ及び他の照射条件は、Ｓｉについて述べた実施形態と同様であり、その周期は、レーザスポット間で約１０マイクロメータである。極微クラックが互いに接続してレーザ分割層を形成する。サファイア材料は、可視光線を透過するので、１０６０ｎｍより短い波長も使用できる。薄いサファイアシートからＬＥＤチップ（例えば、厚みが２５０マイクロメータ）を分離した後に、同じ透過性レーザによりウェハの前面又は裏面のいずれかからストリート線に沿ってダイシング線を罫書くこともできる。ある例において、レーザダイシングは、アブレーション形式のレーザダイシング及び従来のダイアモンド機械ブレードダイシングより優れていると考えられる。というのは、アブレーション及び機械的ダイシングは、しばしば、ＬＥＤチップの上に破片を散乱させ、その影になることで光の抽出を妨げるからである。次いで、図２８Ｃに示すように、ＬＥＤチップがパッケージにマウントされて、最終製品を形成する。図２８Ｂに示す残りの厚いサファイアウェハは、表面の研磨により回収され、ウェハの厚みが従来のウェハ厚み（例えば、１ｍｍ）に到達するまで付加的なエピタキシャル成長に再使用される。
Ｓｉ ＳｉＰ：システム・イン・パッケージＳｉＰは、金属ワイヤでボンディング、積み重ね及び相互接続することで個々のＳｉ ＩＣチップを一体化することによるシステムの大規模集積である。システムは、典型的に、論理チップ及びメモリチップより成る。各チップは、比較的厚い（例えば、７６０ｕｍ）Ｓｉウェハ上に近代的なＳｉプレーナ技術を使用して製造され、それらは、次いで、ある例では、前面処理を完了した後にウェハの裏面から研磨することにより薄くされる。裏面研磨処理で、処理済ウェハが数十マイクロメータに薄くされ、チップへとダイシングされる。ＣＭＯＳ（相補的金属酸化物半導体）ＩＣが表面Ｓｉエリアに構築され、残りのＳｉウェハが処理中に装置層を支持する。パッケージされた装置の端に対する結晶成長からインゴットまでのＳｉのカーフ損失は、しばしば、実質的に大きなものであり、機械的な鋸引きにより多量のＳｉ材料が無駄になる。
レーザ分割は、湿式裏面研磨プロセスを、Ｓｉの浪費を実質的に減少する乾式の簡単な光学的処理と置き換えることにより、Ｓｉ ＩＣチップの形成に使用される。図２９Ａから２９Ｄは、レーザ分割を使用する薄いＳｉ ＩＣ積層チップ（３Ｄ ＩＣ又はＳＩＰのような）の形成を描く断面図である。図２９Ａと、図２９Ｂの拡大図に示すように、ＣＭＯＳ回路は、従来のＩＣ処理、Ｎ及びＰウェルの形成、ＬＯＣＯＳ分離、ＭＯＳトランジスタの形成、及び多層相互接続を使用してＳｉウェハ上に製造される。前面装置層をテーピングした後に、ウェハを横切りウェハにわたって両方向にスキャンすることによりウェハの裏面からレーザ分割が遂行される。照射及びスキャニング条件は、例えば、赤外線長波レーザを使用して上述したものと同様である。ＵＶ接着テープ（ハンドラー基板として働くテープ）により支持されるＩＣ装置層は、出発Ｓｉウェハから分割され、そして例えば、ダイアモンドブレードをもつダイシングメカニズムにより又はレーザでチップサイズへ罫書きされる。図２９Ｃは、レーザ分割層に沿って分離されたＳｉウェハ及びＩＣ装置層を示す。次いで、図２９Ｄに示すように、薄いチップがＳＩＰパッケージにマウントされ、そしてパッケージの電極ピンとワイヤボンディングされる。パッケージ内のチップに積み重ねられてワイヤボンディング又はＴＳＶ（スルーＳｉビア）プロセスで相互接続される再使用又はバージンウェハから複数の薄いＩＣチップを製造することができる。分割されたＳｉウェハは、研磨又は水素アニールによって回収され、付加的な装置の製造に再使用されるか、又はＰＶ Ｓｉ結晶ウェハのための監視ウェハ又は供給原料として使用される。裏面レーザ分割によりＣＭＯＳ ＩＣを薄くするためのこの方法は、いかなる形式のＳｉ装置を薄くするのにも適用でき、例えば、パッケージの高さを減少することができる。裏面ラッピング及び研磨プロセスをこの簡単な乾式プロセスに置き換えることができる。
Ｓｉ ＣＭＯＳセンサ：Ｓｉ ＣＭＯＳセンサは、現在、ＣＣＤ後の画像処理市場を支配している。ほとんどの進歩型ＣＭＯＳセンサは、複数の金属相互接続層を通る前面照明に比して、口径比を劇的に増加するバック照明を利用し、その結果、暗闇の中での光に対するセンサの感度を２倍にする。この形式のＳｉイメージャーは、ＣＭＯＳピクセル及びホトダイオードを処理した後にセンサの前面をＳｉハンドルウェアと結合することによりしばしば製造される。ホストＳｉウェハは、エッチ停止を伴う研磨及び化学的エッチングによりエッチバックされる。
図３０Ａから３０Ｅは、レーザ分割を使用してバック照明ＣＭＯＳセンサを形成するところを示す断面図である。Ｓｉ Ｐウェハは、図３０Ａに示すように、Ｐ＋層を形成するために硼素イオンが傾斜インプラントされた出発ホストウェハであり、そして図３０Ｂに示すように、その上にエピタキシャルＳｉ活性層が成長される。Ｐ＋層は、キャリアウェハとの結合の後にエッチ停止層として働く。図３０Ｃに示すように、エピタキシャルＳｉ層においてＣＭＯＳピクセル及びホトダイオードが処理される。図３０Ｄに示すように、ＣＭＯＳイメージャーをＳｉキャリア層に結合した後に、裏面研磨ではなく、レーザ分割がホストウェハの裏面から適用される。Ｓｉにおける硼素インプラントＰ＋層の下にレーザが収束される。ウェハを分割した後に、ＴＭＡＨ溶液を使用してＰ＋層のエッチ停止層まで希薄化が遂行される。図３０Ｅに示すように、イメージャーの上にＡＲ膜がコーティングされた後に、カラーフィルタがピクセル上に整列するように位置され、そして光学フィルタにマイクロレンズが装備されて、ＣＭＯＳバック照明センサを形成する。分割されたＳｉホスト層は、例えば、ウェハの厚みを減少せずにバッチ炉で全ウェハ上に原子的にフラットなＳｉ表面を与える水素アニールにより表面をチューニング／コンディショニングした後に、他の基板形成に再使用される（例えば、エピタキシャル成長により）。
ＳＯＩウェハ：ＳＯＩ（ＧＯＩ）は、シリコン（ゲルマニウム）・オン・インスレータウェハを表わす。ＳＯＩウェハは、２つの分類、即ち厚いＳＯＩ及び薄いＳＯＩを有する。厚いＳＯＩウェハは、マイクロメータ範囲の比較的厚いＳｉ層を有し、主として、ＭＥＭＳ（マイクロエレクトロメカニカルシステム）装置及び高電圧ＩＣに使用される。薄いＳＯＩウェハは、サブマイクロメータ範囲の薄いＳｉ層を有し、そして低エネルギー消費で高速動作される完全空乏及び部分的空乏のチャンネルをもつＣＭＯＳ ＩＣに使用される（空間における放射硬度の利点も利用される）。
厚いＳＯＩウェハの従来の製造方法は、図３１Ａ１に示すように、熱酸化物ＢＯＸ（埋設酸化物）層とサンドイッチされた結合対を研磨及び光沢出しすることをしばしば含む。薄いＳＯＩウェハは、しばしばＳｉ（多孔性Ｓｉ）を水素イオンインプランテーション及びアノード処理することでＳｉ−ＳＯＩ層の下に極微孔を形成することによって形成される。レーザ分割は、簡単で費用効果のある手段（ガス、化学薬品又は真空の使用が必要でない）を提供し、且つウェハの再使用を提供する。
図３１Ａ１から３１Ａ３は、レーザ分割を使用する厚いＳＯＩウェハの形成を示す断面図である。図３１Ｂ１から３１Ｂ３は、レーザ分割を使用する薄いＳＯＩウェハの形成を示す断面図である。両プロセスフローは、厚い及び薄いＳＯＩ／ＧＯＩウェハを形成できるようにする。ホストＳｉウェハは、図３１Ａ１に示すように、厚いＳＯＩ用途のための両取り付け表面を入念に洗浄した後に、熱的に参加されて裸のＳｉハンドルウェハと結合される。薄いＳＯＩでは、図３１Ｂ１に示すように、ホストウェハに硼素イオンがインプランテーションされて、エッチ停止層を形成し、その上にＳｉ ＳＯＩ層がエピタキシャル成長される。エピタキシャルＳｉ ＳＯＩ層の表面を酸化した後に、ホストウェハがハンドルウェハと結合される。両結合対が高温でアニールされ、ＢＯＸとＳｉハンドラーとの間に結合界面を固定する。図３１Ａ２及び３１Ｂ２に示すように、結合対の両方に対してレーザ分割が適用される。焦点は、厚いＳＯＩについてはＢＯＳ層の下の１０から２０マイクロメータの深さにセットされ、そして薄いエピタキシャルＳＯＩ層の下の１から５マイクロメータの深さにセットされる。ウェハを分離した後、図３１Ａ３に示すように、両ＳＯＩ層及びホストウェハ表面が表面平滑化及び再コンディショニングのためにＨ2においてアニールされ、厚いＳＯＩウェハ及び再使用可能なＳｉホストウェハが生じる。
薄いＳＯＩウェハについては、エッチ停止Ｐ＋インプラント層でホストウェハから分割された残留Ｓｉをエッチング除去した後に、ＳＯＩウェハは、Ｈ2においてアニールされて、エピタキシャルＳＯＩ層における硼素含有量を減少すると共に、ウェハ表面を平滑化及び再コンディショニングする。又、分割されたホスト層は、Ｈ2炉内においてバッチでアニールされ、何回も再使用される。エピタキシャルＳＯＩ層は、サブミクロン厚み、例えば、１０ｎｍから１ｕｍを有し、ＣＯＰ欠陥（結晶発生粒子）がない。薄いＧＯＩウェハの形成については、図３１Ｂ３に示すように、ホストウェハ及びエピタキシャルＧｅがエピタキシャルＳｉ層に置き換えられるので、Ｇｅ単結晶ウェハがＳｉウェハに置き換えられる。Ｇｅにおける熱酸化は、しばしば安定しておらず、従って、ＣＶＤ酸化シリコン層がＧＯＩ形成に置き換えられ、一方、ＧＯＩ形成のためにＳｉハンドルウェハも使用される。
動作中に、ここに開示するレーザ分割技術は、薄いシリコン吸収層を伴う全バックコンタクトバック接合太陽電池を製造するのに使用される。Ｐ及びＮ接合が形成されて不動態化され、そして薄い金属層（金属１）と接続される。レーザ分割技術は、これらのコンポーネントを含む薄いシリコン層を分離し、そしてプリプレグのようなハンドリング基板へ移設するのに使用される。これに続いて、プリプレグにビアを穿孔し、別の金属層（金属２）を堆積し、そしてパターン化を行って、太陽電池を完成する。装置層は、ＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓ、等のホスト基板から作られた発光ダイオード、又はＣＭＯＳイメージャー、又はＣＭＯＳ回路、又は電力装置、又はシリコン・オン・インスレータ（ＳＯＩ）、又はゲルマニウム・オン・インスレータ（ＧＯＩ）装置のような他の装置の製造中に使用することができる。
多数のレーザからの一次ビームから細分化された複数のレーザビームを使用して複数ウェハ処理するための種々のレーザシステム構成が提供される。レーザシステムは、複数のウェハを搬送するステーションを有する。又、レーザシステムは、高品質の層分離を得るようにスキャナ及びレーザ電力をコントロールするために、ウェハ表面の高さ、粗面度、及び反射率尺度のリアルタイム測定も促進する。
レーザビームにより焦点に生成される欠陥が重畳する必要がないことに注意されたい。というのは、それら欠陥を大きな距離に配して後で接続することを許す方法も提供されるからである。それらのスキームは、例えば、液体窒素容器からのコールドスプレーの下でウェハを移動し；機械的な振動力を付与し；ウェッジを挿入し、結合される基板に対して剪断応力を付与し；レーザビームに関連して熱アニール、水ジェット、化学的ジェット、及びガスジェットを付与することにより；クラックのサイズを増大することを含む。
以上の開示及び開示の態様において、開示の範囲及び意図から逸脱せずに、種々の変更や修正がなされ得ることが当業者に明らかであろう。又、ここに述べた開示の仕様や慣習から他の実施形態も当業者に明らかとなろう。その仕様や規範は、単なる例示と考えることが意図される。従って、本開示の範囲は、特許請求の範囲のみによって限定される。
１０：半導体基板
１２：エネルギー粒子
１４：半導体基板
１６：エネルギー粒子
１８：材料場所／スポット
１９：レンズ
２０：Ｓｉ層
２２：空所
２４：結晶ドメイン／層
４０：単結晶半導体層
４２：レーザビーム
４４：集束レンズ
５０：ウェハ
５２：集束レンズ
５４：レーザ
５６：ガススプレー
５８：スプレー装置
６０：レーザダメージエリア
６２：レーザダメージ

Claims (31)

  1. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、厚いドナーウェハから、前記装置を含む側とは反対の側にレーザ照射を使用して、分割及び分離するための方法において、
    ａ．前記装置を製造する製造プロセスフローの少なくとも一部分を、前記分割及び分離プロセスの前に遂行し、
    ｂ．前記望ましい厚みは、約１ミクロンから１００ミクロンの範囲であり、及び
    ｃ．結晶半導体材料の望ましい厚みの複数の前記層を前記厚いドナー層から形成する、
    ことを含む方法。
  2. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、厚いドナーウェハから、前記装置を含む側とは反対の側にレーザ照射を使用して、分割及び分離するためのレーザ処理装置において、
    ａ．前記装置を製造する製造プロセスフローの少なくとも一部分を、前記分割及び分離プロセスの前に遂行し、
    ｂ．前記望ましい厚みは、約１ミクロンから１００ミクロンの範囲であり、及び
    ｃ．結晶半導体材料の望ましい厚みの複数の前記層を前記厚いドナー層から形成する、
    ようにされたレーザ処理装置。
  3. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、厚いドナーウェハから、前記装置を含む同じ側にレーザ照射を使用して、分割及び分離するための方法において、
    ａ．前記装置を製造する製造プロセスフローの少なくとも一部分を、前記分割及び分離プロセスの前に遂行し、
    ｂ．前記望ましい厚みは、約１ミクロンから１００ミクロンの範囲であり、及び
    ｃ．結晶半導体材料の望ましい厚みの複数の前記層を前記厚いドナー層から形成する、
    ことを含む方法。
  4. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、厚いドナーウェハから、前記装置を含む同じ側にレーザ照射を使用して、分割及び分離するためのレーザ処理装置において、
    ａ．前記装置を製造する製造プロセスフローの少なくとも一部分を、前記分割及び分離プロセスの前に遂行し、
    ｂ．前記望ましい厚みは、約１ミクロンから１００ミクロンの範囲であり、及び
    ｃ．結晶半導体材料の望ましい厚みの複数の前記層を前記厚いドナー層から形成する、
    ようにされたレーザ処理装置。
  5. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、ドナーウェハから、前記装置を含む側とは反対の側にレーザ照射を使用して、別の基板又は表板へ移設するための方法。
  6. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む結晶半導体材料の望ましい厚みの層を、ドナーウェハから、前記装置を含む側にレーザ照射を使用して、別の基板又は表板へ移設するための方法。
  7. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニックコンポーネントを含む結晶半導体材料の望ましい厚みの層を、ドナーウェハから、前記装置を含む側とは反対の側にレーザ照射を使用して、プロセスフローの一部分として別の基板又は表板へ移設して、それに対応する装置を形成する方法。
  8. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニックコンポーネントを含む結晶半導体材料の望ましい厚みの層を、ドナーウェハから、前記装置を含む側にレーザ照射を使用して、プロセスフローの一部分として別の基板又は表板へ移設して、それに対応する装置を形成する方法。
  9. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニックコンポーネントを含む結晶半導体材料の望ましい厚みの層を、ドナーウェハから別の基板又は表板へ移設する方法であって、レーザ照射される分離層は、結晶不均質性及び／又は空洞を含むものである、方法。
  10. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニックコンポーネントを含む結晶半導体材料の望ましい厚みの層を、ドナーウェハから別の基板又は表板へ移設する方法であって、透過性レーザを収束することにより照射される分離半導体層は、ドナー又はアクセプタドーパントを装置層より高い密度で含む、方法。
  11. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニックコンポーネントを含む結晶半導体材料の望ましい厚みの層を、ドナーウェハから別の基板へ移設する方法であって、透過性レーザを収束することにより照射される分離半導体層には、広いバンドギャップの半導体材料が挿入される、方法。
  12. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む望ましい厚みの結晶半導体材料の層を、前記装置を形成する製造プロセスフローの前、その間又はその後に、レーザ照射を使用して、ドナーウェハから分離する方法において、
    ａ．前記層は、シリコン上に作られた光起電力セル、又はＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓ、等のホスト基板から作られた発光ダイオード、又はＣＭＯＳイメージャー、又はＣＭＯＳ回路、又は電力装置、又はシリコン・オン・インスレータ（ＳＯＩ）、又はゲルマニウム・オン・インスレータ（ＧＯＩ）装置のような装置又は装置のコンポーネントを含むものであり、
    ｂ．前記層の分離は、下からのレーザを、その上のウェハの裏面であって、電気的又はオプトエレクトロニックコンポーネントを含む側とは反対の面へ照射することにより遂行され、
    ｃ．前記層の分離は、上からレーザを、その下のウェハの裏面へ照射することにより遂行され、そのウェハは、電気的又はオプトエレクトロニックコンポーネントを含む側がレーザから離れるように位置される、
    ことを含む方法。
  13. 光学、電子又はオプトエレクトロニック装置を含む望ましい厚みの結晶半導体材料の層を、厚いバルクから、装置が影響を受けないように装置から安全な距離離れてそのバルク内に収束されるレーザ照射を使用して、分離する方法において、
    ａ．分離平面は、最も高い原子密度の結晶平面で且つ別のそのような平面から最も広く分離されたものとして選択され、
    ｂ．前記分離平面は、最も高い原子密度の結晶平面で、前記平面間には最も長い距離があり、
    ｃ．前記分離平面は、単結晶シリコンドナーウェハの場合には（１１１）であり、
    ｄ．残りのバルク材料に対しエネルギーバンドギャップを下げるようにドーピング及び／又は合金化を行うことでレーザビームの吸収を高める、
    ことを含む方法。
  14. 光学、光起電力、電子、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）又はオプトエレクトロニック装置を含む望ましい厚みの結晶半導体材料の層を、厚いドナーウェハから、レーザ照射を使用して分離し、そのドナーウェハを何回も使用して、複数の層分離に基づき複数の装置を形成する方法。
  15. シリコン層をハンドリング基板又は表板へ移設して太陽電池を形成し且つ太陽電池モジュールに合体させるように更に処理する太陽電池用途に対してレーザ照射を使用して薄いシリコン層を分離する方法において、
    ａ．前記太陽電池は、全バックコンタクトバック接合の太陽電池であり、
    ｂ．前記太陽電池は、フロントコンタクトの太陽電池であり、
    ｃ．前記太陽電池は、二面性のフロント及びバックコンタクトの太陽電池であり、
    ｄ．前記太陽電池層は、ｐ型及びｎ型ドープ領域を含み、
    ｅ．前記ｐ型及びｎ型ドープ領域は、適当な櫛型パターンで第１金属（金属１）に接続され、
    ｆ．前記ハンドリング基板又は表板は、プリプレグシートであり、
    ｇ．前記ハンドリング基板は、ビアを形成するように穿孔され、
    ｈ．別の金属層（金属２）がプリプレグの上部に堆積されて、前記プリプレグのビアを通して金属１に接続される、
    ことを含む方法。
  16. レーザビームをウェハ内に収束しそしてシステムのスループットが最大になるようにスキャニングすることによってドナーウェハから半導体材料の層を分割及び分離するためのレーザ処理システムにおいて、
    ａ．前記レーザシステムには、レーザビームスキャニングに対して実質的に垂直な方向に機械的に並進移動される複数のステージが装備され、
    ｂ．前記レーザシステムは、複数のレーザからの一次ビームを細分化することにより得られる複数のレーザビームを使用して複数のウェハを同時に処理し、
    ｃ．前記レーザシステムは、複数のワークステーションを有し、それらのワークステーションにおける並列処理でウェハを移動できるようにし、
    ｄ．前記ワークステーションは、直線的に移動して、並列な処理を行い、
    ｅ．前記ワークステーションは、円形に移動して、並列な処理を行う、
    ことを含むレーザ処理システム。
  17. レーザビームをドナーウェハ内に収束しそして表面をスキャニングしてドナーウェハ内のビームの焦点が望ましい所定の深さに保持されるようにすることによってドナーウェハから半導体材料の層を分割及び分離するためのレーザ処理システムにおいて、
    ａ．スキャニングレンズから親ウェハの表面までの距離の正確な測定を行い、そしてスキャニングレンズから固定の距離に照射面を保持するように光学レンズの高さを調整し、
    ｂ．スキャニングレンズから親ウェハの表面までの距離の測定を行い、そしてデータをスキャナへ供給して、キャニングレンズから固定の距離に照射面を保持するように光学レンズの高さをリアルタイムで調整する、
    ことを含むレーザ処理システム。
  18. レーザビームをドナーウェハ内に収束し、そしてその表面をスキャニングして、ウェハの縁検出を行ってスキャニングエリアをコントロールするためのウェハの位置を決定することにより、ドナーウェハから半導体材料の層を分割及び分離するためのレーザ処理システム。
  19. レーザビームを基板内に収束しそしてその表面をスキャニングして、粗面度及び反射率を事前に測定し、そのデータを使用してレーザ電力をコントロールすることにより、ドナーウェハから半導体材料の層を分割及び分離するためのレーザ処理システム。
  20. ウェハの縁、ウェハの高さ、照射面の粗面度及び反射率を同時に事前に測定してスキャナへ供給し、レーザ電力をコントロールして、レーザの焦点及び焦点の均一電力をリアルタイムでコントロールする複数のステーションを伴うレーザシステム構成。
  21. スキャナ及びレーザビームの数は、それらを食い違わせそしてウェハの移動と整合させることで最適化されるレーザ処理ツールの構成。
  22. 少なくとも１つの共通の結晶又は劈開平面を共有する非重畳埋設極微クラック付きスポットの二次元配列を形成した後に、極微クラックの伝播を応力で誘起し、そして結晶又は劈開平面に沿って埋設極微クラック付きスポット間を相互接続して半導体層を劈開し持ち上げることによりドナーウェハから材料層を分割及び分離するためのレーザ分割／劈開ツールの有効スループットを実質的に増加する方法において、
    ａ．少なくとも１つの共通の結晶又は劈開平面を共有する前記非重畳埋設極微クラック付きスポットの密度を、材料層のその後の分離を容易にするためにドナーウェハの少なくとも１つの縁において高くする、
    ことを含む方法。
  23. 液体窒素容器からのコールドスプレー（又はホットガススプレー）の下にウェハを移動することにより非重畳のレーザ生成スポットを延長して接続し、半導体層を劈開し持ち上げるレーザ分割及び分離方法において、タッチする（接続された）又は重畳するレーザクラックスポットを有する先縁でクラックが開始される方法。
  24. レーザ照射中又はその後にハンドラーと結合された基板に対して機械的振動力を加え、ウェッジを挿入し、そして剪断応力を加えることにより請求項１から２３のいずれかに記載のレーザ分割により形成された装置層を移設する方法。
  25. レーザ照射中又はその後にハンドラーと結合された基板又は搬送媒体を通して、熱アニール、水噴射、化学的噴射及びガス噴射をレーザビームに関連して加えることにより請求項１から２４のいずれかに記載のレーザ分割により形成された装置層を移設する方法。
  26. 分割された層及び分割されたドナーウェハの表面は、化学的エッチバック、研磨、又は水素雰囲気中でのアニールにより平坦化される、請求項１から２５のいずれかに記載のレーザ分割により形成された装置層を移設する方法。
  27. 装置は、ＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、及びそれに関連した化合物半導体層をサファイアウェハ上にもつ発光ダイオードのための半導体ＰＮ接合を含み、前記サファイアウェハの厚みは、装置の処理後であって装置をパッケージングする前にレーザ分割により減少され、そしてサファイアウェハは、装置の活性層を形成するように複数回再使用される、装置層移設方法のためのレーザ分割方法。
  28. 装置は、光を電気エネルギーに光起電力変換するために異なるハンドラーで支持された１つ又は複数の化合物半導体ＰＮ接合を含む、材料層移設のためのレーザ分割方法及びツール。
  29. 分割層は、バンドギャップが残りの基板より低くなるようにドーピング及び／又は合金化することにより分割層が光吸収層より成る、材料層移設のためのレーザ分割方法及びツール。
  30. 分割層は、ホストウェハから層を選択的に分割した後にエッチング除去できる光吸収層より成る、材料層移設のためのレーザ分割方法及びツール。
  31. 装置層の前記分割のため前記装置層の下に透過性レーザを収束する前記装置層移設方法により製造される装置及びコンポーネント。
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Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170082974A (ko) * 2016-01-07 2017-07-17 가부시기가이샤 디스코 SiC 웨이퍼의 생성 방법
JP2017126831A (ja) * 2016-01-12 2017-07-20 太陽誘電株式会社 弾性波デバイス及びその製造方法
JP2017195245A (ja) * 2016-04-19 2017-10-26 株式会社ディスコ ＳｉＣウエーハの加工方法
JP2017195244A (ja) * 2016-04-19 2017-10-26 株式会社ディスコ ＳｉＣウエーハの加工方法
JP2018065179A (ja) * 2016-10-20 2018-04-26 株式会社日本製鋼所 レーザ加工装置およびレーザ加工方法
JP2018535562A (ja) * 2015-10-22 2018-11-29 ネックスヴァーフェ・ゲー・エム・ベー・ハーＮｅｘｗａｆｅ Ｇｍｂｈ 半導体層を製造するための方法及び装置
WO2018235843A1 (ja) * 2017-06-19 2018-12-27 ローム株式会社 半導体装置の製造方法およびウエハ貼着構造体
JP2019014164A (ja) * 2017-07-07 2019-01-31 キヤノン株式会社 シリコン基板の加工方法
JP2019126844A (ja) * 2018-01-19 2019-08-01 パナソニック株式会社 レーザスライス装置、及びレーザスライス方法
JP2019142159A (ja) * 2018-02-22 2019-08-29 学校法人金沢工業大学 繊維シート積層装置
WO2019220666A1 (ja) * 2018-05-17 2019-11-21 信越エンジニアリング株式会社 ワーク分離装置及びワーク分離方法
KR20190137088A (ko) * 2017-04-03 2019-12-10 쓰리디-마이크로막 아게 층 구조를 갖는 마이크로전자 컴포넌트들을 생성하기 위한 방법 및 제조 시스템
JP2020501376A (ja) * 2016-12-12 2020-01-16 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング 構成部材を備えた固体層を薄くするための方法
WO2020017599A1 (ja) * 2018-07-19 2020-01-23 東京エレクトロン株式会社 基板処理システム及び基板処理方法
CN110769967A (zh) * 2017-04-20 2020-02-07 西尔特克特拉有限责任公司 用于打薄设有部件的固体层的方法
JPWO2020213479A1 (ja) * 2019-04-19 2020-10-22
CN111992903A (zh) * 2020-08-24 2020-11-27 松山湖材料实验室 激光同步剥离晶圆的方法
JP2021501999A (ja) * 2017-11-07 2021-01-21 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング コンポーネントが設けられた固形物層をシンニングする方法
KR20210105993A (ko) * 2018-12-29 2021-08-27 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법
JP2023009016A (ja) * 2021-07-06 2023-01-19 ファーウェイ デジタル パワー テクノロジーズ カンパニー リミテッド ウェハを薄化する方法
US12020936B2 (en) 2018-12-21 2024-06-25 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
US12076820B2 (en) 2018-12-21 2024-09-03 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
US12103111B2 (en) 2019-03-28 2024-10-01 Tokyo Electron Limited Processing apparatus and processing method
JP7607678B2 (ja) 2021-01-15 2024-12-27 東京エレクトロン株式会社 基板処理装置、基板処理方法及び基板製造方法
US12191166B2 (en) 2019-01-23 2025-01-07 Tokyo Electron Limited Substrate processing apparatus and substrate processing method

Families Citing this family (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10112257B1 (en) 2010-07-09 2018-10-30 General Lasertronics Corporation Coating ablating apparatus with coating removal detection
RU2469433C1 (ru) * 2011-07-13 2012-12-10 Юрий Георгиевич Шретер Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты)
EP2817819A4 (en) 2012-02-26 2015-09-02 Solexel Inc SYSTEMS AND METHOD FOR LASER DISTRIBUTION AND DEVICE LAYER TRANSMISSION
US9895771B2 (en) 2012-02-28 2018-02-20 General Lasertronics Corporation Laser ablation for the environmentally beneficial removal of surface coatings
JP5591859B2 (ja) * 2012-03-23 2014-09-17 株式会社東芝 基板の分離方法及び分離装置
US9190294B2 (en) * 2012-08-23 2015-11-17 Michael Xiaoxuan Yang Methods and apparatus for separating a substrate
US20150170967A1 (en) * 2012-08-23 2015-06-18 Michael Xiaoxuan Yang Methods for Substrate and Device Fabrications
FR2995444B1 (fr) * 2012-09-10 2016-11-25 Soitec Silicon On Insulator Procede de detachement d'une couche
US20150037915A1 (en) * 2013-07-31 2015-02-05 Wei-Sheng Lei Method and system for laser focus plane determination in a laser scribing process
DE102013108583A1 (de) * 2013-08-08 2015-03-05 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips und Halbleiterchip
JP2016532303A (ja) * 2013-08-26 2016-10-13 ザ リージェンツ オブ ザ ユニヴァシティ オブ ミシガン エピタキシャルリフトオフおよび剥離の組み合わせによる薄膜リフトオフ
CN104620398B (zh) * 2013-09-03 2017-05-03 夏普株式会社 半导体发光元件
JP2015074003A (ja) * 2013-10-07 2015-04-20 信越ポリマー株式会社 内部加工層形成単結晶部材およびその製造方法
JP6531885B2 (ja) * 2013-10-07 2019-06-19 信越ポリマー株式会社 内部加工層形成単結晶部材およびその製造方法
DE102014014486A1 (de) * 2013-10-08 2015-04-09 Siltectra Gmbh Neuartiges Waferherstellungsverfahren
DE102013016682A1 (de) * 2013-10-08 2015-04-09 Siltectra Gmbh Erzeugung einer Rissauslösestelle oder einer Rissführung zum verbesserten Abspalten einer Festkörperschicht von einem Festkörper
DE102013016669A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Kombiniertes Herstellungsverfahren zum Abtrennen mehrerer dünner Festkörperschichten von einem dicken Festkörper
DE102014013107A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Neuartiges Waferherstellungsverfahren
US9873167B1 (en) * 2013-12-20 2018-01-23 Gentex Corporation Laser-induced channels in multi-layer materials
DE102015000449A1 (de) * 2015-01-15 2016-07-21 Siltectra Gmbh Festkörperteilung mittels Stoffumwandlung
US9112100B2 (en) * 2014-01-20 2015-08-18 Sandia Corporation Method for fabricating pixelated silicon device cells
JP5743123B1 (ja) 2014-03-14 2015-07-01 株式会社東京精密 レーザーダイシング装置及びダイシング方法
DE102014006328A1 (de) 2014-04-30 2015-11-05 Siltectra Gmbh Kombiniertes Festkörperherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen zur Erzeugung dreidimensionaler Festkörper
JP6366996B2 (ja) * 2014-05-19 2018-08-01 株式会社ディスコ リフトオフ方法
US10369663B1 (en) * 2014-05-30 2019-08-06 Gentex Corporation Laser process with controlled polarization
US9165832B1 (en) 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
US9130057B1 (en) * 2014-06-30 2015-09-08 Applied Materials, Inc. Hybrid dicing process using a blade and laser
US9653554B2 (en) * 2014-07-21 2017-05-16 Soraa, Inc. Reusable nitride wafer, method of making, and use thereof
US9611133B2 (en) * 2014-09-11 2017-04-04 Invensense, Inc. Film induced interface roughening and method of producing the same
JP6506520B2 (ja) * 2014-09-16 2019-04-24 株式会社ディスコ ＳｉＣのスライス方法
DE102015103118A1 (de) * 2014-10-06 2016-04-07 Siltectra Gmbh Splitting-Verfahren und Verwendung eines Materials in einem Splitting-Verfahren
KR20180059569A (ko) 2014-11-27 2018-06-04 실텍트라 게엠베하 재료의 전환을 이용한 고체의 분할
CN107000125B (zh) * 2014-11-27 2022-08-12 西尔特克特拉有限责任公司 基于激光器的分离方法
JP6358941B2 (ja) 2014-12-04 2018-07-18 株式会社ディスコ ウエーハの生成方法
US10060888B2 (en) * 2014-12-17 2018-08-28 Robert Bosch Gmbh MEMS gas chromatograph and method of forming a separator column for a MEMS gas chromatograph
JP6399923B2 (ja) * 2014-12-24 2018-10-03 株式会社ディスコ 板状物のレーザー加工方法
DE102015000451A1 (de) * 2015-01-15 2016-07-21 Siltectra Gmbh Unebener Wafer und Verfahren zum Herstellen eines unebenen Wafers
WO2016114382A1 (ja) * 2015-01-16 2016-07-21 住友電気工業株式会社 半導体基板の製造方法、半導体基板、複合半導体基板の製造方法、複合半導体基板、および半導体接合基板
WO2016116921A1 (en) * 2015-01-21 2016-07-28 Orbotech Ltd. Angled lift jetting
JP6395632B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6395633B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
US9865769B2 (en) 2015-03-23 2018-01-09 International Business Machines Corporation Back contact LED through spalling
JP6405465B2 (ja) * 2015-04-01 2018-10-17 ゴルテック．インク Ｍｅｍｓの搬送方法、製造方法、デバイス及び機器
JP6425606B2 (ja) 2015-04-06 2018-11-21 株式会社ディスコ ウエーハの生成方法
JP6429715B2 (ja) 2015-04-06 2018-11-28 株式会社ディスコ ウエーハの生成方法
DE102015004603A1 (de) * 2015-04-09 2016-10-13 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen
DE102015006971A1 (de) * 2015-04-09 2016-10-13 Siltectra Gmbh Verfahren zum verlustarmen Herstellen von Mehrkomponentenwafern
JP6456228B2 (ja) * 2015-04-15 2019-01-23 株式会社ディスコ 薄板の分離方法
KR101701041B1 (ko) * 2015-05-27 2017-02-01 한양대학교 산학협력단 실리콘 다면체 상에 형성된 발광다이오드 및 이의 제조방법
JP6472333B2 (ja) * 2015-06-02 2019-02-20 株式会社ディスコ ウエーハの生成方法
DE102015008037A1 (de) * 2015-06-23 2016-12-29 Siltectra Gmbh Verfahren zum Führen eines Risses im Randbereich eines Spendersubstrats
JP6482423B2 (ja) * 2015-07-16 2019-03-13 株式会社ディスコ ウエーハの生成方法
CN105023850B (zh) * 2015-07-21 2018-02-23 华进半导体封装先导技术研发中心有限公司 全反射激光拆键合方法
JP6472347B2 (ja) 2015-07-21 2019-02-20 株式会社ディスコ ウエーハの薄化方法
JP6482425B2 (ja) * 2015-07-21 2019-03-13 株式会社ディスコ ウエーハの薄化方法
JP2017037912A (ja) * 2015-08-07 2017-02-16 株式会社ディスコ 検査用ウエーハおよび検査用ウエーハの使用方法
CN108140552A (zh) 2015-09-08 2018-06-08 麻省理工学院 基于石墨烯的层转移的系统和方法
US12191192B2 (en) 2015-09-18 2025-01-07 Bing Hu Method of forming engineered wafers
SG11201802818VA (en) * 2015-10-13 2018-05-30 Univ Nanyang Tech Method of manufacturing a germanium-on-insulator substrate
JP6509376B2 (ja) * 2015-12-21 2019-05-08 三菱電機株式会社 太陽電池の製造方法
JP6395955B2 (ja) * 2015-12-25 2018-09-26 鴻海精密工業股▲ふん▼有限公司 ラインビーム光源およびラインビーム照射装置ならびにレーザリフトオフ方法
KR101888585B1 (ko) * 2015-12-29 2018-08-16 (재)한국나노기술원 Iii-v족 화합물 활용층 형성용 기판 및 iii-v족 화합물 활용층 제조방법
CN105436710B (zh) * 2015-12-30 2019-03-05 大族激光科技产业集团股份有限公司 一种硅晶圆的激光剥离方法
DE102016000051A1 (de) 2016-01-05 2017-07-06 Siltectra Gmbh Verfahren und Vorrichtung zum planaren Erzeugen von Modifikationen in Festkörpern
US9570295B1 (en) 2016-01-29 2017-02-14 International Business Machines Corporation Protective capping layer for spalled gallium nitride
US10985204B2 (en) * 2016-02-16 2021-04-20 G-Ray Switzerland Sa Structures, systems and methods for electrical charge transport across bonded interfaces
JP2017162855A (ja) * 2016-03-07 2017-09-14 株式会社ディスコ ウエーハの加工方法
US11130200B2 (en) 2016-03-22 2021-09-28 Siltectra Gmbh Combined laser treatment of a solid body to be split
JP6690983B2 (ja) 2016-04-11 2020-04-28 株式会社ディスコ ウエーハ生成方法及び実第２のオリエンテーションフラット検出方法
DE102016109720B4 (de) * 2016-05-25 2023-06-22 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelement
US10700165B2 (en) 2016-06-17 2020-06-30 Adamantite Technologies LLC Doped diamond SemiConductor and method of manufacture using laser abalation
US10847421B2 (en) * 2016-06-24 2020-11-24 Svagos Technik, Inc. Semiconductor layer separation from single crystal silicon substrate by infrared irradiation of porous silicon separation layer
TWI674682B (zh) * 2016-09-07 2019-10-11 優顯科技股份有限公司 光電半導體裝置及其製造方法
JP6821245B2 (ja) * 2016-10-11 2021-01-27 株式会社ディスコ ウェーハの加工方法
US10192857B2 (en) * 2016-10-31 2019-01-29 Hewlett Packard Enterprise Development Lp Direct bandgap semiconductor bonded to silicon photonics
US10903073B2 (en) 2016-11-08 2021-01-26 Massachusetts Institute Of Technology Systems and methods of dislocation filtering for layer transfer
CN106312341B (zh) * 2016-11-11 2017-12-08 北京工业大学 用于刀具刃口加工的工装夹具、装置及方法
KR20180064605A (ko) * 2016-12-05 2018-06-15 삼성디스플레이 주식회사 레이저 가공용 워크 테이블 및 이의 동작 방법
JP6858587B2 (ja) 2017-02-16 2021-04-14 株式会社ディスコ ウエーハ生成方法
DE102017103908B4 (de) 2017-02-24 2023-05-17 Infineon Technologies Ag Verfahren zum Anbringen einer Halbleiterschicht auf einem Träger
CN110800089B (zh) * 2017-03-31 2024-03-08 尼尔森科学有限公司 三维半导体制造
DE102017007585A1 (de) 2017-08-11 2019-02-14 Siltectra Gmbh Vorrichtung und Verfahren zum Beaufschlagen von Spannungserzeugungsschichten mit Druck zum verbesserten Führen eines Abtrennrisses
WO2018213294A1 (en) * 2017-05-15 2018-11-22 The Trustees Of The University Of Pennsylvania Systems and methods for laser cleaving diamonds
WO2018227453A1 (en) * 2017-06-15 2018-12-20 Goertek Inc. Method for transferring micro-light emitting diodes, micro-light emitting diode device and electronic device
JP6980421B2 (ja) * 2017-06-16 2021-12-15 株式会社ディスコ ウエーハの加工方法
KR102638845B1 (ko) * 2017-06-19 2024-02-20 아다만타이트 테크놀로지 엘엘씨 도핑된 다이아몬드 반도체 및 레이저 절제를 이용한 제조방법
FR3068508B1 (fr) * 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
JP6789187B2 (ja) * 2017-07-07 2020-11-25 東京エレクトロン株式会社 基板反り検出装置及び基板反り検出方法、並びにこれらを用いた基板処理装置及び基板処理方法
KR102208754B1 (ko) * 2017-07-10 2021-01-28 세메스 주식회사 기판 처리 장치 및 기판 처리 방법
US10770327B2 (en) * 2017-07-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for correcting non-ideal wafer topography
JP7130735B2 (ja) * 2017-09-12 2022-09-05 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 仮ボンディングされた基板スタックを分離させるための装置および方法
JP7436141B2 (ja) * 2017-11-03 2024-02-21 セラ セミコンダクター エンジニアリング ラボラトリーズ リミテッド 埋没欠陥の割断システム及び割断方法
JP6976828B2 (ja) * 2017-11-24 2021-12-08 株式会社ディスコ 剥離装置
JP6925745B2 (ja) * 2017-11-30 2021-08-25 株式会社ディスコ ウェーハのレーザー加工方法
DE102018001327A1 (de) * 2018-02-20 2019-08-22 Siltectra Gmbh Verfahren zum Erzeugen von kurzen unterkritischen Rissen in Festkörpern
JP7288455B2 (ja) * 2018-03-28 2023-06-07 シーカ テクノロジー アクチェンゲゼルシャフト 人工ニューラルネットワークによる屋根ふき膜のひび割れ評価
TWI834649B (zh) * 2018-03-29 2024-03-11 美商康寧公司 使用脈衝雷射光束焦線及流體膜來雷射處理粗糙透明加工件的方法
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
DE102019111377A1 (de) * 2018-05-28 2019-11-28 Infineon Technologies Ag Verfahren zum Verarbeiten eines Siliziumkarbid-Wafers und ein Siliziumkarbid-Halbleiterbauelement
CN112204754B (zh) * 2018-05-30 2024-08-13 加利福尼亚大学董事会 从半导体衬底移除半导体层的方法
US11295962B2 (en) * 2018-07-10 2022-04-05 The Board Of Trustees Of The Leland Stanford Junior University Low temperature process for diode termination of fully depleted high resistivity silicon radiation detectors that can be used for shallow entrance windows and thinned sensors
US10940611B2 (en) 2018-07-26 2021-03-09 Halo Industries, Inc. Incident radiation induced subsurface damage for controlled crack propagation in material cleavage
US11309191B2 (en) 2018-08-07 2022-04-19 Siltectra Gmbh Method for modifying substrates based on crystal lattice dislocation density
US10658474B2 (en) 2018-08-14 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming thin semiconductor-on-insulator (SOI) substrates
JP7187215B2 (ja) * 2018-08-28 2022-12-12 株式会社ディスコ ＳｉＣ基板の加工方法
US10850976B2 (en) * 2018-09-21 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making ohmic contact on low doped bulk silicon for optical alignment
JP7327920B2 (ja) * 2018-09-28 2023-08-16 株式会社ディスコ ダイヤモンド基板生成方法
US10796938B2 (en) 2018-10-17 2020-10-06 X Display Company Technology Limited Micro-transfer printing with selective component removal
US10573544B1 (en) * 2018-10-17 2020-02-25 X-Celeprint Limited Micro-transfer printing with selective component removal
KR102702999B1 (ko) * 2018-10-19 2024-09-04 삼성전자주식회사 라인 엔드 보이드 방지를 광 근접 보정 방법 및 이를 이용한 리소그래피 마스크 제조 방법
WO2020110619A1 (ja) * 2018-11-27 2020-06-04 リンテック株式会社 半導体装置の製造方法
US11664276B2 (en) * 2018-11-30 2023-05-30 Texas Instruments Incorporated Front side laser-based wafer dicing
WO2020129733A1 (ja) * 2018-12-21 2020-06-25 東京エレクトロン株式会社 基板処理装置及び基板処理方法
US10847400B2 (en) 2018-12-28 2020-11-24 Applied Materials, Inc. Adhesive-less substrate bonding to carrier plate
US10576585B1 (en) 2018-12-29 2020-03-03 Cree, Inc. Laser-assisted method for parting crystalline material
US10562130B1 (en) 2018-12-29 2020-02-18 Cree, Inc. Laser-assisted method for parting crystalline material
US11414782B2 (en) * 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11171055B2 (en) * 2019-01-31 2021-11-09 The Government Of The United States Of America, As Represented By The Secretary Of The Navy UV laser slicing of β-Ga2O3 by micro-crack generation and propagation
DE102019201438B4 (de) * 2019-02-05 2024-05-02 Disco Corporation Verfahren zum Herstellen eines Substrats und System zum Herstellen eines Substrats
CN109950392A (zh) * 2019-03-13 2019-06-28 电子科技大学 具有沟槽的单晶薄膜制备方法、单晶薄膜及谐振器
FR3093859B1 (fr) * 2019-03-15 2021-02-12 Soitec Silicon On Insulator Procédé de transfert d’une couche utile sur une substrat support
KR102603852B1 (ko) * 2019-03-28 2023-11-17 제이에프이 스틸 가부시키가이샤 겹침 레이저 용접 이음매와 그 제조 방법 및 자동차 차체용 구조 부재
CN110079859A (zh) * 2019-04-28 2019-08-02 厦门市三安集成电路有限公司 一种SiC基GaN外延片的剥离方法
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US10611052B1 (en) 2019-05-17 2020-04-07 Cree, Inc. Silicon carbide wafers with relaxed positive bow and related methods
DE102019207990B4 (de) * 2019-05-31 2024-03-21 Disco Corporation Verfahren zum Bearbeiten eines Werkstücks und System zum Bearbeiten eines Werkstücks
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
CN110491827B (zh) * 2019-08-13 2021-02-12 北京工业大学 一种半导体薄膜层的转移方法及复合晶圆的制备方法
DE102019122614A1 (de) * 2019-08-22 2021-02-25 Infineon Technologies Ag Ausgangssubstrat, wafer-verbund und verfahren zum herstellen von kristallinen substraten und halbleitervorrichtungen
KR20210023375A (ko) 2019-08-23 2021-03-04 삼성전자주식회사 레이저 전사 장치 및 이를 이용한 전사 방법
CN110695536B (zh) * 2019-09-20 2021-09-07 中国科学院上海光学精密机械研究所 激光加工的方法
US10910272B1 (en) * 2019-10-22 2021-02-02 Sandisk Technologies Llc Reusable support substrate for formation and transfer of semiconductor devices and methods of using the same
CN112786734A (zh) * 2019-11-08 2021-05-11 泰州隆基乐叶光伏科技有限公司 太阳能电池组件生产方法及太阳能电池组件
US11189518B2 (en) * 2019-11-15 2021-11-30 Advanced Semiconductor Engineering, Inc. Method of processing a semiconductor wafer
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11817304B2 (en) 2019-12-30 2023-11-14 Micron Technology, Inc. Method of manufacturing microelectronic devices, related devices, systems, and apparatus
KR20210087337A (ko) * 2020-01-02 2021-07-12 삼성전자주식회사 반도체 패키지와 이를 구비하는 전자 장치 및 반도체 패키지의 제조방법
DE102020100051A1 (de) * 2020-01-03 2021-07-08 Schott Ag Verfahren zur Bearbeitung sprödharter Materialien
US11652146B2 (en) 2020-02-07 2023-05-16 Rfhic Corporation Method of forming a semiconductor wafer containing a gallium-nitride layer and two diamond layers
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
KR20220006155A (ko) * 2020-07-07 2022-01-17 삼성디스플레이 주식회사 디스플레이 장치의 제조 방법
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
CN111969004B (zh) * 2020-08-31 2025-02-14 錼创显示科技股份有限公司 微型半导体结构及其制造方法
JP7585714B2 (ja) * 2020-10-28 2024-11-19 株式会社デンソー チップ構成ウェハの製造方法
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
EP4084054A1 (en) * 2021-04-27 2022-11-02 Infineon Technologies AG Methods of splitting a semiconductor work piece
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US12183684B2 (en) 2021-10-26 2024-12-31 Applied Materials, Inc. Semiconductor device packaging methods
JP2023083014A (ja) * 2021-12-03 2023-06-15 株式会社ディスコ ウェーハの製造方法および研削装置
EP4224537A1 (en) * 2022-02-02 2023-08-09 Airbus Defence and Space GmbH A dual junction solar cell with light management features for space use, a photovoltaic assembly for space use including a dual junction solar cell, a satellite including the photovoltaic assembly and a method for manufacturing a dual junction solar cell for space use
WO2023222787A1 (en) 2022-05-18 2023-11-23 Zadient Technologies SAS METHOD FOR PRODUCING AT LEAST ONE CRACK-FREE SiC PIECE
EP4279451A1 (en) 2022-05-18 2023-11-22 Zadient Technologies SAS Method for producing at least one crack-free sic piece
CN116722056A (zh) 2022-05-26 2023-09-08 浙江晶科能源有限公司 太阳能电池及太阳能电池的制备方法、光伏组件
GB202213149D0 (en) * 2022-09-08 2022-10-26 Poro Tech Ltd Method of separating a semiconductor device from a substrate
DE102023200049A1 (de) 2023-01-03 2024-07-04 Robert Bosch Gesellschaft mit beschränkter Haftung Herstellungsverfahren mit temporärem Schutz von Mikrostrukturen
DE102023101592A1 (de) * 2023-01-23 2024-07-25 Nexwafe Gmbh Verfahren und System zum Ablösen einer Halbleiterschicht sowie Zwischenerzeugnis
DE102023108751B3 (de) * 2023-04-05 2024-05-29 Infineon Technologies Ag Verfahren zum trennen von dies von einem halbleitersubstrat

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008257710A (ja) * 2007-03-13 2008-10-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011014888A (ja) * 2009-06-05 2011-01-20 Semiconductor Energy Lab Co Ltd 光電変換装置および光電変換装置の作製方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985687A (en) 1996-04-12 1999-11-16 The Regents Of The University Of California Method for making cleaved facets for lasers fabricated with gallium nitride and other noncubic materials
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
CA2220600C (en) * 1996-11-15 2002-02-12 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
US6054363A (en) 1996-11-15 2000-04-25 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
US6159824A (en) 1997-05-12 2000-12-12 Silicon Genesis Corporation Silicon-on-silicon wafer bonding process using a thin film blister-separation method
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
US6824950B2 (en) * 2003-02-14 2004-11-30 Eastman Kodak Company Forming an oled device with a performance-inhancing layer
US8492676B2 (en) 2003-05-22 2013-07-23 Tokyo Seimitsu Co., Ltd. Laser dicing device
DE102004030612B3 (de) * 2004-06-24 2006-04-20 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung
KR20070107180A (ko) * 2005-02-28 2007-11-06 실리콘 제너시스 코포레이션 기판 강화 방법 및 그 결과물인 디바이스
FR2905801B1 (fr) 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
EP1950803B1 (en) 2007-01-24 2011-07-27 S.O.I.TEC Silicon on Insulator Technologies S.A. Method for manufacturing silicon on Insulator wafers and corresponding wafer
US20110056532A1 (en) 2009-09-09 2011-03-10 Crystal Solar, Inc. Method for manufacturing thin crystalline solar cells pre-assembled on a panel
EP2560820A1 (en) * 2010-04-22 2013-02-27 Echelon Laser Systems, Lp Laser etching of an acrylic and polyvinylchloride composition, and laser etched article
KR20110124112A (ko) * 2010-05-10 2011-11-16 경희대학교 산학협력단 레이저 리프트 오프 공정을 이용한 플렉서블 ｃｉｓ계 태양전지의 제조 방법
EP2817819A4 (en) 2012-02-26 2015-09-02 Solexel Inc SYSTEMS AND METHOD FOR LASER DISTRIBUTION AND DEVICE LAYER TRANSMISSION

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008257710A (ja) * 2007-03-13 2008-10-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011014888A (ja) * 2009-06-05 2011-01-20 Semiconductor Energy Lab Co Ltd 光電変換装置および光電変換装置の作製方法

Cited By (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018535562A (ja) * 2015-10-22 2018-11-29 ネックスヴァーフェ・ゲー・エム・ベー・ハーＮｅｘｗａｆｅ Ｇｍｂｈ 半導体層を製造するための方法及び装置
KR20170082974A (ko) * 2016-01-07 2017-07-17 가부시기가이샤 디스코 SiC 웨이퍼의 생성 방법
KR102484045B1 (ko) 2016-01-07 2023-01-02 가부시기가이샤 디스코 SiC 웨이퍼의 생성 방법
JP2017126831A (ja) * 2016-01-12 2017-07-20 太陽誘電株式会社 弾性波デバイス及びその製造方法
US10483941B2 (en) 2016-01-12 2019-11-19 Taiyo Yuden Co., Ltd. Acoustic wave device and method of manufacturing the same
JP2017195245A (ja) * 2016-04-19 2017-10-26 株式会社ディスコ ＳｉＣウエーハの加工方法
JP2017195244A (ja) * 2016-04-19 2017-10-26 株式会社ディスコ ＳｉＣウエーハの加工方法
JP2018065179A (ja) * 2016-10-20 2018-04-26 株式会社日本製鋼所 レーザ加工装置およびレーザ加工方法
JP7256123B2 (ja) 2016-12-12 2023-04-11 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング 構成部材を備えた固体層を薄くするための方法
US12211702B2 (en) 2016-12-12 2025-01-28 Siltectra Gmbh Solid body and multi-component arrangement
JP2020501376A (ja) * 2016-12-12 2020-01-16 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング 構成部材を備えた固体層を薄くするための方法
KR102584665B1 (ko) 2017-04-03 2023-10-05 쓰리디-마이크로막 아게 층 구조를 갖는 마이크로전자 컴포넌트들을 생성하기 위한 방법 및 제조 시스템
KR20190137088A (ko) * 2017-04-03 2019-12-10 쓰리디-마이크로막 아게 층 구조를 갖는 마이크로전자 컴포넌트들을 생성하기 위한 방법 및 제조 시스템
JP2020518130A (ja) * 2017-04-20 2020-06-18 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング 構成部材が設けられた固体層を薄化する方法
JP7130667B2 (ja) 2017-04-20 2022-09-05 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング 構成部材が設けられた固体層を薄化する方法
CN110769967A (zh) * 2017-04-20 2020-02-07 西尔特克特拉有限责任公司 用于打薄设有部件的固体层的方法
US11742243B2 (en) 2017-06-19 2023-08-29 Rohm Co., Ltd. Semiconductor device manufacturing method and wafer-attached structure
JPWO2018235843A1 (ja) * 2017-06-19 2020-04-16 ローム株式会社 半導体装置の製造方法およびウエハ貼着構造体
CN110785833A (zh) * 2017-06-19 2020-02-11 罗姆股份有限公司 半导体装置的制造方法及晶片粘合结构体
WO2018235843A1 (ja) * 2017-06-19 2018-12-27 ローム株式会社 半導体装置の製造方法およびウエハ貼着構造体
JP7587624B2 (ja) 2017-06-19 2024-11-20 ローム株式会社 半導体装置の製造方法
US12148667B2 (en) 2017-06-19 2024-11-19 Rohm Co., Ltd. Semiconductor device manufacturing method and wafer-attached structure
JP7256120B2 (ja) 2017-06-19 2023-04-11 ローム株式会社 半導体装置の製造方法およびウエハ貼着構造体
US11264280B2 (en) 2017-06-19 2022-03-01 Rohm Co., Ltd. Semiconductor device manufacturing method and wafer-attached structure
JP6991760B2 (ja) 2017-07-07 2022-01-13 キヤノン株式会社 シリコン基板の加工方法
JP2019014164A (ja) * 2017-07-07 2019-01-31 キヤノン株式会社 シリコン基板の加工方法
JP7200242B2 (ja) 2017-11-07 2023-01-06 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング コンポーネントが設けられた固形物層をシンニングする方法
US11664277B2 (en) 2017-11-07 2023-05-30 Siltectra Gmbh Method for thinning solid-body layers provided with components
JP2021501999A (ja) * 2017-11-07 2021-01-21 ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング コンポーネントが設けられた固形物層をシンニングする方法
JP7123759B2 (ja) 2018-01-19 2022-08-23 パナソニックホールディングス株式会社 レーザスライス装置、及びレーザスライス方法
JP2019126844A (ja) * 2018-01-19 2019-08-01 パナソニック株式会社 レーザスライス装置、及びレーザスライス方法
JP2019142159A (ja) * 2018-02-22 2019-08-29 学校法人金沢工業大学 繊維シート積層装置
WO2019220666A1 (ja) * 2018-05-17 2019-11-21 信越エンジニアリング株式会社 ワーク分離装置及びワーク分離方法
KR102737609B1 (ko) 2018-07-19 2024-12-03 도쿄엘렉트론가부시키가이샤 기판 처리 시스템 및 기판 처리 방법
JPWO2020017599A1 (ja) * 2018-07-19 2021-08-02 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP7058738B2 (ja) 2018-07-19 2022-04-22 東京エレクトロン株式会社 基板処理システム及び基板処理方法
KR20210033485A (ko) * 2018-07-19 2021-03-26 도쿄엘렉트론가부시키가이샤 기판 처리 시스템 및 기판 처리 방법
WO2020017599A1 (ja) * 2018-07-19 2020-01-23 東京エレクトロン株式会社 基板処理システム及び基板処理方法
US12020936B2 (en) 2018-12-21 2024-06-25 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
US12076820B2 (en) 2018-12-21 2024-09-03 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
KR102611959B1 (ko) 2018-12-29 2023-12-12 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법
KR20210105993A (ko) * 2018-12-29 2021-08-27 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법
US12191166B2 (en) 2019-01-23 2025-01-07 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
US12103111B2 (en) 2019-03-28 2024-10-01 Tokyo Electron Limited Processing apparatus and processing method
JPWO2020213479A1 (ja) * 2019-04-19 2020-10-22
CN111992903A (zh) * 2020-08-24 2020-11-27 松山湖材料实验室 激光同步剥离晶圆的方法
JP7607678B2 (ja) 2021-01-15 2024-12-27 東京エレクトロン株式会社 基板処理装置、基板処理方法及び基板製造方法
JP7402929B2 (ja) 2021-07-06 2023-12-21 ファーウェイ デジタル パワー テクノロジーズ カンパニー リミテッド ウェハを薄化する方法
JP2023009016A (ja) * 2021-07-06 2023-01-19 ファーウェイ デジタル パワー テクノロジーズ カンパニー リミテッド ウェハを薄化する方法

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