KR101154133B1 - 캐리어 수명을 갖는 독립적 단결정 재료 및 그 제조 방법 - Google Patents

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Abstract

소정 두께의 실리콘 재료를 제조하는 방법은, 표면 영역을 갖는 실리콘 잉곳 재료를 제공하는 단계, 및 클리빙 영역 및 상기 클리빙 영역과 상기 표면 영역 사이에 존재하는 소정 두께의 분리가능한 재료를 정의하기 위해, 상기 표면 영역을 통해서 소정 깊이까지 1 내지 5MeV의 에너지를 갖는 복수의 입자들을 주입하는 단계를 포함한다. 또한, 상기 방법은 상기 클리빙 영역의 부근에서 상기 소정 두께의 분리가능한 재료를 이탈시키기 위해 상기 실리콘 잉곳 재료를 가공하는 단계, 및 캐리어 수명(carrier lifetime)이 실질적으로 10 마이크로초이고, 제1 두께 범위가 실질적으로 20 내지 150 마이크론이며 최대 두께 편차가 5%보다 작은 것을 특징으로 하는 독립적인 소정 두께의 재료를 형성하는 단계를 포함한다. 또한, 상기 방법은 상기 캐리어 수명을 실질적으로 200 마이크로초 이상으로 회복시키기 위해, 열처리 공정을 사용하여 상기 독립적인 소정 두께의 재료를 처리하는 단계를 포함한다.
단결정 실리콘, 솔라셀, 광발전, 주입, 캐리어 수명, 클리빙, 열처리, 에칭.

Description

캐리어 수명을 갖는 독립적 단결정 재료 및 그 제조 방법{FREE-STANDING THICKNESS OF SINGLE CRYSTAL MATERIAL AND METHOD HAVING CARRIER LIFETIMES}
[관련 출원의 상호 참조]
본 출원은 2008년 8월 29일자 미국 임시특허출원 제61/093,248호를 우선권 주장의 기초로 하며, 상기 출원은 여하한 목적으로 참조에 의하여 본 명세서에 편입된다.
본 발명은 일반적으로 광발전(photovoltaic) 분야를 위한 층 전이(layer transfer) 기술을 사용하여 솔라셀(solar cell) 구조물을 형성하는 방법 및 구조물을 포함하는 기술에 관한 것이다. 그러나 본 발명의 더 넓은 응용 분야를 갖는다는 점이 이해되어야 한다. 즉, 본 발명은 또한 반도체 집적 디바이스의 3차원 패키징, 광양자(photonic) 디바이스, 압전 디바이스, 평판 디스플레이, 마이크로전기기계 시스템("MEMS"), 나노기술 구조물, 센서, 액츄에이터, 집적 회로, 생물학적 및 생물의학적 디바이스, 등과 같은 다른 형태의 응용 분야에 적용될 수 있다.
태초부터 인류는 거의 모든 유용한 형태의 에너지를 얻기 위하여 "태양"에 의존해 왔다. 이러한 에너지는 화석 에너지, 복사 에너지, 나무 및 다양한 형태의 열 에너지로부터 유래한다. 단지 예로서, 인류는 필요의 많은 부분을 충족시키기 위해 석탄이나 가스와 같은 화석 에너지원에 크게 의존해 왔다. 불행히도, 이러한 화석 에너지원은 고갈되어 가고 있고 다른 문제들을 야기하고 있다. 대안으로서, 화석 에너지원에 대한 의존도를 일부라도 감소시키고자 태양 에너지가 제안된 바 있다. 단지 예로서, 태양 에너지는 일반적으로 실리콘으로 제조되는 "솔라셀"로부터 유도된다.
실리콘 솔라셀은 태양으로부터의 태양 복사(solar radarion)에 노출되었을 때 전력을 생산한다. 상기 복사는 실리콘의 원자들과 상호 작용하고, 상기 실리콘 본체의 p 도핑된 영역 및 n 도핑된 영역으로 이동하고 상기 도핑된 영역 사이에 전위차와 전류를 형성하는 전자 및 정공을 형성한다. 응용 분야에 따라서는, 솔라셀이 효율을 향상시키기 위해 응집 소자(concentrating element)와 함께 집적된다. 일 예로서, 활성 광발전 물질의 하나 또는 그 이상의 영역으로 태양 복사를 향하게 하는 응집 소자를 사용하여 상기 복사를 집중시키고 축적한다. 이러한 솔라셀들은 효과적이긴 하지만 여전히 많은 한계를 갖고 있다.
단지 예로서, 솔라셀은 실리콘과 같은 시작 물질에 의존한다. 이러한 실리콘은 대개 폴리실리콘(다결정 실리콘이라고도 함)과 단결정 실리콘 재료 중 어느 하나 또는 모두를 사용하여 만들어진다. 이러한 재료들은 대개 제조하기 어렵다. 폴리실리콘 셀들은 대개 폴리실리콘 플레이트를 제조함으로써 형성된다. 이러한 플레이트는 효과적으로 형성될 수 있지만, 대단히 효과적인 솔라셀을 위한 최적의 특성들을 갖지는 못한다. 단결정 실리콘은 고품질의 솔라셀에 적절한 특성들을 갖는다. 그러나, 이러한 단결정 실리콘은 값이 비쌀 뿐만 아니라 태양 에너지를 이용하는 응용 분야에서 효율적이면서 비용면에서도 효과적인 방식으로 사용하기 어렵다. 일반적으로 박막 솔라셀들은 실리콘 재료를 덜 사용함으로써 덜 비싸지만 이들의 비정질(amorphous) 또는 다결정 구조는 단결정 실리콘 재료로 만들어지는 좀 더 값비싼 벌크(bulk) 실리콘 셀보다 덜 효율적이다. 어떤 기술들은 단결정 실리콘의 얇은 막(film)을 사용하려고 시도했지만, 대체로 성공적이지 못했다. 즉, 이러한 기술들은 대개, 실리콘 박막에 자주 결함을 일으키는 쇠줄톱(wire saw), 폴리셔(polisher) 및 연마기와 같은 기계적 디바이스를 사용한다.
솔라셀 산업 분야는, 상기한 그리고 다른 종류의 제한을 모두 또는 일부분 극복하려고 시도하면서, 상대적으로 얇은 두께(10 내지 150㎛) 및 높은 캐리어 수명을 갖는 독립적인(free-standing) 단결정 실리콘 재료의 제조 기술을 발전시키고 20%를 넘는 효율을 갖는 광발전 셀을 만들 수 있기를 원한다.
상기로부터, 비용면에서 효과적이고 효율적인 대형 기판을 제조하는 기술이 요구되고 있음을 알 수 있다.
본 발명에 의하면, 광발전 재료의 제조에 관한 기술이 제공된다. 보다 구체적으로, 본 발명은 광발전 분야를 위한, 층 전이 기술을 사용하여 솔라셀을 형성하는 방법 및 구조물을 포함하는 기술을 제공한다. 그러나 본 발명은 더 넓은 응용 분야를 갖는다는 점이 이해되어야 한다. 즉, 본 발명은 또한 반도체 집적 디바이스의 3차원 패키징, 광양자 디바이스, 압전 디바이스, 평판 디스플레이, MEMS, 나노기술 구조물, 센서, 액츄에이터, 집적 회로, 생물학적 및 생물의학적 디바이스, 등과 같은 다른 형태의 응용 분야에 적용될 수 있다.
구체적인 실시예에서, 본 발명은 실리콘층을 제조하는 방법을 제공한다. 상기 방법은 표면 영역을 갖는 실리콘 잉곳(ingot) 재료를 제공하는 단계를 포함한다. 상기 방법은 또한, 클리빙 영역 및 상기 클리빙 영역과 상기 표면 영역 사이에 존재하는 분리가능한 재료층을 정의하기 위해, 상기 표면 영역을 통해서 1MeV 내지 5MeV 이상의 에너지를 갖는 복수의 입자들을 미리 정해진 깊이까지 주입하는 단계를 포함한다. 또한, 상기 방법은 상기 클리빙 영역의 부근에서 상기 분리가능한 재료층을 떼어내기 위해 상기 실리콘 잉곳 재료를 가공하는 단계를 포함한다. 상기 방법은 또한, 캐리어 수명(carrier lifetime)이 10 마이크로초 이하이고, 20 마이크론 내지 150 마이크론 범위의 제1 두께 및 5%보다 작은 최대 두께 편차를 갖는 독립적인 재료층을 형성하는 단계를 포함한다. 또한, 상기 방법은 에칭 공정을 사용하여 상기 독립적인 재료층을 처리하는 단계를 포함한다. 또한, 상기 방법은 캐리어 수명을 200 마이크로초 이상으로 회복시키기 위해, 상기 독립적인 재료층에 열처리와 패시베이션 공정의 어느 하나 또는 모두를 수행하는 단계를 포함한다.
구체적인 실시예에서, 본 발명은 최대 두께 편차(두께의 편차/두께)가 5%보다 작은 실리콘층을 제조하는 방법을 제공한다. 상기 방법은 표면 영역을 갖는 실리콘 잉곳 재료를 제공하는 단계, 및 클리빙 영역 및 상기 클리빙 영역과 상기 표면 영역 사이에 존재하는 분리가능한 재료층을 정의하기 위해, 상기 표면 영역을 통해서 1MeV 내지 5MeV 이상의 에너지를 갖는 복수의 입자들을 미리 정해진 깊이까지 주입하는 단계를 포함한다. 또한, 상기 방법은 상기 클리빙 영역의 부근에서 상기 분리가능한 재료층을 떼어내기 위해 상기 실리콘 잉곳 재료를 가공하는 단계를 포함한다. 상기 방법은 또한, 캐리어 수명이 10 마이크로초 이하이고, 최대 두께 편차가 1%보다 작고 상기 분리가능한 재료층의 두께와 동일한 제1 두께를 갖는 독립적인 재료층을 형성하는 단계를 포함한다. 또한 상기 방법은, 에칭 공정을 사용하여 상기 독립적인 재료층을 처리하는 단계 및 캐리어 수명을 200 마이크로초 이상으로 회복시키기 위해, 상기 독립적인 재료층에 열처리를 수행하는 단계를 포함한다. 또한, 상기 독립적인 재료층은 파괴에 이르는 응력("기계적 강도"라고도 함)이 1GPa 이상인 강도를 갖는다.
다른 구체적인 실시예에서, 상기 방법은 양성자, 레이저, 전자 비임(beam)과 같은 비임뿐만 아니라, 초음파 변환기, 유도 가열 및 기계적 방법 등을 포함하는 비임을 사용하지 않는 수단에 의해 전달되는 에너지를 포함하는 외부 에너지에 의해 상기 재료층이 분리되도록 상기 실리콘 잉곳 재료를 가공하는 단계를 포함한다. 상기 방법은 타일로부터 20㎛ 내지 150㎛ 범위의 두께로 상기 재료를 분리하는 것에 관한 이론의 개발을 포함한다. 상기 방법은 또한 고수명 회복 공정에 관한 이론적 설명을 포함한다. 상기 방법은 또한, 표면 거칠기, 휘어짐, 최대 두께 편차(TTV), 기계적 강도를 포함하는 박막 재료의 특성을 포함한다. 또한 상기 방법은 상기한 모든 공정 흐름 동안 박막을 취급하는 방법을 포함한다.
다른 실시예에서, 본 발명은 최대 두께 편차(두께의 편차/두께)가 5%보다 작은 실리콘 재료를 제공한다. 또한 본 발명은 독립적인 P-타입의 단결정 실리콘 재료층을 제공하고, 상기 재료층은 20 마이크론 내지 150 마이크론 범위의 두께를 갖는다. 또한 본 발명은 상기 독립적인 단결정 실리콘 재료층 위에 놓이는 제1 표면 영역 및 상기 독립적인 단결정 실리콘 재료층 위에 놓이는 제2 표면 영역을 포함한다. 또한 상기 독립적인 단결정 실리콘 재료층은 상기 독립적인 단결정 실리콘 재료층의 제1 표면 영역으로부터 상기 독립적인 단결정 실리콘 재료층의 제2 표면 영역까지 최대 두께 편차가 1%보다 작다. 또한, 상기 독립적인 단결정 실리콘 재료층은 200 마이크로초보다 큰 캐리어 수명과 파괴 응력이 1GPa 이상인 강도를 갖는다. 원하는 저항을 얻기 위한 상기 재료의 도핑 농도 및 타입은 구체적인 광발전 셀의 설계의 함수이고 P-타입 또는 N-타입일 수 있다. 일반적인 저항은 0.1 ohm-cm 내지 20 ohm-cm의 범위이며, 20 ohm-cm을 넘을 수도 있다. 도펀트가 시작 재료에 도입되지 않는다면, 상기 저항은 재료 고유의 값이며 매우 높을 수 있다. 본 발명에서 P-타입 재료는 단지 예로서 사용되었으며, 본 발명의 영역을 제한해서는 안 된다.
실시예에 따라서는, 150 마이크론보다 작은 두께의 단결정 실리콘 재료를 제조하는 방법, 이러한 두께의 복수의 실리콘 재료를 최대 두께 편차가 5%보다 작도록 일관되게 제조하는 방법, 및 소수 캐리어 수명이 200 마이크로초 이상인 상기 두께의 실리콘 재료를 제조하는 방법을 포함하는, 하나 또는 그 이상의 이점이 성취될 수 있다. 본 발명의 소정의 실시예에 의하여 제조된 독립적인 실리콘 재료층은 고효율의 솔라셀을 제조하는 기초 재료를 제공한다. 예를 들어, 최대 두께 편차가 5%보다 작고 캐리어 수명이 200 마이크로초보다 큰 상기 실리콘 재료층을 사용하면 20% 또는 그보다 높은 에너지 변환율을 얻을 수 있다. 이러한 그리고 다른 이점들은 본 명세서 전반에 걸쳐 특히 이하에서 구체적으로 설명된다.
본 발명에 의하면, 상대적으로 얇은 두께(10 내지 150㎛) 및 높은 캐리어 수명을 갖는 독립적 단결정 실리콘층을 제조할 수 있다. 본 발명에 의하여 제조된 독립적 실리콘층은 고효율의 솔라셀을 제조하는 기초 재료를 제공한다. 예를 들어, 최대 두께 편차가 5%보다 작고 캐리어 수명이 200 마이크로초보다 큰 상기 독립적 실리콘층을 사용하면 20% 또는 그보다 높은 에너지 변환율을 얻을 수 있다.
본 발명의 실시예들은 일반적으로 광발전 분야를 위한, 층 전이 기술을 사용하여 솔라셀 구조물을 형성하는 방법 및 구조물을 포함하는 기술에 관한 것이다. 그러나 본 발명은 더 넓은 응용 분야를 갖는다는 점이 이해되어야 한다. 즉, 본 발명은 또한 반도체 집적 디바이스의 3차원 패키징, 광양자 디바이스, 압전 디바이스, 평판 디스플레이, MEMS, 나노기술 구조물, 센서, 액츄에이터, 집적 회로, 생물학적 및 생물의학적 디바이스, 등과 같은 다른 형태의 응용 분야에 적용될 수 있다.
공정 흐름의 구체적인 실시예 100을 도시하는 도 1에서, 최대 두께 편차(total thickness variation; TTV)가 5%보다 작은 소정 두께의 독립적 재료를 제조하는 방법 100이 다음과 같이 제공된다:
1. 표면 영역을 갖는 벌크(bulk) 재료를 제공한다(103);
2. 상기 벌크 재료의 표면 영역에 복수의 고에너지 입자를 가한다(105);
3. 소정 두께의 분리가능한 재료를 정의하는 클리빙 영역을 형성한다(107);
4. 상기 클리빙 영역의 부근에서 상기 소정 두께의 분리가능한 재료를 이탈시키기 위해 상기 벌크 재료를 가공한다(109);
5. 상기 분리가능한 재료를 이동시킴으로써 독립적인 소정 두께의 재료를 형성한다(111);
6. 상기 독립적인 소정 두께의 재료에 적어도 에칭 공정을 수행한다(113);
7. 캐리어 수명(carrier lifetime)을 실질적으로 200 마이크로초보다 크게 증가시키기 위해 상기 독립적인 소정 두께의 재료에 열처리를 수행한다(115);
8. 상기 독립적인 소정 두께의 재료에 다른 처리를 수행한다(117).
상기 일련의 단계들은 본 발명의 일 실시예에 따라, 최대 두께 편차가 5%보다 작고 캐리어 수명이 200㎲보다 큰 독립적인 소정 두께의 재료를 형성하는 방법 100을 제공한다. 본 발명의 청구범위의 영역을 벗어나지 않으면서, 새로운 단계들이 추가되거나, 하나 또는 그 이상의 단계들이 제거되거나, 하나 또는 그 이상의 단계들이 다른 순서로 제공될 수 있는 대안적인 실시예들이 또한 제공될 수 있다.
본 발명의 실시예들에 의하면, 고에너지 주입에 이은 통제된 클리 빙(cleaving) 공정을 이용하여 벌크 재료로부터 독립적인 소정 두께의 재료를 차례로 분리시킨다. 일 실시예에서, 20㎛ 또는 이보다 큰 두께를 갖는, 단결정 실리콘과 같은 독립적 반도체 재료가 벌크 실리콘 잉곳(ingot)으로부터 클리빙될 수 있다. 일 실시예에서, 하나 또는 그 이상의 주입량(dose)의 고에너지 입자들, 구체적으로는, 이온들이 상기 벌크 실리콘 잉곳의 표면 영역으로부터 소정 깊이까지 주입되어 클리빙 영역을 형성한다. 경우에 따라서는, 다양한 온도에서 다수의 주입량을 사용하여 상기 클리빙 영역 내의 응력 레벨을 높이고, 상기 클리빙 영역의 부근으로부터 소정 두께의 분리가능한 재료를 효과적으로 형성한다. 다른 실시예에서는, 상기 통제된 클리빙 공정이, 종래의 와이어에 의한 절삭 가공에서는 절단되어 손실되는 실리콘 재료의 양을 많이 감소시킨다. 20㎛ 내지 150㎛의 두께를 갖는, 클리빙된 독립적 단결정 실리콘 막의 결과물은 태양 에너지의 수집에 특히 유용하게 사용될 수 있다.
현재의 그리고 앞으로의 설명을 명확히 하기 위해, "독립적 막(free-standing film)" 또는 "독립적인 소정 두께의 재료(free-standing thickness of material)"는 취급(handle) 기판 또는 전이(transfer) 기판과 같은 지지 부재와 접촉하지 않고 구조적 완전성(즉, 무너지거나 부서지지 않음)을 유지할 수 있는 재료의 막으로 정의된다. 일반적으로, 매우 얇은 막(예컨대, 실질적으로 5 내지 10㎛보다 더 얇은 실리콘 막)은 취급시에 반드시 파손된다. 종래에는, 지지 구조물을 사용하여 이러한 박막들을 취급하였는데, 상기 지지 구조물은 상기 박막을 생성할 때부터 필요할 수도 있다. 지지물을 사용하면 더 두꺼운 막(즉, 20 내지 150㎛의 두께를 갖는 실리콘 막)의 취급도 용이할 수 있지만, 지지물이 반드시 필요하지는 않다. 본 발명의 실시예들은 두께가 20㎛보다 크고 최대 두께 편차가 5%보다 작은 소정 두께의 독립적 실리콘 재료를 제조하는 것과 관련된다.
구체적인 실시예에서, 본 발명의 방법은 단일 잉곳, 예컨대, 실리콘 볼(boule)로부터 다수의 독립적 층들을 클리빙할 때 성공적으로 적용된다. 즉, 구체적인 실시예에 의하면 방법 100은 얇은 슬라이스(slice)를 계속해서 클리빙하기 위해 반복될 수 있다(구워진 덩어리로부터 빵 조각들을 잘라내는 것과 유사함). 물론, 다른 변형, 수정 및 대안이 존재할 수 있다.
도 2 내지 9는 본 발명의 일 실시예에 의한, 최대 두께 편차가 5%보다 작고 회복된 캐리어 수명이 실질적으로 200 마이크로초인 독립적인 소정 두께의 실리콘 재료를 형성하는 방법 100을 나타내는 단순화된 도면들이다. 이 도면들은 단지 예시일 뿐이며, 청구범위의 영역을 부당히 제한해서는 안 된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 많은 변형, 수정 및 대안을 인식할 것이다.
도시된 바와 같이, 상기 방법은 표면 영역 201 및 배면 203, 두께 204를 갖는 반도체 벌크 재료 200을 제공하는 공정(103)으로 시작된다. 이러한 두께는 잉곳 전체 또는 더 큰 잉곳 등으로부터 잘려진 것의 두께일 수 있다. 구체적으로, 상기 두께 204는 상기 벌크 재료의 원래 형태 전체(예컨대, 전체 잉곳, 볼, 타일 또는 플레이트)의 두께를 나타내거나, 또는 원래의 형태로부터 이미 분리된 벌크 재료(예컨대, 원래의 잉곳, 볼, 타일 또는 플레이트를 톱으로 절단하거나 얇게 자름으로써 형성됨)의 두께를 나타낼 수 있다. 바람직한 실시예에서, 반도체 기판 또는 벌크 재료는 감광성(photosensitive) 물질일 수 있다. 구체적인 실시예에서, 상기 반도체 기판 또는 벌크 재료는 단결정 실리콘 웨이퍼 또는 잉곳, 폴리실리콘 주형(cast) 웨이퍼, 타일, 또는 기판, 실리콘 게르마늄 웨이퍼, 게르마늄 웨이퍼, 그룹 Ⅲ/Ⅴ 물질의 기판, 그룹 Ⅱ/Ⅵ 물질의 기판, 갈륨 질화물 기판 등이 될 수 있다. 다른 구체적인 실시예에서, 단결정 실리콘 잉곳은 실질적으로 0.2 내지 12 옴 센티미터(ohm centimeter)의 저항을 가질 수 있다. 이러한 실리콘 잉곳은 일정한 결정학적(crystallographic) 방향을 따라 성장하는 실질적으로 원형인 형상을 갖는다. 또한 상기 실리콘 잉곳의 표면 영역 201은 실질적으로 원형이 아닌 단면 프로파일을 나타내도록 상기 잉곳의 하나 또는 그 이상의 면을 절삭함으로써 얻어진다. 예를 들어, 제공된 상기 표면 영역 201은 {100}, {110} 또는 {111} 결정학적 면에서 작은 미스컷 각(miscut angle)을 갖는 실질적으로 정사각형 또는 직사각형 모양일 수 있다. 일부 실시예들은 {110} 또는 {111} 결정학적 면에 실질적으로 평행한 면에서 클리빙이 더 용이하다는 점과 이렇게 클리빙된 면이 더 매끄럽다는 점을 보여준다. 벌크 재료의 다른 예들은 정사각형, 직사각형, 또는 사다리꼴 프로파일을 나타내는 다결정 실리콘 플레이트 또는 타일을 포함한다. 물론, 다른 변형, 수정 및 대안이 존재할 수 있다. 일 예로서, 독립적 실리콘 막을 형성하기 위한 표면 영역으로서 실질적으로 {110} 또는 {111} 결정학적 면을 선택하는 것은 "층 전이를 사용하여 일정한 형상의 실리콘 잉곳을 얇게 잘라내는 방법 및 장치"라는 명칭의 2008년 5월 7일자 미국 특허출원 제61/051,344호에 개시되어 있고, 상기 출원은 캘리포니아 산 호세의 실리콘 제너시스 코포레이션에 양도되었으며 여하한 목적으로 참조에 의해 본 명세서에 편입된다.
도 3을 참조하면, 상기 방법 100은 상기 반도체 기판 또는 벌크 재료 200의 상기 표면 영역 201에 복수의 제1 고에너지 입자들 301을 가하는 공정(105)을 포함한다. 이제 상기 반도체 기판 또는 벌크 재료 200은 선형 가속기(직접적으로 도시되지 않음)와 연결된 처리 시스템 내의 스테이지 300에 의해 지지된다. 특정 실시예에 의하면, 상기 고에너지 입자들 301은 상기 선형 가속기를 사용하여 생성된다. 응용 분야에 따라서는, 특정 실시예에 의하면 재료의 원하는 깊이까지 주입하기 위한 에너지의 요구량을 감소시키기 위해 그리고 상기 재료 영역의 손상 가능성을 감소시키기 위해 일반적으로 더 작은 양의 입자들이 선택된다. 예를 들어, 실시예에 따라서는 상기 더 작은 양의 입자들(또는 에너지가 큰 입자들), 바람직하게는 수소 및 그 동위 원소의 이온 입자들, 헬륨과 그 동위 원소, 및 네온과 같은 희가스(rare gas) 이온 등이 사용된다. 상기 입자들은 또한 가스, 예컨대, 수소 가스, 수증기, 메탄, 및 수소 화합물과 같은 화합물, 그리고, 다른 원자 질량의 경량 입자(light particle)로부터 유도될 수 있다. 또는, 상기 입자들은 상기 입자들 및/또는 이온들 및/또는 분자종 및/또는 원자종의 어떤 조합일 수 있다. 상기 입자들은 일반적으로 상기 표면 영역 아래의 선택된 깊이까지 상기 표면을 관통하기에 충분한 운동 에너지를 갖는다.
예를 들어, 상기 실리콘 웨이퍼로 주입되는 종으로서 수소를 선택하면, 상기 주입 공정은 한 세트의 특정 조건들을 사용하여 수행된다. 수소의 주입량은 실질 적으로 1×1015 내지 1×1016원자/cm2 범위이고, 바람직하게는 8×1016원자/cm2보다 작고, 5×1016원자/cm2보다 작을 수 있다. 주입 에너지는, 광발전 분야에 유용한 후막(厚膜)을 형성하기 위해, 실질적으로 1MeV 내지 2MeV의 범위, 혹은 5MeV보다 더 클 수 있다. 주입 온도는 실질적으로 -50℃ 내지 +400℃의 범위이고, 일부 실시예에서는 100 내지 250℃ 사이일 수 있다. 주입된 실리콘 웨이퍼 밖으로 수소 이온이 확산될 가능성을 막기 위해 주입 온도는 바람직하게는 400℃보다 작다. 상기 수소 이온들은 입사 이온 에너지에 따라 실질적으로 ±0.03 내지 ±1.5 마이크론의 정확도로 상기 실리콘 웨이퍼에 상기 선택된 깊이까지 선택적으로 도입될 수 있다. 물론, 응용 분야에 따라서 다른 타입의 이온과 처리 조건이 사용된다.
특정 실시예에서는 도 4의 단순화된 도면에 도시된 바와 같이, 분리가능한 재료 405의 두께를 정의하기 위해 상기 표면 영역 아래에 클리빙 영역 401이 제공되고, 방법 100의 공정 107에서는 상기 입자들이 상기 클리빙 영역 401 내에 복수의 게터링 지점(gettering site) 또는 축적 영역이 형성되게 한다. 바람직하게는, 상기 복수의 제1 고에너지 입자들은 상기 반도체 벌크 재료의 소정의 깊이 내에 피크 농도와 공간적으로 배치된 기부(base)를 갖는 주입 프로파일을 제공한다. 바람직하게는, 상기 기부는 실질적으로 2Rp 이하의 폭을 가질 수 있고, 주입 농도 프로파일의 깊이 변동은 종적 분산(longitudinal straggle; Rp로 표시됨)이라고 불린다. 실리콘 잉곳에 3.5MeV 수소를 주입하는 일 실시예에서, 상기 주입 깊이는 실질적으로 120㎛, Rp는 실질적으로 3㎛이다.
구체적인 실시예에서, 1MeV 내지 5MeV보다 작은 에너지 범위를 갖는 양성자 주입을 사용하여 두께가 실질적으로 20㎛ 내지 150㎛ 범위인 실리콘 막이 형성될 수 있다. 실리콘 막 두께의 이러한 범위는 독립적인 단결정 실리콘 재료의 분리를 가능케 한다. 본 발명의 실시예들에 의한 두께가 실질적으로 20㎛ 내지 150㎛ 범위인 단결정 실리콘 막 또는 소정 두께의 독립적 실리콘 재료는 웨이퍼 톱 절단, 에칭 및/또는 폴리싱 공정을 사용하는 종래의 방법을 대체하기 위해 사용될 수 있다. 다중와이어 슬러리 톱과 같은 종래의 기술에서는 절삭 손실(kerf loss)이 실질적으로 50%인데 비해(절삭 손실은 절삭 및 웨이퍼 가공 동작 중에 손실되는 재료의 비율로서 정의됨), 본 발명의 실시예들에 의한 상기 주입 클리빙 기술은 사실상 절삭 손실이 없기 때문에 실질적인 가격 절감 및 재료 이용 효율의 향상을 가져온다. 다른 기판 재료를 처리해서 반도체를 만들기 위해서는 5MeV보다 높은 에너지가 사용될 수 있지만, 솔라셀 제조에서는, 200㎛ 또는 그보다 작은, 바람직하게는 20㎛ 내지 120㎛ 또는 이보다 두꺼운 범위가 벌크 실리콘 솔라셀 형성을 위한 실리콘 솔라셀 재료의 두께로서 바람직하다. 결과적으로, 더 두꺼운 실리콘 기판이 특정 실시예에 의한 솔라셀을 제조하는데 상업적으로 특히 유리한 것은 아니다.
도 5를 참조하면, 본 발명에 의한 일 실시예는 또한 상기 클리빙 영역 501 내에 상기 복수의 게터링 지점들을 형성하기 위해서 상기 반도체 벌크 재료 상에 공정 503을 선택적으로 수행할 수 있다. 일 예에서, 상기 공정 503은 상기 복수의 제1 입자들을 제 위치에 고정시키기 위해서 레이저 비임, 전자 비임, 상기 클리빙 영역 501의 열 어닐링(annealing)과 냉각(quenching)을 포함하는, 비임을 사용하는 방법 또는 비임을 사용하지 않는 방법을 포함한다. 501은 또한 가능한 수소 첨가(hydrogenation) 공정을 포함한다. 상기 열처리는, 이어지는 주입 또는 입자 축적 및 확산 공정에서 입자의 게터링 및 축적에 효율적인 지점으로 작용할 수 있는, 결함들의 고정된 연결망(network)을 제공한다. 일 예에서, 상기 열처리 공정 503은 200℃ 내지 600℃의 제1 온도 범위와 연관된다. 일 실시예에서, 상기 공정 503은 상기 방법 100의 공정 109의 일 부분이다.
구체적인 실시예에서, 상기 방법은 도 6의 단순화된 도면에 도시된 바와 같이, 상기 선형 가속기를 사용하여 생성될 수 있는 복수의 제2 고에너지 입자들을 상기 반도체 벌크 재료의 표면 영역에 가하는 단계를 포함한다. 도시된 바와 같이, 상기 방법은 상기 복수의 제2 고에너지 입자들 605를 포함하고, 이들은 상기 실리콘 벌크 재료의 표면 영역에 도입된다. 상기 복수의 제2 입자들 605는 상기 클리빙 영역 601로 도입되고, 이는 상기 복수의 제2 고에너지 입자들 605에 의해서 상기 클리빙 영역의 응력 레벨을 제1 응력 레벨로부터 제2 응력 레벨로 증가시킨다. 구체적인 실시예에서, 상기 제2 응력 레벨은 이어지는 클리빙 처리에 적합하다. 일 예에서, 상기 반도체 벌크 재료는 평균적으로 상기 제1 온도 범위보다 높은 제2 온도 범위로 유지된다. 일 실시예에서, 도 6은 상기 방법 100의 공정 109의 일부분이다. 또한 온도의 시간적 및 공간적 편차는 요구되는 주입의 양을 최소화시킴으로써 상기 클리빙 기능을 최적화하는데 이용될 수 있다.
선택적으로 본 발명에 의한 방법의 구체적인 실시예는 상기 주입 공정 후에 열처리 공정을 포함한다. 구체적인 실시예에 의하면, 본 발명의 방법은 실리콘 재 료에 대해서 450℃ 내지 650℃ 범위의 열처리를 사용한다. 바람직한 실시예에서, 상기 열처리는 전도, 대류, 복사, 또는 이들의 조합을 사용하여 일어날 수 있고, 이러한 기술들은 레이저 비임, 전자 비임과 같은 비임을 사용하는 방법 또는 비임을 사용하지 않는 방법을 포함한다. 고에너지 입자 비임은 또한 상기 원하는 주입 온도를 달성하기 위해 외부 온도 소스와 함께 상기 열 에너지의 일부를 공급할 수 있다. 일정한 실시예에서는, 상기 고에너지 입자 비임이 주입에 필요한 열 에너지 전체를 공급할 수도 있다. 바람직한 실시예에서, 상기 처리 공정은 이어지는 클리빙 공정을 위해 클리빙 영역을 최적화하기 위해 일어난다. 물론, 다른 변형, 수정 및 대안들이 존재할 수 있다.
본 발명에 의한 방법의 구체적인 실시예는 클리빙 공정을 사용하여 소정 두께의 분리가능한 재료를 이탈시키는 공정을 포함하고, 도 7에 도시된 바와 같이 상기 분리가능한 재료의 위에는 지지 부재 등이 존재하지 않는다. 도시된 바와 같이, 소정 두께의 분리가능한 재료 701은 반도체 벌크 재료 700의 남아있는 부분으로부터 제거된다. 일 실시예에서, 이 공정은 실질적으로 상기 방법 100의 공정 111과 동일하다. 구체적인 실시예에서, 상기 소정 두께의 분리가능한 재료를 이탈시키는 공정은 통제된 클리빙 공정을 사용하여 수행될 수 있다. 상기 통제된 클리빙 공정은 레이저 비임, 전자 비임 또는 비임을 사용하지 않는 외부 에너지 소스로부터 전달되는 선택된 에너지를 상기 도너 기판의 상기 클리빙 영역의 일부에 공급한다. 단지 일 예로서, 상기 통제된 클리빙 공정은 "통제된 클리빙 공정"이라는 명칭의 미국특허 제6,013,563호뿐만 아니라, "통제된 전파를 이용하는 막의 층 전 이"라는 명칭의 2008년 8월 28일자 미국 특허출원 제61/092,683호에도 개시되어 있으며, 상기 특허 및 특허출원은 모두 캘리포니아 산 호세의 실리콘 제너시스 코포레이션에 양도되었으며 여하한 목적으로 참조에 의해 본 명세서에 편입되었다. 상기 통제된 클리빙 공정의 특정 구현예에서, 상기 반도체 벌크 재료로부터의 상기 소정 두께의 분리가능한 재료의 면내 전단변형(in-plane shear) 성분은 0에 가깝게 유지되도록 제어될 수 있고, 이에 따라 상기 클리빙 동작이 실질적으로 상기 클리빙 영역 부근으로 국한될 수 있다. 상기 통제된 클리빙 공정 중의 상기 전단변형 통제에 관해서는 "통제된 전단변형 영역을 이용하는 막의 층 전이"라는 명칭의 미국 특허출원 제61/051,307호에 보다 상세히 설명되어 있고, 상기 특허출원은 캘리포니아 산 호세의 실리콘 제너시스 코포레이션에 양도되었으며 여하한 목적으로 참조에 의해 본 명세서에 편입된다. 또 다른 예로서, 독립적인 소정 두께의 재료를 형성하는 방법의 일부로서 선형 가속기에 의해 생성된 고에너지 입자들을 사용하는 주입 공정에 관해서는 "선형 가속기를 사용하는 두꺼운 층 전이 방법 및 그 구조물"이라는 명칭의 미국 특허출원 제11/935,197호에 설명되어 있고, 상기 특허출원은 캘리포니아 산 호세의 실리콘 제너시스 코포레이션에 양도되었으며 여하한 목적으로 참조에 의해 본 명세서에 편입된다. 이와 같이, 본 발명에 의한 상기 방법은 독립적인 소정 두께의 재료를 형성하기 위해서 상기 반도체 벌크 재료로부터 상기 소정 두께의 분리가능한 재료를 이탈시킨다. 물론, 다른 변형, 대안 및 수정이 존재할 수 있다. 예를 들어, 클리빙된 직후의 상기 독립적 재료는 20㎛ 내지 150㎛ 범위의 두께를 갖고 최대 두께 편차(평균 두께에 대한 두께의 변동)는 5%보다 작을 수 있으며, 그 전면과 배면이 본 발명에 따라 추가적으로 처리될 수 있도록 하기 위해 특별히 설계된 카세트 또는 홀더(holder)에 저장될 수 있다. 상기 특별히 설계된 카세트에 관한 보다 상세한 정보는 "시트 형상의 재료를 운반하는 장치 및 그 방법"이라는 명칭의 2007년 12월 13일자 미국 특허출원 제11/956,319호에 개시되어 있고, 상기 특허출원은 캘리포니아 산 호세의 실리콘 제너시스 코포레이션에 양도되었으며 여하한 목적으로 참조에 의해 본 명세서에 편입된다.
그러나, 클리빙된 직후 독립적인 소정 두께의 단결정 실리콘 재료는 상기 고에너지 입자 주입과 상기 클리빙 공정에 기인하여 외부 표면 및 내부 결함 연결망에 일정한 정도의 구조적 손상을 갖는다. 이러한 손상은 고효율 솔라셀을 만드는 실리콘 막의 광자-전기 특성에 영향을 미친다. 예를 들어, 평균 표면 거칠기(RMS 표면 거칠기)는 일반적으로 100 내지 300㎚ 정도이다(20 평방 마이크론의 면적에서 원자력 현미경(AFM)에 의해 측정됨). 주입 분산(implant straggel) Rp에 대응되는 표면 층 내의 결함은 상기 표면 층 내에서의 광 흡수를 일으킬 수 있고, 이는 광전 변환의 전체 효율을 떨어뜨린다. 내부 결함 연결망의 구조적 손상은 재결합 중심(recombination center)의 밀도를 변화시킬 수 있고, 이는 소수 캐리어(minority carrier)의 수명을 실질적으로 감소시킨다. 예를 들어, 추가적인 처리가 없는 경우 클리빙된 직후 실리콘 막의 소수 캐리어 수명은 불과 20 마이크로초 이하일 수 있고, 이는 변환 효율에 직접 영향을 미친다. 따라서, 본 발명의 실시예들은 상기 손상을 제거하거나 복구하기 위한 일정한 처리 공정을 더 포함하고, 상기 공정은 적어도 표면을 매끄럽게 하고 상기 독립적인 소정 두께의 실리콘 재료의 캐리어 수 명을 회복하는 단계를 포함한다.
본 발명은 실질적으로 20㎛ 내지 150㎛ 범위의 두께를 갖는 독립적인 실리콘 재료의 캐리어 수명 회복 공정을 포함한다. 일 실시예에서, 상기 독립적 실리콘 재료에 표면 패시베이션(passivation)에 이어서 일련의 RTA 어닐링 및 습식 화학 세정/에칭이 행해진다. 다음으로 신톤 컨설팅 WCT-120 수명 테스터(Sinton Consulting WCT-120 Lifetime Tester)와 같은 광전도체 붕괴(photoconductance decay; PCD) 시스템을 사용하여 수명 측정이 수행된다. 상기 준비 단계들, 어닐링 및 세정/에칭은 원치않는 오염물의 게터링 효과를 최적화하기 위해서는 어떤 순서로든 수행될 수 있다. 또한, 세정/에칭을 통해 제거될 재료의 양은 구체적인 RTA 어닐링 온도 및 시간과 함께 결정된다. 어닐링 후, 미량 금속(trace metal)과 같은 원치않는 오염물은 상기 독립적 실리콘 재료의 표면 밖으로 확산되거나 게터링될 것이고, 다음으로 세정되고 식각(etch off)될 수 있다.
상기한 어닐링-에칭 또는 에칭-어닐링 게터링 처리는 상기 독립적 단결정 실리콘 재료뿐만 아니라, 야금 등급의 실리콘(metallurgical grade silicon; MGS)과 같은 다른 더 낮은 등급의 실리콘에도 적용될 수 있다. 오염물의 감소 또는 제거는 상기 클리빙 공정 그리고 에칭 전의 어닐링 중에 제어될 수 있다. 에칭 단계 전의 과도한 클리링/어닐링 온도 및 시간은 상기 재료 표면 상에 존재하는 오염물을 더 깊이 침투시키고 수명을 악화시킬 수 있다. 상기 세정/에칭 및 어닐링 사이클은 오염 정도에 따라 하나의 단계 내에서 또는 다수의 단계로 수행될 수 있다. 일 실시예에서는, 상기 독립적 실리콘 재료의 수명을 실질적으로 1×1015cm-3의 MCD(초과 소수 캐리어 밀도)에서 200㎲ 이상으로 회복시키기 위해 한 단계로 충분하다. 상기 독립적 실리콘 재료가 어닐링되고 세정/에칭되고 나면, 벌크 수명의 보다 정확한 측정이 가능하도록 수명 측정에 앞서 상기 재료의 패시베이션이 수행된다. 예컨대 화학적 패시베이션을 사용하여, 상기 재료가 투명 플라스틱 가방(즉, Ziploc과 같은 비닐백)에 담기고 요오드/메탄올 용액으로 패시베이션된다. 이어서 PCD 시스템을 이용하여 유효 수명이 측정된다.
일 예에서, 상기 세정 및 에칭 공정은 다음의 화학 물질들을 포함하지만 이에 국한되지는 않는다: 피라냐(Piranha)(H2SO4/H2O2), SC-1(NH4OH/H2O2/DI H20), SC-2(HCI/H2O2/H2O), 희석 HF, 및 HNA(HF/HNO3/CH3COOH). KOH, TMAH 등과 같은 다른 실리콘 식각제(etchant)가 또한 사용될 수 있다.
다른 예에서, 솔라셀의 성능에 치명적인 상기 독립적 실리콘 재료의 표면에서의 소수 캐리어의 재결합을 최소화하기 위해, 표면 패시베이션으로서 메탄올에 요오드가 들어있는 용액이 이용된다(즉, 250ml의 CH3OH에 3.25g의 I2). 그러나, 예컨대, 에탄올 내의 요오드, 플루오르화 수소산(hydrofluoric acid), 실리콘 질화물, 다공성 실리콘, 실리콘 이산화물 등의 다른 패시베이션 방법이 사용될 수도 있다.
또 다른 예에서, 신톤 컨설팅 WCT-120 수명 테스터와 같은 PCD 시스템이 상기 독립적 실리콘 재료의 유효 캐리어 수명을 측정하기 위해 사용된다. 세미랩 마 이크로웨이브-PCD(Semilab Microwave-PCD)와 같은 다른 캐리어 수명 테스터가 사용될 수도 있다.
본 발명에서, 하나 또는 그 이상의 열처리가 수소 첨가(hydrogenation) 또는 수소 패시베이션을 위해 필요한 가열 환경을 용이하게 그리고 효율적으로 제공할 수 있다. 일 예에서, 상기 클리빙된 소정 두께의 독립적 실리콘 재료와 접촉하는 수소 소스(예컨대, 상기한 요오드/메탄올 용액)로부터 수소 원자들이 열적으로 확산된다. 일 실시예에서 상기 방법은, 상업적인 솔라셀의 제조에 있어서 추가적인 수소 첨가 과정이 제거될 수 있도록 수소가 첨가된 소정 두께의 독립적 실리콘 재료로 시작함으로써, 가격면에서 효과적인 방식을 제공한다. 일 실시예에서는, 종래의 웨이퍼 톱 절단에 대해서도, 연관된 톱 손상의 에칭 및 셀 처리 어닐링이 상기한 에칭-세정-어닐링의 조합 공정으로 대체될 수 있고, 이에 따라 일정 비용을 절감할 수 있다.
도 8은 본 발명의 일 실시예에 의한 상기 독립적인 소정 두께의 재료의 외부 표면을 복구하는 에칭 공정을 도시하는 단순화된 도면이다. 이 도면은 단지 예시일 뿐이며, 청구범위의 영역을 부당히 제한해서는 안 된다. 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자는 많은 변형, 수정 및 대안을 인식할 것이다. 도시된 바와 같이, 독립적인 소정 두께의 재료 800의 전면 801과 배면 803은 모두 식각제 810 내에 잠기고 하나 또는 그 이상의 식각종(etchant species)과 반응한다. 일 예에서, 상기 하나 또는 그 이상의 식각종은 HF, 질산 및 아세트산의 용액의 형태이다. 상기 독립적인 소정 두께의 재료 800은 미리 정해진 시간동안 상기 용액에 담궈지기 때문에, 식각종이 상기 전면 801 및 배면 803 모두와 반응하여 상기 표면들의 각각으로부터 일정한 양의 재료가 제거되게 된다. 일 실시예에서는, 복수의 독립적인 소정 두께의 재료 800이 동시에 상기 식각제 810 내에 잠기도록 정렬될 수 있다.
이러한 담금 공정의 에칭 반응은 등방성 식각제에서는 모든 방향으로 상대적으로 균일하게 진행되는 반면, 이방성 식각제는 상기 표면 상에 어떤 구조를 형성하거나 작은 절단면을 만드는 경향이 있다. 예컨대 등방성 식각제를 사용하면, 상기 표면 상의 높은 빈도의 돌출부 및 다른 구조의 형상은 더 많은 표면 구역이 상기 식각제에 노출되므로, 에칭 속도를 효과적으로 증가시킨다. 결과적으로, 소정의 에칭 공정은 상기 클리빙 공정에서 얻어진 표면의 스크래치 및 거친 마모 결함을 평탄하게 할 수 있다. 일 예에서, 상기 에칭 공정은 3 내지 5 마이크론의 재료를 제거하여 주입 손상층을 제거하고 상기 표면을 매끄럽게 한다. 일반적으로, 요구되는 에칭은 클리빙 두께와 함께 주입 분산 및 그 크기의 함수가 될 것이다. 1 내지 5MeV의 주입 에너지 범위의 실리콘 내 수소에 있어서, Rp는 실질적으로 상기 주입 범위의 2.5%이다. 일반적으로, 요구되는 제거량은 실질적으로 Rp의 2배 내지 3배 또는 상기 두께의 5% 내지 7.5%이다. 이는 높은 절삭 손실을 갖는 톱 절단 후에 반드시 행해져야 하는 종래의 톱 절단 공정에 비해서 에칭 손실이 훨씬 적다. 일부 실시예에서, 상기 에칭 공정은 상기 전면 또는 배면 중 어느 하나에 더 높은 광 포획 능력을 특징으로 하는 요철(texture)을 만든다. 상기 에칭 공정에 의해 발달된 요철은, 상기 박막이 더 많은 광 에너지를 포획하도록 하기 위해 더 낮은 광 반사율 및 더 높은 흡수율을 갖는 표면 특성을 형성한다. 또한, 상기 매끄러워진 표면은 RMS 표면 거칠기가 감소된 것을 특징으로 한다. 구체적으로, 상기 전면과 배면의 각각에 대한 RMS 표면 거칠기는 상기 독립적인 소정 두께의 실리콘 재료의 제1 에지 영역으로부터 상기 독립적인 소정 두께의 실리콘 재료의 면적을 가로질러 반대편에 위치하는 제2 에지 영역까지 측정된다. 다른 구체적인 실시예에서, 상기 에칭 공정 후의 상기 독립적인 소정 두께의 재료는 실질적으로 표면 손상을 갖지 않게 된다.
상기 에칭 단계에서 균일한 혼합 및 온도 제어를 위해 세심한 주의를 기울인다면, 실질적으로 균일한 에칭으로 인하여 상기 독립적 재료의 두께 편차는 실질적으로 영향을 받지 않는다. 따라서, 상기 에칭 공정에서의 담금 과정 후에, 상기 처리된 독립적인 소정 두께의 재료는 각각의 표면(전면 또는 배면)으로부터 3 내지 5 마이크론만큼 더 얇아지는 반면, 상기 막 두께의 편차(즉, 평균 두께에 대한 상기 표면 전체의 두께 변화)는 상기 에칭 공정 전과 실질적으로 동일하게 유지된다. 본 발명의 일 실시예에서, 상기 독립적인 소정 두께의 재료는 처음에 실질적으로 20 마이크론 내지 150 마이크론 범위의 두께를 가질 수 있고 최대 두께 편차는 5%보다 작다. 구체적인 구현예로서, 상기 에칭 공정은 실질적으로 상기 방법 100의 에칭-세정-어닐링 공정 113의 일부이다. 일부 다른 실시예에서는, 상기 독립적인 소정 두께의 재료에 대해서 에지 품질과 수율을 회복시키기 위한 추가적인 측면 에칭이 행해질 수도 있다.
도 9는 본 발명의 일 실시예에 의한 독립적인 소정 두께의 재료의 캐리어 수 명을 회복시키기 위한 열처리를 도시하는 단순화된 도면이다. 이 도면은 단지 예시일 뿐이며, 청구범위의 영역을 부당히 제한해서는 안 된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 많은 변형, 수정 및 대안을 인식할 것이다. 도시된 바와 같이, 독립적인 소정 두께의 재료 900에 공정 온도와 연관된 열처리 901이 행해진다. 이러한 독립적인 소정 두께의 재료의 하나 또는 그 이상이 하나의 챔버 내에서 또는 유사하게 동시에 처리될 수 있다. 상기 공정 온도는 미리 정해진 온도 범위, 예컨대, 400℃ 내지 800℃의 범위까지 빠르게 상승할 수 있다. 일 실시예에서, 상기 열처리 901은 상기 방법 100의 공정 115와 실질적으로 동일하다. 일 예에서, 복수의 독립형 샘플에 대한 열처리를 수행하기 위해 급속 열처리기가 사용될 수 있다. 각각의 독립적인 소정 두께의 재료 900의 내부로 열 에너지가 전달되기 때문에, 갇혀있던 복수의 주입 입자들(예컨대, 수소 이온)이 각각의 실리콘 격자 결함 구조로부터 탈출하는 동안 상기 재료의 결함 연결망이 가열 냉각(어닐링)된다. 갇혀있던 상기 수소 입자의 제거와, 상기 주입 공정에 의해 생성되었던 틈새 및 격자간(interstitial) 복합구조의 붕괴(제거되거나 붕괴되지 않으면, 광생성 캐리어를 위한 추가적인 재결합 중심으로서 작용할 수 있음)가 효과적으로 일어난다. 이에 대응하여, 획득된 소수 캐리어 수명은 상기 열처리 901 전의 재료와 비교할 때 실질적으로 더욱 높아야 한다. 하나의 구현예에서, 이는 이전의 10㎲ 이하였던 소수 캐리어 수명을 200㎲ 이상으로 회복시킬 수 있어 바람직하다.
반도체에 있어서의 캐리어 수명은 재료 또는 디바이스의 순도(purity)를 나타내는데 매우 효과적인 파라미터이다. 측정된 수명은 대개 유효 수명이라고 불린 다. 다수의 실례에서는, 상기 벌크 웨이퍼의 불순물 또는 결함을 통한 재결합, 또는 표면에서의 재결합과 같이 샘플 내에 여러 개의 재결합 소스가 존재할 수 있다. 상기 유효 수명은 경합하는 이들 재결합 채널 모두의 결합 효과를 나타낸다. 벌크 수명에 기여하는 몇 개의 재결합 메커니즘이 아래에 열거된다:
(1) 오거(Auger) 재결합(τAuger)은 도핑 타입 및 농도, 주입 레벨 또는 과잉 캐리어 농도에 의존한다.
(2) 복사 재결합(τrad)은 도핑 타입 및 농도, 주입 레벨 또는 과잉 캐리어 농도에 의존하지만, (τAuger)보다 훨씬 크다.
(3) 쇼클리-리드-홀(Shockley-Read-Hall) 재결합(τSHR)은 웨이퍼의 벌크 내의 불순물 및 결함을 통한 재결합이다.
측정된 실리콘의 총 벌크 수명은 다음의 수학식으로 표현된다.
1/τbulk=1/τAuger+1/τSHR+1/τrad
본 발명의 소정 실시예에 의한 독립적인 얇은 실리콘 웨이퍼에 대해서, 표면 재결합 속도를 보정하지 않고 측정된 상기 유효 수명은 300㎲ 또는 그보다 높을 수 있다. 슬라이스 공정이 유사한 표면을 만들어 낸다고 전제하면, 상기 두 개 표면의 상기 표면 재결합 속도는 동일하다고 추정된다(Sfront=Sback). 상기 측정된 수명은 다음의 수학식으로 표현될 수 있다.
1/τmeasured=1/τbulk+2Sfront/W
여기서 S는 cm/s의 단위로 나타낸 표면 재결합 속도를 정의하고, 불순물 및 표면의 결합과 같은 다른 재조합 중심과 표면 손상의 전기적 효과를 나타낸다. 표면 및 벌크의 수명에 대한 기여도는 "두께 편차" 실험에 의해 확실하게 분리될 수 있다.
단지 예로서, 상기 독립적인 소정 두께의 재료의 캐리어 수명은 클리빙 직후 10㎲로부터 상기 회복 공정 후 300㎲로 회복될 수 있다. 상기 표면 재결합 속도로서 60cm/s의 값을 가정한다면, 일반적인 시작 실리콘 타일(또는 잉곳 또는 볼) 수명과 비교할 때 상기 회복된 벌크 수명은 1msec를 초과할 것으로 추정된다.
도 10a 및 10b는 본 발명의 일 실시예에 의한 열처리 후의 독립적인 소정 두께의 실리콘 재료에 대한 캐리어 수명 측정의 예시이다. 이들 도면은 단지 예시일 뿐이며, 청구범위의 영역을 부당히 제한해서는 안 된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 많은 변형, 수정 및 대안을 인식할 것이다. 도시된 바와 같이, 도 10a의 상부 그래프는 광 강도 대 시간을 나타내는데, 여기서 독립적인 소정 두께를 갖는 실리콘 재료로 만들어진 기준 솔라셀에 대해서 태양 광 강도 및 PC 신호가 모두 기록되고 첫 번째 분석 지점은 다이아몬드 모양으로 표시된다. 도 10a의 하부 그래프는 측정된 소수 캐리어 수명의 역수 대 소수 캐리어 밀도를 나타낸다. 사용된 재료는 보론 도핑된 P-타입 물질로 만들어진다(보론 불 순물의 밀도는 1.4×1015cm-3). 초과 소수 캐리어의 특정 상대 밀도가 1.0×1015cm-3인 경우, 캐리어 수명은 불순물/결함과 관련된 재결합에 의해 주로 영향을 받고 오거 재결합의 영향은 적다. 또한, 상기 측정에서 볼 수 있는 바와 같이, 오거 항(term)은 보정될 수 있다. 특정 캐리어 밀도 지점에서의 접선 작성(tangential fit) 방식으로, 캐리어 수명의 역수를 얻을 수 있다. 상기 특정 캐리어 밀도에 대한 결과적인 캐리어 수명은 실질적으로 330㎲이다.
마찬가지로, 도 10b는 상대적으로 높은 캐리어 밀도를 갖는 동일한 기준 재료에 대하여 행해진 캐리어 수명 측정을 도시한다. 재결합 속도 측정에서 상기 오거 항을 보정한 후의 결과는, 5.0×1015cm-3의 특정 초과 소수 캐리어 밀도에서 캐리어 수명이 200㎲에 근접함을 나타낸다. 이러한 두 가지 일반적인 광전도 동작 체제는 "저레벨 주입" 및 "고레벨 주입" 조건이라고 불린다. 이 레벨들은 일반적으로 초과 소수 캐리어 밀도가 도펀트 농도보다 낮거나(저레벨 주입) 높은(고레벨 주입) 체제로서 정의된다. 이들은 모두 본 발명의 실시예에 의한 방법을 사용하여 만들어진 독립적인 소정 두께의 재료의 소수 캐리어 수명이 200㎲ 레벨 근처까지 효과적으로 회복되었음을 보여준다. 일부 연구자들에 의하면, 무한 이동 한계(infinite-mobility-limit)를 가정하면, 소수 캐리어 수명이 실질적으로 200㎲ 이상이고 두께 범위가 20 내지 150㎛인 단결정 실리콘 재료에 대해서 솔라셀의 변환 효율은 실질적으로 20% 이하일 수 있다. 따라서, 본 발명의 실시예들은 매우 효율적이고 비용면에서 효과적인 광전 셀 또는 디바이스를 제조하는 효과적인 방법 및 그 구조물을 제공한다.
다른 실시예에서, 상기 열처리(또는 세정 및 어닐링의 조합) 또한, 클리빙된 직후 샘플의 기계적 강도와 비교했을 때 처리된 샘플의 기계적 강도를 향상시킨다는 점에서 내부 손상의 일부를 회복시키는 것을 돕는다. 다시 말해서, 상기 열 어닐링의 이점은 재료의 전기적 특성을 향상시킬 뿐만 아니라 기계적 특성도 향상시킨다는 것이다. 예를 들어, 본 발명의 실시예들에 의하여 형성된 독립적인 소정 두께의 재료는 하나 또는 그 이상의 기계적 강도 테스트를 받거나 상기 독립적 재료를 취급하거나 특성을 부여하는 다른 공정을 겪는다. 단결정 실리콘의 기계적 강도는 결정 방향, 샘플 두께 및 형상, 잔류 응력, 에지 손상, 표면 손상 등에 의해 영향을 받는다. 클리빙된 직후의 독립적 실리콘 샘플은 20㎛×20㎛ AFM 검사에서 실질적으로 100 내지 300㎚의 표면 거칠기를 갖는다. 톱 절단을 막 끝낸 웨이퍼에 비해, 이러한 재료는 뛰어난 표면 상태로 인해 더욱 강하다. 본 발명의 실시예들에 의한 상기 방법을 사용하여 제조된 독립적인 소정 두께의 재료는 파괴 응력에서 1GPa 이상의 강도를 갖는 것을 특징으로 한다. 일부 실시예에서, 상기 독립적인 소정 두께의 재료는 파괴 응력에서 5 내지 10GPa의 강도를 갖는다. 일부 다른 실시예에서는, 요철 형성(texturization), 표면 에칭, 어닐링 또는 슬라이스 후 막 증착과 같은 하나 또는 그 이상의 가치 증가 공정이 적용될 수 있다.
도 11은 본 발명의 일 실시예에 의한 독립적인 소정 두께의 재료의 기계 강도 테스트를 도시하는 단순화된 도면이다. 도시된 바와 같이, 상기 독립적 재료의 대표적인 기계적 특성으로서 파괴 응력을 측정하기 위해 링-온-링(ring-on-ring) 테스트 방법이 사용된다. 웨이퍼의 기계적 강도는 파괴 시에 인가된 최대 응력으로 결정된다. 도 11에 도시된 바와 같이, 웨이퍼는 동심의 링-링 구조에 놓여진다. 인가 링(load ring)은 상기 웨이퍼가 파괴될 때까지 수직 방향으로 일정하게 이동하여 샘플에 한 반향으로 힘을 부가하고, 이때 상기 인가력과 변위가 기록된다. 최대 변위 및 인가력은 다음의 관계식을 이용하여 두 방향의 응력으로 변환된다.
Figure 112009053290451-pat00001
여기서 F는 인가되는 힘, t는 웨이퍼 두께, ν는 포아송 비(Poisson's ratio), a 및 b는 지지 링과 인가 링의 직경, R은 등가 웨이퍼 직경이다. 일 예로서, 막 측정에서 사용되고 매우 얇은 기판에도 사용이 가능한 상기 링들의 크기는 상기 인가 링이 4mm, 상기 지지 링이 9mm로 선택되었다. 오버행잉 효과 (overhanging effect)의 영향을 제거하기 위해, 클리빙 직후의 독립적 결정질 실리콘 샘플을 10.5mm2으로 자른다. 상기 측정 결과는 우수한 반복성으로 수 GPa의 기계적 강도를 나타낸다.
일부 실시예에서, 본 발명은 또한 독립적인 소정 두께의 웨이퍼 재료를 위한 레이저 필기 식별(identification; ID) 공정을 포함한다. 반도체 및 광전지 제조에 있어서, 웨이퍼 ID는 제품 추적, 분류, 저장, 고장 분석 및 품질 제어에서 널리 사용된다. 상기 ID 데이터는 점(dot), 막대(bar), 숫자, 문자 등 또는 이들의 조합과 같이 고유한 일련의 부호일 수 있으며, 시작 실리콘 잉곳, 타일 번호, 특정 장착 위치(예컨대, 트레이 ID), 공정 일자 등을 나타낸다. 레이저 필기 시스템은 각각의 독립적 재료가 분리된 직후 그 표면 상에 상기 ID 코드를 생성하는데 사용된다. 레이저 필기는 비접촉식 방법이며, 매끄러운 에지를 갖는 깨끗한 패턴을 형성한다. 부드러운 에지는 균열의 생성을 막기 위해 얇은 재료에 있어서 매우 중요하다. 도 12는 모서리 중 하나에 가까운 위치에 레이저 마킹된 ID를 갖는 독립적 웨이퍼 표면의 일 예를 제공한다.
레이저 필기에 더하여, 본 발명에 설명된 독립적인 소정 두께의 실리콘 재료를 제조하는 기술은 웨이퍼 ID 부호화를 위한 또 다른 선택지를 제공한다. 일 실시예에서, 시작 벌크 재료 상의 표면 패턴(예컨대, 레이저 필기 마크)은 분리된 독립적인 소정 두께의 재료로 여러번 정확히 전이될 수 있다. 이는 "직접 패턴 전이"라고 불린다. 상기 벌크 재료의 표면에 복수의 고에너지 입자들이 가해지는 공정 105 동안, 상기 입자들은 상기 표면으로부터 일정 깊이까지 들어가고 상기 시작 표면의 프로파일에 의해 정의되는 측면 프로파일을 형성한다. 도 13은 본 발명의 일 실시예에 의한 직접 패턴 전이를 나타내는 개념도를 도시한다. 도시된 바와 같이, 실리콘 잉곳의 단면에는 패턴(A)가 레이저로 각인(stamping)된다. 상기 입자들이 조사된 후, 상기 표면 아래의 소정 두께에서 클리빙 영역 또는 층이 형성된다. 이에 따라, 상기 패턴(A)와 실질적으로 유사한 또 다른 패턴(B)가 상기 클리빙 층에서 형성된다. 상기 두께의 독립적 재료가 분리된 후, 그 표면 상에 실질적 으로 동일한 모양, 크기(측면 크기 및 깊이) 및 위치를 갖는 레이저 패턴(C)가 복사된다. 일반적으로, 전이가능한 패턴들은 직경이 50㎛ 이상, 깊이가 10 내지 30㎛ 정도인 치수를 갖는다. 상기 시작 패턴의 크기 및 상기 침투된 고에너지 입자의 에너지에 따라, 상기 패턴이 희미해 질 때까지 전이가 여러 번 반복될 수 있다. 상기 "직접 패턴 전이" 방법은 이후에 분리되는 독립적 실리콘 재료에 레이저 ID를 전이하기 위해 사용될 수 있다. 이 경우, 상기 방법은 개별 웨이퍼에서 다수의 레이저 필기 단계를 제거하고, 상기 단계들의 에너지 및 시간을 절약하며, 상기 레이저 ID 공정을 비용면에서 더욱 효과적으로 만든다.
이하에서는 절삭 손실이 0에 가까운, 비임 유도 방식의 큰 면적의 결정질 실리콘 PV 웨이퍼 공정을 설명한다. 대략 생산에서 얇은(50 내지 150㎛) PV 웨이퍼를 잘라내기 위해 직접 막 이전(Direct Film Transfer; DFT) 공정이 이용될 수 있다. 이러한 새로운 공정을 사용하여 단결정질 실리콘 잉곳으로 웨이퍼를 제조할 때의 수명, 기계적 강도 및 TTV가 또한 간단히 설명되는데 다중쇠줄 슬러리 톱(multi-wire slurry saw; MWSS)으로 슬라이스를 잘라내는 종래의 방법과 비교할 때 매우 뛰어난 결과를 나타낸다.
웨이퍼 처리된 실리콘 PV 시스템에서, 가격이 발생하는 주요 지점은 상대적으로 두꺼운 실리콘 슬라이스의 사용, 높은 절삭 손실 및 상대적으로 부족한 실리콘 흡수 재료이다. 실리콘 사용의 효율을 향상시키는 한 가지 방법은 박막 증착인데, 이를 실제 적용할 때는 실질적으로 더 낮은 변환 효율이 문제가 된다. 또 다른 방법은 향상된 층 전이 클리빙 방법을 효율적인 고에너지 이온 가속기 기술과 결합시키는 것이다. 이러한 두 기술의 집중은 CZ 실리콘 잉곳으로 만들어진 소정 두께의 실리콘이 고에너지 경량 이온 비임을 사용하여 직접적으로 분리될 수 있게 하고, 이에 따라 절삭 손실은 0에 가까워지고 전체 공정 비용은 낮아진다. 상기 공정은 직접 막 전이(DFT)라고 불리고 도 14에 개념적으로 도시된다. 상기 DFT 공정을 사용하는 장비 및 웨이퍼는 상품명인 폴리맥스(PolyMaxTM)로 불릴 것이다.
상기 DFT 공정은 웨이퍼 처리 공정의 많은 단계들을 제거하고, 동시에 실질적으로 절삭되는 양이 더 적고 더 얇은 두께를 실현한다. 그 결과는 비용 및 제조 복잡도의 감소이다. 톱 절단 공정과 비교해서, 상기 DFT 공정은 또한, (ⅰ) 슬러리가 많은 톱 절단 및 웨이퍼 공정이 제거되기 때문에 전체적으로 더 적은 에너지가 소모되고, (ⅱ) CZ 실리콘의 사용 및 폴리실리콘 저장량이 실질적으로 감소되며(자체로 에너지 집약적인 단계임), (ⅲ) 슬러리, 쇠줄톱 및 절삭 손실 재료를 사용 또는 생산하지 않음으로 인하여 덜 번거롭다.
1980년대에 러시아 과학자들(V.F.Reutov와 Sh.Sh.Ibragimov, "Method for fabricating thin silicon wafers", USSR Inventor's Certificate No. 1282757, 1983.12.30.; B.N.Mukashev & al., "Hydrogen Implantation into Silicon", phys.stat.sol. (a) 91, 509(1985), 상기 두 문헌은 참조에 의하여 본 명세서에 편입됨)에 의해 처음으로 입증된 수소 보조(hydrogen-assisted) 클리빙 원리를 일부 사용하면, 상기 DFT 공정은 두 단계(주입-클리빙)의, 정사각형 면을 갖는 5 내지 10cm 두께의 벽돌 모양 단결정질 실리콘 잉곳 또는 타일을 PV 웨이퍼로 변환하도록 작동하는 건조 슬라이싱 기술이다. 제1 단계는 고에너지 수소(양성자) 비임을 조사하여 상기 타일면 아래의 원하는 두께에서 클리빙 면을 형성하는 것이다. 입사되는 단일 에너지(mono-energetic) 양성자는 실리콘의 두께를 가로질러 갈 때 에너지를 잃고, 한계(End-of-Range; EOR) 스트레스 층을 형성한다. 실리콘에서, 50 내지 150㎛의 원하는 웨이퍼 두께에서 클리빙 층을 형성하는데는 2 내지 4MeV 양성자 에너지가 요구된다.
양성자 가속기 기술은, 양성자 암 치료, 방사성 동위원소의 제조 및 국토 안보와 같은 기술의 진보 및 시장 요인으로 인하여 더욱 경제적이고 효율적이 되고 있다. 예를 들어, 현재 간소한 RF 사중극자(RF-quadrupole; RFQ) 기술을 사용하는 가속기가 상업적으로 사용되기 시작하고 있다.
이에 더하여, 최근 벨기에의 이온 비임 어플리케이션 에스에이(Ion Beam Applications SA)로부터 입수가능한 다이나미트론(DYNAMITRON) 양성자 가속기와 같은 DC 정전기장 입자 가속기(DC electrostatic particle accelerator)의 사용으로 본 발명의 실시예들에 유용한 다른 이온 주입 장치들이 사용가능하게 되었다. 사용될 수 있는 다른 형태의 DC 전전기장 입자 가속기는 반데그라프(Van de Graaff) 또는 탄뎀 반데그라프(Tandem Van de Graaff) 가속기 타입을 포함한다.
본 발명의 실시예들에 사용하기에 적합한 또 다른 형태의 입자 가속기들은 사이클로트론(cyclotron) 또는 RF 선형 가속기(RF Linac)와 같은 고주파(RF) 입자 가속기를 포함할 수 있다. 가능한 입자 가속기 타입의 예는 고주파 사중극자 선형 가속기(RFQ-Linac) 또는 드리프트-튜브 선형 가속기(Drift-Tube Linac; DTL), 또는 고주파 집중 상호교차(RF-Focused Interdigitated; RFI) 기술을 포함한다. 이들은 캘리포니아 플레젠톤의 액시스 테크놀로지 인코포레이티트(Accsys Technology Inc.), 뉴멕시코 87109 앨버커키의 리낙 시스템즈 엘엘씨(Linac Systems, LLC) 등의 회사들로부터 입수가능하다.
상기 주입 처리에 의해 생성되는 상당한 열을 효과적으로 관리하기 위해 한 가지 고려할 사항이 있다. 타일 표면의 과열을 피하고 실용적인 제조 산출 속도를 얻기 위해, 전자기 스캐닝과 함께 어레이로 조립된 다수의 타일들을 갖는 타일 트레이가 사용되었다. 일 실시에에서, 상기 트레이는 면적이 실질적으로 1m×1m이고, 156mm 웨이퍼에 대해서는 6×6 어레이 크기를 갖고 125mm 웨이퍼에 대해서는 8×8 어레이 크기를 갖는다. 상기 트레이는 다목적 공장 방식의 재료 흐름에서 재료 주입 서브시스템과 클리빙 서브시스템 사이를 순환한다. 상기 제조 시스템의 구성 및 설계에 관한 보다 상세한 설명은 F.Henly & al., "Kerf-Free Silicon Wafering Equipment configuration Using Beam-Induced Cleave Technology", 23rd European Photovoltaic Solar Energy Conference visual presentation 2DV.1.68 (2008)에 기재되어 있고, 상기 문헌은 여하한 목적으로 참조에 의해 본 명세서에 편입된다. 상기 트레이 구성 및 고속 스캐닝은 각각의 타일 전체에 걸쳐서 패턴화된 주입량과 열 프로파일을 발달시키는 수단을 제공하는데, 이는 클리빙 공정의 생산성을 높이는 주요 요인이다.
클리빙 면이 발달되면, 상기 트레이는 각각의 타일로부터 웨이퍼를 클리빙하기 위해 두 단계의 순차적인 개시-전파를 사용하는 클리빙 서브시스템으로 이동된 다. 작은(mm2 내지 cm2) 면적은 더 높은 주입량을 갖고, 균열을 개시하기 위해 열 펄스로 처리된다. 이 균열은 상기 클리빙 면의 에지 구역에서 일어나고 클리빙 가공물이 생성되는 것을 피하도록 설계된다. 상기 클리빙을 상기 작은 개시 구역으로부터 상기 타일을 통해 전파시켜 상기 막을 완전히 분리시키기 위해서 제2의 스캐닝 에너지 소스가 사용된다. 도 15는 모서리 개시 구역을 사용하는 순차적인 클리빙의 개시-전파를 도시한다. 높은 처리량을 달성하는 기술은 통제된 전파를 향상켜 클리빙 면의 요구 주입량을 제한하는 것이다. 이중 캔틸레버 빔 형상을 사용하는 접합 층 전이 구성과는 달리, 두꺼운 도너 타일에서 이탈된 박막은 상당한 양의 면내 전단변형 응력 성분(KII)을 생성할 수 있기 때문에 물리적 구성이 어렵다. 상기 전파를 통제하고 상기 클리빙 면으로부터 막이 계속 갈라지도록 하기 위해 외부 에너지가 사용될 수 있다. 주요 결정 방향은 모두 실험적으로 확인되었지만, (111) 방향은 더 낮은 표면 에너지 때문에 DFT의 사용에 선호되는 재료일 수 있다.
도 16은 공장 내에서 두 단계 웨이퍼 처리 공정을 구성하는 가속기/종단 스테이션 주입(Accel-ES) 및 통제된 클리빙 모듈(CCM)을 포함하는 장비의 개념도를 도시한다.
폴리맥스 웨이퍼 실리콘의 기계적, 전기적 및 기능적 특성이 평가되었다. 박막부터 독립적 웨이퍼 대용품에 이르는 막들을 제조하기 위해 상기 DFT 공정이 시험적으로 사용되었다. 17㎛, 50㎛, 및 120㎛ 두께의 대면적 CZ 실리콘 막이 제조되었다. 일 예는 도 17에 도시된 50㎛, 125mm 준사각형(pseudo-square) 웨이퍼 이다. 첫 번째 폴리맥스 장비에 대해서는 50 내지 150㎛의 웨이퍼 범위가 예정된다.
이 기술을 사용했을 때의 표면 거칠기, TTV, 에지, 및 기계적 강도에 관한 예비 데이터는 매우 성공적이다.
클리빙된 막의 거칠기는 일반적으로 1㎛보다 훨씬 작고, 클리빙 두께에 비례한다. 도 18은 50㎛ 폴리맥스 막의 AFM을 240㎛ 쇠줄톱 기준 웨이퍼와 비교하여 도시한다. 상기 공정의 뛰어난 표면 거칠기는 매우 분명하다.
최대 두께 편차(TTV)는 1 내지 2%보다 작고 SEM 마이크로현미경 사진은 뛰어난 에지 품질을 보여준다(도 19a 및 19b). 폴리맥스의 측면과 에지 프로파일을 종래의 쇠줄톱으로 절단된 웨이퍼와 비교하면 실질적으로 향상된 치수 제어 및 에지 품질을 확인할 수 있다. 쇠줄톱으로 절단된 웨이퍼에 대한 절삭 손실을 160㎛로 추정하면, 쇠줄톱으로 처리된 웨이퍼의 전체 피치는 400㎛인데 비해 폴리맥스 웨이퍼에 대해서는 50㎛이고 따라서 폴리실리콘 원료 사용의 효율이 8배 이상 좋아진다는 점이 흥미롭다.
상기 DFT 공정으로부터 예상치 못했던 하나의 이점은 결과물인 웨이퍼에서 측정된 기계적 강도가 현저히 높다는 점이다. 이는 상기 주입-클리빙 절단 방법의 낮은 결함 생성률의 결과인 것으로 생각된다.
표 1은 240㎛의 종래의 웨이퍼와 50㎛ 폴리맥스 샘플에 대한 링-온-링 파괴 응력 테스트의 비교 결과를 나타낸다.
응력-파괴 기계 강도 테스트(링-온-링, 9mm/4mm 링 크기, 125mm 웨이퍼로부터 주사위 모양으로 절단된 10.5mm 정사각형 샘플)
절단 직후 에칭 후(△~14㎛)
폴리맥스 50㎛ 1500MPa 2400MPa
240㎛ 쇠줄톱 가공 기준 와이퍼 98MPa 310MPa
각 면의 7㎛의 에칭은 표면 파괴 응력을 이미 뛰어난 1.5GPa로부터 2.4GPa까지 향상시켰다. 흥미롭게도, 많은 (111) 삼각형 샘플들은 10GPa을 넘는, 심지어 20GPa의 파괴 응력을 나타냈다. 대조적으로, 쇠줄톱으로 절단된 샘플들은 톱 절단 공정 중에 균열이 도입되어 훨씬 낮은 강도를 나타내었다. 예를 들어, K.Wasmer & al., "Effect of Strength Test Methods on Silicon Wafer Strength Measurement", Proceeding of the 22rd European Photovoltaic Solar Energy Conference, paper 2CV.3.20 (2007) 및 A.Bidiville & al., "Towards the Correlation of Mechanical Properties and Sawing Parameters of Silicon Wafers", Proceeding of the 22rd European Photovoltaic Solar Energy Conference, paper 2CV.3.19 (2007)를 참조할 수 있고, 상기 문헌들은 여하한 목적으로 참조에 의하여 본 명세서에 편입된다. 도 19a 및 19b의 SEM 마이크로현미경 사진은 더욱 깨끗하고 결함이 적은 공정 결과를 보여준다.
상기 공정은 또한, 연속적인 분리 과정 사이의 표면 전처리없이도 타일로부터 막들을 반복적으로 분리할 수 있음을 입증하였다. 중간 폴리싱 또는 다른 조정 단계 없이 상기 막들은 계속해서 유사한 표면 거칠기 및 TTV를 갖는다. 이는 상기 공정이 최소 표면 재조정(reconditioning)을 갖는 대량 생산, 저비용 제조에도 적용될 가능성이 있음을 시사한다.
이제 소정 실시예의 수명 회복 및 측정에 관하여 설명한다. 고에너지 양성자 조사에 의한 소수 캐리어 수명의 악화는 잘 알려져 있고 우주 공간에서 사용되는 솔라셀의 중요성에 기인하여 연구된 현상이다. 예를 들어, M.Yamaguchi & al., "High-energy and high-fluence proton irradiation effects in silicon solar cells", J.Appl.Phys. 80(9), 4916 (1996) 및 A.Hallen & al., "Lifetime in proton irradiated silicon", J.Appl.Phys. 79(8), 3906 (1996)을 참조할 수 있고, 상기 문헌들은 여하한 목적으로 참조에 의하여 본 명세서에 편입되었다. 따라서 상기 DFT 공정의 발전에 있어서 주요한 요인은 소수 캐리어 수명의 회복에 관련되었다. 오염물의 동시 주입 등이 미치는 영향 또한 중요하지만 주입 시스템의 세심한 설계가 이 문제를 완화시킬 수 있다.
복사 손상의 생성 및 제거 모델이 개발되었으며 이는 특정 DFT 주입 공정이 확장된 손상 생성물을 제거할 수 있었다는 것을 보여주었다. 주입 온도 제어를 사용해서 복사 손상 밀도를 제한하고 손상된 층으로서 한계층(End-of-Range layer)만이 제거되어야 한다는 점을 전제로 했을 때, 클리빙 후 "에칭/어닐링 회복"이 큰 벌크의 소수 캐리어 수명 회복에 매우 좋은 결과를 가져온다는 것이 발견되었다. 이러한 순서를 사용하면, 수명 악화의 대부분이, 클리빙 후 어닐링을 사용하여 즉시 보정될 수 있는, 간극과 간극간(divacancy; V-V)에 생성되는 복사 손상으로 제한된다는 것이 발견되었다. 전형적인 솔라셀 공정은 요구되는 어닐링을 충분히 실시할 수 있고 따라서 상기 단계는 상기 솔라셀 공정의 고유한 일부분으로서 고려된다. 상기 한계층의 에칭은 상기 솔라셀 공정 내의 "톱 절단 손상 에칭" 단계에서 행해질 수 있다.
이에 따라 폴리맥스 웨이퍼의 수명은, 상기 웨이퍼를 표면 에칭 및 어닐링/침투를 포함하는 전형적인 솔라셀 공정의 일련의 단계들로 처리함으로써, 완전히 회복될 수 있다.
50㎛ 폴리맥스 웨이퍼의 소수 캐리어 수명은 광도전성 테스터에 의해 측정되었고 한 단계의 에칭/어닐링 회복 공정을 사용했을 때 1×1015cm-3 의 MCD에서 300㎲가 넘는 수명을 나타낸다. 표 2는 표면 에칭의 증가가 어떻게 수명을 향상시키는지를 보여준다. 50㎛ 폴리싱된 CZ 기준 웨이퍼가 또한 측정되었다.
"에칭/어닐링 회복"을 포함하는 폴리맥스 웨이퍼의 신톤 컨설팅 WCT-120 유효 수명 측정. 어닐링은 1회의 850C/3분 처리이다.
두께(㎛) 수명(㎲)*
(MCD=1×1015cm-3 )
클리빙 직후 47 <10
에칭 #1 39 100
에칭 #2 37 160
한 단계 회복 35 350
폴리싱된 CZ 기준 웨이퍼 50 250
이러한 측정값들은 표면 재결합 속도가 보정된 것이 아니다. 결과적으로, 상기 벌크 수명은 보고된 것보다 실질적으로 더 높을 수 있다.
이제 광발전 셀 제조 및 측정을 설명한다. 최종 제품의 기능을 알아보기 위해서, 조지아 인스티튜트 오브 테크놀로지(Georgia Institute of Technology)의 광발전 센터(Center of Excellence for Photovoltaics)의 협조로 PV 테스트 셀을 제조하였다. p-타입 50㎛, 6Ω-cm 폴리맥스 및 275㎛, 3Ω-cm CZ 기준 웨이퍼 상에 4cm 2PV 셀을 제조하기 위해 조금 수정된 셀 공정이 사용되었다. 이들 모두 적어도 100㎲의 수명을 갖는다. 상기 셀들은 전면에 코팅된 n+ 0.5-1㎛ 두께, 35 옴/센티미터의 ~78nm 실리콘 질화물을 사용하여 만들어졌다. 배면은 ~1㎛ 두께의 CVD 증착된 A1 막이다. 상기 공정은 이 기판을 위해 최적화되지 않았지만, 기본적인 성능을 보여주었다.
도 20은 각각 13.2% 및 14.6%의 변환 효율을 나타내는 4cm2 셀의 I 내지 V 곡선을 도시한다. 기준 셀과 폴리맥스 셀 간의 상기 효율의 차이는, PC-1D를 사용하고 단지 저항 및 두께만을 변경함으로써 생겼다. 상기 1.4% 효율 차이는 따라서 폴리맥스 재료의 더 높은 저항 및 40㎛의 두께에 의해 완전히 설명될 수 있다. 요철 형성을 사용하는 좀 더 향상된 셀 설계가 진행 중이다.
상기 공정의 실시예에 있어서 장비의 처리량 및 효율에 관하여 설명한다. 장비 세트는 대량 생산에서 폴리맥스 공정을 수행하기 위한 설계를 따른다. 상기 장비는 1년에 실질적으로 웨이퍼(150㎛ 웨이퍼 두께) 당 0.6kW-hr의 에너지 비용으로 5 내지 7MW과 등가인 웨이퍼를 생산할 것으로 기대된다. 이는, 세척/건조 및 분리(singulation) 시스템과 같은 슬러리 및 위성 시스템들이 포함될 경우, 다중쇠줄 슬러리 톱(MWSS) 시스템과 맞먹는다. 절삭 손실의 감소를 포함한다면, 상기 시스템은 순 에너지 절약 면에서 현재의 톱 절단 방법을 능가할 수 있다.
결론적으로, 절삭이 없는, 새로운 건식 웨이퍼 처리 공정이 소개되고 설명되었다. 상기 공정은, 먼저 고에너지 경량 이온 조사에 의해 클리빙 면을 형성하고, 다음으로 일정 형상의 볼로부터 대형 웨이퍼를 분리시키기 위해 통제된 방식의 향상된 클리빙에 의하여 상기 클리빙 면을 따라 균열(fracture)을 개시하고 균열면을 통제된 방식으로 전파시키는, 두 단계 주입-클리빙 방법을 사용한다.
상기 공정은 재료의 품질과 특성을 제시하고 대량 생산에 적합한 척도를 증명하기 위한 테스트 샘플을 제작하기 위해 사용되었다. 표면 거칠기, 에지 품질, 기계적 강도, 수명 및 셀 효율의 테스트 결과는 낮은 원료 사용 및 뛰어난 변환 효율을 갖는 PV 웨이퍼 가공 기술로서의 상기 방법의 유효성을 입증한다.
높은 재료 품질을 갖는, 실제의 무절삭 PV 웨이퍼 가공은 상당한 경제적 영향력과 응용 가능성을 갖는다. 상기 공정은, 종래의 기술을 대체하는 향상된 웨이퍼 PV 제조를 위해서, 50㎛ 내지 150㎛의 독립적 기판을 제조하는데 사용될 수 있다. 상기 공정은 또한 고품질의 20㎛ 내지 50㎛의 두께를 갖는 초박막을 만들 수 있는 가능성을 제시한다.
이와 같은 폭넓은 두께 범위로 인하여 상기 공정은 "얇은" 그리고 "두꺼운" 실리콘 PV 시장의 어느 쪽에도 이용될 수 있다. 두꺼운 "독립적" 기판 제조 과정에 있어서, 상기 공정은 균등한 효율로 더 싼 흡수체를 사용할 수 있게 한다. 얇은 흡수체에 있어서, 기계적 지지를 제공하는 큰 재료 위에 탑재될 수도 있는 20 내지 50㎛ 두께의 고효율 실리콘 흡수막을 생성하는 상기 공정의 능력은 본 발명이 속하는 산업 분야에서 성취하고자 노력해 왔던 새로운 폼팩터(form factor)를 만족시킨다. 상기 기술은 궁극적으로 현재의 박막 기술을 대체할 수 있는 높은 수명과 고효율을 제공할 수 있다.
위에서는 구체적인 실시예에 관하여 상세히 설명하였지만, 다양한 변형, 대안 구성 및 및 등가물이 사용될 수 있다. 상기 기재는 선택된 순서의 단계들을 사용하였지만, 상기 단계들의 구성요소들의 조합뿐만 아니라 다른 구성도 사용될 수 있다. 또한, 실시예에 따라서는 일부 단계들이 결합되거나 제거될 수도 있다. 따라서, 상기 설명과 예시는 본 발명의 영역을 제한하는 것으로 해석되어서는 안 되며, 본 발명의 영역은 첨부된 특허청구범위에 의해 정의되어야 한다.
도 1은 본 발명의 일 실시예에 의한 독립적인 소정 두께의 재료를 형성하는 방법을 도시하는 단순화된 흐름도이다.
도 2 내지 9는 본 발명의 일 실시예에 의한, 최대 두께 편차가 5%보다 작고 회복된 캐리어 수명이 실질적으로 200 마이크로초인 독립적인 소정 두께의 실리콘 재료를 형성하는 방법 100을 나타내는 단순화된 도면들이다.
도 10a 및 10b는 본 발명의 일 실시예에 의한 수명 회복 처리 후 독립적인 소정 두께의 실리콘 재료에 대한 캐리어 수명 측정의 예시이다.
도 11은 본 발명의 일 실시예에 의한 독립적인 소정 두께의 재료의 기계적 강도 테스트를 나타내는 단순화된 도면이다.
도 12는 모서리에 ID가 레이저 마킹된 독립적 웨이퍼 표면의 예를 도시한다.
도 13은 본 발명의 일 실시예에 의한 직접 패턴 전이를 도시하는 개념도이다.
도 14는 본 발명의 일 실시예에 의한 막 전이의 단순화된 도면이다.
도 15는 준사각형 타일 상에서의 순차적인 두 단계의 통제된 전파(propagation)를 도시한다.
도 16은 제조 시스템 공장의 설계도의 일 예이다.
도 17은 50㎛ 두께의 125mm 웨이퍼를 도시한다.
도 18은 본 발명의 일 실시예에 의하여 형성된 웨이퍼와 종래의 쇠줄톱 가공에 의해 형성된 웨이퍼의 AFM 표면 거칠기를 비교한 도면이다.
도 19a 및 19b는 본 발명의 일 실시예에 의하여 형성된 웨이퍼와 종래의 쇠줄톱 가공에 의해 형성된 웨이퍼의 표면 거칠기를 나타내는 단면 SEM이다.
도 19c 및 19d는 본 발명의 일 실시예에 의하여 형성된 웨이퍼와 종래의 쇠줄톱 가공에 의해 형성된 웨이퍼의 에지 프로파일을 나타내는 단면 SEM이다.
도 20은 서로 다른 웨이퍼들에 대해서 전류-전압 그래프를 도시한다.

Claims (26)

  1. 실리콘층을 제조하는 방법에 있어서,
    표면 영역을 갖는 실리콘 잉곳(ingot) 재료를 제공하는 단계;
    클리빙 영역 및 상기 클리빙 영역과 상기 표면 영역 사이에 존재하는 분리가능한 재료층을 정의하기 위해, 상기 표면 영역을 통해서 1MeV 내지 5MeV 이상의 에너지를 갖는 복수의 입자들을 미리 정해진 깊이까지 주입하는 단계;
    상기 클리빙 영역의 부근에서 상기 분리가능한 재료층을 떼어내기 위해 상기 실리콘 잉곳 재료를 가공하는 단계;
    캐리어 수명(carrier lifetime)이 10 마이크로초 이하이고, 20 마이크론 내지 150 마이크론 범위의 제1 두께 및 5%보다 작은 최대 두께 편차를 갖는 독립적인 재료층을 형성하는 단계;
    에칭 공정을 사용하여 상기 독립적인 재료층을 처리하는 단계; 및
    캐리어 수명을 200 마이크로초 이상으로 회복시키기 위해, 상기 독립적인 재료층에 열처리와 패시베이션 공정의 어느 하나 또는 모두를 수행하는 단계를 포함하는 실리콘층 제조 방법.
  2. 제1항에 있어서,
    상기 독립적인 재료층은 상기 에칭 공정 후에 표면 손상을 갖지 않는 실리콘층 제조 방법.
  3. 제1항에 있어서,
    상기 독립적인 재료층은 상기 열처리 공정 후에 표면 아래의 손상을 갖지 않는 실리콘층 제조 방법.
  4. 제1항에 있어서,
    상기 에칭 공정은 상기 독립적인 재료층의 전면(前面)과 배면(背面)으로부터 상기 독립적인 재료층의 5% 내지 10%를 제거하여, 16 마이크론 내지 120 마이크론 범위의 제2 두께를 갖게 하는 실리콘층 제조 방법.
  5. 제4항에 있어서,
    상기 에칭 공정 후의 상기 독립적인 재료층의 두께 편차는 상기 에칭 공정 전의 두께 편차와 동일하게 유지되는 실리콘층 제조 방법.
  6. 제4항에 있어서,
    상기 에칭 공정에 의하여 RMS 표면 거칠기가 100nm 내지 300nm가 되는 실리콘층 제조 방법.
  7. 제4항에 있어서,
    상기 에칭 공정은 더 높은 광 포획 능력을 갖는 요철(texture)을 상기 전면과 상기 배면 중 어느 하나에 형성하는 실리콘층 제조 방법.
  8. 제1항에 있어서,
    상기 열처리와 패시베이션 공정의 어느 하나 또는 모두는, 온도가 400℃ 내지 800℃의 범위이고 요오드-메탄올 용액을 사용하는 실리콘층 제조 방법.
  9. 제1항에 있어서,
    상기 독립적인 재료층은 링-온-링(ring-on-ring) 방법으로 측정된 파괴 응력이 1GPa 내지 5GPa인 강도를 갖는 실리콘층 제조 방법.
  10. 제1항에 있어서,
    상기 에칭 공정은 상기 독립적인 재료층을 HF, 질산 및 아세트산 용액에 미리 정해진 시간 동안 미리 정해진 속도로 담그는 단계를 포함하는 실리콘층 제조 방법.
  11. 최대 두께 편차가 5%보다 작은 실리콘층을 제조하는 방법에 있어서,
    상기 최대 두께 편차는, 두께에 대한 두께의 편차의 비율로서 정의되고,
    상기 실리콘층 제조 방법은,
    표면 영역을 갖는 실리콘 잉곳 재료를 제공하는 단계;
    클리빙 영역 및 상기 클리빙 영역과 상기 표면 영역 사이에 존재하는 분리가능한 재료층을 정의하기 위해, 상기 표면 영역을 통해서 1MeV 내지 5MeV의 에너지를 갖는 복수의 입자들을 미리 정해진 깊이까지 주입하는 단계;
    상기 클리빙 영역의 부근에서 상기 분리가능한 재료층을 떼어내기 위해 상기 실리콘 잉곳 재료를 가공하는 단계;
    캐리어 수명이 10 마이크로초 이하이고, 상기 분리가능한 재료층의 두께와 동일한 제1 두께를 갖는 독립적인 재료층을 형성하는 단계;
    에칭 공정을 사용하여 상기 독립적인 재료층을 처리하는 단계; 및
    캐리어 수명을 200 마이크로초 이상으로 회복시키기 위해, 상기 독립적인 재료층에 열처리와 패시베이션 공정의 어느 하나 또는 모두를 수행하는 단계를 포함하고,
    상기 독립적인 재료층은 파괴 응력이 1GPa 이상인 강도를 갖는 실리콘층 제조 방법.
  12. 제11항에 있어서,
    상기 독립적인 재료층은 상기 에칭 공정 후에 표면 손상을 갖지 않는 실리콘층 제조 방법.
  13. 제11항에 있어서,
    상기 독립적인 재료층은 상기 열처리 공정 후에 표면 아래의 손상을 갖지 않는 실리콘층 제조 방법.
  14. 제11항에 있어서,
    상기 에칭 공정은, 상기 제1 두께를 갖는 독립적인 재료층의 5% 내지 10%를 제거하여 상기 독립적인 재료층이 제2 두께를 갖게 하는 실리콘층 제조 방법.
  15. 제14항에 있어서,
    상기 제1 두께는 20 마이크론 내지 150 마이크론이고,
    상기 제2 두께는 16 마이크론 내지 120 마이크론이며,
    상기 에칭 공정 후의 상기 독립적인 재료층의 최대 두께 편차는 5%보다 작은 실리콘층 제조 방법.
  16. 제15항에 있어서,
    상기 에칭 공정은 원자력 현미경(automic force microscopy; AFM)에 의해 측정했을 때의 RMS 표면 거칠기가 1000nm 이하가 되게 하는 실리콘층 제조 방법.
  17. 제11항에 있어서,
    상기 열처리와 패시베이션 공정의 어느 하나 또는 모두는, 온도가 400℃ 내지 800℃의 범위이고 요오드-메탄올 용액을 사용하는 실리콘층 제조 방법.
  18. 제11항에 있어서,
    상기 독립적인 재료층은 링-온-링 테스트에 의해 측정된 파괴 응력이 1GPa 이상인 강도를 갖는 실리콘층 제조 방법.
  19. 제11항에 있어서,
    상기 독립적인 재료층은 링-온-링 테스트에 의해 측정된 파괴 응력이 5GPa 이상인 강도를 갖는 실리콘층 제조 방법.
  20. 제11항에 있어서,
    상기 실리콘 잉곳은 P 타입이며, 저항이 0.2 내지 12 옴-센티미터(Ohm centimeter)인 실리콘층 제조 방법.
  21. 제11항에 있어서,
    상기 에칭 공정은 상기 독립적인 재료층을 HF, 질산 및 아세트산 용액에 담그는 단계를 포함하는 실리콘층 제조 방법.
  22. 최대 두께 편차가 5%보다 작은 실리콘 웨이퍼에 있어서,
    상기 최대 두께 편차는, 두께에 대한 두께의 편차의 비율로서 정의되고,
    상기 실리콘 웨이퍼는,
    두께가 20 마이크론 내지 150 마이크론인 독립적인 실리콘 재료층;
    상기 독립적인 실리콘 재료층 위에 놓이는 제1 표면 영역; 및
    상기 독립적인 실리콘 재료층 위에 놓이는 제2 표면 영역을 포함하되,
    상기 독립적인 실리콘 재료층의 제1 표면 영역으로부터 상기 독립적인 실리콘 재료층의 제2 표면 영역까지의 최대 두께 편차가 5%보다 작고,
    캐리어 수명은 200 마이크로초보다 크며,
    파괴 응력이 1GPa 이상인 강도를 갖는 실리콘 웨이퍼.
  23. 제22항에 있어서,
    상기 제1 표면 영역은 1000 나노미터 이하의 RMS 표면 거칠기를 갖는 실리콘 웨이퍼.
  24. 제22항에 있어서,
    상기 제2 표면 영역은 1000 나노미터 이하의 RMS 표면 거칠기를 갖는 실리콘 웨이퍼.
  25. 제22항에 있어서,
    저항이 0.2 내지 12 옴-센티미터인 실리콘 웨이퍼.
  26. 제22항에 있어서,
    상기 독립적인 실리콘 재료층은 단결정 실리콘, 다결정 실리콘 및 야금 실리콘을 포함하는 그룹으로부터 선택된 어느 하나를 포함하는 실리콘 웨이퍼.
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