KR20220075236A - 립시일 석출 (plate-out) 방지를 위한 웨이퍼 차폐 - Google Patents

립시일 석출 (plate-out) 방지를 위한 웨이퍼 차폐 Download PDF

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KR20220075236A
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리 팽 쭈어
제이콥 커티스 브리컨스더퍼
스티븐 티. 메이어
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램 리써치 코포레이션
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Abstract

반도체 기판들 상의 금속들의 전착 동안 립시일 상의 금속들의 원치 않은 증착 (립시일 석출) 은 립시일로 지향된 이온 전류를 최소화하거나 제거함으로써 최소화되거나 제거된다. 예를 들어, 전착은 전기 도금 과정 동안 반도체 기판 상의 캐소드로 바이어스된 전도성 재료와 립시일의 콘택트를 방지하도록 수행될 수 있다. 이는 립시일에 근접한 금속의 전착을 억제하고 립시일과 금속의 콘택트를 방지하도록 립시일에 근접한 작은 선택된 존을 차폐함으로써 달성될 수 있다. 일부 실시 예들에서, 차폐는 쓰루-레지스트 피처들 내로 금속들의 전기 도금 동안 상이한 내측 직경들의 립시일들을 순차적으로 사용함으로써 달성되고, 보다 작은 직경을 갖는 립시일이 제 1 전기 도금 단계 동안 사용되고 선택된 존에서 전착을 차단하는 차폐부로서 기능한다. 제 2 전기 도금 단계에서, 보다 큰 내측 직경의 립시일이 사용된다.

Description

립시일 석출 (PLATE-OUT) 방지를 위한 웨이퍼 차폐
본 발명은 반도체 디바이스 제작 방법들 및 장치들에 관한 것이다. 구체적으로, 본 발명의 실시 예들은 금속들의 전착, 특히 쓰루-마스크 전기 도금에 관한 것이다.
반도체 디바이스 제조시 쓰루-마스크 전기 도금은 리세스된 피처들의 하단 부분들에 노출된 전도성 층을 갖는 리세스된 피처들 (쓰루-마스크 리세스된 피처들) 내로 금속들의 전착을 수반한다. 리세스된 피처들의 측벽들 및 이들 기판들의 필드 영역은 포토레지스트와 같은 비전도성 마스크 재료로 이루어진다. 전기 도금 동안, 반도체 기판은 마스크 재료 아래에 놓인 전도성 층에 전기적 콘택트를 함으로써 그리고 전력 공급부로부터 해당 층으로 네거티브 전압을 인가함으로써 캐소드로 바이어스된다. 콘택트는 통상적으로 기판 홀더 어셈블리의 반도체 기판의 주변부에서 이루어진다.
기판 홀더는 또한 통상적으로 반도체 기판을 홀딩하는 컵 및 전해질로부터 웨이퍼 기판의 후면 및 외측 에지를 시일링하는 탄성 중합체 립시일을 포함한다. 전기 도금 동안, 캐소드로 바이어스된 기판은 전해질과 콘택트하게 되고, 이는 반도체 기판 상의 캐소드로 바이어스된 금속과의 콘택트시 전해질에 포함된 이온들의 전기 화학적 환원을 유발한다. 일부 적용 예들에서, 이는 WLP (wafer level packaging) 에서 주석 및 은과 같은 2 개의 금속들이 주석 이온 및 은 이온을 함유하는 전해질을 사용하여 전기 도금된다. 형성된 주석-은 (SnAg) 범프들은 이어서 몇몇 기판들을 함께 납땜하기 위해 사용될 수 있다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시하는 목적을 위한 것이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
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일 양태에서, 전기 도금 장치의 립시일 (lipseal) 상의 금속의 증착 (립시일 석출 (plate-out) 로 지칭됨) 을 방지하거나 감소시키는 동안, 복수의 쓰루-마스크 리세스된 피처들 (through-mask recessed features) 을 갖는 반도체 기판 상에 금속을 전착하는 (electrodeposit) 방법이 제공된다. 일 실시 예에서, 방법은: (a) 제 1 립시일을 사용하여 제 1 전기 도금 셀에서 반도체 기판의 쓰루-마스크 리세스된 피처들 내로 제 1 금속을 전착하는 단계; 및 (b) 제 1 금속을 전착 후, 제 1 립시일보다 큰 내경을 갖는 제 2 립시일을 사용하여 제 2 전기 도금 셀에서 쓰루-마스크 리세스된 피처들 내로 제 2 금속을 전착하는 단계로서, 반도체 기판은 제 1 금속이 선택된 존 내에 전착되지 않도록 그리고 제 2 금속이 선택된 존에 전착되게 하도록 제 1 립시일에 의해가 아니라 제 2 립시일에 의해 전해질로의 노출로부터 차폐된 선택된 존을 포함하는, 제 2 금속 전착 단계를 포함한다. 립시일들은 통상적으로 탄성 중합체 (elastomeric) 재료로 이루어지고 반도체 기판들의 외측 에지 및 배면을 시일링한다. 립시일의 내측 직경은 립시일의 개방된 부분의 직경을 지칭한다. 선택된 존의 폭은 통상적으로 제 2 립시일의 내측 반경과 제 1 립시일의 내측 반경 사이의 차와 같다.
일부 실시 예들에서, 선택된 존에서 제 2 금속의 전착은 마스크의 평면 위에 전착을 발생시키지 않는다. 바람직하게, 선택된 존에서 제 2 금속의 전착은 전착된 제 2 금속과 제 2 립시일의 콘택트를 발생시키지 않는다. 일부 구현 예들에서, 제 2 금속의 전착은 선택된 존 외부의 마스크의 평면 위에 제 2 금속의 전착을 발생시킨다. 일 실시 예들에서, 제 2 금속의 전착은 선택된 존 외부의 마스크의 평면 위에 제 2 금속의 전착을 발생시키고, 선택된 존에서 마스크의 평면 아래에 전착을 발생시킨다.
일부 실시 예들에서, 제 1 금속 및 제 2 금속은 상이한 금속들이다. 예를 들어, 일 실시 예에서 제 1 금속은 구리이고 제 2 금속은 주석과 은의 조합이다. 다른 실시 예들에서, 제 1 금속 및 제 2 금속은 (금속들의 조합을 포함하여) 동일한 금속이다. 예를 들어, 일부 실시 예들에서, 제 1 금속은 주석과 은의 조합이고, 제 2 금속은 주석과 은의 조합이다. 일부 실시 예들에서, 선택된 존의 폭은 약 0.05 내지 1 ㎜이다. 일 구현 예에서, 선택된 존의 폭은 약 0.25 ㎜이다. 일부 실시 예들에서, 마스크는 포토레지스트이고 제 2 립시일은 전기 도금 과정 동안 포토레지스트와 직접적으로 콘택트한다. 쓰루-마스크 리세스된 피처들의 폭들은 가변할 수 있고 일부 실시 예들에서 쓰루-마스크 리세스된 피처들은 약 10 내지 50 ㎛의 폭들을 갖는다. 일부 실시 예들에서, 마스크는 약 10 내지 100 ㎛의 두께를 갖는다.
일부 실시 예들에서, 제 1 립시일 및 제 2 립시일은 탄성 중합체 재료로 이루어지고, 선택된 존의 폭은 제 2 립시일의 내측 반경과 제 1 립시일의 내측 반경 사이의 차와 같고, 선택된 존은 환형 형상을 갖는다.
또 다른 양태에서, 전기 도금 장치의 립시일 상의 금속의 증착을 방지하거나 감소시키는 동안, 반도체 기판 상에 금속을 전착하는 방법이 제공되고, 방법은 일 실시 예에서: (a) 반도체 기판을 전기 도금 장치의 기판 홀더 내로 제공하는 단계로서, 기판 홀더는 립시일을 포함하고, 립시일은 전기 도금 동안 립시일의 적어도 일부가 전해질과 콘택트하도록 위치되는, 반도체 기판 제공 단계; 및 (b) 립시일로 지향된 이온 전류 흐름을 방지하거나 감소시키면서, 금속을 반도체 기판 상에 전기 도금하는 단계를 포함한다.
일부 실시 예들에서, 립시일로 지향된 이온 전류 흐름을 방지하거나 감소시키는 것은 립시일이 전기 도금 과정 동안 반도체 기판 상의 캐소드로 바이어스된 (cathodically bias) 전도성 재료와 콘택트하지 않도록 금속을 전기 도금하는 것을 포함한다. 일부 실시 예들에서, 단계 (b) 의 전기 도금은 쓰루-마스크 리세스된 피처들 내로 금속을 전착하는 것을 포함하는 한편, 립시일은 반도체 기판 상에 전착되는 전도성 금속 층과 콘택트하지 않고 비전도성 마스크 재료와 콘택트한다. 일부 실시 예들에서, 주석 (Sn) 및 은 (Ag) 이 반도체 기판 상으로 (예를 들어, 쓰루-마스크 피처들 내로) 동시에 증착된다. 다른 실시 예들에서, 주석은 단일 금속으로서 전착된다.
또 다른 양태에서, 방법이 제공되고, 이 방법은: (a) 금속이 제 1 립시일에 의해 차폐된 선택된 존 내부에 전착되지 않도록, 제 1 립시일을 사용하여 제 1 전기 도금 셀에서 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 제 1 금속을 전착하는 단계로서, 선택된 존은 기판의 주변부에 위치되는, 전착 단계; 및 (b) 단계 (a) 후에 제 1 립시일보다 큰 직경을 갖고 선택된 존에 인접하게 위치된 제 2 립시일을 사용하여 제 2 전기 도금 셀에서 리세스된 쓰루-마스크 피처들 내로 제 2 금속을 전착하는 단계로서, 선택된 존의 전착은 마스크의 평면 위의 전착을 발생시키지 않고 그리고 전착된 제 2 금속과 제 2 립시일의 콘택트를 발생시키지 않는 한편, 반도체 기판 상의 다른 곳의 전착은 마스크의 평면 위의 전착을 발생시키는, 전착 단계는 포함한다. 일부 실시 예들에서, 제 1 금속은 구리이고 제 2 금속은 주석과 은의 조합이다. 다른 실시 예들에서, 제 1 금속 및 제 2 금속 모두 동일하다. 예를 들어, 일 실시 예에서 제 1 금속은 주석과 은의 조합이고, 제 2 금속은 또한 주석과 은의 조합이다. 일부 실시 예들에서, 선택된 존의 폭은 약 0.05 내지 1 ㎜이다. 예를 들어, 일 구현 예에서 선택된 존의 폭은 약 0.25 ㎜이다. 일부 실시 예들에서, 쓰루-마스크 리세스된 피처들은 약 10 내지 50 ㎛의 폭들을 갖는다. 일부 실시 예들에서, 마스크는 약 10 내지 100 ㎛의 두께를 갖는다. 마스크 재료는 포토레지스트일 수도 있고 제 2 립시일은 통상적으로 전기 도금 과정 동안 포토레지스트와 직접적으로 콘택트한다.또 다른 양태에서, 전기 도금 장치의 립시일 상의 금속의 증착을 방지하거나 감소시키는 동안, 복수의 쓰루-마스크 리세스된 피처들을 갖는 반도체 기판 상에 금속을 전착하는 방법이 제공된다. 일부 실시 예들에서, 방법은: (a) 금속으로 하여금 마스크의 평면 위로 증착되지 않고 립시일과 콘택트되지 않게 하도록 립시일에 근접한 선택된 존을 차폐하는 동안 전기 도금 셀에서 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계를 포함한다. 일 구현 예에서, 선택된 존은 립시일에 부착된 (예를 들어, 해제 가능하게 (releasably) 부착된) 차폐부에 의해 차폐되고, 차폐부로부터 기판까지의 거리는 약 1 ㎜ 미만이다. 일부 실시 예들에서, 선택된 존은 약 1 ㎜ 미만의 폭을 갖는다.
또 다른 양태에서, 방법이 제공되고, 방법은: (a) 가요성 립시일을 사용하여 전기 도금 셀에서 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계로서, 립시일의 제 1 위치에 의해 차폐된 선택된 존 내에 전착되지 않도록 가요성 립시일은 제 1 위치에 구성되고, 선택된 존은 기판의 주변부에 위치되는, 금속 전착 단계; 및 (b) 선택된 존의 차폐를 제거하도록 가요성 가요성 립시일을 제 2 위치에 구성하고, 단계 (a) 후에 립시일이 제 2 위치에 있는 동안 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계를 포함하고, 선택된 존의 전착은 마스크의 평면 위에 그리고 립시일과 콘택트하는 전착을 발생시키지 않지만, 반도체 기판 상의 다른 곳에서 전착은 마스크의 평면 위의 전착을 발생시킨다. 일부 실시 예들에서,가요성 립시일은 컵 기하 구조 구동 토크를 포함하는 토크를 사용하여 제 1 구성으로부터 제 2 구성으로 변경된다. 일부 실시 예들에서, 가요성 립시일은 압축을 사용하여 제 1 구성으로부터 제 2 구성으로 변경된다.
일부 실시 예들에서 제공된 방법들은 반도체 기판에 포토레지스트를 도포하는 단계; 포토레지스트를 광에 노출시키는 단계; 포토레지스트를 패터닝하고 패턴을 반도체 기판으로 전사하는 단계; 및 반도체 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 더 포함한다.
또 다른 양태에서, 반도체 기판 상에 금속을 전기 도금하기 위한 시스템이 제공되고, 시스템은: (a) 반도체 기판 상에 제 1 금속을 전착하도록 구성된 제 1 전기 도금 장치로서, 제 1 전기 도금 장치는 제 1 립시일을 갖는 기판 홀더를 포함하는, 제 1 전기 도금 장치; 및 (b) 반도체 기판 상으로 제 2 금속을 전착하도록 구성된 제 2 전기 도금 장치로서, 제 2 전기 도금 장치는 제 2 립시일을 갖는 기판 홀더를 포함하고, 제 2 립시일은 제 1 립시일보다 큰 내측 직경을 갖는, 제 2 전기 도금 장치를 포함한다. 일부 실시 예들에서, 제 2 립시일의 내측 반경과 제 1 립시일의 내측 반경 간의 차는 약 1 ㎜ 미만이다. 일부 실시 예들에서, 제 2 립시일의 내측 반경과 제 1 립시일의 내측 반경 사이의 차는 약 0.05 내지 1 ㎜, 예컨대 약 0.25 ㎜이다. 일부 실시 예들에서, 제 1 립시일 및 제 2 립시일은 탄성 중합체 재료를 포함한다. 일 실시 예에서, 제 1 금속 및 제 2 금속은 상이하고, 제 1 전기 도금 장치는 구리 애노드를 포함하고, 제 2 전기 도금 장치는 주석 애노드를 포함한다. 또 다른 실시 예에서, 제 1 금속 및 제 2 금속은 모두 주석과 은의 조합이고, 제 1 전기 도금 장치 및 제 2 전기 도금 장치는 모두 주석 애노드들을 포함한다. 일부 실시 예들에서, 시스템은 반도체 기판을 제 1 전기 도금 장치로부터 제 2 전기 도금 장치로 이송하도록 구성된 메커니즘을 더 포함한다. 일부 실시 예들에서, 제 1 전기 도금 장치 및 제 2 전기 도금 장치 중 적어도 하나는 주석과 은의 조합의 전착을 위해 구성되고, 애노드 챔버와 캐소드 챔버를 분리하는 멤브레인을 포함하고, 멤브레인은 은 이온들이 멤브레인을 가로질러 이동하는 것을 실질적으로 방지한다. 예를 들어, 일 구현 예에서, 제 1 전기 도금 장치는 구리의 전착을 위해 구성되고, 제 2 장치는 주석과 은의 조합의 전착을 위해 구성된다.
일부 실시 예들에서, 시스템은 (i) 쓰루-마스크 리세스된 피처들을 부분적으로 충진하도록 제 1 전기 도금 장치 내에서 제 1 금속의 전기 도금을 유발하고 (ii) 반도체 기판을 제 2 전기 도금 장치로 이송; 및 (iii) 제 2 립시일이 증착 과정 동안 전착된 제 2 금속과 콘택트하지 않도록, 그리고 리세스된 쓰루-마스크 피처들의 적어도 일부가 마스크의 평면 위에 충진되도록, 제 1 금속 위에 제 2 전기 도금 장치 내에서 제 2 금속의 전기 도금을 유발하기 위한 프로그램 인스트럭션들을 갖는 제어기를 더 포함한다.
또 다른 양태에서, 반도체 기판 상에 금속을 증착하기 위한 전기 도금 장치가 제공되고, 장치는: (a) 전해질 및 애노드를 홀딩하도록 구성된 도금 용기; 및 (b) 전기 도금 동안 반도체 기판을 홀딩하고 캐소드로 바이어스하도록 구성된 기판 홀더를 포함하고, 기판 홀더는 립시일의 내측 표면으로부터 내측으로 연장하는 부착된 차폐부를 갖는 립시일을 포함한다. 일부 실시 예들에서, 차폐부는 약 1 ㎜ 미만의 폭을 갖는다. 일부 실시 예들에서, 차폐부는 전기 도금 동안 차폐부로부터 반도체 기판까지의 거리가 약 1 ㎜ 미만이도록 위치된다.
또 다른 양태에서, 반도체 기판 상에 금속을 증착하기 위한 전기 도금 장치가 제공되고, 장치는: (a) 전해질 및 애노드를 홀딩하도록 구성된 도금 용기; 및 (b) 전기 도금 동안 반도체 기판을 홀딩하고 캐소드로 바이어스하도록 구성된 기판 홀더를 포함하고, 전기 도금 장치는 기판 홀더의 립시일에 근접하게 위치된 약 1 ㎜ 미만의 폭을 갖는 환형 차폐부를 더 포함한다.
또 다른 양태에서, 반도체 기판 상에 금속을 증착하기 위한 전기 도금 장치가 제공되고, 장치는: (a) 전해질 및 애노드를 홀딩하도록 구성된 도금 용기; 및 (b) 전기 도금 동안 반도체 기판을 홀딩하고 캐소드로 바이어스하도록 구성된 기판 홀더를 포함하고, 기판 홀더는 제 1 위치와 제 2 위치 사이에서 형상을 변경하도록 구성된 가요성 립시일을 포함하고, 제 1 위치 및 제 2 위치는 반도체 기판의 표면을 상이하게 차폐한다. 일부 실시 예들에서, 가요성 립시일은 토크를 사용하여 제 1 위치와 제 2 위치 사이에서 형상을 변경하도록 구성된다. 일부 실시 예들에서, 가요성 립시일은 압축을 사용하여 제 1 위치와 제 2 위치 사이에서 형상을 변경하도록 구성된다.
본 명세서에 제공된 임의의 장치들은 본 명세서에 제공된 방법들의 임의의 단계들을 유발하도록 구성된 프로그램 인스트럭션들을 갖는 제어기를 포함할 수 있다.
또 다른 양태에서, 비일시적인 컴퓨터 머신 판독 가능 매체가 제공되고, 비일시적인 컴퓨터 머신 판독 가능 매체는 본 명세서에 제공된 임의의 방법들의 단계들을 유발하도록 구성된 코드를 포함한다.
본 명세서에 기술된 주제의 구현 예들의 이들 및 다른 양태들은 첨부된 도면들 및 이하의 기술 (description) 에 제시된다.
도 1은 립시일로의 이온 전류 흐름을 예시하는, 전기 도금 셀의 일부의 개략도이다.
도 2a는 기판의 전도성 재료와 립시일의 직접적인 콘택트를 예시하는 기판 홀더 내의 반도체 기판의 일부의 개략적인 단면도를 제공한다.
도 2b는 기판의 전도성 재료와 직접적인 콘택트 없이 립시일의 위치를 예시하는 기판 홀더 내의 반도체 기판의 일부의 개략적인 단면도를 제공한다.
도 3a는 범프-아웃 (bump-out) 금속과 콘택트하는 립시일을 예시하는 쓰루-레지스트 리세스된 피처들을 갖는 반도체 기판의 일부의 개략적인 단면도를 제공한다.
도 3b는 본 명세서에 제공된 실시 예에 따른 범프-아웃 금속과의 콘택트 부재시의 립시일을 예시하는, 쓰루-레지스트 리세스된 피처들을 갖는 반도체 기판의 일부의 개략적인 단면도를 제공한다.
도 4는 본 명세서에 제공된 실시 예에 따른 전착 방법에 대한 프로세스 흐름도이다.
도 5a 및 도 5b는 본 명세서에 제공된 실시 예에 따른, 전기 도금 과정 동안 쓰루-레지스트 리세스된 피처들을 갖는 반도체 기판의 일부의 개략적인 단면도들을 제공한다.
도 6은 본 명세서에 제공된 실시 예에 따른, 부착된 차폐부를 갖는 립시일을 사용하여 전기 도금을 겪는 (undergo), 쓰루-레지스트 리세스된 피처들을 갖는 반도체 기판의 일부의 개략적인 단면도를 제공한다.
도 7a 내지 도 7c는 본 명세서에 제공된 실시 예들에 따른 전착에 사용될 수 있는 수정 가능한 립시일의 일부의 개략적인 단면도들을 도시한다.
도 8a 및 도 8b는 본 명세서에 제공된 실시 예들에 따른 전착에 사용될 수 있는 상이한 수정 가능한 립시일의 개략적인 단면도들을 도시한다.
도 9는 본 명세서에 제공된 실시 예들에 따른 전기 도금에 사용될 수 있는 전기 도금 셀의 간략화된 개략적인 단면도이다.
도 10은 본 명세서에 제공된 실시 예들에 따른 전기 도금에 사용될 수 있는 툴의 개략적인 평면도이다.
쓰루-마스크 (through-mask) (예를 들어, 쓰루-레지스트 (through-resist)) 피처들에서 SnAg (주석과 은의 조합) 금속의 전착 (electrodeposition) 동안 직면하는 (encounter) 문제들 중 하나는 립시일 (lipseal) 상에 금속 증착물들의 의도하지 않은 형성이다. 이들 증착물들의 형성 메커니즘은 이전에 완전히 이해되지 않았다.
립시일 상의 금속들의 증착을 방지하거나 최소화하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 제공된 방법들은 8 배보다 크게 향상된 립시일 수명을 갖는다. 이 방법들 및 장치들은 (예를 들어, WLP 프로세싱에서) 쓰루-마스크 리세스된 피처들 (recessed features) 을 갖는 반도체 기판들 상의 전기 도금에 특히 유용하지만, 이들 적용 예들로 제한되지 않는다. 이 방법들은 다양한 금속들의 전기 도금 동안 립시일 증착들을 최소화하기 위해 사용될 수 있지만, 쓰루-마스크 피처들을 갖는 기판들 상의 동시 주석은 (SnAg) 전기 도금을 참조하여 주로 예시될 것이다. 청구항들에서 사용된 바와 같은 용어 "금속"은 하나 이상의 금속들을 지칭하고, "금속의 전착"은 단일 금속의 전착으로 제한되지 않는다. 예를 들어, 금속은 2 개의 금속들의 조합일 수도 있고, 여기서 금속들 중 하나는 다른 금속보다 불활성 (noble) 이다 (보다 높은 전극 전위를 갖는다). 예를 들어, "금속"은 주석과 은의 조합일 수 있다. 일부 실시 예들에서, 방법들은 단일 금속으로서 주석 (Sn) 의 전착을 위해 사용된다. 다른 실시 예들에서, 방법들은 또 다른 금속과 동시에 주석 (Sn) 의 전착을 위해 사용된다.
본 명세서에 사용된 바와 같은 용어 "반도체 기판"은 그 구조 내 어디든 반도체 재료를 포함하는 반도체 디바이스 제조의 임의의 스테이지의 기판을 지칭한다. 반도체 기판 내의 반도체 재료는 노출될 필요가 없다는 것이 이해된다. 반도체 재료를 커버하는 다른 재료들 (예를 들어, 유전체들) 의 복수의 층들을 갖는 반도체 웨이퍼들이 반도체 기판들의 예들이다. 이하의 상세한 기술은 개시된 구현 예들이 200 ㎜, 300 ㎜, 또는 450 ㎜ 반도체 웨이퍼와 같은 반도체 웨이퍼 상에서 구현된다고 가정한다. 그러나, 개시된 구현 예들은 그렇게 제한되지 않는다. 워크피스 (work piece) 는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 구현 예들의 이익을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들 (articles) 을 포함한다.
수치적 값들과 관련하여 사용될 때 용어 "약"은 달리 명시되지 않는 한, 인용된 수치의 ± 10 ％ 범위를 포함한다.
이하에 립시일로 지칭되는, 전해 (electrolytic) 프로세싱 웨이퍼 홀딩 어셈블리의 탄성 시일링 부재 상의 금속들의 증착은 웨이퍼 레벨 솔더 범핑을 위한 SnAg 전착 프로세스들에서 웨이퍼 스크랩의 주요 원인이다. 립시일 석출 (plate-out) 의 메커니즘이 무전해 (electroless) 컴포넌트 및 전해 컴포넌트 모두를 수반하지만, 전해 컴포넌트는 석출에 대한 주요 원인 (contributor) 이고, 립시일 상의 금속들의 원치 않은 증착물이 립시일이 반도체 기판 상의 캐소드로 바이어스된 (cathodically biased) 전도성 재료와 콘택트하게 (contact) 되는 것을 방지함으로써 크게 감소될 수 있다는 것이 발견되었다. 전해 도금이 립시일 상의 무전해 도금보다 1000 배 이상 빠르고, 무전해 메커니즘에 의해 일 웨이퍼 상의 도금 동안 통상적으로 수 Å의 금속만이 립시일 상에 증착되지만, 립시일 상의 전해 도금은 일 웨이퍼 프로세싱 당 수 ㎛의 금속의 성장이 가능하다는 것이 계산들에 의해 결정된다.
SnAg 화학 물질 (전해질 내 주석 및 은 이온들) 에 반복된 노출로, 립시일 및 다른 하드웨어는 (예를 들어, 전해 프로세스들과 같은 외부 부과된 (external impose) 에너지에 의해 구동되는 프로세스와 반대로) 도금 배스 (bath) 컴포넌트들의 자기-반응성 (self-reactive) 특성으로 인해 금속 원자들의 원자 코팅을 발생시킨다. 이 자기-반응성 프로세스는 립시일 석출의 메커니즘의 무전해 컴포넌트로 지칭된다. 립시일들 상의 표면-결합된 금속 원자들과 기판 상의 캐소드로 바이어스된 금속 층들 사이의 콘택트는 립시일 상의 전기 도금을 발생시킨다 (메커니즘의 전해 컴포넌트로서 지칭됨). 립시일 상의 (이제 또한 캐소드 바이어스 하의) 금속은 웨이퍼 기판으로부터 이온 전류를 훔쳐 (steal) 패터닝된 피처들에서 불완전한 솔더 범프 (solder bump) 증착을 발생시킨다.
립시일 표면에 금속 원자들의 결합을 발생시키는 용액 내 반응들 (무전해 메커니즘 컴포넌트의 민감화 (sensitization) 및 활성화) 을 방지하는 것은 매우 어렵다. 이 무전해 컴포넌트는 립시일들의 탄성 중합체 재료들에 대한 주석의 공격적인 (aggressive) 흡착으로 인해 주석-함유 전해질들에 대해 특히 공언된다 (prounounce). 그러나, 웨이퍼 스크랩은 (무전해 디포지션 (electroless deposition) 후에 형성된) 이 반응성 표면이 립시일 상의 전해 금속 증착을 전파하기 위해 웨이퍼 상의 캐소드로 바이어스된 전도성 층과 콘택트하지 않는다는 것을 보장함으로써 방지될 수 있다. 립시일과 기판 상의 캐소드로 바이어스된 금속 사이에 콘택트가 없다면, 이는 립시일 표면 상의 절연된 금속 원자들이 금속 원자 핵 생성 사이트들 상에 두꺼운 금속 도금을 전파하는 전해 증착을 구동하는 회로와 절대로 콘택트하지 않도록 '개방 회로' 조건을 생성한다.
전기 도금 시스템에서 전기적 접속성의 개략적인 표현이 도 1에 도시되고, 이는 포지티브로 바이어스된 애노드 (105) 및 전해질 (107) 을 담고 (contain), 립시일 (101) 및 웨이퍼 기판 (104) 은 모두 금속 이온들을 함유하는 전해질 (107) 과 콘택트하는 용기 (vessel) 에서, 웨이퍼 기판 (103) 의 캐소드로 바이어스된 전도성 층 위의 립시일 (101) 을 예시한다. 전해질 (107) 의 이온 전류는 화살표들로 도시된다. 이 시스템에서 중요한 파라미터는 립시일 (101) 과 웨이퍼 기판 상의 전도성 층들 사이의 저항 Rc이다. Rc가 작다면, 예컨대 립시일 (101) 과 기판 (103) 의 캐소드로 바이어스된 재료 사이에 직접적인 콘택트가 있다면, 립시일 (101) 은 2 차 (secondary) 캐소드로서 작용하고 이온 전류를 방향 전환하여 (divert), 립시일 (101) 상에 다량의 도금을 발생시킨다. Rc가 크다면, 예를 들어, 립시일 (101) 이 기판 (103) 상의 캐소드로 바이어스된 금속 층과 콘택트하지 않고 비전도성 마스크 재료 상에 놓이면, 립시일 (101) 로의 이온 전류는 최소화될 것이다. 립시일로의 이온 전류를 감소시키는 다른 방법들은 공격적인 차폐를 포함한다.
따라서, 일 실시 예에서, 전기 도금 장치의 립시일 상의 금속의 증착을 방지하거나 감소시키면서, 반도체 기판 상에 금속을 전착하는 방법이 제공된다. 방법은: (a) 반도체 기판 (예를 들어, 복수의 리세스된 쓰루-레지스트 피처들을 갖는 웨이퍼) 을 전기 도금 장치의 기판 홀더 내로 제공하는 단계로서, 기판 홀더는 기판의 주변 부분에 립시일을 포함하고, 립시일은 전기 도금 동안 립시일의 적어도 일부가 전해질과 콘택트하도록 위치되는, 반도체 기판 제공 단계; 및 (b) 립시일로 지향된 이온 전류를 방지하거나 감소시키면서, 금속을 반도체 기판 상으로 전기 도금하는 단계를 포함한다.
립시일과 기판 상의 캐소드로 바이어스된 금속 층 사이의 콘택트를 방지하는 중요성이 실험적으로 입증되었다. 도 2a는 립시일 (201) 과 캐소드로 바이어스된 금속 층 (205) 사이의 콘택트를 예시하는, 기판의 주변부의 단면도를 개략적으로 도시한다. 전도성 금속 층 (205) 위에 존재하는 비전도성 재료 (203) (일부 실시 예들에서, 포토레지스트) 는 웨이퍼의 에지로부터 오프셋된다. 비전도성 재료 (205) 에 의해 커버되지 않는 전도성 존 E는 배제 존 (exclusion zone) 으로 지칭된다. 도 2b는 배제 존이 보다 작고 전도성 캐소드로 바이어스된 층 (205) 과 직접 콘택트하는 대신 립시일이 비전도성 층 (205) 과 직접 콘택트하여 존재하는 (reside) 또 다른 기판을 도시한다. 구체적인 예에서, 도 2a에 도시된 구성에서 배제 존 E의 (웨이퍼 기판의 에지로부터) 폭은 3 ㎜인 한편, 도 2b에 도시된 구성에서 배제 존 E의 폭은 0.75 ㎜이다. 도 2a에 도시된 구성에서, 립시일 도금은 12 개의 웨이퍼들 상의 도금 후에 검출되었다. (립시일과 금속 층 사이의 직접적인 콘택트가 없는) 도 2b에 도시된 구성에서 립시일 도금은 384 개의 웨이퍼들 상의 도금 후에 검출되지 않았다.
웨이퍼의 에지에서 포토레지스트 배제 존에서 기판 상의 금속 층과 립시일 콘택트는 립시일 석출을 방지하기 위해 피해야 하는 구성들 중 하나이다. 그러나, 립시일이 기판의 가장 에지에서 금속과 콘택트하지 않고 비전도성 포토레지스트 층과 콘택트하도록 립시일 직경이 선택되더라도, 전기 도금 과정 동안 립시일이 금속과 콘택트하게 되면, 립시일 상의 도금이 여전히 가능하다. 이는 전착된 금속의 양이 "범프-아웃 (bump-out)"으로도 지칭되는 포토레지스트의 평면 위에 있을 때 발생할 수 있다.
증착된 금속과 립시일 사이의 콘택트를 야기하는 머쉬롬 (mushroom) "범프-아웃"의 예가 도 3a에 예시된다. 기판/립시일 어셈블리의 주변 부분의 개략적인 단면도가 도시된다. 립시일 (301) 이 처음에 금속 층 (305) 과 콘택트하지 않고 포토레지스트 (303) 상에 존재하지만, 증착 과정 동안, 금속 (307) 이 증착되어 피처들이 범프 아웃되고 (증착 동안 캐소드로 바이어스되는) 전착된 금속이 립시일 (301) 과 콘택트하게 된다.
범프 아웃된 금속과 립시일의 콘택트를 방지하기 위해, 립시일에 인접한 웨이퍼 기판 상의 선택된 존은 웨이퍼 기판 상의 다른 곳에서 범프-아웃을 방지하지 않고 이 선택된 존에서 범프-아웃을 방지하도록 프로세싱된다. 예를 들어, 선택된 존은 전기 도금 동안 또는 이전 단계에서 전착으로부터 차폐될 수도 있다. 차폐는 선택된 존에서 전착을 감소시키거나 완전히 차단할 수도 있다.
본 명세서에 제공된 실시 예들에 따른, 전착 후 기판의 주변 부분의 개략적인 단면도가 도 3b에 도시된다. 이 실시 예에서, 립시일 (301) 은 아래에 놓인 금속 층 (305) 과 콘택트하지 않고 포토레지스트 (303) 바로 위에 콘택트하여 위치되지만, 도 3a (비교 예) 에서와 달리, 도 3b의 실시 예에서, 립시일 (301) 에 인접한 리세스된 피처들에 전착된 금속 (309) 은 범프 아웃이 허용되지 않지만, 웨이퍼 상의 다른 곳에 전착된 금속 (307) 은 범프 아웃된다. 범프 아웃을 방지하기 위해 프로세싱되는 (예를 들어, 차폐된) 립시일에 인접한 "선택된 존"은 통상적으로 폭 W를 갖는 환형 존이다. 선택된 존 내에 부분적으로 충진된 피처들은 통상적으로 사용되지 않고, 선택된 존의 작은 폭들조차도 립시일과 캐소드로 바이어스된 금속 사이의 콘택트를 방지하는데 효과적이기 때문에, 폭 W는 바람직하게는 작고, 예컨대 약 2 ㎜ 미만, 보다 바람직하게는 1 ㎜ 미만이어야 한다. 일부 실시 예들에서, 선택된 존의 폭은 약 0.05 내지 1 ㎜, 예컨대 약 0.1 내지 1 ㎜, 예를 들어 약 0.25 ㎜이다.
일 실시 예에서, 선택된 존은 이전의 전기 도금 동작에서 선택된 존을 차폐함으로써 범프-아웃을 방지하도록 프로세싱된다. 차폐는 전용 차폐부들에 의해 또는 (립시일과 같은) 다른 기능들을 갖는 도금 장치의 컴포넌트들에 의해 이온 전류를 차단하거나 감소시키는 것을 지칭한다. 일부 실시 예들에서, 선택된 존은 이전의 전기 도금 동작에서 선택된 존 내의 모든 전착이 차단되도록 차폐된다. 일부 실시 예들에서, (예를 들어, 전용 차폐부를 사용한) 차폐는 단일-단계 증착에 사용된다. 다른 실시 예들에서, 차폐는 2-단계 증착의 일 단계 또는 두 단계들에서 사용된다.
일 구현 예에서, 반도체 기판 상에 금속을 전착하는 방법이 제공되고, 방법은 적어도 2 개의 단계들을 수반한다. 제 1 단계는 금속이 제 1 립시일에 의해 차폐된 선택된 존에서 전착되지 않도록, 제 1 립시일을 사용하는 제 1 전기 도금 셀의 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 제 1 금속 (예를 들어, 구리) 을 전착하는 것을 수반한다. 후속하는 단계는 제 1 립시일보다 큰 내측 직경을 갖고, 선택된 존에 인접하게 위치된 제 2 립시일을 사용하여 제 2 전기 도금 셀의 리세스된 쓰루-마스크 피처들 내로 제 2 금속 (예를 들어, SnAg) 을 전착시키는 것을 수반하고, 여기서 전착은 반도체 기판 상의 다른 곳에서의 전착은 마스크의 평면 위의 전착 (범프-아웃) 을 발생시키는 한편, 선택된 존에서 마스크의 평면 위의 전착 (범프-아웃) 을 발생시키지 않고 제 2 립시일과 콘택트를 발생시키지 않는다. 이는 립시일 상의 전착을 방지하거나 감소시키면서, 쓰루-마스크 리세스된 피처들 내로 금속들의 전착을 위한 프로세스 흐름도를 도시하는, 도 4에 예시된다. 단계 401에서, 쓰루-마스크 리세스된 피처들을 갖는 반도체 기판이 전기 도금 장치 내로 제공된다. 다음에, 단계 403에서, 제 1 금속은 제 1 내경을 갖는 제 1 립시일을 사용하여 리세스된 피처들을 완전히 충진하지 않고 리세스된 피처들 내로 전착된다. 제 1 금속이 전착된 후, 단계 405에서 제 2 립시일을 사용하여 제 2 금속이 리세스된 피처들 내로 전착되고, 제 2 립시일의 내경은 제 1 립시일보다 크다. 일부 실시 예들에서, 제 1 금속 및 제 2 금속은 상이한 금속들이다 (예를 들어, 제 1 금속은 구리이고 제 2 금속은 주석과 은의 조합이다). 다른 실시 예들에서, 제 1 금속 및 제 2 금속은 동일하다 (예를 들어, 제 1 금속 및 제 2 금속 모두 주석과 은의 조합이다).
제 1 전착 단계 후에 획득된 기판의 예가 도 5a에 도시된다. 제 1 단계의 도시된 실시 예에서, 구리는 립시일 (500) 을 사용하여 구리 전기 도금 셀의 리세스된 피처들을 완전히 충진하지 않고 리세스된 쓰루-레지스트 피처들 내로 전착된다. 립시일 (500) 은 아래에 놓인 구리 층 (505) 과 콘택트하지 않고 포토레지스트 (503) 위에 존재하고 그리고 선택된 존으로의 이온 전류를 차단하는 차폐부로서 기능한다. 리세스된 피처들에 증착된 구리 (506) 가 도시된다. 다음에, 웨이퍼 기판은 피처들 내의 구리 위에 SnAg 캡들을 전기 도금하도록 구성된 새로운 도금 셀로 이송된다. 새로운 도금 셀에서, 립시일 (500) 보다 큰 내경을 갖는 립시일 (501) 이 사용된다. SnAg를 도금하기 전에 이 직경들의 차 때문에, 립시일 (501) 은 폭 W를 갖는 선택된 존을 형성하는 충진되지 않은 리세스된 피처들 근방에 존재한다. 선택된 존의 폭 W는 제 2 립시일의 내측 반경과 제 1 립시일의 내측 반경 사이의 차와 같다. 선택된 존의 폭의 수치적 특성들이 논의되었다. SnAg 도금의 시작시, 립시일 (501) 에 인접한 선택된 존의 리세스된 피처들이 충진되지 않았고, 그리고 다른 리세스된 피처들이 구리로 부분적으로 충진되기 때문에, 전기 도금이 종료된 후 선택된 존 외부의 리세스된 피처들이 포토레지스트 (503) 의 레벨 위로 SnAg 범프들 (511) 을 갖지만, 선택된 존의 리세스된 피처들은 포토레지스트의 레벨보다 훨씬 아래에 유지되고 립시일 (301) 과 콘택트할 위험이 없는 증착된 SnAg (513) 를 갖도록 전기 도금이 수행될 수 있다. 전착 후 획득된 기판이 도 5b에 도시된다.
이 방법은 SnAg 캡들을 갖는 구리 필라들을 증착하는데 사용될 수 있다. 다층 스택들 (예를 들어, 구리 필라들) 의 경우, 가변하는 직경의 립시일들은 립시일 바로 옆의 범프들이 절대로 범프-아웃되지 않도록 선택된다. 이는 Cu 층에 대해 보다 작은 직경의 립시일을 선택하고 SnAg 층에 대해 보다 큰 직경의 립시일을 선택함으로써 달성된다. 예를 들어, 구리 필라는 20 ㎛ SnAg 캡과 함께 20 ㎛ Cu로 구성될 수도 있다. 이 경우, 포토레지스트가 대략 40 ㎛ 이하이면, SnAg 캡은 립시일과 콘택트하도록 포토레지스트를 넘어 도금될 수도 있다. 그러나, 구리 도금에 사용된 립시일이 SnAg 도금에 사용된 립시일보다 약간 작은 직경을 갖는다면 (예를 들어, 립시일들 사이에 0.05 내지 1 ㎜의 반경 차), 구리는 립시일 바로 옆에 도금되지 않을 것이다. 따라서, 립시일 근방의 총 두께는 단지 20 ㎛ SnAg일 것이고 금속은 포토레지스트 내에 깊게 남아 있어서 립시일이 캐소드와 콘택트하지 않을 것이다. 이 경우, 주석은 도금에 사용된 립시일 바로 옆에 도금된 구리가 없기 때문에, SnAg 층은 범프-아웃되지 않는다.
일부 실시 예들에서, 부가적인 전착 단계들이 시퀀스에 부가될 수도 있다. 일 구현 예에서, 니켈의 박층이 니켈 증착을 위해 구성된 제 3 도금 셀에서 구리 증착 단계와 SnAg 증착 단계 사이에 전기 도금된다.
도시된 예에서, 제 1 단계에서 증착된 금속은 구리이고 제 2 단계에서 증착된 금속은 SnAg이지만, 제 1 금속 및 제 2 금속이 반드시 상이할 필요는 없다는 것을 주의한다. 예를 들어, 일부 실시 예들에서, 제 1 금속 및 제 2 금속 모두 SnAg이다. SnAg의 제 1 부분은 선택된 존을 차단하는 립시일을 사용하여 (피처들을 완전히 충진하지 않고) 증착되고, 이어서 기판은 충진되지 않은 피처들을 갖는 선택된 존을 개방하는 보다 큰 직경의 립시일을 갖는 또 다른 셀로 이송된다. 이어서 나머지 SnAg가 증착되어 선택된 존 외부의 피처들이 범프-아웃되게 한다. 단일 층 SnAg 증착 (예를 들어, C4 범프) 의 경우, 범프 아웃은 통상적으로 단일 단계에서 발생한다. 이 방법은 C4 범프들에 적용될 수 있지만, SnAg 도금은 2 개의 상이한 도금 장치들 상에서 2 개의 단계들로 분할될 것이다. 예를 들어, 제 1 단계는 보다 작은 직경의 립시일을 사용하여 SnAg 층 두께의 50 ％를 도금할 것이고, 이어서 제 2 단계는 보다 넓은 직경의 립시일을 사용하여 남아 있는 SnAg를 도금할 것이다.
또 다른 양태에서, 반도체 기판 상에 금속을 전기 도금하기 위한 시스템이 제공되고, 시스템은: (a) 반도체 기판 상에 제 1 금속을 전착하도록 구성된 제 1 전기 도금 장치로서, 제 1 전기 도금 장치는 제 1 립시일을 갖는 기판 홀더를 갖는, 제 1 전기 도금 장치; 및 (b) 반도체 기판 상으로 제 2 금속을 전착하도록 구성된 제 2 전기 도금 장치로서, 제 2 전기 도금 장치는 제 2 립시일을 갖는 기판 홀더를 갖고, 제 2 립시일은 제 1 립시일보다 큰 직경을 갖는, 제 2 전기 도금 장치를 포함한다. 일부 실시 예들에서, 제 2 립시일의 내측 반경과 제 1 립시일의 내측 반경 간의 차는 약 1 ㎜ 미만이다. 장치는 제 1 전기 도금 장치로부터 제 2 전기 도금 장치로 기판을 이송하기 위한 로봇 이송 메커니즘 및 본 명세서에 기술된 방법들을 수행하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 더 포함할 수도 있다.
일부 실시 예들에서, 범프 아웃을 방지하기 위한 선택된 존의 프로세싱은 차폐부를 사용하여 선택된 존을 차폐함으로써 전기 도금과 동시에 수행된다. 일부 실시 예들에서, 전기 도금 장치의 립시일 상의 금속의 증착을 방지하거나 감소시키는 동안, 복수의 쓰루-마스크 리세스된 피처들을 갖는 반도체 기판 상에 금속 (예를 들어, SnAg) 을 전착하는 방법이 제공되고, 방법은: 금속으로 하여금 마스크의 평면 위로 증착되지 않고 립시일과 콘택트되지 않게 하도록 립시일에 근접한 선택된 존을 차폐하는 동안 전기 도금 셀에서 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계를 포함한다. 일부 실시 예들에서, 선택된 존은 립시일에 해제 가능하게 부착된 차폐부에 의해 차폐된다. 이 구성은 부착된 차폐부 (602) 를 갖는 립시일 (601) 을 사용하여 충진된 쓰루-레지스트 리세스된 피처들을 갖는 기판의 주변 부분의 개략적인 단면도를 예시하는 도 6에 도시된다. 차폐부는 포토레지스트 (603) 와 콘택트하지 않고 (차폐부와 기판 사이의 갭은 전해질로 충진됨) 선택된 존에서 이온 전류 (결과적으로 도금된 두께) 를 감소시키는데 여전히 효과적이다. 이온 전류는 캐소드로 바이어스된 금속 층 (605) 으로 지향되는 화살표들로 예시된다. 선택된 존 외부의 리세스된 피처들은 SnAg 충진 (611) 에 의해 도시된 바와 같이 범프-아웃되도록 허용되는 반면, 선택된 존의 리세스된 피처들은 피처들 내에 잘 유지되도록 SnAg 증착물들 (613) 에 대해 충분히 차폐되는 것으로 예시된다. 차폐부는 약 2 ㎜ 미만 (예를 들어, 약 0.05 내지 1 ㎜) 또는 약 1 ㎜ 미만의 상대적으로 작은 폭 W1을 가질 수 있다. 일부 실시 예들에서, 차폐부는 기판에 근접하게 (예를 들어, 기판으로부터 약 1 ㎜ 이내, 거리 H1로 참조됨) 위치된다. 차폐부는 일부 실시 예들에서 전해질 화학 물질과 양립 가능한 비-탄성 중합체 비-도전성 재료로 이루어진다. 일부 실시 예들에서 차폐부 (립시일로부터 내측으로 돌출하는 부분) 는 일반적으로 환형 형상을 갖는다. 보다 일반적으로, 임의의 적합한 차폐 방법 (approach) 은 립시일 근방에서 매우 짧은 스케일로 이온 전류를 감소시킬 것이고 대부분의 경우들에서 차폐부는 차폐물 자체가 캐소드 및 후속하는 석출물에 콘택트할 위험이 없음을 보장하도록 포토레지스트와 콘택트하지 않을 것이다. 가장 효과적인 차폐부는 상기 기술된 바와 같이, 가장 갑작스러운 국부적 냉각 (이온 전류 감소) 동안 립시일의 연장부일 것이지만, 일반적으로 차폐부는 기판과 애노드 사이의 어디든 위치될 수도 있다.
또 다른 실시 예에서, 선택된 존은 상이한 구성들에서 선택된 존이 상이하게 차폐되도록, 제 1 구성으로부터 제 2 구성으로 형태를 변경하도록 구성되는 가요성 립시일을 사용함으로써 범프-아웃을 방지하도록 프로세싱될 수 있다. 이러한 수정 가능한 (modifiable) 립시일을 사용하는 이점은 선택된 존에서 전착이 차단될 수 있고 이어서 선택된 존이 도금 셀을 변경하지 않고 도금을 위해 개방될 수 있다는 것이다.
일 구현 예에서, 전착 방법은: (a) 가요성 립시일을 사용하여 전기 도금 셀에서 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계로서, 립시일의 제 1 위치에 의해 차폐된 선택된 존 내에 전착되지 않도록 가요성 립시일은 제 1 위치에 구성되고, 선택된 존은 기판의 주변부에 위치되는, 금속 전착 단계; 및 (b) 선택된 존의 차폐를 제거하도록 가요성 가요성 립시일을 제 2 위치에 구성하고, 단계 (a) 후에 립시일이 제 2 위치에 있는 동안 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계를 수반하고, 선택된 존의 전착은 마스크의 평면 위에 그리고 립시일과 콘택트하는 전착을 발생시키지 않지만, 반도체 기판 상의 다른 곳에서 전착은 마스크의 평면 위의 전착을 발생시킨다.
일부 실시 예들에서, 립시일은 토크를 사용하여 제 1 구성으로부터 제 2 구성으로 변경된다. 일부 실시 예들에서, 토크는 기판을 홀딩하는 컵의 기하 구조에 의해 유도된다. 이러한 립시일의 예는 도 7a 내지 도 7c에 예시되고, 립시일-웨이퍼 콘택트 (701) 의 위치는 도 7a의 구성, 도 7b의 구성, 및 도 7c의 구성 사이에 기판을 홀딩하는 컵 (707) 상의 토크를 사용함으로써 변경될 수 있음을 예시한다. 예를 들어, 주석은 도금은 립시일 (703) 이 도 7a에 도시된 위치에 있을 때 시작될 수 있고, 기판 (705) 과의 콘택트 지점 (701) 은 더 내측에 있다. 다음에, 피처들이 범프 아웃되기 전에, 도 7a에 도시된 구성에 의해 이전에 차단된 선택된 영역이 도금까지 개방되도록 립시일 (703) 의 구성이 도 7b에 도시된 구성으로 변경될 수 있다. 이어서 도금은 선택된 영역 내의 피처들이 범프-아웃되지 않도록 진행될 수 있는 한편, 선택된 영역 외부의 피처들은 범프-아웃된다. 대안적으로, 도금은 도 7c에 도시된 구성으로 시작될 수도 있고, 이어서 도 7a 또는 도 7b에 도시된 구성으로 완료될 수도 있다. 상이한 단계들은 상이한 방식들로 동일한 립시일들을 토킹함 (torque) 으로써 상이한 배제 (차폐) 를 구동하는 립시일 지지 하드웨어의 변동들을 가질 수도 있다.
일부 실시 예들에서, 립시일은 압축을 사용하여 제 1 구성으로부터 제 2 구성으로 변경된다. 이러한 립시일의 예는 도 8a 및 도 8b에 예시되고, 립시일-웨이퍼 콘택트의 사이즈는 컵 압축력 또는 콘택트 스프링 압축력을 사용함으로써 변경될 수 있다. 도 8a는 립시일이 압축되지 않은 상태인, 립시일 및 기판의 일부를 예시하는 한편, 도 8b는 립시일이 압축된 상태인, 립시일 및 기판의 동일한 부분을 예시한다. 일부 실시 예들에서, 주석은 도금은 립시일이 도 8b에 도시된 위치 (압축된 상태) 에 있을 때, 그리고 피처들이 범프-아웃되기 전에 시작될 수 있다. 압축된 구성에서, 립시일 (803) 과 기판 (805) 사이의 최내측 콘택트 지점 (801) 은 도 8a에 도시된 압축되지 않은 상태에서보다 기판의 중심에 보다 가깝다. 도 8b에 도시된 압축된 립시일을 사용한 최초 도금 후에, 립시일의 구성은 도 8b에 도시된 구성에 의해 이전에 차단된 선택된 영역이 도금까지 개방되도록 도 8a에 도시된 구성 (압축되지 않음) 으로 변경될 수 있다. 이어서 도금은 선택된 영역 내의 피처들이 범프-아웃되지 않도록 진행될 수 있는 한편, 선택된 영역 외부의 피처들은 범프-아웃된다.
본 명세서에 제공된 방법들 및 장치들은 립시일 석출을 감소시킬 수 있고 단독으로 또는 석출의 효과들을 감소시킬 수 있는 다른 방법들과 조합하여 사용될 수 있다. 일부 실시 예들에서, 립시일은 일부 구현 예들에서 소수성이거나 소수성 코팅 (예를 들어, 퍼플루오르화된 폴리머) 으로 코팅될 수도 있는 탄성 중합체 비전도성 재료로 이루어진다. 립시일의 재료들에 대한 소수성 표면들의 사용은 립시일 상의 금속들의 최초 흡착 및 무전해 디포지션을 감소시킬 수 있다. 또한 일부 실시 예들에서, 립시일들은 주기적인 세정 없이 사용될 수 있는 한편, 다른 실시 예들에서 립시일들의 세정은 주기적으로 (예를 들어, 규정된 수의 웨이퍼들의 프로세싱 후에) 수행될 수 있다.
장치
본 명세서에 기술된 증착 방법들은 다양한 장치들에서 수행될 수 있다. 적합한 장치는 전해질 및 애노드를 홀딩하도록 구성된 도금 챔버, 및 기판을 캐소드로 바이어싱하기 위한 콘택트들을 갖는 기판 홀더, 기판을 홀딩하기 위한 컵 및 립시일을 포함한다. 증착은 상향 대면 (face-up) 또는 하향 대면 (face-down) 배향으로 수행될 수 있다. 일부 도금 툴들은 또한 수직으로 실행될 수도 있다. 적합한 장치의 예는 CA, Fremont 소재의 Lam Research Corp.로부터 입수 가능한 SABER 3D 툴이다. 일부 실시 예들에서, 전기 도금 툴은 (동일하거나 상이한 금속들을 전착하기 위한) 복수의 도금 셀들 및 개별 도금 셀들 사이에서 기판을 이송하기 위한 로봇 툴을 포함한다.
일부 실시 예들에서, 제 1 금속 (예를 들어, 구리) 의 전기 도금은 제 1 도금 챔버 및 제 1 립시일을 갖는 제 1 기판 홀더를 갖는 제 1 전기 도금 장치에서 수행되고, 제 2 금속의 전기 도금은 제 2 도금 챔버, 및 제 2 립시일 (예를 들어, 제 1 립시일보다 큰 내경의 립시일) 을 갖는 제 2 기판 홀더를 갖는 제 2 전기 도금 장치에서 수행된다.
하향 대면 배향으로 제 1 금속 또는 제 2 금속의 전착을 위해 사용될 수 있는 장치의 개략적인 단면도가 도 9에 도시된다. 장치는 전해질 (903) 및 애노드 (905) 를 홀딩하도록 구성된 도금 챔버 (901) 를 포함한다. 기판 홀더 (907) 는 반도체 기판 (909) 을 하향 대면 배향으로 홀딩하고 전기 도금 동안 기판 (909) 을 회전시키도록 구성된다. 기판 홀더 (907) 는 전기 도금 동안 기판을 캐소드로 (네거티브로) 바이어스하도록 구성된 전기적 콘택트들을 더 포함한다. 예시된 실시 예에서, 장치는 기판 (909) 에 근접한 (예를 들어, 기판의 약 10 ㎜ 이내) 이온 저항성 이온 투과성 엘리먼트 (911) 를 더 포함한다. 이온 저항성 이온 투과성 엘리먼트 (911) 는 통상적으로 복수의 쓰루-채널들을 갖는 비전도성 재료 또는 전해질의 플로우를 허용하는 3D 다공성 네트워크로 이루어진 플레이트이다. 이온 저항성 이온 투과성 엘리먼트 (911) 는 종종 반도체 기판 (909) 상의 도금의 균일성을 개선하도록 사용된다. 도금 챔버 (901) 는 전해질의 도입을 위한 개구부 (913) 를 포함한다. 도시된 실시 예에서, 전해질은 도금 챔버의 하단 부분에 들어가고 이어서 화살표들 (915) 로 도시된 바와 같이 이온 저항성 이온 투과성 엘리먼트 (911) 의 채널들을 통해 반도체 기판 (909) 을 향해 흐른다. 다른 실시 예들에서, 전해질은 반도체 기판 (909) 의 작업 표면에 실질적으로 수직인 전해질의 플로우에 더하여, 또는 대신에 반도체 기판 (909) 의 작업 표면에 실질적으로 평행한 방향으로 측방향으로 주입될 수 있다.
일부 실시 예들에서, 장치는 애노드와 캐소드로 바이어스된 기판 사이에 이온 투과성 멤브레인을 더 포함하고, 이는 도금 챔버를 애노드 액 챔버 및 캐소드 액 챔버로 분리하고, 여기서 애노드 액 챔버 및 캐소드 액 챔버 내의 전해질은 상이한 조성들을 가질 수도 있다. 예를 들어, 주석은의 전착 동안, 캐소드 액은 주석 이온 및 은 이온을 모두 포함하는 한편, 애노드 액은 주석 이온들만을 포함할 수도 있다.
일부 실시 예들에서, 장치는 본 명세서에 기술된 임의의 방법 단계들을 수행하게 하는 프로그램 인스트럭션들을 갖는 제어기를 더 포함한다.
복수의 금속들의 전착을 위해 구성된 통합된 장치가 도 10에 예시된다. 이 실시 예에서, 장치 (1000) 는 전기 도금 셀들 (1007) 의 세트를 갖고, 각각은 쌍을 이루거나 복수의 "듀엣" 구성으로 전해질을 담는 배스 (electrolyte-containing bath) 를 포함한다. 전기 도금 그 자체 (per se) 에 더하여, 장치 (1000) 는 예를 들어, 다양한 다른 전기 도금 또는 전기 평탄화 관련 프로세스들 및 하위 단계들, 예컨대 스핀-린싱, 스핀-건조, 금속 및 실리콘 습식 에칭, 무전해 디포지션, 사전 습식 처리 및 사전 화학 처리, 환원, 어닐링, 포토레지스트 스트립핑, 및 표면 사전 활성화를 수행할 수도 있다. 장치 (1000) 는 도 10에 개략적으로 위에서 아래로 도시되고, 단일 레벨 또는 "플로어"만이 도면에 드러나지만, 이러한 장치, 예를 들어, Lam Research SabreTM 3D 툴이 서로 상단 상에 "스택된" 2 개 이상의 레벨들을 가질 수 있고, 각각은 잠재적으로 프로세싱 스테이션들의 동일하거나 상이한 유형들을 갖는 것이 당업자에 의해 쉽게 이해된다. 일부 실시 예들에서, 상이한 금속들에 대한 전기 도금 스테이션들은 상이한 레벨들의 툴 상에 배치된다. 다른 실시 예들에서, 단일 레벨은 제 1 금속 및 제 2 금속 모두를 전기 도금하기 위한 스테이션들을 포함할 수도 있다.
도 10을 다시 참조하면, 전기 도금될 기판들 (1006) 은 일반적으로 프론트 엔드 로딩 FOUP (front loading unified pod) (1001) 를 통해 장치 (1000) 에 피딩되고, 이 예에서, 이는 액세스 가능한 스테이션들의 일 스테이션으로부터 또 다른 스테이션으로 복수의 치수들의 스핀들 (spindle) (1003) 에 의해 구동된 기판 (1006) 을 집어넣고 (retract) 이동시킬 수 있는, 프론트-엔드 로봇 (1002) 을 통해 FOUP로부터 장치 (1000) 의 메인 기판 프로세싱 영역으로 전달된다―2 개의 프론트-엔드 액세스 가능한 스테이션들 (1004) 및 또한 2 개의 프론트-엔드 액세스 가능한 스테이션들 (1008) 이 이 예에서 도시된다. 프론트-엔드액세스 가능한 스테이션들 (1004 및 1008) 은 예를 들어, 전처리 스테이션들, 및 SRD (spin rinse drying) 스테이션들을 포함할 수도 있다. 프론트-엔드 로봇 (1002) 의 측면-측면으로부터의 측방향 이동은 로봇 트랙 (1002a) 을 활용하여 달성된다. 기판들 (1006) 각각은 모터 (미도시) 에 연결된 스핀들에 의해 구동된 컵/콘 어셈블리 (미도시) 에 의해 홀딩될 수도 있고, 모터는 마운팅 브라켓 (1009) 에 부착될 수도 있다. 이 예에서 또한 도시된 것은 전기 도금 셀들 (1007) 의 4 개의 "듀엣들"이고, 총 8 개의 셀들 (1007) 이다. 전기 도금 셀들 (1007) 은 제 1 금속 및 제 2 금속을 전기 도금하기 위해 사용될 수도 있다. 제 1 금속이 도금 스테이션들 (1007) 중 하나에서 전기 도금된 후, 기판은 장치의 동일한 레벨 또는 장치 (1000) 의 상이한 레벨 상의 제 2 금속의 전기 도금을 위해 구성된 도금 셀로 이송된다. 시스템 제어기 (미도시) 가 전착 장치 (1000) 의 속성들 중 일부 또는 전부를 제어하기 위해 전착 장치 (1000) 에 커플링될 수도 있다. 시스템 제어기는 본 명세서에 앞서 기술된 프로세스들에 따른 인스트럭션들을 실행하도록 프로그래밍되거나 달리 구성될 수도 있다.
시스템 제어기는 통상적으로 장치가 본 발명에 따른 방법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 포함하는 머신-판독가능 매체가 시스템 제어기에 커플링될 수도 있다.
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치와 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는, "제어기"로서 지칭될 수도 있다. 프로세싱 요건들 및/또는 시스템의 유형에 따라, 제어기는 전해질들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 캐소드로 전달된 전압, 툴 및 다른 이송 툴들 및/또는 특정한 시스템에 연결되거나 특정 시스템과 인터페이싱되는 로드 록들 내외로 웨이퍼 이송들을 포함하여, 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고 (enable), 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 유형 및 수행될 프로세스의 유형에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (Atomic Layer Deposition) 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
일부 실시 예들에서, 장치는 본 명세서에 기술된 임의의 방법 단계들을 수행하게 하는 프로그램 인스트럭션들을 갖는 제어기를 포함한다.
일 양태에서, 반도체 기판 상에 금속을 전기 도금하기 위한 시스템이 제공되고, 시스템은: (a) 반도체 기판 상에 제 1 금속을 전착하도록 구성된 제 1 전기 도금 장치로서, 제 1 전기 도금 장치는 제 1 립시일을 갖는 기판 홀더를 포함하는, 제 1 전기 도금 장치; 및 (b) 반도체 기판 상으로 제 2 금속을 전착하도록 구성된 제 2 전기 도금 장치로서, 제 2 전기 도금 장치는 제 2 립시일을 갖는 기판 홀더를 포함하고, 제 2 립시일은 제 1 립시일보다 큰 직경을 갖는, 제 2 전기 도금 장치를 포함한다. 일부 실시 예들에서, 제 2 립시일의 내측 반경과 제 1 립시일의 내측 반경 간의 차는 약 1 ㎜ 미만이다. 일부 실시 예들에서, 시스템은 (i) 쓰루-마스크 리세스된 피처들을 부분적으로 충진하도록 제 1 전기 도금 장치 내에서 제 1 금속의 전기 도금을 유발하고 (ii) 반도체 기판을 제 2 전기 도금 장치로 이송; 및 (iii) 제 2 립시일이 증착 과정 동안 전착된 제 2 금속과 콘택트하지 않도록, 그리고 리세스된 쓰루-마스크 피처들의 적어도 일부가 마스크의 평면 위로 충진되도록, 제 1 금속 위에 제 2 전기 도금 장치 내에서 제 2 금속의 전기 도금을 유발하기 위한 프로그램 인스트럭션들을 갖는 제어기를 더 포함한다.
본 명세서에 상기 본 명세서에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 (furnace) 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다.

Claims (29)

1.전기 도금 장치의 립시일 (lipseal) 상의 금속의 증착을 방지하거나 감소시키는 동안, 복수의 쓰루-마스크 리세스된 피처들 (through-mask recessed features) 을 갖는 반도체 기판 상에 금속을 전착하는 (electrodeposit) 방법에 있어서,
(a) 제 1 립시일을 사용하는 제 1 전기 도금 셀에서 반도체 기판의 쓰루-마스크 리세스된 피처들 내로 제 1 금속을 전착하는 단계; 및
(b) 상기 단계 (a) 후에 상기 제 1 립시일보다 큰 내경을 갖는 제 2 립시일을 사용하는 제 2 전기 도금 셀에서, 상기 쓰루-마스크 리세스된 피처들 내로 제 2 금속을 전착하는 단계로서, 상기 반도체 기판은 상기 제 1 금속이 선택된 존에 전착되지 않도록 그리고 상기 제 2 금속이 상기 선택된 존에 전착되게 하도록 상기 제 2 립시일이 아니라 상기 제 1 립시일에 의해 전해질에 대한 노출로부터 차폐된 상기 선택된 존을 포함하는, 상기 제 2 금속을 전착하는 단계를 포함하는, 전착 방법.
제 1 항에 있어서,
상기 단계 (b) 에서 상기 선택된 존에서 상기 제 2 금속의 전착은 상기 마스크의 평면 위의 전착을 발생시키지 않는, 전착 방법.
제 1 항에 있어서,
상기 단계 (b) 에서 상기 선택된 존에서 상기 제 2 금속의 전착은 상기 전착된 제 2 금속과 상기 제 2 립시일의 콘택트를 발생시키지 않는, 전착 방법.
제 1 항에 있어서,
상기 단계 (b) 는 상기 선택된 존 외부의 상기 마스크의 평면 위로 상기 제 2 금속의 전착을 발생시키는, 전착 방법.
제 1 항에 있어서,
상기 단계 (b) 는 상기 선택된 존 외부의 상기 마스크의 평면 위로 상기 제 2 금속의 전착을 발생시키고, 그리고 상기 선택된 존에서 상기 마스크의 상기 평면 아래로 전착을 발생시키는, 전착 방법.
제 1 항에 있어서,
상기 제 1 금속은 구리이고 상기 제 2 금속은 주석과 은의 조합인, 전착 방법.
제 1 항에 있어서,
상기 제 1 금속은 주석과 은의 조합이고, 그리고 상기 제 2 금속은 주석과 은의 조합인, 전착 방법.
제 1 항에 있어서,
상기 선택된 존의 상기 폭은 약 0.05 내지 1 ㎜인, 전착 방법.
제 1 항에 있어서,
상기 선택된 존의 폭은 약 0.25 ㎜인, 전착 방법.
제 1 항에 있어서,
상기 마스크는 포토레지스트이고 상기 제 2 립시일은 상기 전기 도금 과정 동안 상기 포토레지스트와 직접적으로 콘택트하는, 전착 방법.
제 1 항에 있어서,
상기 쓰루-마스크 리세스된 피처들은 약 10 내지 50 ㎛의 폭을 갖는, 전착 방법.
제 1 항에 있어서,
상기 마스크는 약 10 내지 100 ㎛의 두께를 갖는, 전착 방법.
제 1 항에 있어서,
상기 제 1 립시일 및 상기 제 2 립시일은 탄성 중합체 (elastomeric) 재료로 이루어지고, 상기 선택된 존의 폭은 상기 제 2 립시일의 내측 반경과 상기 제 1 립시일의 내측 반경 사이의 차와 같고, 그리고 상기 선택된 존은 환형 형상을 갖는, 전착 방법.
반도체 기판 상에 금속을 전기 도금하기 위한 시스템에 있어서,
(a) 제 1 금속을 반도체 기판 상으로 전착하기 위해 구성된 제 1 전기 도금 장치로서, 상기 제 1 전기 도금 장치는 제 1 립시일을 갖는 기판 홀더를 포함하는, 상기 제 1 전기 도금 장치, 및
(b) 제 2 금속을 상기 반도체 기판 상으로 전착하기 위해 구성된 제 2 전기 도금 장치로서, 상기 제 2 전기 도금 장치는 제 2 립시일을 갖는 기판 홀더를 포함하고, 상기 제 2 립시일은 상기 제 1 립시일보다 큰 내경을 갖는, 상기 제 2 전기 도금 장치를 포함하는, 전기 도금 시스템.
제 14 항에 있어서,
상기 제 2 립시일의 내측 반경과 상기 제 1 립시일의 내측 반경 간의 차는 약 1 ㎜ 미만인, 전기 도금 시스템.
제 14 항에 있어서,
상기 제 2 립시일의 내측 반경과 상기 제 1 립시일의 내측 반경 간의 차는 약 0.05 내지 1 ㎜인, 전기 도금 시스템.
제 14 항에 있어서,
상기 제 2 립시일의 내측 반경과 상기 제 1 립시일의 내측 반경 사이의 차는 약 0.25 ㎜인, 전기 도금 시스템.
제 14 항에 있어서,
상기 제 1 립시일 및 상기 제 2 립시일은 탄성 중합체 재료를 포함하는, 전기 도금 시스템.
제 14 항에 있어서,
상기 제 1 금속 및 상기 제 2 금속은 상이하고, 그리고 상기 제 1 전기 도금 장치는 구리 애노드를 포함하고, 그리고 상기 제 2 전기 도금 장치는 주석 애노드를 포함하는, 전기 도금 시스템.
제 14 항에 있어서,
상기 제 1 금속 및 상기 제 2 금속은 모두 주석과 은의 조합이고, 그리고 상기 제 1 전기 도금 장치 및 상기 제 2 전기 도금 장치는 모두 주석 애노드들을 포함하는, 전기 도금 시스템.
제 14 항에 있어서,
상기 반도체 기판을 상기 제 1 전기 도금 장치로부터 상기 제 2 전기 도금 장치로 이송하기 위해 구성된 메커니즘을 더 포함하는, 전기 도금 시스템.
제 14 항에 있어서,
상기 제 1 전기 도금 장치 및 상기 제 2 전기 도금 장치 중 적어도 하나는 주석과 은의 조합의 전착을 위해 구성되고, 그리고 애노드 챔버와 캐소드 챔버를 분리하는 멤브레인을 포함하고, 상기 멤브레인은 은 이온들이 상기 멤브레인을 가로질러 이동하는 것을 실질적으로 방지하는, 전기 도금 시스템.
제 22 항에 있어서,
상기 제 1 전기 도금 장치는 구리의 전착을 위해 구성되고, 그리고 상기 제 2 장치는 주석과 은의 조합의 전착을 위해 구성되는, 전기 도금 시스템.
제 14 항에 있어서,
(i) 상기 반도체 기판 상의 쓰루-마스크 리세스된 피처들을 부분적으로 충진하도록 상기 제 1 전기 도금 장치 내에서 제 1 금속의 전기 도금;
(ii) 상기 제 2 전기 도금 장치로 상기 반도체 기판의 이송; 및
(iii) 상기 제 2 립시일이 상기 전기 도금 과정 동안 상기 전기 도금된 제 2 금속과 콘택트하지 않도록, 그리고 상기 쓰루-마스크 리세스된 피처들의 적어도 일부가 마스크의 평면 위로 충진되도록, 상기 제 1 금속 위의 상기 제 2 전기 도금 장치 내에서 제 2 금속의 전기 도금을 유발하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 더 포함하는, 전기 도금 시스템.
전기 도금 장치의 립시일 상의 금속의 증착을 방지하거나 감소시키는 동안, 반도체 기판 상에 금속을 전착하는 방법에 있어서,
(a) 전기 도금 장치의 기판 홀더 내로 반도체 기판을 제공하는 단계로서, 상기 기판 홀더는 전기 도금 동안 립시일의 적어도 일부가 전해질과 콘택트하도록 위치된 상기 립시일을 포함하는, 상기 반도체 기판 제공 단계; 및
(b) 상기 립시일로 지향된 이온 전류 흐름을 방지하거나 감소시키는 동안, 상기 반도체 기판 상에 상기 금속을 전기 도금하는 단계를 포함하는, 전착 방법.
전기 도금 장치의 립시일 상의 금속의 증착을 방지하거나 감소시키는 동안, 복수의 쓰루-마스크 리세스된 피처들을 갖는 반도체 기판 상에 금속을 전착하는 방법에 있어서,
(a) 금속으로 하여금 마스크의 평면 위로 증착되지 않고 립시일과 콘택트되지 않게 하도록 상기 립시일에 근접한 선택된 존을 차폐하는 동안 전기 도금 셀에서 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계를 포함하는, 전착 방법.
전기 도금 장치의 립시일 상의 금속의 증착을 방지하거나 감소시키는 동안, 복수의 쓰루-마스크 리세스된 피처들을 갖는 반도체 기판 상에 금속을 전착하는 방법에 있어서,
(a) 가요성 립시일을 사용하여 전기 도금 셀에서 반도체 기판의 리세스된 쓰루-마스크 피처들 내로 금속을 전착하는 단계로서, 상기 가요성 립시일은, 상기 금속이 상기 립시일의 제 1 위치에 의해 차폐된 선택된 존에 전착되지 않도록 상기 제 1 위치에 구성되고, 상기 선택된 존은 상기 기판의 주변부에 위치되는, 상기 금속 전착 단계; 및
(b) 상기 선택된 존의 상기 차폐를 제거하기 위해 제 2 위치로 상기 가요성 립시일을 구성하는 단계, 및 상기 립시일이 상기 제 2 위치에 있는 동안, 상기 단계 (a) 후에 상기 리세스된 쓰루-마스크 피처들 내로 상기 금속을 전착하는 단계로서, 상기 반도체 기판 상의 다른 곳의 전착은 상기 마스크의 상기 평면 위로 전착을 발생시키는 동안, 상기 선택된 존의 상기 전착은 상기 마스크의 상기 평면 위로 전착을 발생시키지 않고 그리고 상기 전착된 금속과 상기 립시일의 콘택트를 발생시키지 않는, 상기 가요성 립시일 구성 및 금속 전착 단계를 포함하는, 전착 방법.
반도체 기판 상에 금속을 증착하기 위한 전기 도금 장치에 있어서,
(a) 전해질 및 애노드를 홀딩하도록 구성된 도금 용기; 및
(b) 전기 도금 동안 반도체 기판을 홀딩하고 캐소드로 바이어스하도록 (cathodically bias) 구성된 기판 홀더를 포함하고, 상기 전기 도금 장치는 상기 기판 홀더의 립시일에 근접하게 위치된 약 1 ㎜ 미만의 폭을 갖는 환형 차폐부를 더 포함하는, 전기 도금 장치.
반도체 기판 상에 금속을 증착하기 위한 전기 도금 장치에 있어서,
(a) 전해질 및 애노드를 홀딩하도록 구성된 도금 용기; 및
(b) 전기 도금 동안 반도체 기판을 홀딩하고 캐소드로 바이어스하도록 구성된 기판 홀더로서, 상기 기판 홀더는 제 1 위치와 제 2 위치 사이에서 형상을 변경하도록 구성된 가요성 립시일을 포함하고, 상기 제 1 위치와 상기 제 2 위치는 상기 반도체 기판의 표면을 상이하게 차폐하는, 상기 기판 홀더를 포함하는, 전기 도금 장치.
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