KR20200030405A - 관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극 - Google Patents

관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극 Download PDF

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Abstract

관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극이 개시된다.
본 발명의 실시예에 따른 관통형 전극 제조 방법은, 메인 웨이퍼를 준비하는 단계; 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계; 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계; 기판에 관통홀을 형성하는 단계; 기판의 일면에 시드 금속을 증착하여 기판의 일면과 관통홀의 입구에 시드 금속층을 형성하는 단계; 기판의 관통홀에 전극 물질을 1차 성장시키는 단계; 기판의 관통홀을 마감층으로 폐쇄한 후, 기판의 관통홀에 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계; 시드 금속층 및 마감층을 제거하는 단계; 및 보조 웨이퍼의 나머지를 제거하는 단계를 포함한다.

Description

관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극{METHOD FOR MANUFACTURING THROUGH HOLE ELECTRODE AND THROUGH HOLE ELECTRODE MANUFACTURED BY METHOD}
본 발명은 관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극에 관한 것이다.
일반적으로, 고 밀도, 고 신뢰성을 갖는 반도체 디바이스를 제조하기 위해 관통형 전극이 사용되고 있다.
이러한 관통형 전극을 제조하는 방법을 간략히 살펴보면, 먼저, 양면에 산화막이 형성된 기판에 관통홀이 형성된다. 다음으로, 기판의 일면에 시드 금속층이 형성된 후, 시드 금속층을 시드층으로 하여 관통홀에 전극이 성장됨으로써 전극층이 형성된다. 그 후, 전극층의 형성이 완료되면, 관통형 전극의 양면을 연마하는 평탄화 공정이 수행됨으로써 관통형 전극이 제조된다.
한편, 관통형 전극의 양면이 평탄화되는 과정에서 기판의 양면에 구비된 산화막이 연마되어 산화막이 손상되는 경우, 손상된 산화막에 인접하는 전극층 및 이와 인접하는 다른 전극층 사이가 절연되지 않는 불량이 발생하는 문제가 있다.
일본 공개특허공보 제2017-069240호 (2017.04.06. 공개)
본 발명의 실시예들은 상술한 바와 같은 종래기술의 문제점에 착안하여 제안되는 것으로서, 평탄화 공정시 산화막이 손상되는 것이 방지되어 산화막의 손상으로 인해 유발될 수 있는 불량이 최소화된 관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극을 제공하고자 한다.
본 발명의 일 측면에 따르면, 메인 웨이퍼를 준비하는 단계; 상기 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계; 상기 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계; 상기 기판에 관통홀을 형성하는 단계; 상기 기판의 일면에 시드 금속을 증착하여 상기 기판의 일면과 상기 관통홀의 입구에 시드 금속층을 형성하는 단계; 상기 기판의 상기 관통홀에 전극 물질을 1차 성장시키는 단계; 상기 기판의 상기 관통홀을 마감층으로 폐쇄한 후, 상기 기판의 상기 관통홀에 상기 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계; 상기 시드 금속층 및 상기 마감층을 제거하는 단계; 및 상기 보조 웨이퍼의 나머지를 제거하는 단계를 포함하는, 관통형 전극 제조 방법이 제공될 수 있다.
또한, 상기 보조 웨이퍼를 부착하는 단계는, 상기 메인 웨이퍼의 양면에 산화막을 형성하는 단계; 및 상기 산화막에 상기 보조 웨이퍼를 부착하는 단계를 포함할 수 있다.
또한, 상기 기판을 제작하는 단계에서, 상기 산화막이 노출되지 않도록 상기 보조 웨이퍼의 일부분을 제거할 수 있다.
또한, 상기 기판을 제작하는 단계에서, 상기 보조 웨이퍼는 상기 보조 웨이퍼의 초기 두께 대비 10% 내지 15%의 범위에서 제거될 수 있다.
또한, 상기 보조 웨이퍼의 나머지를 제거하는 단계는 건식 식각 공정을 통해 수행될 수 있다.
또한, 상기 시드 금속층 및 상기 마감층을 제거하는 단계는, 상기 보조 웨이퍼의 나머지가 노출될 때까지 수행될 수 있다.
또한, 본 발명의 다른 측면에 따르면, 본 발명의 관통홀 전극 제조 방법에 의해 제조되는 관통홀 전극은 메인 웨이퍼를 준비하는 단계; 상기 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계; 상기 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계; 상기 기판에 관통홀을 형성하는 단계; 상기 기판의 일면에 시드 금속을 증착하여 상기 기판의 일면과 상기 관통홀의 입구에 시드 금속층을 형성하는 단계; 상기 기판의 상기 관통홀에 전극 물질을 1차 성장시키는 단계; 상기 기판의 상기 관통홀을 마감층으로 폐쇄한 후, 상기 기판의 상기 관통홀에 상기 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계; 상기 시드 금속층 및 상기 마감층을 제거하는 단계; 및 상기 보조 웨이퍼의 나머지를 제거하는 단계를 포함하여 제조되도록 구성될 수 있다.
본 발명의 실시예들에 따른 관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극은 평탄화 공정시 산화막이 손상되는 것이 방지되어 산화막의 손상으로 인해 유발될 수 있는 불량이 최소화된 관통형 전극을 제조할 수 있다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 관통형 전극 제조 방법을 나타내는 순서도이다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 관통형 전극 제조 방법을 나타내는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 구성 및 작용에 대해 상세하게 설명한다. 이하의 설명은 특허 청구 가능한 본 발명의 여러 측면(aspects) 중 하나이며, 하기의 설명은 본 발명에 대한 상세한 기술의 적어도 일부를 이룰 수 있다.
다만, 본 발명을 설명함에 있어 공지된 구성 또는 기능에 관한 구체적인 설명은 본 발명을 명료하게 하기 위해 생략할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예들을 포함할 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 이와 같은 용어들에 의해 한정되지는 않는다. 이 용어들은 하나의 구성요소들을 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 일 실시예에 따른 관통형 전극 제조 방법에 의해 제조되는 관통형 전극(도 15, 1)은 일반적으로, 반도체 공정이나 전자부품 제조 공정에 있어서, 고 밀도, 고 신뢰성의 실장(packaging)을 위해 필요한 웨이퍼 레벨 패키징(wafer level packaging) 기술을 위해 사용될 수 있다. 이를 위해, 관통형 전극(10)은 메인 웨이퍼(11), 메인 웨이퍼(11)의 양면에 구비된 산화막(12), 메인 웨이퍼(11)와 산화막(12)을 관통하는 관통홀(10a) 및 관통홀(10a)에 구비되는 전극층(40)을 포함할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 관통형 전극 제조 방법에 대하여 설명하겠다.
도 2 내지 도 15를 더 참조하면, 본 발명의 일 실시예에 따른 관통형 전극 제조 방법은, 메인 웨이퍼(11)를 준비하는 단계(S100), 메인 웨이퍼(11)의 양면에 보조 웨이퍼(13)를 부착하는 단계(S200), 보조 웨이퍼(13)의 일부를 제거하여 기판(10)을 제작하는 단계(S300), 기판(10)에 관통홀(10a)을 형성하는 단계(S400), 기판(10)의 일면에 시드 금속을 증착하여 기판(10)의 일면과 관통홀(10a)의 입구에 시드 금속층(20)을 형성하는 단계(S500), 기판(10)의 관통홀(10a)에 전극 물질을 1차 성장시키는 단계(S600), 기판(10)의 관통홀(10a)을 마감층(30)으로 폐쇄한 후, 기판(10)의 관통홀(10a)에 전극 물질을 2차 성장시켜서 전극층(40)을 형성하는 단계(S700), 시드 금속층(20) 및 마감층(30)을 제거하는 단계(S800) 및 보조 웨이퍼(13)의 나머지를 제거하는 단계(S900)를 포함할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 관통형 전극 제조 방법을 각 단계별로 구분하여 설명하겠다.
메인 웨이퍼(11)를 준비하는 단계(S100)
도 2를 참조하면, 메인 웨이퍼(11)가 준비된다. 이때, 메인 웨이퍼(11)는 일 예로 실리콘 웨이퍼 또는 글라스 캐리어 웨이퍼를 포함할 수 있다.
다음으로, 메인 웨이퍼(11)의 양면이 연마됨으로써 공정에 요구되는 두께를 갖는 메인 웨이퍼(11)가 수득된다.
도 3을 참조하면, 열 산화막 공정을 통해 메인 웨이퍼(11)의 양면에 산화막(12)이 형성된다. 이때, 산화막(12)은 후속하여 형성되는 전극층(40) 간 절연을 위해 마련되는 부분으로, 일 예로 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
메인 웨이퍼(11)의 양면에 보조 웨이퍼(13)를 부착하는 단계(S200)
도 4를 참조하면, 메인 웨이퍼(11)의 준비가 완료되면, 메인 웨이퍼(11)와 실질적으로 동일한 두께를 가지고, 메인 웨이퍼(11)의 재질과 실질적으로 동일한 재질을 갖는 보조 웨이퍼(13)가 준비된다.
다음으로, 메인 웨이퍼(11)의 양면에 구비된 산화막(12)에 보조 웨이퍼(13)가 부착된다.
이때, 보조 웨이퍼(13)는 관통형 전극(1)의 양면이 평탄화되는 과정에서 산화막(12)이 손상되는 것을 방지하기 위한 일종의 보호막의 역할을 수행할 수 있다.
한편, 산화막(12)이 메인 웨이퍼(11)의 양면에 형성되므로, 보조 웨이퍼(13) 역시 메인 웨이퍼(11)의 양면에 구비되어야 한다. 또한, 보조 웨이퍼(13)는 메인 웨이퍼(11)의 양면에서 적어도 하나로 마련될 수 있다.
보조 웨이퍼(13)의 일부를 제거하여 기판(10)을 제작하는 단계(S300)
도 5를 참조하면, 메인 웨이퍼(11)의 양면에 보조 웨이퍼(13)가 부착되면, 보조 웨이퍼(13)의 일부가 연마되어 제거됨으로써 산화막(12) 상에 제 1 잔류 보조 웨이퍼(13a)가 형성된다.
이때, 보조 웨이퍼(13)는 산화막(12)이 노출되지 않을 때까지 제거될 수 있으며, 보조 웨이퍼(13)의 초기 두께 대비 10% 내지 15%의 범위 혹은 50um 내외에서 연마될 수 있다.
이로써, 메인 웨이퍼(11), 메인 웨이퍼(11)의 양면에 형성된 산화막(12) 및 산화막(12)의 양면에 구비된 제 1 잔류 보조 웨이퍼(13a)로 이루어지는 기판(10)의 제작이 완료된다.
기판(10)에 관통홀(10a)을 형성하는 단계(S400)
도 6을 참조하면, 제 1 잔류 보조 웨이퍼(13a)의 일면 상에 기판(10)에 형성할 관통홀(10a)의 위치에 대응하는 포토레지스트 패턴(14)이 형성된다.
다음으로, 도 7을 참조하면, 기판(10)에 관통홀(10a)이 형성된다. 예를 들어, 관통홀(10a)은 이온 빔, 샌드 및 광선 중 어느 하나를 이용한 건식 식각 공정을 통해 형성된다.
마지막으로, 도 8 에 도시된 바와 같이, 관통홀(10a)의 형성이 완료되면, 포토레지스트 패턴(14)이 제거된다.
기판(10)의 일면에 시드 금속을 증착하여 기판(10)의 일면과 관통홀(10a)의 입구에 시드 금속층(20)을 형성하는 단계(S500)
도 9를 참조하면, 기판(10)의 양면 중 어느 하나의 표면을 향하는 방향으로 시드 금속이 증착된다. 예를 들어, 시드 금속은 티타늄(Ti), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함할 수 있고, 물리 증착법(Physical Vapor Deposition; PVD) 또는 화학 증착법(Chemical Vapor Deposition; CVD)을 통해 증착될 수 있다.
이에 따라, 시드 금속이 기판(10)의 양면 중 어느 하나의 표면과, 관통홀(10a)의 내측면을 따라 증착된다. 이로써, 기판(10)의 양면 중 어느 하나의 표면과, 관통홀(10a)의 내측면에 시드 금속층(20)이 형성된다.
기판(10)의 관통홀(10a)에 전극 물질(41)을 1차 성장시키는 단계(S600)
도 10을 참조하면, 전극 물질(41)이 관통홀(10a)에서 1차 성장되기 이전에 시드 금속층(20)의 일면에 보호막(21)이 형성된다. 이때, 보호막(21)은 시드층으로 작용하는 시드 금속층(20)의 일면, 예컨대, 저면을 향해 전극 물질(41)이 성장되는 것을 방지하는 역할을 수행하며, 최종적으로는 제거되어야 하는 부분이므로 제거가 쉬운 필름 형태를 가질 수 있다.
다음으로, 도 11을 참조하면, 전해 도금 공정을 통해 시드 금속층(20)을 시드층으로 하여 관통홀(10a)의 일부까지 전극 물질(41)이 일 방향을 따라 1차 성장된다. 이때, 관통홀(10a)의 내측면을 따라 증착된 시드 금속층(20)은 전극 물질(41)이 보호막(21)을 향하는 방향, 예컨대, 타방향으로 성장되는 것을 방지할 수 있으며, 관통홀(10a) 내에서 성장된 전극 물질(41)이 관통홀(10a)로부터 이탈되는 것을 방지할 수 있다.
기판(10)의 관통홀(10a)을 마감층(30)으로 폐쇄한 후, 기판(10)의 관통홀(10a)에 전극 물질(41)을 2차 성장시켜서 전극층(40)을 형성하는 단계(S700)
도 12를 참조하면, 기판(10)의 일면 및 타면 중 다른 하나의 표면에 마감층(30)이 형성된다. 이때, 마감층(30)은 기판(10)의 일면 및 타면 중 다른 하나에서 관통홀(10a)의 일면을 폐쇄하는 역할을 수행한다.
또한, 마감층(30)은 시드 금속층(20)의 외측에 형성됨에 따라, 전극층(도 13, 40)을 형성하기 위한 전극 물질(41)이 시드 금속층(20)을 시드층으로 하여 성장되는 과정에서 마감층(30)을 향해 성장되는 것이 방지된다.
한편, 마감층(30)은 추후 제거되어야 하는 층이므로, 일 예로, 제거가 용이한 드라이 필름으로 구비될 수 있다. 다만, 이는 일 예에 불과하고, 이로 인해 본 발명의 사상이 제한되는 것은 아니다.
도 13을 참조하면, 전해 도금 공정을 통해 시드 금속층(20)을 시드층으로 하여 전극 물질(41)이 일 방향을 따라 2차 성장된다. 이때, 관통홀(10a)의 일면이 마감층(30)에 의해 폐쇄되어 있으므로, 관통홀(10a) 내에서 전극 물질(41)은 1차 성장의 성장 방향과 동일한 방향, 예컨대, 일 방향으로만 성장된다. 이러한 전극 물질(41)은 전극 물질(41)의 일부가 관통홀(10a)로부터 돌출될 때까지 성장된다.
시드 금속층(20) 및 마감층(30)을 제거하는 단계(S800)
도 14를 참조하면, 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 통해 시드 금속층(20) 및 마감층(30)이 제거된다. 이러한 연마 공정은 산화막(12)이 외부로 노출되지 않을 때까지 수행되되, 산화막(12)에 최대한 근접될 때까지 수행된다.
화학기계적 연마 공정이 수행되는 과정에서 관통홀(10a)로부터 돌출된 전극층(40)의 일부도 제거되고, 산화막(12) 상에 제 1 잔류 보조 웨이퍼(13a)이 일부도 함께 제거됨으로써 산화막(12) 상에 제 2 잔류 보조 웨이퍼(13a')가 형성된다.
보조 웨이퍼(13)의 나머지를 제거하는 단계(S900)
도 15를 참조하면, 보조 웨이퍼(13)의 나머지가 제거된다. 이때, 보조 웨이퍼(13)의 나머지는 이온 빔, 샌드 및 광선 중 어느 하나를 이용한 건식 식각 공정을 통해 제거된다. 이로써, 메인 웨이퍼(11), 메인 웨이퍼(11)의 양면에 구비된 산화막(12) 및 메인 웨이퍼(11)와 산화막(12)에 관통 형성된 관통홀(10a)에 형성된 전극층(40)을 포함하는 관통형 전극(1)이 형성된다.
상술한 바에 의한 본 발명의 일 실시예에 따른 관통형 전극의 제조 방법 및 이러한 제조 방법을 통해 제조되는 관통형 전극은, 평탄화 공정시 메인 웨이퍼(11)의 양면에 구비된 산화막(12)이 손상되는 것이 방지되기 때문에, 평탄화 공정으로 인해 유발될 수 있는 불량이 최소화된다는 효과를 가질 수 있다.
또한, 전극 물질(41)이 2차례에 걸쳐 일 방향을 따라 성장되어 전극층(40)이 형성됨으로써, 전극층(40)에 보이드(void) 형성이 최소화되어 높은 전류 밀도를 이용하여 빠른 전해 도금이 가능한 바, 관통형 전극(1)을 형성하는데 소요되는 시간이 크게 줄어들 수 있다는 효과를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어 당업자는 각 구성요소의 재질, 크기 등을 적용 분야에 따라 변경하거나, 실시형태들을 조합 또는 치환하여 본 발명의 실시예에 명확하게 개시되지 않은 형태로 실시할 수 있으나, 이 역시 본 발명의 범위를 벗어나지 않는 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시 적인 것으로 한정적인 것으로 이해해서는 안 되며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
1: 관통형 전극 10: 기판
11: 메인 웨이퍼 12: 산화막
13: 보조 웨이퍼 13a: 제 1 잔류 보조 웨이퍼
13a': 제 2 잔류 보조 웨이퍼 14: 포토레지스트 패턴
20: 시드 금속층 21: 보호막
30: 마감층 40: 전극층
41: 전극 물질

Claims (7)

  1. 메인 웨이퍼를 준비하는 단계;
    상기 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계;
    상기 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계;
    상기 기판에 관통홀을 형성하는 단계;
    상기 기판의 일면에 시드 금속을 증착하여 상기 기판의 일면과 상기 관통홀의 입구에 시드 금속층을 형성하는 단계;
    상기 기판의 상기 관통홀에 전극 물질을 1차 성장시키는 단계;
    상기 기판의 상기 관통홀을 마감층으로 폐쇄한 후, 상기 기판의 상기 관통홀에 상기 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계;
    상기 시드 금속층 및 상기 마감층을 제거하는 단계; 및
    상기 보조 웨이퍼의 나머지를 제거하는 단계를 포함하는,
    관통형 전극 제조 방법.
  2. 제 1 항에 있어서,
    상기 보조 웨이퍼를 부착하는 단계는,
    상기 메인 웨이퍼의 양면에 산화막을 형성하는 단계; 및
    상기 산화막에 상기 보조 웨이퍼를 부착하는 단계를 포함하는,
    관통형 전극 제조 방법.
  3. 제 2 항에 있어서,
    상기 기판을 제작하는 단계에서,
    상기 산화막이 노출되지 않을 때까지 상기 보조 웨이퍼의 일부분을 제거하는,
    관통형 전극 제조 방법.
  4. 제 3 항에 있어서,
    상기 기판을 제작하는 단계에서,
    상기 보조 웨이퍼는 상기 보조 웨이퍼의 초기 두께 대비 10% 내지 15%의 범위에서 제거되는,
    관통형 전극 제조 방법.
  5. 제 2 항에 있어서,
    상기 보조 웨이퍼의 나머지를 제거하는 단계는 건식 식각 공정을 통해 수행되는,
    관통형 전극 제조 방법.
  6. 제 1 항에 있어서,
    상기 시드 금속층 및 상기 마감층을 제거하는 단계는,
    상기 보조 웨이퍼의 나머지가 노출될 때까지 수행되는,
    관통형 전극 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 따른 제조 방법에 의해 제조되는 관통형 전극.
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245279A (ja) * 1994-03-04 1995-09-19 Shin Etsu Handotai Co Ltd シリコン半導体素子製造用基板の製造方法
JP2004264603A (ja) * 2003-02-28 2004-09-24 Miyota Kk プレーナ型電磁アクチュエータ及びその製造方法
KR20060010124A (ko) * 2004-07-27 2006-02-02 삼성전자주식회사 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법
JP2006237524A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 貫通電極およびその製造方法、並びにその貫通電極を有するパッケージ基台および半導体チップ
KR20090035963A (ko) * 2007-10-08 2009-04-13 성균관대학교산학협력단 관통형전극의 형성방법
KR20100089233A (ko) * 2009-02-03 2010-08-12 주식회사 한국센시스 웨이퍼 다이싱 방법
KR20110019186A (ko) * 2009-08-19 2011-02-25 박태석 인터포저를 이용한 반도체 패키지 제조방법
KR101058475B1 (ko) * 2010-05-14 2011-08-24 한국기계연구원 그라핀 맴브레인을 이용한 ｍｅｍｓ 마이크로폰과 그 제조방법
KR20110131674A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 감광성 유리 기판을 이용한 디바이스 보호용 캡 및 그 제조 방법
JP2017069240A (ja) 2015-09-28 2017-04-06 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245279A (ja) * 1994-03-04 1995-09-19 Shin Etsu Handotai Co Ltd シリコン半導体素子製造用基板の製造方法
JP2004264603A (ja) * 2003-02-28 2004-09-24 Miyota Kk プレーナ型電磁アクチュエータ及びその製造方法
KR20060010124A (ko) * 2004-07-27 2006-02-02 삼성전자주식회사 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법
JP2006237524A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 貫通電極およびその製造方法、並びにその貫通電極を有するパッケージ基台および半導体チップ
KR20090035963A (ko) * 2007-10-08 2009-04-13 성균관대학교산학협력단 관통형전극의 형성방법
KR20100089233A (ko) * 2009-02-03 2010-08-12 주식회사 한국센시스 웨이퍼 다이싱 방법
KR20110019186A (ko) * 2009-08-19 2011-02-25 박태석 인터포저를 이용한 반도체 패키지 제조방법
KR101058475B1 (ko) * 2010-05-14 2011-08-24 한국기계연구원 그라핀 맴브레인을 이용한 ｍｅｍｓ 마이크로폰과 그 제조방법
KR20110131674A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 감광성 유리 기판을 이용한 디바이스 보호용 캡 및 그 제조 방법
JP2017069240A (ja) 2015-09-28 2017-04-06 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

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