JP4828182B2

JP4828182B2 - 半導体装置の製造方法

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Publication number: JP4828182B2
Application number: JP2005252055A
Authority: JP
Inventors: 秀明坂口; 光敏東
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2005-08-31
Filing date: 2005-08-31
Publication date: 2011-11-30
Anticipated expiration: 2025-08-31
Also published as: JP2007067211A

Description

本発明は、半導体素子及び電極パッドが形成された基板の一側と他側とを接続する貫通電極の絶縁性を確保するよう構成された半導体装置及びその製造方法に関する。

例えば、受光素子または発光素子などからなる光変換素子に代表されるデバイス形成層を基板上に形成した半導体素子の電極を配線基板に形成した配線パターンと接続した半導体装置としては、図１に示されるような構成とされたものがある。この半導体装置１０では、配線基板１２上に半導体素子１４を接着剤１６により固着し、半導体素子１４の上面にデバイス形成層１８及び電極パッド２０が作り込まれている。デバイス形成層１８の周囲に設けられた複数のＡｌ電極パッド２０は、ワイヤボンディングにより装架されたＡｕワイヤ２２を介して配線基板１２上の配線パターン２４に接続される。また、デバイス形成層１８の表面（デバイス面）は、パッシベーション層（保護膜）２６が積層されている。

このように構成された半導体装置１０では、半導体素子１４の周囲にＡｕワイヤ２２を引き出すためのスペースを設けることにより装置全体が大きくなり、小型化を図ることが難しい。

また、複数のＡｌ電極パッド２０をはんだバンプを用いて配線パターン２４にフリップチップ接続する方法も考えられるが、デバイス形成層１８が配線基板１２と対向することになり、配線基板１２により光が遮断されてしまうので、デバイス形成層１８が受光または発光を行なう光変換素子の場合には採用することができない。

このような問題を解消する方法として、基板に貫通電極を設ける構成とすることにより上記のようなワイヤボンディングを無くして装置の小型化を図ることが検討されている。貫通電極の製造方法としては、基板にレーザ光を照射して貫通孔を形成し、当該貫通孔の内周面に配線パターンを形成する方法がある（例えば、特許文献１、２参照）。
特開２００２−３７３８９５号公報特開２００２−３７３９５７号公報

しかしながら、上記特許文献１，２に記載されたような基板に貫通電極を設ける工程においては、電極パッドの内径と貫通孔の内径との差により段差があるので、CVD（chemical vaper deposition）法などの薄膜形成法により絶縁層を形成する際に段差の角部を覆う絶縁層が薄く形成されてしまい、貫通電極の絶縁性の信頼性が低下するという問題がある。

そこで、本発明は上記事情に鑑み貫通電極の絶縁性を確保するように構成された半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するため、本発明は以下のような手段を有する。

請求項１の発明は、半導体素子及び電極パッドが形成された基板の一側と他側とを接続する貫通電極を形成する半導体装置の製造方法であって、
前記貫通電極を形成する位置から所定距離離間した位置に、前記貫通電極を形成する位置を囲むように複数の電極パッドを形成する第１工程と、
前記各電極パッドと接しない位置に、前記基板の一側から該基板の他側へ直線的に貫通する貫通孔を形成する第２工程と、
前記貫通孔の内周に筒状絶縁層を形成する第３工程と、
前記筒状絶縁層の内側に前記貫通電極を形成する第４工程と、
前記基板の一側から前記各電極パッド及び前記貫通電極の端部を覆うように電極を積層し、前記電極を介して前記貫通電極の端部と前記各電極パッドとの間を接続する第５工程と、
を有することを特徴とする。

請求項２記載の発明は、前記第３工程が、前記基板の一側に保護フィルムを貼着して前記貫通孔を閉塞し、前記基板の他側から前記貫通孔の内周に絶縁層を形成した後、前記保護フィルムを剥離する工程を含むことを特徴とする。

請求項３記載の発明は、前記第４工程が、前記基板の他側から給電層を形成し、前記給電層をめっき電極として前記貫通孔の内部に導体からなる金属を析出させて前記基板の他側に貫通電極を成長させる工程を含むことを特徴とする。

本発明によれば、貫通電極を形成する位置から所定距離離間した位置に、貫通電極を形成する位置を囲むように複数の電極パッドを形成し、各電極パッドと接しない位置に基板の一側から基板の他側へ直線的に貫通する貫通孔を形成し、当該貫通孔の内側に筒状絶縁層を形成し、さらに当該筒状絶縁層の内側に貫通電極を形成した後、各電極パッド及び貫通電極の端部を覆うように電極を積層したため、貫通孔を段差の無い直線的な孔に形成することが可能になり、筒状絶縁層が電極パッドの内周に接しない非接触状態に形成できるので、筒状絶縁層を一定の厚さで形成でき、絶縁層の信頼性を高めることができる。

以下、図面を参照して本発明を実施するための最良の形態について説明する。

図２は本発明による半導体装置の一実施例を示す縦断面図である。図３は貫通電極を拡大して示した縦断面図である。尚、図２及び図３において、前述した図１と同一部分には同一符号を付す。

図２及び図３に示されるように、半導体装置５０は、半導体素子１４（光機能素子からなるデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を含む）に電極パッド２０と再配線パターン５２とを導通する貫通電極５６を形成した構成である。また、デバイス形成層１８としては、例えば、光を受光する受光素子、あるいは光を発光する発光素子、あるいは光を検知して画像信号を出力するイメージセンサなどが挙げられる。

半導体素子１４の上面には、上面側絶縁層（SiO₂）６０が形成され、上面側絶縁層（SiO₂）６０上にはデバイス形成層１８及びデバイス形成層１８と電気的に接続された複数のＡｌ電極パッド２０が設けられている。

また、半導体素子１４の下面には、下面側絶縁層（SiO₂）７２が形成され、下面側絶縁層（SiO₂）７２の下面には再配線パターン５２が設けられている。Ａｌ電極パッド２０と再配線パターン５２との間には、半導体素子１４を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内周には、筒状絶縁層（SiO₂）６３がCVD法等の薄膜形成法により形成されている。そして、筒状絶縁層６３の内部には、Ｃｕめっきにより貫通電極５６が充填されている。

Ａｌ電極パッド２０は、筒状絶縁層６３の外周より所定距離離間位置に配置されており、筒状絶縁層６３と非接触となるように設けられている。そして、Ａｌ電極パッド２０と貫通電極５６の上端部との間は、上面側から貫通電極５６の上端部に積層された円形の平面電極６６により接続されている。この平面電極６６は、貫通電極５６の上端部を中心としてＡｌ電極パッド２０を覆うように形成されている。また、平面電極６６の下面には、パッシベーション層２６を貫通する接続部６６ａが複数箇所に設けられており、接続部６６ａを介してＡｌ電極パッド２０の上面と接続される。尚、本実施例の平面電極６６は、上方からみた平面形状が円形に形成されているが、この平面形状としては、円形に限るものではなく、例えば、四角形などでも良いし、要は貫通孔５４の外側に離間したＡｌ電極パッド２０を覆うように形成されていれば良い。

貫通孔５４の内壁を覆うように形成された筒状絶縁層６３は、半導体素子１４の下面側から上面側へ直線状に形成されており、段差の無い形状であるので、厚さが一定になり、絶縁の信頼性が高められている。

さらに、半導体素子１４の下面に設けられた再配線パターン５２は、はんだバンプ５８を介してパッケージ基板１２上の配線パターン２４に接続される。

このように、半導体装置５０は、貫通電極５６を介してＡｌ電極パッド２０と再配線パターン５２とを接続し、半導体素子１４の再配線パターン５２とパッケージ基板１２上の配線パターン２４とをはんだバンプ５８を介して接続する構成となっているため、従来のようにワイヤボンディング（図１を参照）を用いた構成のものよりも大幅な小型化を実現することができる。しかも、半導体装置５０は、デバイス形成層１８を半導体素子１４の上面に配置できるので、デバイス形成層１８の受光または発光を妨げないように構成されている。

図４Ａ〜図４ＦはＡｌ電極パッド２０の平面形状（その１〜６）を示す平面図である。図４Ａに示されるように、Ａｌ電極パッド２０は、上方からみると、輪郭が正方形であり、中央には正方形の開口６８が設けられた中空形状（枠状）に形成されている。そして、Ａｌ電極パッド２０の開口６８の内側中央には、図４Ａに示されるように、貫通電極５６が配置されている。このように、Ａｌ電極パッド２０は、筒状絶縁層６３と非接触となるように筒状絶縁層６３の外側に設けられている。これにより、筒状絶縁層６３は、Ａｌ電極パッド２０の内周形状に合わせて段差部分を覆う必要がないので、段差による絶縁性の低下が防止されている。

図４Ｂに示されるように、Ａｌ電極パッド２０の変形例１としては、外周が正方形状に形成され、内周が円形に形成されたものとしても良い。この変形例１では、筒状絶縁層６３の外周とＡｌ電極パッド２０との内周とが同心円状であるので、貫通電極５６からＡｌ電極パッド２０までの離間距離がどの方向も同じ距離にでき、Ａｌ電極パッド２０と貫通電極５６との相対位置がどの方向にずれても同じ条件となり、位置ずれによる絶縁性低下のリスクが少ない。

図４Ｃに示されるように、Ａｌ電極パッド２０の変形例２としては、外周及び内周が円形とされた環状（リング状）に形成されたものとしても良い。この変形例２では、筒状絶縁層６３の外周とＡｌ電極パッド２０との内周及び外周とが同心円状であるので、Ａｌ電極パッド２０と貫通電極５６との相対位置がどの方向にずれても同じ条件となり、位置ずれによる絶縁性低下のリスクが少ない。また、Ａｌ電極パッド２０の外周が円形であるので、周辺に設けられる他の配線パターン等と干渉する可能性が小さい。

図４Ｄに示されるように、Ａｌ電極パッド２０の変形例３としては、長方形状に形成された複数のＡｌ電極パッド２０を筒状絶縁層６３、貫通電極５６から所定距離離間した位置に分散配置させても良い。

図４Ｅに示されるように、Ａｌ電極パッド２０の変形例４としては、五角形状に形成された複数のＡｌ電極パッド２０を筒状絶縁層６３、貫通電極５６から所定距離離間した位置に分散配置させても良い。

図４Ｆに示されるように、Ａｌ電極パッド２０の変形例５としては、円弧状に形成された複数のＡｌ電極パッド２０を筒状絶縁層６３、貫通電極５６から所定距離離間した位置に分散配置させても良い。

半導体装置５０の製造方法としては、例えば、以下のような製造方法（ａ）〜（ｃ）がある。（ａ）第１の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、貫通電極５６を形成し、その後再配線工程及びはんだバンプ形成工程を行ない、最後にダイシング工程により各半導体装置５０を切り出す。

（ｂ）第２の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、ダイシング工程により各半導体素子１４を切り出し、その後各半導体素子１４毎に貫通電極５６を形成し、最後に再配線工程及びはんだバンプ形成工程を行う。

（ｃ）第３の製造方法では、Ｓｉウエハからダイシングにより半導体素子１４を構成する各Ｓｉ小片を切り出し、このＳｉ小片上にデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成して半導体素子１４を得た後、各半導体素子１４毎に貫通電極５６を形成し、最後に再配線及びはんだバンプ形成工程を行う。

本実施例では、上記（ａ）の製造方法を用いた場合を例に挙げて以下説明する。この製造方法では、多数の半導体素子１４を有するシリコン基板に対して貫通電極５６を一括して形成することができるので、量産性をより高めることができる。

ここで、上記半導体装置５０の貫通電極５６の製造工程について詳細に説明する。貫通電極５６の製造工程は、大きく分けて(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程、(4)電極パッドと貫通電極の導通確保工程、(5)再配線及びレジスト除去工程からなる。尚、以下に示す図５〜図１０では、説明の便宜上、デバイス形成層１８に接続されたＡｌ電極パッド２０及び貫通電極５６周辺を拡大して示してあり、デバイス形成層１８については図示を省略している。

ここで、上記半導体装置５０の貫通電極５６の製造工程について説明する。貫通電極５６の製造工程は、大きく分けて(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程、(4)電極形成と貫通電極の導通確保工程、(5)裏面側再配線形成及び保護フィルム除去工程からなる。

(1)開口形成工程
図５Ａ〜図５Ｄは本発明による半導体装置の製造方法の開口形成工程（その１〜４）を説明するための図である。図５Ａに示す工程において、半導体素子１４を形成するための平板状のシリコン材料（シリコン基板）を用意する。そして、シリコン基板（図５〜図１０では、便宜上、半導体素子１４として示す）の上面（表面）に絶縁膜（ＳｉＯ_２）６０を形成し、絶縁膜６０の上面にデバイス形成層１８を形成する。

さらに、デバイス形成層１８の周辺にはＡｌ電極パッド２０を蒸着などの薄膜形成方法により形成する。このＡｌ電極パッド２０は、例えば、図４Ａに示されるように、中央に開口６８を有する枠状に形成されている。また、絶縁膜６０の表面及びＡｌ電極パッド２０の表面にＳｉＮやポリイミド等のパッシベーション層２６を形成する。そして、Ａｌ電極パッド２０の上面中央部に連通する開口５７をパッシベーション層２６に形成する。

図５Ｂに示す工程において、パッシベーション層２６の表面に及び開口５７にフォトレジストを塗布して第１レジスト層６２を形成する。そして、露光、現像を行なって第１レジスト層６２をパターニングする。フォトレジストがポジ形レジストの場合には、光を照射してＡｌ電極パッド２０の内側中央部に塗布されたフォトレジストを可溶させて開口６４を形成する。

また、フォトレジストがネガ形レジストの場合には、Ａｌ電極パッド２０の内側中央部を除く周辺部分に光を照射してＡｌ電極パッド２０の内側中央部に塗布されたフォトレジストを可溶して開口６４を形成する。尚、この工程では、半導体素子１４の上面側から光を照射して第１レジスト層６２に開口６４を形成させるため、半導体素子１４の下面（裏面）でのアライメントが不要になっている。

図５Ｃに示す工程において、ＳｉＯ_２からなるパッシベーション層２６及び上面側絶縁層６０にウェットエッチングにより開口６５を形成する。尚、Ａｌ電極パッド２０は、第１レジスト層６２によりエッチング液が触れないように保護される。

図５Ｄに示す工程において、半導体素子１４に対して開口６４,６５に連通する部分を上方からドライエッチングにより削除して貫通孔５４を半導体素子１４の下面側まで貫通させる。その際、Ａｌ電極パッド２０の内周面は、パッシベーション層２６により覆われており、プラズマから保護されると共に、デバイス形成層１８は第１レジスト層６２により保護される。例えば、リアクティブイオンエッチングなどのドライエッチングでは、プラズマ中の正イオンが第１レジスト層６２で覆われていない開口６４，６５に突入してエッチングを行なうため、Ａｌ電極パッド２０の内周から離間した中央部が上方から垂下方向に除去される。これにより、Ａｌ電極パッド２０の内周中央に貫通孔５４が形成される。

このように、デバイス形成層１８が形成された半導体素子１４の上方からドライエッチングにより貫通孔５４を設けることができるので、アスペクト比の高い微細な貫通孔５４を形成できると共に、第１レジスト層６２によりデバイス形成層１８がプラズマによって損傷することも防止できる。しかも、開口６４及び貫通孔５４を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。

(2)絶縁層形成工程
図６Ａ〜図６Ｃは本発明による半導体装置の製造方法の絶縁層形成工程（その１〜３）を説明するための図である。図６Ａに示す工程において、第１レジスト層６２の上面に樹脂からなる保護フィルム７０を貼着する。この保護フィルム７０は、デバイス形成層１８を保護すると共に、貫通孔５４に連通された開口６４を上面側から閉塞する。

図６Ｂに示す工程において、ＣＶＤ（chemical vaper deposition）などの薄膜形成方法により半導体素子１４の下面側からＳｉＯ_２やＳｉＮ等の筒状絶縁層６３及び下面側絶縁層７２を形成する。下面側絶縁層７２は、半導体素子１４の下面側に形成される。また、開口６５に接する保護フィルム７０の下面にも筒状絶縁層６３に連続する絶縁層が形成される。

図６Ｃに示す工程において、保護フィルム７０を剥離させる。この保護フィルム７０は、下面に開口６５を閉塞する部分に絶縁層が付着したまま剥がされることで、貫通孔５４及び開口６５の内周面を覆う筒状絶縁層６３が上面側から下面側へ直線状に貫通した状態となる。

(3)貫通電極形成工程
図７Ａ〜図７Ｃは本発明による半導体装置の製造方法の貫通電極形成工程（その１〜３）を説明するための図である。図７Ａに示す工程において、下面側絶縁層７２の下面に接着フィルムによる接着層７８の粘着性を利用してCu給電層８０を接着する。このCu給電層８０は電解めっきを行なう際のめっき電極となる。さらに、接着層７８のうち貫通孔５４の下部を閉塞する部分に露光、現像を行なって開口８２を形成する。これにより、Cu給電層８０の表面は、開口８２を介して貫通孔５４と連通する。

図７Ｂに示す工程において、めっきにより貫通電極５６を貫通孔５４内に形成する。例えば、貫通孔５４に対向する給電層８０の表面に電解めっきにより金属（Ｃｕ,Ａｕなど）を析出させ、成長させることで貫通孔５４及び開口６４に貫通電極５６を形成する。また、貫通電極５６の上端部は、開口６５に充填された状態となるが、Ａｌ電極パッド２０が外側に離間した位置に設けられているので、Ａｌ電極パッド２０とは非接触である。

図７Ｃに示す工程において、第１レジスト層６２を剥離させる。これにより、Ａｌ電極パッド２０に連通する開口５７に充填されたレジストも除去されて開口５７が露出した状態となる。

このように、給電層８０をベースとして貫通孔５４及び開口６５の内周面を覆う筒状絶縁層６３の内部に貫通電極５６を充填することができる。

(4)電極形成と貫通電極の導通確保工程
図８Ａ〜図８Ｅは本発明による半導体装置の製造方法の電極形成と貫通電極の導通確保工程（その１〜５）を説明するための図である。図８Ａに示す工程において、上面にフォトレジストを塗布して第２レジスト層８４を形成する。この第２レジスト層８４は、前述した第１レジスト層６２よりも厚く塗布されており、デバイス形成層１８を保護している。

図８Ｂに示す工程において、露光、現像によるパターニングを行なって第２レジスト層８４のうち貫通電極５６及びＡｌ電極パッド２０を覆う部分を除去して電極形成のための開口８６を形成する。この開口８６は、Ａｌ電極パッド２０に接する開口５７と連通する。

図８Ｃに示す工程において、スパッタ法などの薄膜形成法を用いて上面側からTi層、Pt層、Au層を積層して平面電極６６を開口５７及び開口８６内に形成する。この平面電極６６は、中央部分が貫通電極５６の上端と接続され、中央から平面方向にずれた位置では開口５７内に充填された接続部６６ａを介してＡｌ電極パッド２０と接続される。従って、Ａｌ電極パッド２０と貫通電極５６の上端との間は、筒状絶縁層６３を跨るように上方に形成された平面電極６６によって導通が確保される。

図８Ｄに示す工程において、第２レジスト層８４を剥離することにより第２レジスト層８４の表面に付着した不要なスパッタ層を除去する。

図８Ｅに示す工程において、下面側（裏面側）に形成された給電層８０をエッチング等で除去する。給電層８０は、接着層７８により接着されているので、接着層７８と共に容易に剥離することができる。この際、パッシベーション層２６及び平面電極６６の上面側（表面側）に保護フィルム９０を貼着する。この保護フィルム９０により上面側に突出する平面電極６６が保護される。

(5)裏面側再配線形成及び保護フィルム除去工程
図９Ａ〜図９Ｃは本発明による半導体装置の製造方法の再配線形成及びレジスト除去工程（その１〜６）を説明するための図である。図９Ａに示す工程において、半導体素子１４の下面側（裏面側）に第３レジスト層９２を塗布し、露光、現像を行なって第３レジスト層９２の貫通電極５６の下端部に連通する開口９４を形成する。

図９Ｂに示す工程において、下面側（裏面側）からスパッタ法などの薄膜形成法を用いてTi層、Cu層を積層して開口９４内に再配線パターン５２を形成する。

図９Ｃに示す工程において、第３レジスト層９２を剥離することにより第３レジスト層９２の表面に付着した不要スパッタ層を除去する。

図９Ｄに示す工程において、下面側（裏面側）にソルダーレジストを塗布してパターニングを行なって絶縁層９６を形成し、続いて、再配線パターン５２の表面に連通する開口９８を形成する。

図９Ｅに示す工程において、下面側（裏面側）から無電解めっき法により開口９８内に露出する再配線パターン５２の表面にNi層、Au層を積層してNi/Au電極層１００を形成する。そして、図９Ａ〜図９Ｅに示す工程では、保護フィルム９０により上面側の平面電極６６が保護されているが、Ni/Au電極層１００を形成した後に保護フィルム９０を除去する。

図９Fに示す工程において、はんだバンプ５８を半導体素子１４の下面側（裏面側）に形成されたNi/Au電極層１００に搭載させる。この後、ダイシング工程を行なって半導体素子１４を所定の大きさに切断する。これで、図２及び図３に示す半導体装置５０が完成する。

次に、裏面側再配線及び保護フィルム除去工程の変形例について説明する。

図１０Ａ〜図１０Ｆは再配線及びレジスト除去工程（その１〜６）の変形例を説明するための図である。図１０Ａに示す工程において、半導体素子１４の下面側（裏面側）にスパッタ法などの薄膜形成法を用いてTi層、Cu層を積層してシード層２００を形成する。

図１０Ｂに示す工程において、シード層２００の表面に第３レジスト層９２を塗布し、露光、現像を行なって第３レジスト層９２の貫通電極５６の直下に開口２０１を形成する。

図１０Ｃに示す工程において、半導体素子１４の下面側（裏面側）から開口２０１内に露出するシード層２００の表面にはんだ層２０２をめっきする。

図１０Ｄに示す工程において、第３レジスト層９２を除去する。これにより、シード層２００の表面には、はんだ層２０２のみが残る。

図１０Ｅに示す工程において、はんだ層２０２が積層された部分を除いてシード層２００をエッチングにより除去する。この際、はんだ層２０２がエッチングレジストとして機能する。

図１０Ｆに示す工程において、シード層２００をエッチングした後に保護フィルム９０を除去する。従って、図１０Ａ〜図１０Ｅに示す工程では、保護フィルム９０により上面側の平面電極６６が保護されている。この後、熱処理（ウェットバック処理）を行なってはんだ層２０２を液状化してはんだバンプ５８を形成する。そして、フラックス洗浄を行なった後、ダイシング工程を行なって半導体素子１４を所定の大きさに切断する。これで、図２及び図３に示す半導体装置５０が完成する。尚、この変形例では、半導体素子１４の下面側に形成されたシード層２００の表面積がはんだバンプ５８の大きさと略同じであるので、前述した実施例の再配線パターン５２及び絶縁層９６が不要になり、再配線パターン５２及び絶縁層９６を形成する工程も省略することができる。

さらに、この変形例では、はんだバンプ５８を貫通電極５６の直下に形成することができるので、再配線パターン５２を形成するスペースが不要になり、その分半導体装置５０の小型化に寄与することが可能になる。

上記実施例では、半導体素子１４に形成されるデバイス形成層１８として光機能素子に限らず、他のデバイスでも良いのは勿論である。

上記実施例では、シリコン基板にデバイス形成層１８、Ａｌ電極パッド２０、パッシベーション層２６、貫通電極５６、再配線パターン５２を形成する構成を一例として挙げたが、これに限らず、シリコン基板の代わりにガリ砒素等の半導体基板を用いても良いのは勿論である。

従来の半導体装置の一例を示す図である。図２は本発明になる半導体装置の一実施例を示す縦断面図である。貫通電極を拡大して示した縦断面図である。Ａｌ電極パッド２０の平面形状（その１）を示す平面図である。Ａｌ電極パッド２０の平面形状（その２）を示す平面図である。Ａｌ電極パッド２０の平面形状（その３）を示す平面図である。Ａｌ電極パッド２０の平面形状（その４）を示す平面図である。Ａｌ電極パッド２０の平面形状（その５）を示す平面図である。Ａｌ電極パッド２０の平面形状（その６）を示す平面図である。本発明による半導体装置の製造方法の開口形成工程（その１）を説明するための図である。本発明による半導体装置の製造方法の開口形成工程（その２）を説明するための図である。本発明による半導体装置の製造方法の開口形成工程（その３）を説明するための図である。本発明による半導体装置の製造方法の開口形成工程（その４）を説明するための図である。本発明による半導体装置の製造方法の絶縁層形成工程（その１）を説明するための図である。本発明による半導体装置の製造方法の絶縁層形成工程（その２）を説明するための図である。本発明による半導体装置の製造方法の絶縁層形成工程（その３）を説明するための図である。本発明による半導体装置の製造方法の貫通電極形成工程（その１）を説明するための図である。本発明による半導体装置の製造方法の貫通電極形成工程（その２）を説明するための図である。本発明による半導体装置の製造方法の貫通電極形成工程（その３）を説明するための図である。本発明による半導体装置の製造方法の電極形成と貫通電極の導通確保工程（その１）を説明するための図である。本発明による半導体装置の製造方法の電極形成と貫通電極の導通確保工程（その２）を説明するための図である。本発明による半導体装置の製造方法の電極形成と貫通電極の導通確保工程（その３）を説明するための図である。本発明による半導体装置の製造方法の電極形成と貫通電極の導通確保工程（その４）を説明するための図である。本発明による半導体装置の製造方法の電極形成と貫通電極の導通確保工程（その５）を説明するための図である。本発明による半導体装置の製造方法の再配線及びレジスト除去工程（その１）を説明するための図である。本発明による半導体装置の製造方法の再配線及びレジスト除去工程（その２）を説明するための図である。本発明による半導体装置の製造方法の再配線形成及びレジスト除去工程（その３）を説明するための図である。本発明による半導体装置の製造方法の再配線形成及びレジスト除去工程（その４）を説明するための図である。本発明による半導体装置の製造方法の再配線形成及びレジスト除去工程（その５）を説明するための図である。本発明による半導体装置の製造方法の再配線形成及びレジスト除去工程（その６）を説明するための図である。再配線形成及びレジスト除去工程（その１）の変形例を説明するための図である。再配線形成及びレジスト除去工程（その２）の変形例を説明するための図である。再配線形成及びレジスト除去工程（その３）の変形例を説明するための図である。再配線形成及びレジスト除去工程（その４）の変形例を説明するための図である。再配線形成及びレジスト除去工程（その５）の変形例を説明するための図である。再配線形成及びレジスト除去工程（その６）の変形例を説明するための図である。

符号の説明

１４半導体素子
１８デバイス形成層
２０Ａｌ電極パッド
５０半導体装置
５４貫通孔
５２再配線パターン
５６貫通電極
６２第１レジスト層
６３筒状絶縁層
５７，６４，６５，８６，９４，９８，２０１開口
６６平面電極
８０給電層
８４第２レジスト層
９０保護フィルム
９２第３レジスト層
１００ Ni/Au電極層
２００シード層
２０２はんだ層

Claims

半導体素子及び電極パッドが形成された基板の一側と他側とを接続する貫通電極を形成する半導体装置の製造方法であって、
前記貫通電極を形成する位置から所定距離離間した位置に、前記貫通電極を形成する位置を囲むように複数の電極パッドを形成する第１工程と、
前記各電極パッドと接しない位置に、前記基板の一側から該基板の他側へ直線的に貫通する貫通孔を形成する第２工程と、
前記貫通孔の内周に筒状絶縁層を形成する第３工程と、
前記筒状絶縁層の内側に前記貫通電極を形成する第４工程と、
前記基板の一側から前記各電極パッド及び前記貫通電極の端部を覆うように電極を積層し、前記電極を介して前記貫通電極の端部と前記各電極パッドとの間を接続する第５工程と、
を有することを特徴とする半導体装置の製造方法。
前記第３工程は、前記基板の一側に保護フィルムを貼着して前記貫通孔を閉塞し、前記基板の他側から前記貫通孔の内周に絶縁層を形成した後、前記保護フィルムを剥離する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第４工程は、前記基板の他側に給電層を形成し、前記給電層をめっき電極として前記貫通孔の内部に導体からなる金属を析出させて前記基板の他側から貫通電極を成長させる工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。