JP2005183567A - 半導体集積回路の製造方法、ヴィアホール形成用共用マスクおよび半導体集積回路 - Google Patents

Abstract

【課題】 年々多層化する半導体プロセスにおいて、マスク枚数を削減しコストダウンを図るとともに、プロセスを容易化する。
【解決手段】 第１層配線１３上に層間絶縁膜１５を形成し、次いで、複数種類の品種展開品に共通使用可能なヴィアホール形成用共用マスクＭ３を用いて、第１層配線１３と第２層配線２５とのクロスポイントおよびクロスポイント以外でヴィアホール１５ａ，１５ａ′を形成し、さらにヴィア１９，１９ａ′を形成し、次いで第２の層間絶縁膜２１を形成し、第２層配線２５を形成し、ヴィア１９を介して第１層配線１３と第２層配線２５とを接続する。複数のヴィア１９ａ，１９ａ′のうちクロスポイントに位置対応しないヴィア１９ａ′についてはＳｉＮキャップ層２０および層間絶縁膜２１で覆うことにより孤立化させる状態で第２層配線２５を形成する。
【選択図】 図１

Description

本発明は、半導体集積回路の製造方法、ヴィアホール形成用のマスクおよび半導体集積回路にかかわり、特には、配線層形成部（バックエンド部）でのプロセス技術に関するものである。

従来の半導体集積回路の製造方法におけるバックエンド部の半導体プロセスについて図５を用いて説明する。ここでは、専用配線マスクと専用ヴィアホール形成用マスクが用いられる。

図５（ａ）〜図５（ｄ）はある半導体の品種Ａにおける品種展開品Ａ‐ａについての説明に用いる平面図であり、図５（ｅ）〜図５（ｈ）は同じ半導体の品種Ａにおける別の品種展開品Ａ‐ｂについての説明に用いる平面図である。

図５（ａ）は、品種展開品Ａ‐ａの第Ｎ層の金属配線マスクＭａ１を示し、金属配線Ｈａ１のためのパターンＰａ１が形成されている。

図５（ｂ）は、同じ品種展開品Ａ‐ａの第（Ｎ＋１）層の金属配線マスクＭａ２を示し、金属配線Ｈａ２のためのパターンＰａ２が形成されている。

図５（ｃ）は、品種展開品Ａ‐ａに専用のヴィアホール形成用マスクＭａ３を示し、ヴィアホールＶＨａのためのパターンＰａ３が形成されている。

図５（ｄ）に示すように、第Ｎ層の金属配線Ｈａ１と第（Ｎ＋１）層の金属配線Ｈａ２とのクロスポイントであって、専用ヴィアホール形成用マスクＭａ３上にヴィアホール用のパターンＰａ３がある箇所には、プロセス的にヴィアホールＶＨａが形成される。

また、図５（ｅ）は、別の品種展開品Ａ‐ｂの第Ｎ層の金属配線マスクＭｂ１を示し、金属配線Ｈｂ１のためのパターンＰｂ１が形成されている。

図５（ｆ）は、同じ品種展開品Ａ‐ｂの第（Ｎ＋１）層の金属配線マスクＭｂ２を示し、金属配線Ｈｂ２のためのパターンＰｂ２が形成されている。

図５（ｇ）は、品種展開品Ａ‐ｂに専用のヴィアホール形成用マスクＭｂ３を示し、ヴィアホールＶＨｂのためのパターンＰｂ３が形成されている。

図５（ｈ）に示すように、第Ｎ層の金属配線Ｈｂ１と第（Ｎ＋１）層の金属配線Ｈｂ２とのクロスポイントであって、専用ヴィアホール形成用マスクＭｂ３上にヴィアホール用のパターンＰｂ３がある箇所には、プロセス的にヴィアホールＶＨｂが形成される。

つまり、従来技術では同じ品種Ａの品種展開品でも、品種展開品Ａ‐ａと品種展開品Ａ‐ｂでは、互いに別のヴィアホール形成用マスクを必要としている。

また、ヴィアホール形成用マスクを削減する技術として、拡散層形成部（フロントエンド部）の上に第２金属配線層と第１保護膜までを予め形成しておいた上で、専用ヴィアホール形成用マスクを追加することにより所望の回路を構成するものもあった（特許文献１参照）。
特開平１１−２９７６９８号公報（第２−３頁、第１図）

上記の従来技術においては、品種展開品が異なればヴィアホール形成用マスクも異なり、品種展開品とヴィアホール形成用マスクの種類との相互の対応関係の正確な把握が必要で、品種展開品の種類が増えるほど、その把握の管理が困難になるという問題があった。

また、半導体プロセスは年々多層化し、これに伴って必要マスク数が増大し、膨大なコストが発生するという問題があった。

また、従来のヴィアホール形成用マスクＭｃ３には、図６に示すように、ヴィアホール用のパターンとして、孤立したパターンＰｃ３、密集したパターンＰｃ４、パターン率の違うパターンＰｃ５などが混在して、パターン依存性が発生し、同じ仕上がりで作ることがプロセス的に困難であるという問題があった。

本発明は、このような事情に鑑みて創作したものであり、プロセスの微細化で複雑化する半導体集積回路の製造方法を容易化する技術を提供することを目的としている。

上記の課題を解決するために、本発明は次のような手段を講じる。

本発明による半導体集積回路の製造方法は、下位層配線を形成し、次いでヴィアホール形成用のマスクを用いて下位層配線と上位層配線を互いに接続するためのヴィアホールを形成し、次いで前記ヴィアホールにヴィアを形成し、次いで前記ヴィアに接続する状態で前記上位層配線を形成する多層構造の半導体集積回路の製造方法を前提とする。この構成においてさらに、前記ヴィアホール形成用のマスクとして複数種類の品種展開品に共通使用可能なヴィアホール形成用共用マスクを用意し、このヴィアホール形成用共用マスクを用いて、前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外で前記ヴィアホールを形成する。そして、前記複数のヴィアのうち前記下位層配線と前記上位層配線とのクロスポイントに位置対応しないヴィアについては絶縁層で覆うことにより、その位置対応しないヴィアを孤立化させる状態で前記上位層配線を形成する。

上記の半導体集積回路の製造方法を、別言して次のように表現することもできる。すなわち、半導体基板とその上に形成された能動素子を含むプロセス途中構造体において、下位層配線を形成し、次いで前記下位層配線上に第１の層間絶縁膜を形成し、次いで前記第１の層間絶縁膜に対してヴィアホール形成用マスクを用いてヴィアホールを形成し、次いで前記ヴィアホールにヴィアを形成し、次いで前記第１の層間絶縁膜および前記ヴィアの上に第２の層間絶縁膜を形成し、次いで前記第２の層間絶縁膜において上位層配線を形成し、前記ヴィアを介して前記下位層配線と前記上位層配線とを接続する、以上の過程を複数層にわたって繰り返す多層構造の半導体集積回路の製造方法を前提とする。この構成においてさらに、前記ヴィアホール形成用のマスクとして複数種類の品種展開品に共通使用可能なヴィアホール形成用共用マスクを用いて、前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外で前記ヴィアホールを形成する。そして、前記複数のヴィアのうち前記下位層配線と前記上位層配線とのクロスポイントに位置対応しないヴィアについては絶縁層で覆うことにより、その位置対応しないヴィアを孤立化させる状態で前記上位層配線を形成する。

上記のヴィアホール形成用共用マスクは、複数種類の品種展開品について、それぞれのヴィアホールの位置につき、それらの和集合のヴィアホール位置に対応してヴィアホール用パターンが形成されているものである。すなわち、このヴィアホール形成用共用マスクにおけるヴィアホール用パターンの集合は、適用対象のいずれの品種展開品に対しても、それぞれのヴィアホール位置をカバーするものである。

このヴィアホール形成用共用マスクをある種類の品種展開品に適用するときは、このマスクにおける複数のヴィアホール用パターンは、当該の品種展開品において有効となるヴィアに対応したものと、有効ではないダミー的なヴィアに対応したものとに分かれる。また、別の種類の品種展開品に適用するときは、このマスクにおける複数のヴィアホール用パターンは、その品種展開品において有効となるヴィアに対応したものと、有効ではないダミー的なヴィアに対応したものとに分かれる。複数のヴィアホール用パターンのうちどれが有効でどれが無効かは品種展開品の種類に応じて異なるものである。

無効のヴィアホール用パターンによってもヴィアを形成するが、このヴィアは下位層配線と上位層配線とを接続しないものである。すなわち、複数のヴィアのうち、当該の品種展開品において、下位層配線と上位層配線とのクロスポイントに位置対応しないヴィアがあり、これが無効なヴィアであり、言い換えると、ダミーのヴィアである。

そこで、上位層配線を形成するに当たり、ダミーのヴィアについては、これを絶縁層で覆うことにより孤立化させる状態で上位層配線を形成する。

これによれば、ヴィア形成のために用いるマスクを複数の品種展開品について共用化し、そのヴィアホール形成用共用マスクを用いることにより、マスク枚数の削減を図ることができるようになる。ひいてはコストダウンを促進する。

上記において、次の態様は好ましいものである。すなわち、前記ヴィアホール形成用共用マスクとして、複数のヴィアホール用パターンが均一に配置されているマスクを用いることである。ヴィアホール用パターンを均一配置することにより、適用可能な品種展開品の種類数を増大させることができる。すなわち、汎用性を拡張することができる。また、プロセスの容易化を図ることができる。

また、上記において、前記ヴィアを孤立化させる絶縁層については、前記ヴィアの下側を層間絶縁膜で覆い、上側をキャップ層で覆うのがよい。

上記の半導体集積回路の製造方法についての発明をヴィアホール形成用共用マスクとして、次のように展開することが可能である。すなわち、下位層配線と上位層配線を互いに接続するためのヴィアホール用パターンが形成されたヴィアホール形成用のマスクであって、複数種類の品種展開品に共通使用可能で、前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外に前記ヴィアホール用パターンが形成されたものである。

このヴィアホール形成用共用マスクを用いることにより、上記のとおり、複数種類の品種展開品の製造において、必要とするマスク枚数を削減することができ、マスクに要する費用（トータルマスクコスト）の低廉化を図ることができる。

上記のヴィアホール形成用共用マスクにおいて、前記複数のヴィアホール用パターンが均一に配置されているものが好ましい。均一配置のヴィアホール用パターンを有することにより、適用可能な品種展開品の種類数が増大し、汎用性の拡張が図られ、リソグラフィ・ドライエッチング・埋め込み・化学的機械的研磨（ＣＭＰ）のいずれにおいても、プロセスが容易になる。

上記の発明を半導体集積回路のレベルで記述すると、次のようになる。すなわち、本発明による半導体集積回路は、半導体基板と、前記半導体基板上に形成された能動素子と、下位層配線と上位層配線とがヴィアを介して接続されたダマシン構造が多層的に繰り返された半導体集積回路であって、前記ヴィアが前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外に配置され、前記クロスポイントに位置対応しない前記ヴィアは配線と接続のない孤立状態となっている。

この場合に、好ましい態様としては、前記ヴィアが均一に配置されていることである。

本発明によれば、ヴィア形成のために用いるマスクを複数の品種展開品について共用化し、そのヴィアホール形成用共用マスクを用いることにより、マスク枚数の削減を図ることができ、コストダウンを促進することができる。

また、ヴィアホール用パターンを均一配置することにより、適用可能な品種展開品の種類数を増大させ、汎用性を拡張するとともに、リソグラフィ・ドライエッチング・埋め込み・化学的機械的研磨（ＣＭＰ）のいずれにおいても、プロセスの容易化を図ることができる。

以下、本発明の実施の形態における半導体集積回路の製造方法について、図面を参照しながら説明する。

図１は、本発明の実施の形態における半導体集積回路の製造方法の説明図である。

図１（ａ），（ｂ），（ｃ），（ｄ）はある半導体の品種Ａにおける品種展開品Ａ‐ａについてのバックエンド部の説明に用いる平面図であり、図１（ｅ），（ｆ），（ｃ），（ｇ）は同じ半導体の品種Ａにおける別の品種展開品Ａ‐ｂについての説明に用いる平面図である。ここで、図１（ｃ）は２つの流れに共通である。

図１（ａ）は、品種展開品Ａ‐ａの第Ｎ層の金属配線マスクＭａ１を示し、金属配線Ｈａ１のためのパターンＰａ１が形成されている。

図１（ｂ）は、同じ品種展開品Ａ‐ａの第（Ｎ＋１）層の金属配線マスクＭａ２を示し、金属配線Ｈａ２のためのパターンＰａ２が形成されている。パターンＰａ１，Ｐａ２は透光部または開孔である。

図１（ｃ）は、品種Ａについての複数種類の品種展開品の全てに適用できるヴィアホール形成用共用マスクＭ３を示す。図１（ｃ）において、複数の縦方向基準線Ｘｎ（Ｘ１，Ｘ２，Ｘ３…）と複数の横方向基準線Ｙｎ（Ｙ１，Ｙ２，Ｙ３…）とのクロスポイントにヴィアホールＶＨのためのパターンＰがある。このパターンＰは、ヴィアホール形成用共用マスクＭ３上において、縦方向に均一にかつ横方向にも均一に配置されている。縦方向での均一性と横方向での均一性とは互いに等しくてもよいし、異なっていてもよい。

図１（ｄ）のように、ヴィアホール形成用共用マスクＭ３上にヴィアホール用のパターンＰがある箇所には、プロセス的にヴィアホールＶＨが形成される。このヴィアホールＶＨは、第Ｎ層の金属配線Ｈａ１と第（Ｎ＋１）層の金属配線Ｈａ２とのクロスポイントに形成されるだけでなく、クロスポイント以外にもヴィアホールＶＨが形成されている。

また、図１（ｅ）は、別の品種展開品Ａ‐ｂの第Ｎ層の金属配線マスクＭｂ１を示し、金属配線Ｈｂ１のためのパターンＰｂ１が形成されている。

図１（ｆ）は、同じ品種展開品Ａ‐ｂの第（Ｎ＋１）層の金属配線マスクＭｂ２を示し、金属配線Ｈｂ２のためのパターンＰｂ２が形成されている。パターンＰｂ１，Ｐｂ２は透光部または開孔である。

図１（ｃ）のヴィアホール形成用共用マスクＭ３は、品種展開品Ａ‐ａだけでなく、この品種展開品Ａ‐ｂ、その他にも適応することができる。

図１（ｇ）のように、ヴィアホール形成用共用マスクＭ３上にヴィアホールＶＨのパターンＰがある箇所には、プロセス的にヴィアホールＶＨが形成される。このヴィアホールＶＨは、第Ｎ層の金属配線Ｈｂ１と第（Ｎ＋１）層の金属配線Ｈｂ２とのクロスポイントに形成されるだけでなく、クロスポイント以外にもヴィアホールＶＨが形成されている。

図１（ｄ）および図１（ｇ）に示すように、複数の縦方向基準線Ｘｎ（Ｘ１，Ｘ２，Ｘ３…）と複数の横方向基準線Ｙｎ（Ｙ１，Ｙ２，Ｙ３…）とのクロスポイントのすべてにヴィアホールＶＨが形成される。ただし、全クロスポイントのうち、金属配線Ｈａ１，Ｈａ２のクロスポイント、金属配線Ｈｂ１，Ｈｂ２のクロスポイントを除いては、ヴィアホールＶＨは孤立したものとなり、形成的に存在するが、有効性については実効性はなくダミー的なものとなる。

従来の技術では、図５（ｃ），（ｇ）に示すように、品種展開品の種類ごとにヴィアホール形成用マスクを必要としていた。これに対して、本発明実施の形態では、複数種類の品種展開品について、マスクの全面にわたってパターンを均一に分散配置したヴィアホール形成用共用マスクＭ３の１枚のみで済む。それは、全面にわたってヴィアホールＶＨを形成するが、不要なヴィアホールＶＨについては、無効化する状態で形成するからである。

次に、不要なヴィアホールＶＨを無効化する状態で全面均一にヴィアホールＶＨを形成する過程を含めて、本実施の形態のバックエンド部のプロセスを説明する。ここでは、図２、図３、図４の断面図を用いて、Ｃｕダマシンプロセスのバックエンド（Ｃｕ配線プロセス）部における第２層配線形成のフローを説明する。図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）は一連の流れを示しており、それを通し番号＃１〜＃１２で示す。

［＃１］ 図２（ａ）は、第１層配線（Ｍ１）の形成が終了した時点の断面図である。図２（ａ）において、１０は半導体基板上に能動素子のＭＯＳトランジスタが形成されたプロセス途中構造体、１１はプロセス途中構造体１０の最表層における層間絶縁膜、１２は層間絶縁膜１１の開口部に形成されたバリアメタル、１３はバリアメタル１２内に埋め込まれたＣｕの第１層配線である。なお、第１層配線１３の形成には金属配線マスクＭａ１が使用されたものとする。

この時点では、第１層配線１３の表面がむき出し状態であるので、Ｃｕ拡散防止を行う必要がある。

［＃２］ そこで、図２（ｂ）に示すように、最表層の全面に対してＳｉＮキャップ層１４を形成する。これで第１層配線１３を完全に閉じ込めたことになる。次いで、ＳｉＮキャップ層１４の全面に対して、ヴィアホール深さ分（長さ分）の層間絶縁膜１５を全面に形成する。

［＃３］ 次いで、図２（ｃ）に示すように、層間絶縁膜１５の全面に対してレジスト１６を塗布する。そして、ヴィアホール形成用共用マスクＭ３を用いて、フォトリソグラフィによりヴィアホール用パターン開孔１６ａを形成する。この場合に、ヴィアホール用パターン開孔１６ａを均一ピッチで形成する。ヴィアホール用パターン開孔１６ａは第１層配線１３に位置対応するが、均一配置であるので、第１層配線１３の存在しない箇所にもヴィアホール用パターン開孔１６ａ′は存在している。

［＃４］ ヴィアホール用パターン開孔１６ａ，１６ａ′の形成に続いて、図２（ｄ）に示すように、ドライエッチングにより層間絶縁膜１５にヴィアホール１５ａを形成し、レジスト１６を除去する。ただし、ここで、第１層配線１３を保護するＳｉＮキャップ層１４については、選択エッチングによってエッチングしない状態で留めておく。直下に第１層配線１３のあるヴィアホールを１５ａで表わし、直下に第１層配線１３のないヴィアホールを１５ａ′で表わす。

ここでのポイントは、ＳｉＮキャップ層１４の役割である。ＳｉＮキャップ層１４は第１層配線１３を閉じ込める役目と同時に、エッチストッパの役割も兼ねている。

ＳｉＮキャップ層１４は絶縁膜のため、第１層配線１３とその上位の第２層配線２５（この段階では未形成；図４（ｄ）参照）との導通のためには、ヴィアホール１５ａの底のＳｉＮキャップ層１４を除去する必要がある。

［＃５］ そこで、図３（ａ）に示すように、ヴィアホール１５ａの底のＳｉＮキャップ層１４をエッチングで除去する。これで、層間絶縁膜１５内にダマシン構造が形成されることになる。このとき、第１層配線１３と第２層配線２５を接続する必要のないヴィアホール１５ａ′の底のＳｉＮキャップ層１４は、その下の層間絶縁膜１１との選択エッチングにより、途中でエッチングが止まる。

［＃６］ 次に、図３（ｂ）に示すように、スパッタによりＴｉＮまたはＴａＮのバリアメタル１７を層間絶縁膜１５の上部からダマシン構造内部に至るヴィアホール１５ａ，１５ａ′の内部に形成する。このとき、第１層配線１３と第２層配線２５を接続する必要のないヴィアホール１５ａ′の内部にもバリアメタル１７が形成される。

第１層配線１３と第２層配線２５を接続するためのヴィアホール１５ａにおいて、第１層配線１３上部におけるＣｕ拡散のブロックを説明する。第１層配線１３の中央部におけるＣｕ拡散は、バリアメタル１７がブロックする。第１層配線１３の周部におけるＣｕ拡散は、ＳｉＮキャップ層１４がブロックする。

［＃７］ 引き続き、図３（ｃ）に示すように、Ｃｕを電解めっき成長させるためのＣｕシード層１８をバリアメタル１７の上に形成する。Ｃｕ電解めっきにより、Ｃｕシード層１８のＣｕを種に、ダマシン構造内部でＣｕを成長させ、ヴィアホール１５ａ，１５ａ′にＣｕを埋め込んでいく。

［＃８］ このとき、最上部の層間絶縁膜１５上にもＣｕシード層１８が形成されているので、図３（ｄ）に示すように、層間絶縁膜１５上にもＣｕ部１９が成長する。

［＃９］ 次いで、図４（ａ）に示すように、層間絶縁膜１５上に成長したＣｕ部１９をＣＭＰ（化学的機械的研磨）によって研磨し、さらにはバリアメタル１７もＣＭＰで研磨し、平坦化とともにヴィア１９ａ，１９ａ′を形成する。形成されたヴィア１９ａ，１９ａ′は、最上部表面を除き、その周囲と底部がバリアメタル１７によって完全にブロックされる。直下に第１層配線１３のあるヴィアを１９ａで表わし、直下に第１層配線１３のないヴィアを１９ａ′で表わす。

次に、Ｃｕの第２層配線（Ｍ２）の形成（Ｃｕ埋め込み形成）について説明する。

［＃１０］ まずは図４（ｂ）に示すように、ヴィア１９ａ，１９ａ′のＣｕ拡散防止のために、ＳｉＮキャップ層２０を全面に形成する。これでヴィア１９ａ，１９ａ′は完全に閉じ込めたことになる。次いで、ＳｉＮキャップ層２０の上に、第２層配線厚さ分の層間絶縁膜２１を全面に形成する。

次いで、層間絶縁膜２１の全面に対してレジスト２２を塗布する。そして、金属配線マスクＭａ２を用いて、フォトリソグラフィにより配線用パターン開孔２２ａを形成する。この場合に、配線用パターン開孔２２ａは第２層配線２５を形成すべき箇所だけに形成する。

［＃１１］ 次いで、図４（ｃ）に示すように、ドライエッチングにより層間絶縁膜２１およびＳｉＮキャップ層２０に配線用開孔２３を形成し、レジスト２２を除去する。ただし、ここで形成されるのは、ヴィア１９ａの上方箇所であり、ヴィア１９ａ′の上方箇所には形成されない。したがって、下に第１層配線１３のないヴィア１９ａ′の上には配線用開孔２３がなく、ＳｉＮキャップ層２０および層間絶縁膜２１で覆われたままとなるので、ヴィア１９ａ′は孤立した状態となる。

［＃１２］ 次いで、図示は省略しているが、スパッタにより配線用開孔２３内にＴｉＮまたはＴａＮのバリアメタル２４を形成する。引き続き、Ｃｕを電解めっき成長させるためのＣｕシード層をバリアメタル２４の上に形成する。Ｃｕ電解めっきにより、シード層のＣｕを種にダマシン構造内部でＣｕ成長させ、第２層配線２５としてＣｕを埋め込んでいく。このとき、最上部の層間絶縁膜２１上にもシード層が形成されているので、ここにもＣｕは成長する。層間絶縁膜２１上に成長した余分なＣｕをＣＭＰで研磨し、さらにはバリアメタル２４もＣＭＰで研磨すれば、図４（ｄ）に示すように、平坦化とともに第２層配線２５の形成が完了する。形成された第２層配線２５は、最上部表面を除き、バリアメタル２４によってブロックされている。

ここで、ＳｉＮキャップ層２０はヴィア１９ａ′を閉じ込める役目をする。第１層配線１３と第２層配線２５を接続する必要のないヴィア１９ａ′の上部にはＳｉＮキャップ層２０と層間絶縁膜２１があり、ヴィア１９ａ′は孤立している。

ここで、第２層配線形成（ダマシン構造形成）において、図２（ａ）に相当する初期の状態に戻り、以降、同じプロセスを繰り返すことにより、Ｃｕ多層配線が完了する。

以上、図２〜図４を用いて本発明の実施の形態における半導体集積回路の製造方法のバックエンド部のプロセスフローを説明したが、比較のために図７〜図９に従来技術におけるバックエンド部のプロセスフロー（断面図）を示す。互いに対応する構成要素には同一符号を付してある。

なお、上記の実施の形態では、ヴィアホール形成用共用マスクにおいて、ヴィアホール形成用のパターンが均一に配置されていたが、本発明は必ずしもそれのみに限定する必要性はなく、不均一なパターン配置であっても、複数種類の品種展開品に共通使用可能であればよい。

なお、上記の実施の形態では、Ｃｕダマシン配線プロセスについて説明したが、プロセス的にはアルミ配線及びＣｕダマシン配線（シングル構造、デュアル構造共に）のいずれも可能である。

なお、図１のヴィアホール形成用共用マスクは９０度の回転、左右へのシフトにより、上層配線への適応も可能である。

本発明の実施の形態における半導体集積回路の製造方法でのバックエンド部のマスク等の平面図 本発明の実施の形態における半導体集積回路の製造方法のバックエンド部のプロセスフローを説明する断面図 本発明の実施の形態における半導体集積回路の製造方法のバックエンド部のプロセスフローを説明する断面図（図２の続き） 本発明の実施の形態における半導体集積回路の製造方法のバックエンド部のプロセスフローを説明する断面図（図３の続き） 従来技術における半導体集積回路の製造方法でのバックエンド部のマスク等の平面図 従来技術における専用ヴィアホール形成用マスクの平面図 従来技術における半導体集積回路の製造方法のバックエンド部のプロセスフローを説明する断面図 従来技術における半導体集積回路の製造方法のバックエンド部のプロセスフローを説明する断面図（図７の続き） 従来技術における半導体集積回路の製造方法のバックエンド部のプロセスフローを説明する断面図（図８の続き）

符号の説明

Ｈａ１，Ｈｂ１ 第Ｎ層の金属配線
Ｈａ２，Ｈｂ２ 第（Ｎ＋１）層の金属配線
Ｍａ１，Ｍｂ１ 第Ｎ層の金属配線マスク
Ｍａ２，Ｍｂ２ （Ｎ＋１）層の金属配線マスク
Ｍ３ ヴィアホール形成用共用マスク
Ｐ，Ｐａ１，Ｐａ２，Ｐｂ１，Ｐｂ２ ヴィアホール用のパターン
ＶＨ ヴィアホール
１０ プロセス途中構造体
１１，１５ 層間絶縁膜
１２ バリアメタル
１３ 第１層配線
１４ ＳｉＮキャップ層
１５ａ ヴィアホール
１５ａ′ ダミーのヴィアホール
１６ レジスト
１６ａ ヴィアホール用パターン開孔
１６ａ′ ダミーのヴィアホール用パターン開孔
１７ バリアメタル
１８ Ｃｕシード層
１９ Ｃｕ部
１９ａ ヴィア
１９ａ′ ダミーのヴィア
２０ ＳｉＮキャップ層
２１ 層間絶縁膜
２２ レジスト
２２ａ 配線用パターン開孔
２３ 配線用開孔
２４ バリアメタル
２５ 第２層配線

Claims (8)

1. 下位層配線を形成し、次いでヴィアホール形成用のマスクを用いて下位層配線と上位層配線を互いに接続するためのヴィアホールを形成し、次いで前記ヴィアホールにヴィアを形成し、次いで前記ヴィアに接続する状態で前記上位層配線を形成する多層構造の半導体集積回路の製造方法であって、
   前記ヴィアホール形成用のマスクとして複数種類の品種展開品に共通使用可能なヴィアホール形成用共用マスクを用いて、前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外で前記ヴィアホールを形成し、
   前記複数のヴィアのうち前記下位層配線と前記上位層配線とのクロスポイントに位置対応しないヴィアについては絶縁層で覆うことにより孤立化させる状態で前記上位層配線を形成することを特徴とする半導体集積回路の製造方法。
2. 半導体基板とその上に形成された能動素子を含むプロセス途中構造体において、下位層配線を形成し、次いで前記下位層配線上に第１の層間絶縁膜を形成し、次いで前記第１の層間絶縁膜に対してヴィアホール形成用マスクを用いてヴィアホールを形成し、次いで前記ヴィアホールにヴィアを形成し、次いで前記第１の層間絶縁膜および前記ヴィアの上に第２の層間絶縁膜を形成し、次いで前記第２の層間絶縁膜において上位層配線を形成し、前記ヴィアを介して前記下位層配線と前記上位層配線とを接続する、以上の過程を複数層にわたって繰り返す多層構造の半導体集積回路の製造方法において、
   前記ヴィアホール形成用のマスクとして複数種類の品種展開品に共通使用可能なヴィアホール形成用共用マスクを用いて、前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外で前記ヴィアホールを形成し、
   前記複数のヴィアのうち前記下位層配線と前記上位層配線とのクロスポイントに位置対応しないヴィアについては絶縁層で覆うことにより孤立化させる状態で前記上位層配線を形成することを特徴とする半導体集積回路の製造方法。
3. 前記ヴィアホール形成用共用マスクとして、複数のヴィアホール用パターンが均一に配置されているマスクを用いることを特徴とする請求項１または請求項２に記載の半導体集積回路の製造方法。
4. 前記ヴィアを孤立化させる絶縁層として、前記ヴィアの下側は層間絶縁膜で覆い、上側はキャップ層で覆うことを特徴とする請求項１から請求項３までのいずれかに記載の半導体集積回路の製造方法。
5. 下位層配線と上位層配線を互いに接続するためのヴィアホール用パターンが形成されたヴィアホール形成用のマスクであって、複数種類の品種展開品に共通使用可能で、前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外に前記ヴィアホール用パターンが形成されているヴィアホール形成用共用マスク。
6. 前記複数のヴィアホール用パターンが均一に配置されている請求項５に記載のヴィアホール形成用共用マスク。
7. 半導体基板と、前記半導体基板上に形成された能動素子と、下位層配線と上位層配線とがヴィアを介して接続されたダマシン構造が多層的に繰り返された半導体集積回路であって、前記ヴィアが前記下位層配線と前記上位層配線とのクロスポイントおよびクロスポイント以外に配置され、前記クロスポイントに位置対応しない前記ヴィアは配線と接続のない孤立状態となっている半導体集積回路。
8. 前記ヴィアが均一に配置されている請求項７に記載の半導体集積回路。

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