KR100200020B1 - 반도체 장치 - Google Patents

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KR100200020B1 KR1019960012693A KR19960012693A KR100200020B1 KR 100200020 B1 KR100200020 B1 KR 100200020B1 KR 1019960012693 A KR1019960012693 A KR 1019960012693A KR 19960012693 A KR19960012693 A KR 19960012693A KR 100200020 B1 KR100200020 B1 KR 100200020B1
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가네꼬 히사시
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Abstract

반도체 장치는 배선 지연 시간이 회로 전체의 동작 속도를 결정하는 크리티칼 패스에 상당하는 배선과, 크리티칼 패스 이외의 배선에 상당하는 배선으로서, 크리티칼 패스 배선과 다른 배선이 동일 배선층상에 형성되는 배선을 구비하여, 크리티칼 패스 배선의 적어도 한부분의 두께가 상기 다른 배선의 두께보다 크다.

Description

반도체 장치
제1도는 종래의 반도체 장치를 나타내는 단면도.
제2a도 내지 제3도는 제1도의 반도체 장치를 제조하는 방법을 나타내는 사시단면도.
제4a도 내지 제4b도는 종래의 반도체 장치의 크리티칼 패스(critical path)를 나타내는 평면도.
제5도는 본 발명에 의한 바람직한 제1실시예의 반도체 장치를 나타내는 사시도.
제6a도 내지 제7b도는 제5도의 반도체 장치를 제조하는 방법을 나타내는 사시단면도.
제8도는 본 발명에 의한 바람직한 제2실시예의 반도체 장치를 나타내는 단면도.
제9a도 내지 제10b도는 제8도의 반도체 장치를 제조하는 방법을 나타내는 사시단면도.
제11도는 종래와 본 발명의 반도체 장치 사이의 배선 지연 시간의 주파수 분포에 관한 비교를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 장치 분리 영역
3 : 콘택홀 4 : 제1층간 절연막
5a : 티탄 6a,6b : 질화티탄
7a : 텅스텐 8a,8b : 알루미늄
9a,9b : 제1배선층 10 : 관통홀
11 : 제2층간 절연막 12 : 제2배선층
13 : 피복막
본 발명은 반도체 장치에 관한 것으로, 보다 상세히는, 다층 배선구조를 갖는 반도체 장치에 관한 것이다.
다층 배선 구조를 갖는 종래의 반도체 장치는 회로의 동작 속도를 향상시키기 위하여 크리티칼 패스에 해당하는 배선의 배선 저항을 감소시키도록 디자인되어 왔다. 예를 들어, 배선저항을 감소시켜 배선지연을 감소시키기 위하여, 크리티칼 패스의 배선 폭을 크리티칼 패스이외의 배선보다 넓게 만드는 것이 제안되었다. 또한, 서로 상하로 중첩되어 형성된 2개의 배선층 사이를 연결하는 다수의 관통홀이 동일한 포텐셜을 부여하도록 설치되어 효과적인 배선 단면 영역을 확대하는 것이 제안되었다.
그러나, 배선폭이 전자와 같이 확대되면, 배선이 축소화에 장애가 되어 집적 밀도를 감소시킨다. 이 경우, 크리티칼 패스는 상층 위에 형성되어 배선 패턴을 형성하기 위한 공간을 얻기가 비교적 용이하다. 그러나, 상층위의 크리티칼 패스에 전기적으로 도전되는 관통홀이 배선 저항을 증가시키고 배선 디자인을 제한시킬 수 있다. 또한, 크리티칼 패스의 수가 크게 되면, 더 많은 층이 요구되어 공정 단계의 수를 증가시킬 수 있다.
또한, 다수의 배선층이 후자처럼 동일 포텐셜을 갖도록 배열되면, 동일 포텐셜을 상층위에 형성해야 한다. 그러므로, 상층위에 배선 패턴을 형성하기 위한 공간이 제한되며 전체 집적밀도가 감소된다. 더욱이, 상층 배선을 형성하기 위하여 이들 배선을 전기적으로 도전하기 위한 관통홀을 형성하는 공정 뿐만 아니라 하부 크리티칼 패스 배선과 같은 마스크 패턴을 이용하여 포토리소그래피에 의한 공정이 필요하다. 그러므로, 공정 단계의 수가 커지게 된다.
따라서, 본 발명의 목적은 집적밀도를 감소시키지 않으면서 크리티칼 패스의 배선 저항을 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 의하면, 반도체 장치는 크리티칼 패스에 상당하는 배선으로서, 배선 지연 시간이 회로 전체의 동작 속도를 결정하는 배선과, 크리티칼 패스 이외의 배선에 상당하는 배선으로서, 크리티칼 패스 배선과 다른 배선이 동일 배선층상에 형성되는 배선을 구비하며, 크리티칼 패스 배선의 적어도 한부분의 두께가 상기 다른 배선의 두께보다 크다.
본 발명에 의한 반도체 장치에 있어서, 크리티칼 패스 배선층의 두께가 다른 배선층의 두께보다 크게 형성되기 때문에 크리티칼 패스의 배선 저항은 배선 지연 시간을 짧게 감소시킬 수 있어 회로 전체의 동작 속도를 증가시킬 수 있다. 그러므로, 크리티칼 패스에 상당하는 배선의 폭을 넓게 할 필요가 없다. 또한 동일한 포텐셜을 갖는 배선은 상부층에 연장되도록 설치될 필요가 없다. 결과적으로, 배선 패턴 레이아웃은 제한되지 않으며 집적밀도가 개선될 수 있다.
또한, 본 발명에 의한 반도체 장치의 제조하는 방법은
크리티칼 패스에 상당하는 배선과 크리티칼 패스이외의 배선을 포함하는 제1배선층을 형성하는 단계,
제1배선층을 피복하는 제1층간 절연막을 형성하는 단계,
제1층간 절연막의 소정의 위치에 제1관통홀과 크리티칼 패스상의 소정 영역을 차지하는 홈을 형성하는 단계,
제1관통홀과 홈의 내부에만 도전 물질을 매입하는 단계,
적어도 도전 물질을 피복하여 제2층간 절연막을 형성하는 단계,
제2층간 절연막의 소정의 위치에 제2관통홀을 선택적으로 형성하는 단계,
제2관통홀의 내부에만 도전 물질을 매입하는 단계, 및
제2관통홀을 포함하는 제2층간 절연막상에 제2배선층을 형성하는 단계를 구비한다.
여기서, 제1과 제2관통홀과 홈의 내부에 매입하는 상기 단계는 전체 표면상에 도전 물질막을 형성하고 막 표면을 화학 기계 연마법에 의해 연마하여 평평한 표면을 얻고 선택 성장법에 의해 도전 물질을 성장함으로써 수행될 수 있다.
그러므로, 반도체 장치를 제조하는 상기 방법에 있어서, 크리티칼 패스 배선과 서로 다른 막 두께를 갖는 다른 배선이 동시에 형성될수 있어 공정을 간략화할 수 있다.
바람직한 실시예의 반도체 장치를 설명하기 전에 제1도에 나타낸 상술한 종래의 반도체 장치에 대하여 설명한다.
제1도에 나타낸 바와 같이, 제1층간 절연막(4)은 장치 분리 영역(2)이 선택적으로 형성된 반도체 기판(1)상에 형성된다. 층간 절연막(4)은 장치 영역에 따라 선택적으로 개구된 콘택홀(3)을 포함한다.
제1층간 절연막(4)위와 콘택홀(3)내부에 두께가 600인 티탄(5a)과 두께가 1000인 질화티탄(6a)으로 구성된 배리어(barrie)층이 배선 패턴으로서 형성된다. 콘택홀(3)의 내부에 텅스텐(7a)이 매입된다. 알루미늄(8b)이 질화티탄(6a)과 콘택홀(3)에 매입된 텅스텐(7a)상에 형성된다. 그위에, 포토리소그래피에 의해 알루미늄이 패터닝될때 할레이션(halation)에 의한 패턴의 변형을 방지하는 반사 방지수단으로서 질화티탄(6b)이 형성된다. 그러므로, 제1층 배선층(9)은 티탄(5a), 질화티탄(6a), 알루미늄(8b)과 질화티탄(6b)로 구성된다.
더욱이, 제2층간 절연막(11)은 제1배선층(9)상에 형성된다. 제2층간 절연막(11)에 있어서, 전기적으로 도전되는 관통홀(10)이 관통홀(10)의 내부에 티탄(5b)과 질화티탄(6d)으로 이루어진 장벽막이 배선 패턴으로서 형성된다. 관통홀(10)의 내부에 텅스텐(7c)이 매입된다. 질화티탄(6d)과 텅스텐(7c)상에 알루미늄(8d)과 질화티탄(6c)이 반사방지막으로서 형성된다. 제2배선층(12)상에 폴리이미드의 피복막(13)이 형성된다.
다음은 제2a도 내지 제3도를 참조하여 제1도의 종래의 반도체 장치를 제조하는 방법에 대하여 설명한다. 먼저, 제2a도에 나타낸 바와 같이, 장치 분리 영역(2)은 공지의 실리콘 질화막이 산화에 대하여 마스크로서 사용되는 선택 산화법에 의해 반도체 기판(1)상에 형성된다. 다음은, 예를 들어, 두께가 8000인 제1층간 절연막(4)이 그 위에 형성되어 콘택홀(3)이 개구된다.
다음으로, 티탄(5a)과 질환 티탄(6a)이 스퍼터링에 의해 형성되고, 전체 표면 기상 성장에 의해 텅스텐이 성장하고, 에치백되어 콘택홀(3)내부에만 텅스텐(7a)을 충전한다. 알루미늄(8b)과 질화티탄(6b)이 스퍼터링에 의해 전면에 형성하고, 질화티탄(6b), 알루미늄(8b), 질화티탄(6a) 및 티탄(5a)을 포토리소그래피에 의해 패터닝하고, 반응성 이온 에칭되어 제1배선층(9)을 형성한다. 또한, 제2층간 절연막(11)이 형성되고 관통홀(10)이 포토리소그래피와 반응성 이온 에칭에 의해 개구된다. 여기서, 관통홀(10)내부의 질화티탄(6b)이 에칭에 의해 제거된다.
그후, 제3도에 나타낸 바와 같이, 티탄(5b)과 질화티탄(6d)이 스퍼터링에 의해 전체 표면상에 형성되고, 화학 기상 성장에 의해 전면에 텅스텐이 성장하고 에치백되어 관통홀(10)의 내부에만 텅스텐(7c)이 충전된다. 그후, 알루미늄(8d)과 질화티탄(6c)이 스퍼터링에 의해 전체 표면상에 형성되고, 포토리소그래피에 의해 질화티탄(6c), 알루미늄(8d), 질화티탄(6d) 및 티탄(5b)이 패터닝되고 반응성 이온 에칭되어 제2배선층(12)이 형성된다. 그런 후에, 제1도에 나타낸 바와 같은 피복막(13)이 형성된다.
여기서, 제1배선층(9)을 구성하는 티탄(5a), 질화티탄(6a), 알루미늄(8b) 및 질화티탄(6b)의 막두께는 각각, 예를 들어, 각각 600, 1000, 5000, 500이다. 알루미늄(8b)은 약 0.5%의 구리를 포함하여 일렉트로 마이그레이션 내구성이 개선된다. 제1배선층내의 알루미늄과 반도체 기판내의 실리콘 사이의 반응을 방지하기 위하여 약 1%의 실리콘을 포함하는 알루미늄이 사용된다.
예를 들어, 제1층간 절연막(4)은 다음과 같이 형성된다. 상압 CVD법에 의해 두께가 1000인 실리콘 이산화막을 형성한 후에 원료가스로서 TEOS(테트라에톡시옥실란)과 산소를 이용하는 상압 CVD법에 의해 두께가 약 10000인 BPSG(붕소-인-실리케이트 유리)를 형성하고, BPSG의 표면이 SOG(spin-on-glass)-에칭-백을 이용하여 처리됨으로써 평평한 표면이고 전체 두께가 약 8000인 제1층간 절연막(4)이 얻어진다.
제2배선층(12)을 구성하는 티탄(5b), 질화티탄(6d), 알루미늄(8d) 및 질화티탄(6c)의 막 두께는 각각, 예를 들어, 300, 1000, 6000, 500이다.
예를 들어, 제2층간 절연막(11)은 다음과 같이 형성된다. 플라즈마 CVD 법에 의해 두께가 7000인 실리콘 이산화막이 형성된 후에, 유기 실리카 또는 무기 실리카를 이용하는 SOG-에칭-백에 의해 표면이 평평하게 되고, 플라즈마 CVD법에 의해 실리콘 이산화막을 형성하여 8000의 두께를 얻는다. 피복막(13)을 위하여 두께가 2000인 실리콘 이산화막과 플라즈마 SiON 막이, 예를 들어, 플라즈마 CVD법에 의해 제공된다.
제4a도와 제4b도는 종래의 반도체 장치의 크리티칼 패스를 나타내는 평면도이다. 배선 지연을 감소시키기 위한 배선 저항을 감소시키기 위하여, 제4a도에 나타낸 바와 같이, 크리티칼 패스(9a)의 배선폭이 크리티칼 패스이외의 배선보다 넓게 형성된다. 또한, 제4b도에 나타낸 바와 같이, 서로 상하로 중첩되어 형성된 제1배선층과 제2배선층 사이를 연결하도록 다수의 관통홀(10a)이 그 사이에 동일한 포텐셜을 부여하도록 제공되어 효과적인 배선 단면 영역을 확대시킨다.
다음은, 제5도를 참조하여 바람직한 제1실시예의 반도체 장치에 대하여 설명하며, 제1도에 사용된 참조 번호와 동일한 참조 번호는 동일한 부분을 나타낸다.
제5도에 나타낸 바와 같이, 두께가 약 8000인 제1층간 절연막(4)이 장치 분리 영역(2)이 선택적으로 형성된 반도체 기판(1)상에 형성된다. 층간 절연막(4)은 장치 영역에 따라 선택적으로 개구된 콘택홀(3)을 포함한다. 제1층간 절연막(4)위와 콘택홀(3)의 내부에 두께가 600인 티탄(5a)과 두께가 1000인 질화티탄(6a)으로 구성된 배리어층이 형성된다. 콘택홀(3)의 내부에 텅스텐(7a)이 매입된다. 배리어층과 콘택홀(3)을 포함하는 영역에 제1배선층(9a,9b)이 선택적으로 형성된다.
여기서, 제1배선층(9a)은 동작중 배선 지연 시간이 회로 전체의 동작 속도를 결정하는 배선(크리티칼 패스)에 상당한다. 제1배선층은 티탄(5a), 질화티탄(6a), 두께가 약 8000인 알루미늄(8a)으로 구성된다. 제1배선층(9b)은 티탄(5a), 질화티탄(6a), 두께가 약 4000인 알루미늄(8b)및 두께가 약 500인 질화티탄(6b)으로 구성된 크리티칼 패스이외의 배선에 상당한다. 그러므로, 크리티칼 패스에 상당하는 제1배선층(9a)의 두께는 크리티칼 패스이외의 배선에 상당하는 제1배선층(9b)의 두께보다 크게 배열된다.
또한, 제2층간 절연막(11)은 제1배선층(9a,9b)을 피복하도록 형성된다. 제2층간 절연막(11)에 있어서, 전기적으로 도전되는 관통홀(10)이 선택적으로 제1배선층에 개구된다. 관통홀(10)의 내부에 알루미늄(8c)이 매입된다. 제2배선층(12)은 관통홀(10)을 포함하는 제2층간 절연막(11)상에 형성된다. 제2층간 절연막(11)은 크리티칼 패스의 제1배선층(9a)상에 약 8000의 두께로 배열된다.
제2배선층(12)의 두께가 6000인 알루미늄(8d)과 두께가 500인 질화티탄(6c)으로 구성된다. 피복막(13)은 제2배선층(12)상의 전체 표면을 피복하도록 형성된다.
이 구조에 있어서, 크리티칼 패스에 상당하는 제1배선층(9a)은 다른 배선층(9b)보다 더 두껍게 배열되며, 크리티칼 패스의 배선 저항은 배선 지연 시간을 감소시켜 회로 전체의 동작 속도를 증가시킬 수 있다. 그러므로, 크리티칼 패스에 상당하는 배선의 목은 넓을 필요가 없다. 또한, 동일한 포텐셜의 배선이 상부층에 연장되어 제공될 필요가 없다.
결과적으로, 배선 패턴 에이아웃은 제한되는 것은 아니며, 집적 밀도가 개선될 수 있다.
제1층간 절연막(4)의 윗표면이 평평하게 형성되기 때문에 크리티칼 패스 배선이 다른 배선보다 두껍게 형성될때도 층간 절연막의 표면상에 단차 부분이 발생하지 않는다. 즉, 상부 배선이 단차 부분을 가질 우려가 없다.
다음은 제6a도 내지 제7b도를 참조하여 제1실시예의 반도체장치를 제조하는 방법에 대하여 설명한다. 먼저, 제6a도에 나타낸바와 같이, 장치 분리 영역(2)은 표준 실리콘 질화막이 산화에 대하여 마스크로서 이용되는 선택 산화법에 의해 반도체 기판(1)상에 형성된다. 그후, 소장의 장치가 장치 영역내에 형성된다. 다음으로, 제1층간 절연막(4)이 반도체 기판(1)상에 평평하게 형성되고 콘택홀(3)이 포토리소그래피와 반응성 이온 에칭에 의해 소망의 위치에 개구된다.
제1층간 절연막(4)은 다음과 같이 형성된다. 예를 들어, 상압 CVD법에 의해 실리콘 이산화막을 1500의 두께로 형성하고, 원료가스로서 TEOS와 오존(O3)을 이용하는 상압 CVD법에 의해 약 1000의 두께로 BPSG를 형성하고, CMP에 의해 BPSG의 표면을 평평하게 연마하여 전체 두께가 약 8000인 제1층간 절연막(4)을 얻는다.
다음으로, 티탄(5a)과 질화티탄(6a)은 스퍼터링에 의해 형성되고, 전체 표면 기상 성장에 의해 텅스텐이 성장하고 에칭 백되어 콘택홀(3)의 내부에만 텅스텐(7a)이 충전된다. 두께가 각각 4000, 5000인 알루미늄(8b)과 질화티탄(6b)은 스퍼터링에 의해 형성되고 포토리소그래피와 반응성 이온 에칭에 의해 패터닝되어 제1배선층(9a,9b)을 형성한다. 여기서, 제1배선층(9a)은 이 단계에서 형성된 부분은 크리티칼 패스에 상당한다. 제1배선층(9b)은 다른 경로에 상당한다.
그러므로, 제6b도에 나타낸 바와 같이, 제2층간 절연막(11a)은 제1층간 절연막(4)과 제1배선층(9a,9b)을 피복하도록 평평하게 형성된다. 크리티칼 패스에 상당하는 제1배선층(9a)상의 제2층간 절연막(11a)은 포토리소그래피와 CF4를 원료 가스로서 사용하는 반응성 이온 에칭에 의해 제거되어 홈(14)을 형성한다. 동시에, 관통홀의 하부(15a)는 크리티칼 패스이외의 제1배선층(9b)상의 소망의 위치에 개구된다. 여기서, 홈(14)과 관통홀의 하부(15a)는 깊게 형성되어 제1배선층(9a,9b)상의 질화티탄(6b)을 관통한다.
다음으로, 제7a도에 나타낸 바와 같이, 원료가스로서 테트라메틸알루미늄(TMA)을 이용하는 화학 기상 성장에 의해 알루미늄(8c)이 전체 표면상에 성장하여 홈(14)과 관통홀의 하부(15a)에 매입된다. 그후, 화학 기계 연마(CMP)가 수행되어 홈(14)의 내부와 관통홀의 하부(15a)에만 알루미늄(8c)이 충전된다. 또한, 제2층간 절연막(11b)이 전체 표면에 형성된 후에, 관통홀(16)이 개구되어 크리티칼 패스와 연결되고 포토리소그래피와 반응성 이온 에칭에 의해 관통홀의 상부(15b)가 관통홀의 하부(15a)와 연결된다.
그후, 제7b도에 나타낸 바와 같이, 두께가 약 1000인 알루니늄(8d)이 CVD법에 의해 형성되고, CMP에 의해 연마되어 관통홀(16,15b)의 내부에만 남게 된다. 그후, 질화티탄(6c)이 스퍼터링에 의해 형성되고, 포토리소그래키와 반응성 이온 에칭에 의해 패터닝되어 제2배선층(12)을 형성한다. 마지막으로, 피복막(13)이 형성되어 제5도에 나타낸 바와 같은 구조가 얻어진다.
여기서, 제2층간 절연막(11)은 다음과 같은 형성된다. 예를 들어, 원료 가스로서 TEOS를 이용하는 플라즈마 CVD 법에 의해 두께가 10000인 실리콘 이산화막을 형성한 후에, 제1배선층(9b)위에 4000의 두께를 얻기 위해 CMP에 의해 표면이 연마되어 제2층간 절연막(11)의 하부(11a)를 형성한다. 제2층간 절연막(11)의 상부(11b)는 원료 가스로서 TEOS 이용하는 플라즈마 CVD 법에 의해 크리티칼 패스에 상당하는 제1배선층 (9a)상에 약 8000의 두께를 얻도록 형성된다. 여기서,제2층간 절연막(11b)의 하부 표면이 충분히 평평하게 형성되어 제2층간 절연막을 형성한 후에 제2층간 절연막(11b)의 표면을 평평하게 할 필요가 없다.
상기 공정에 의하면, 제5도에 나타낸 바와 같이, 크리티칼 패스에 상당하는 제1배선층(9a)과 다른 경로에 상당하는 제1배선층(9b)은 동시에 형성될 수 있으며, 크리티칼 패스의 배선의 두께는 다른 경로의 두께보다 크게 형성될 수 있다. 또한, 제1도에 나타낸 바와 같은 반도체 장치의 제조방법과 비교하면, 이 공정은 포코리소그래키를 행하는 하나의 단계만을 추가함으로써 수행될 수 있다. 즉, 공정은, 제4b도에 나타낸 바와 같이, 동일한 포텐셜을 갖는 배선이 상부층에 연장되도록 설치되는 종래의 공정과 비교하여 복잡하지 않다.
제8도를 참조하여 바람직한 제2실시예의 반도체 장치에 대하여 설명하는데, 제5도에 사용된 참조 번호와 동일한 참조번호는 동일 부분을 나타낸다.
제2실시예의 반도체 장치의 구조는 제5도에 나타낸 제1실시예와 다음과 같은 면에서 다르다: 관통홀(10)에 매입된 물질은 텅스텐(7b)이고; 제1배선층(9b)은 티탄(5a), 질화티탄(6a), 알루미늄(8b), 티탄(5b), 및 질화티탄(6b)으로 구성된 5층구조를 가지며; 크리티칼 패스에 상당하는 제1배선층(9a) 은 티탄(5a), 질화티탄(6b), 및 텅스텐(7b)으로 구성된 6층구조를 가지며; 질화티탄(6b)과 티탄(5b)은 크리티칼 패스 이외의 경로에 상당하는 배선상에 관통홀(10)의 저면에 남게 된다.
또한, 제2실시예에 있어서, 크리티칼 패스에 상당하는 제1배선층(9a)의 두께가 다른 배선층(9b)보다 크게 배열되기 때문에 크리티칼 패스의 배선 저항은 배선 지연 시간을 짧게 감소시킬 수 있어 회로 전체의 동작 속도를 증가시킬 수 있다. 그러므로, 크리티칼 패스에 상당하는 배선의 폭이 넓은 필요가 없다. 결과적으로, 배선 패턴 레이아웃은 제한되는 것이 아니며, 집적 밀도가 개선될 수 있다.
또한, 제2실시예에 있어서, 크리티칼 패스에 상당하는 배선은 알루미늄(8b)과 텅스텐(7c)을 포함한다. 그러므로, 배선저항이 제1실시예와 같이 감소하지 않더라도 CMP의 공정단계의 수가 감소할 수 있다.
다음은 제9a도 내지 제10b도를 참조하여 제2실시예의 반도체장치 제조방법에 대하여 설명한다. 먼저, 제9a도에 나타낸 바와 같이, 장치 분리 영역(2)이 표준 실리콘 질화막이 산화에 대하여 마스크로서 사용되는 선택 산화법에 의해 반도체 기판(1)상에 형성된다. 다음으로, 제1층간 절연막(4)이 그위에 형성되고, 콘택홀(3)이 포토리소그래피와 반응성 이온 에칭을 이용하여 소망의 위치에 개구된다. 그후, 티탄(5a)과 질화티탄(6a)이 스퍼터링에 의해 형성되고 CVD법에 의해 전체 표면상에 텅스텐을 성장시키고 에칭 백하여 콘택홀(3)의 내부에만 텅스텐(7a)을 충전시킨다.
또한, 알루미늄(8b)과 질화티탄(6b)이 스퍼터링에 의해 형성되고, 포토리소그래피와 반응성 이온 에칭에 의해 패터닝되어 제1배선층(9a,9b)을 형성된다. 여기서, 제1배선층(9a)이 크리티칼 패스에 상당하고, 제1배선층(9b)이 다른 경로에 상당한다. 제1배선층을 구성하는 티탄(5a), 질화티탄(6a), 알루미늄(8b), 티탄(5b), 및 질화티탄(6b)의 막 두께가 각각 600, 1000, 4500, 200, 500이다.
그리고, 제9b도에 나타낸 바와 같이, 제2층간 절연막(11a)이 평평하게 형성된다. 크리티칼 패스에 상당하는 제1배선층(9a)상의 제2층간 절연막(11a)은 포토리소그래피와 원료가스로서 CF1, CHF3를 이용하는 반응성 이온 에칭에 의해 제거되어 홈(14)을 형성한다. 동시에, 관통홀의 하부(15a)가 크리티칼 패스 이외의 제1배선층(9b)상에 개구된다. 여기서, 홈(14)과 관통홀의 하부(15a)는 제1배선층(9a,9b)상의 티탄(5b)까지는 에칭하지 않고 질화티탄(6b)에서 정지한다.
다음으로, 제10a도에 나타낸 바와 같이, 원료가스로서 WF6를 이용하는 선택 CVD법에 의해 텅스텐(7b)이 형성되어 홈(14)과 관통홀의 하부(15a)의 내부에만 남게 된다. 더욱이, 제2층간 절연막(11b)이 전체 표면상에 형성된 후, 포토리소그래피와 반응성 이온 에칭에 의해 관통홀(16)과 관통홀의 상부(15b)를 개구한다.
그리고, 제10b도에 나타낸 바와 같이, 원료가스로서 WF6를 이용하는 선택 CVD법에 의해 다시 텅스텐(7c)이 상부(15b)의 내부에만 형성된 후, 그위에 스퍼터링에 의해 알루미늄(8d)과 질화티탄(6c)이 형성되고 포토리소그래피와 반응성 이온 에칭에 의해 패터닝되어 알루미늄(8d)과 질화티탄(6c)으로 구성된 제2배선층(12)이 형성된다. 마지막으로, 피복막(13)은 제8도에 나타낸 바와 같은 구조로 얻어진다.
여기서, 제2층간 절연막(11)은 다음과 같이 형성된다. 예를 들어, 원료가스로서 TEOS를 이용하는 플라즈마 CVD법에 의해 10000의 두께로 실리콘 이산화막을 형성한 후에, CMP법을 이용하여 표면을 연마하여 제1배선층(9b)상에 4000의 두께를 얻어 제2층간 절연막(11)의 하부(11a)를 형성한다. 제2층간 절연막(11)의 상부는 원료 가스로서 TEOS를 이용하는 플라즈마 CVD법에 의해 크리티칼 패스에 상당하는 제1배선층(9a)상에 약 8000의 두께를 얻도록 형성된다.
상술한 공정에 의하여, 홈(14)과 관통홀의 하부와 상부(15a,15b)의 내부에 선택적으로 텅스텐이 매입되기 때문에, CMP의 공정단계의 수가 제1실시예보다 하나, 즉, 2배 감소할 수 있어 높은 스루풋을 제공한다. 하부와 홈(14)을 개구할 때 티탄(6b)이 잔존하는 이유는 텅스텐을 선택적으로 성장시킬때 알루미늄(8b)이 부식되는 것을 방지할 수 있기 때문이다. 알루미늄(8b)와 질화티탄(6b)사이에 티탄(5b)이 삽입되는 이유는 질화티탄(6b)을 스퍼터링 할때 알루미늄의 표면의 질소화에 의한 고저항을 피할 수 있기 때문이다.
상술한 공정에 의하면, 크리티칼 패스에 상당하는 제1배선층(9a)과 다른 경로에 상당하는 제1배선층(9b)은 통시에 형성될 수 있으며, 크리티칼 패스의 배선의 두께는 다른 경로의 두께보다 크게 형성될 수 있다. 또한, 제1도에 나타낸 반도체 장치를 제조하는 종래의 방법과 비교하면, 이 공정은 포토리소그래피를 행하는 하나의 단계만을 추가함으로써 수행될 수 있다. 즉, 공정은 동일 포텐셜을 갖는 배선이 상부층으로 연장하도록 설치될 필요가 있는 종래의 공정과 비교하여 복잡하지 않다. 더욱이, 앞에서 설명한 바와 같이, CMP의 공정단계의 수는 제1실시예와 비교하여 감소킬 수 있다.
제11도는 본 발명과 종래의 반도체 장치 사이의 배선 지연 시간의 주파수 분포에 관한 비교를 나타낸다. 제11도에 있어서, 사선은 긴 배선 지연 시간을 갖는 배선에 상당한다. 본 발명에 의하면, 긴 배선 지연시간에 상당하는 부분의 막 두께를 2배의 두께로 하여 배선 지연시간을 감소시킬 수 있는 것이 증명되었다.
본 발명의 상술한 실시예에 있어서, 배선층의 수는 2개이고 하나의 배선층만이 다른 것과 다른 두께를 갖는 것이 예이다. 그러나, 배선층만이 다른 것과 다른 두께를 갖는 것이 예이다. 그러나, 배선층의 수는 반복적으로 형성된 다층구조를 제공함으로써 증가시킬 수 있다. 또한 상술한 실시예에 있어서, 텅스텐 또는 알루미늄은 제2배선층을 형성하기 전에 관통홀에 충전된다. 그러나, 평평한 상부표면은 상층으로서 제2배선층이 형성되는 경우와 같이 필요로 하지 않으며 제2배선층의 부분이 형성되어 관통홀의 내부에 연장되도록 형성되어 제1배선층에 전기적으로 도전된다.
본 발명은 특정한 실시예에 대하여 상세히 설명했지만, 첨부된 청구범위로 제한되는 것은 아니며 본 발명의 기술적 사상을 벗어나지 않는 한 다양한 변형과 수정이 가능하다.

Claims (8)

  1. 배선지연시간이 회로전체의 동작속도를 결정하는, 크리티칼패스에 상당하는 배선과, 상기 크리티칼 패스이외의 배선에 상당하는 배선으로서, 상기 크리티칼 패스 배선과 상기 다른 배선이 동일 배선층상에 형성되는 배선을 구비하며, 상기 크리티칼 패스 배선의 적어도 한부분의 두께가 상기 다른 배선의 두께보다 큰 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 크리티칼 패스 배선은 제1층과 상기 제1층상에 형성된 제2층을 구비하며, 상기 다른 배선은 상기 제1층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1층은 상기 제2층과 동일한 도전 재료로 이루어진 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제1층은 상기 제2층과 다른 도전 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 크리티칼 패스 배선과 다른 경로 배선을 중첩하도록 형성된 상부 배선층과, 상기 상부 배선층과, 상기 크리티칼 패스 배선과 다른 경로 배선을 포함하는 상기 하부 배선층 사이에 형성된 관통홀을 추가로 구비하며, 상기 상부 배선층과 상기 하부 배선층은 상기 관통홀에 매입된 도전 물질에 의해 전기적으로 도전되는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 크리티칼 패스 배선과 다른 경로 배선을 중첩하도록 형성된 상부 배선층과, 상기 상부 배선층과 상기 크리티칼 패스 배선과 다른 경로 배선을 포함하는 하부 배선층 사이에 형성된 관통홀을 추가로 구비하며, 상기 상부 배선층과 상기 하부 배선층은 상기 관통홀에 매입된 도전물질에 의해 전기적으로 도전되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 매입된 도전물질이 상기 관통홀에 매입되도록 형성되는 상기 상부 배선층의 한부분으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 매입된 도전물질이 상기 관통홀에 매입되도록 형성되는 상기 상부 배선층의 한부분으로 이루어지는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910021A (en) * 1994-07-04 1999-06-08 Yamaha Corporation Manufacture of semiconductor device with fine pattens
JP3352851B2 (ja) * 1995-07-31 2002-12-03 株式会社東芝 半導体集積回路装置の配線方法
US5953626A (en) * 1996-06-05 1999-09-14 Advanced Micro Devices, Inc. Dissolvable dielectric method
US5854515A (en) * 1996-07-23 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area
US6266110B1 (en) * 1996-07-30 2001-07-24 Kawasaki Steel Corporation Semiconductor device reeventing light from entering its substrate transistor and the same for driving reflection type liquid crystal
JPH10107140A (ja) * 1996-09-26 1998-04-24 Nec Corp 多層配線半導体装置とその製造方法
TW451450B (en) * 1997-04-28 2001-08-21 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device with a multilayer wiring
JPH10335458A (ja) * 1997-05-30 1998-12-18 Nec Corp 半導体装置及びその製造方法
KR100249047B1 (ko) 1997-12-12 2000-03-15 윤종용 반도체 소자 및 그 제조 방법
JPH11220025A (ja) 1998-02-03 1999-08-10 Rohm Co Ltd 半導体装置およびその製造方法
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6060383A (en) * 1998-08-10 2000-05-09 Nogami; Takeshi Method for making multilayered coaxial interconnect structure
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
US6075293A (en) * 1999-03-05 2000-06-13 Advanced Micro Devices, Inc. Semiconductor device having a multi-layer metal interconnect structure
US6147404A (en) * 1999-05-24 2000-11-14 Advanced Micro Devices, Inc. Dual barrier and conductor deposition in a dual damascene process for semiconductors
JP3262164B2 (ja) * 1999-06-29 2002-03-04 日本電気株式会社 半導体装置及びその製造方法
US6413858B1 (en) 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
DE10011886A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Verfahren zur Herstellung einer Leiterstruktur für einen integrierten Schaltkreis
US6399471B1 (en) 2001-02-15 2002-06-04 Chartered Semiconductor Manufacturing Ltd. Assorted aluminum wiring design to enhance chip-level performance for deep sub-micron application
US6598141B1 (en) * 2001-03-08 2003-07-22 Microsoft Corporation Manipulating interior pointers on a stack during garbage collection
US7067920B2 (en) * 2002-01-22 2006-06-27 Elpida Memory, Inc. Semiconductor device and method of fabricating the same
KR100480632B1 (ko) * 2002-11-16 2005-03-31 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US8020141B2 (en) * 2004-12-06 2011-09-13 Microsoft Corporation Operating-system process construction
CN104517937B (zh) * 2013-09-29 2017-06-13 中芯国际集成电路制造(上海)有限公司 测试结构及其形成方法、测试方法
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045916A (en) * 1985-01-22 1991-09-03 Fairchild Semiconductor Corporation Extended silicide and external contact technology
JPH0831458B2 (ja) * 1987-09-08 1996-03-27 三菱電機株式会社 超電導配線集積回路
US5220199A (en) * 1988-09-13 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
JPH02220464A (ja) * 1989-02-22 1990-09-03 Toshiba Corp 半導体装置及びその製造方法
JP2839579B2 (ja) * 1989-10-02 1998-12-16 株式会社東芝 半導体装置及びその製造方法
KR940008936B1 (ko) * 1990-02-15 1994-09-28 가부시끼가이샤 도시바 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법
GB2240949B (en) * 1990-02-20 1993-10-20 Xerox Corp Fibre traps in copiers
FR2663784B1 (fr) * 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
JPH04361568A (ja) * 1991-06-10 1992-12-15 Hitachi Ltd 半導体記憶装置及びその製造方法
US5532516A (en) * 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
JP2887985B2 (ja) * 1991-10-18 1999-05-10 日本電気株式会社 半導体装置及びその製造方法
JPH05136125A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd クロツク配線及びクロツク配線を有する半導体集積回路装置
JP3063338B2 (ja) * 1991-11-30 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
JP3086747B2 (ja) * 1992-05-07 2000-09-11 三菱電機株式会社 半導体装置およびその製造方法
JP2924450B2 (ja) * 1992-05-22 1999-07-26 日本電気株式会社 半導体装置
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
US5340774A (en) * 1993-02-04 1994-08-23 Paradigm Technology, Inc. Semiconductor fabrication technique using local planarization with self-aligned transistors
KR100300638B1 (ko) * 1993-03-16 2001-11-22 가나이 쓰도무 고속반도체기억장치및그것을사용한데이타처리시스템
JP3256623B2 (ja) * 1993-05-28 2002-02-12 株式会社東芝 半導体装置の製造方法
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
US5529953A (en) * 1994-10-14 1996-06-25 Toshiba America Electronic Components, Inc. Method of forming studs and interconnects in a multi-layered semiconductor device

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Publication number Publication date
US5883433A (en) 1999-03-16
US5990001A (en) 1999-11-23
KR960039290A (ko) 1996-11-25
JPH08293551A (ja) 1996-11-05
JP2679680B2 (ja) 1997-11-19

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