KR100300638B1 - 고속반도체기억장치및그것을사용한데이타처리시스템 - Google Patents

Abstract

반도체집적회로장치내의 신호지연의 저감에 관한 것으로써, 팬아웃의 증가를 적게하거나 부하용량의 증가를 적게하고, 또한 칩면적의 증가, 배선길이의 증가를 적게하기 위해, 본 발명의 특징은 반도체집적회로장치내를 여러개의 블럭으로 분할하고, 각각의 블럭마다 신호발생부를 마련하고, 즉 반도체집적회로장치내에 신호발생부를 분산해서 배치한 것이다.

바람직하게는 본 발명의 반도체집적회로장치는 모든 신호의 논리를 취한후에 각각의 블럭마다 마련된 펄스발생부에 의해서 펄스신호를 발생하도록 구성하고, 이 구성에 의해 예를들면 SRAM등에서는 라이트리커버리시간을 0에 가깝게 할 수 있어 고속동작을 달성할 수 있다. 또, 프리디코더를 각각의 블럭마다 마련하도록 구성하는 것에 의해 칩내의 배선갯수, 배선영역등을 삭감할 수 있어 반도체장치의 집적도를 향상시킬 수 있다. 또, 칩내에서 발생하는 신호지연이나 스큐를 저감할 수 있으므로, 고속화가 달성된다.

본 발명의 다른 특징은 반도체집적회로장치내로의 또는 내로 부터의 데이타의 입출력패드 또는 그들에 부수되는 회로부를 반도체집적회로장치내로 분산해서 배치하는 것이다.

상술한 각각의 특징은 단독으로 사용해도 좋고, 필요에 따라서 조합해서 사용할 수 있다.

Description

고속반도체기억장치 및 그것을 사용한 데이타처리시스템

제1도는 종래의 셀프라이트방식의 기본개념도.

제2도는 종래의 셀프라이트방식의 칩이미지도.

제3도는 펄스발생회로(21)의 일예를 도시한 도면.

제4도는 종래의 펄스신호 발생회로의 기본개념도.

제5도는 본 발명에 의한 셀프라이트방식의 칩이미지도.

제6도는 본 발명에 의한 셀프라이트방식의 기본개념도.

제7도는 펄스발생회로(11)의 1예를 도시한 도면.

제8도는 본 발명의 펄스신호 발생회로의 기본개념도.

제9도는 제6도에 도시한 1실시예를 하나의 공통데이타선에 대해서 도시한 도면.

제10도는 본 발명에 의한 셀프라이트방식을 도시한 타이밍도.

제11도는 펄스형성회로의 1실시예를 도시한 회로도.

제12도는 WATD형성회로의 1실시예를 도시한 회로도.

제13도는 WATD형성회로의 동작상태을 도시한 타이밍도.

제14도는 라이트인에이블신호WEB, 데이타입력신호DIN의 칩내배선이미지를 도시한 설명도.

제15도는 WEB신호형성회로의 1실시예를 도시한 회로도.

제16도는 DIN신호 형성회로의 1실시예를 도시한 회로도.

제17도는 라이트제어신호 발생회로의 1실시예(1세트/메모리매트)를 도시한 회로도.

제18도는 하나의 데이타선쌍의 모식도.

제19도는 각종 내부펄스의 출력타이밍을 도시한 타이밍도.

제20도는 메모리블럭단위로 펄스형성회로를 마련한 경우의 실시예를 도시한 회로도.

제21도는 라이트제어신호 발생회로의 다른 실시예를 도시한 회로도.

제22도는 본 발명을 마이크로프로세서에 적용한 경우의 회로블럭도.

제23도는 종래의 마이크로프로세서의 회로블럭도.

제24도는 본 발명에 관한 반도체집적회로장치의 구성을 모식적으로 도시한 블럭도.

제25도는 본 발명에 관한 반도체집적회로장치를 모식적으로 도시한 블럭도.

제26도는 4비트로 부터의 논리게이트출력수를 도시한 설명도.

제27도는 본 발명에 관한 반도체집적회로장치의 1실시예의 구성을 도시한 블럭도.

제28도는 본 발명에 관한 반도체집적회로장치의 다른 실시예의 구성을 도시한 블럭도.

제29도는 본 발명에 관한 반도체집적회로장치의 다른 실시예의 구성을 도시한 블럭도.

제30도는 본 발명에 관한 반도체집적회로장치의 다른 실시예의 구성을 도시한 블럭도.

제31도는 본 발명에 관한 반도체집적회로장치의 다른 실시예의 구성을 도시한 블럭도.

제32도는 본 발명을 마이크로프로세서에 적용한 예를 도시한 블럭도.

제33도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제34도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제35도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제36도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제37도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제38도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제39도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제40도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제41도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제42도는 본 발명에 관한 반도체집적회로에 있어서의 중간버퍼의 구체적인 회로의 1예를 도시한 회로도.

제43도는 본 발명의 반도체집적회로의 1실시예를 도시한 배치개념도.

제44도는 본 발명의 반도체집적회로의 1실시예를 도시한 디코더수단의 개념도.

제45도는 본 발명의 반도체집적회로의 1실시예를 도시한 배치개념도.

제46도는 본 발명의 반도체집적회로의 1실시예를 도시한 배치개념도.

제47도는 본 발명의 반도체집적회로의 1실시예를 도시한 배치개념도.

제48도는 본 발명의 반도체집적회로의 1실시예를 도시한 배치개념도.

제49도는 반도체집적회로의 종래예를 도시한 배치개념도.

제50도는 반도체집적회로의 디코더수단의 종래예를 도시한 개념도.

제51도는 본 발명에 관한 반도체집적회로장치의 1예를 도시한 블럭도.

제52도는 본 발명의 디코더논리회로의 1실시예를 도시한 도면.

제53도는 본 발명의 디코더논리회로의 1실시예를 도시한 도면.

본 발명은 반도체집적회로장치내의 신호지연의 저감에 관한 것으로써, 반도체집적회로장치의 데이타의 라이트를 고속으로 실행하기 위한 제어회로에 관한 것이다. 그중에서도 반도체기어장치에 있어서 데이타선의 리커버리(recovery)의 고속화, 데이타선, 워드선의 제어의 고속화, 메모리어레이마다 버퍼와 패드를 배치하는 것에 의한 고속화중 적어도 하나의 고속화기술을 채용한 고속반도체 기억장치에 관한 것이다.

또, 프로세서, 마이크로컴퓨터(마이컴) 등의 반도체처리장치의 고속디코드회로에 관한 것이다.

또, 이 고속화된 반도체집적회로장치, 반도체처리장치 또는 반도체기억장치를 갖는 데이타처리장치 또는 데이타처리시스템에 관한 것이다. 제1의 종래기술에 대해서 다음에 설명한다.

종래의 스테이틱형 랜덤액세스메모리(SRAM)은 외부에서 부여되는 라이트인에이블신호(WEB)의 상승을 받아서 데이타선의 리커버리를 실행하는 것이다.

여기에서, 반도체기억장치(메모리)에 있어서, 리커버리라는 것은 라이트동작등에 의해서 변동한 데이타선의 전위를 소정의 값으로 회복(리커버리)하는 것이다. 그리고, 이 리커버리에 필요한 시간을 리커버리타임이라 한다.

SRAM을 고속화하기 위해 디코더를 고속화하면 데이타선이 리커버리되기전에 서브워드선(SWL)이 전환되어 잘못된 라이트동작이나 리커버리타임의 지연이 발생한다.

그래서, 리커버리타임을 0으로 하는 기술이 일본국특허공개공보 평성4-69893호에 기재되어 있다.

이 공보에 의하면 소정의 주기에서 펄스신호를 출력해서 리커버리를 실행하는 셀프라이트방식이 개시되어 있다. 그를 위해 이 공보에서는 반도체기억장치(메모리칩)내의 하나의 타이밍제어회로(TC)에 의해서 라이트인에이블신호(WEB)와 칩셀렉트신호(CS)에 의해 제1의 논리를 취하여 제1의 논리신호를 출력하고, 하나의 데이타입력버퍼와 하나의 라이트펄스 발생회로에 의해서 제1의 논리신호와 데이타입력신호에 의해 제2의 논리를 취하여 제2의 논리신호를 출력하고, 제2의 논리신호에 의해서 펄스신호를 발생하고, 이 하나의 라이트펄스 발생회로에서 생성한 펄스신호를 모든 메모리셀로 분배하는 반도체기억장치가 개시되어 있다.

제2의 종래기술에 대해서 다음에 설명한다.

또, 랜덤액세스메모리(RAM)에 있어서도 메모리칩내의 중앙부에 프리디코더를 배치하고, 이 프리디코더로 부터의 신호를 각 메모리어레이로 분배하는 것이 예를들면 「전자정보통신학회 기술보고, Vol. 91, No. 66, pp. 5」, 일본국 특허공개공보 소화63-91895, 일본국 특허공개공보 평성4-144276호에 개시되어 있다.

제3의 종래기술에 대해서 다음에 설명한다.

반도체기억장치의 패키지의 리이드선에서 반도체기억회로부에 접속하는 것을 용이하게 하기 위해 반도체기억회로부의 바깥둘레부에는 입출력버퍼와 입출력패드가 마련되고, 이 입출력버퍼와 입출력패드에서 반도체집적회로부의 내부로 배선하여 신호를 전달하고 있었다.

상술한 종래기술에서는 메모리의 용량을 증대한 경우, 반도체집적회로장치, 메모리셀등의 집적도를 높인 경우, 메모리 셀, 메모리어레이등의 수를 증대한 경우, 반도체집적회로장치의 면적을 증대한 경우, 처리하는 데이타량이 증대한 경우에 대한 고려가 전혀 이루어져 있지 않다. 즉, 반도체집적회로장치내의 1곳에서 생성한 신호를 반도체 집적회로내의 모든 메모리어레이, 메모리셀 등의 영역으로 전달하기 위해 각 영역사이에서의 신호전달의 차가 발생하여 신호지연이 생긴다는 문제가 있다. 이것은 면적, 집적도를 높이면 높일수록 현저하게 된다.

제1의 종래기술에서는 다음의 문제점이 있었다.

제1의 문제점은 메모리칩의 1곳에서 WEB, CSB, DIN에서 펄스신호(PSG)를 생성하고, 이 펄스신호를 메모리칩내로 전달하기 위해 메모리칩의 면적증가에 의해서 이 펄스신호의 스큐, 파형의 변형(파형의 완만해짐)이 생겨 칩내의 장소적인 차이에 의해서 펄스 신호의 타이밍이 다른(신호지연의 발생)것이다. 이것에 의해서 설계가 곤란하게 된다.

다음에 펄스신호를 형성한후에 매트선택신호(MS)등과의 논리를 취해서 라이트제어신호를 생성한다. 그리고, 이 라이트제어신호에 의해서 공통데이타선(CDL) 구동신호를 생성하고 있으므로, 메모리용량, 메모리칩면적의 증대에 의해서 펄스신호와 매트선택신호의 시간적인 어긋남이 생겨 펄스신호의 펄스폭의 마진을 크게할 필요성이 생긴다. 따라서, WEB, CSB, DIN등의 신호폭과의 차가 작게되어 셀프라이트방식에 의한 효과가 충분히 얻어지지 않게 되는 제2의 문제점이 생긴다.

또, 공통데이타선(CDL)은 펄스신호에 의해서 제어되고 있지만 데이타선에 접속되는 부하인 PMOS등은 WES에 의해서 제어되고 있으므로 정확한 타이밍에서의 제어를 할 수 없다. 따라서, 셀프라이트방식에 의한 효과가 충분히 얻어지지 않게 되는 제3의 문제점이 생긴다.

그리고, 이 종래기술의 셀프라이트방식에 의하면 WEB와 DIN의 전위를 고정하고, 어드레스신호만을 전환해서 동일한 데이타를 다른 어드레스로 라이트할 수 없다는 제4의 문제점이 생긴다.

따라서, 펄스신호로 라이트제어를 하는 것에 있어서 칩면적의 증가에 의해서 펄스신호의 스큐가 생기고, 또 이 펄스신호와 그것 이외의 제어신호의 논리를 취하면 펄스신호와 제어신호의 타이밍이 칩내에서 달라 정확한 펄스폭을 갖는 펄스신호를 생성할 수 없게 된다.

제2, 제3의 종래기술에서는 고집적화에 의해서 예를들면 비트수가 증가하면 2의 증가비트수 승배로 어드레스가 증가한다. 따라서, 그 증가분만큼 구동회로수가 증가하여 회로규모가 커진다. 제1단째의 논리회로군인 프리디코티의 하나의 노리게이트를 구동하는 게이트수가 증가하고 1논리게이트당 팬아웃이 증가하여 부하용량의 증가로 되는 제5의 문제가 생긴다.

그리고, 1칩내의 구성소자수의 증가에 의해서 복잡한 논리가 필요하게 되어 논리단수, 논리게이트수, 배선갯수의 증가를 초래하여 칩면적이 커진다는 제6의 문제가 생긴다.

본 발명의 목적은 용량, 처리량, 칩면적의 증가에 의해서도 고속처리를 달성하는 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 신호의 지연을 발생시키기 않거나 지연을 감소시키는 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 신호전달의 스큐가 일어나지 않거나 일어나기 어렵거나 스큐가 작은 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 데이타의 라이트에서의 셀프라이트방식의 효과를 충분히 발휘할 수 있는 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 대용량, 고속인 반도체집적회로장치에 적합한 라이트리커버리시간을 이론적으로 0에 가깝게한 라이트회로 또는 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 동일한 데이타를 다른 어드레스로 라이트 하는 경우에 어드레스신호에 따라서 라이트를 할 수 있는 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 고집적화, 논리의 복잡화 또는 고속화에 의해서도 팬아웃의 증가를 적게하며, 또는 부하용량의 증가를 적게하는 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 칩면적의 증가, 배선길이의 증가를 적게하도록 입출력패드를 배치한 반도체집적회로장치를 제공하는 것이다.

본 발명이 특징으로 하는 것은 반도체집적회로장치내를 여러개의 블럭으로 분할하고, 각각의 블럭마다 신호발생부를 마련한 것이다. 즉, 반도체집적회로장치내에 신호발생부를 분산해서 배치한 것이다.

바람직하게는 본 발명의 반도체집적회로장치는 모든 신호의 논리를 취한후에 각각의 블럭마다 마련된 펄스발생부에 의해서 펄스신호를 발생하도록 구성한다. 이 구성에 의해 예를들면 SRAM등에서는 라이트리커버리시간을 0에 가깝게할 수 있어 고속동작을 달성할 수 있다.

또, 프리디코더를 각각의 블럭마다 마련하도록 구성하는 것에 의해 칩내의 배선갯수, 배선영역등을 삭감할 수 있어 반도체장치의 집적도를 향상시킬 수 있다. 또, 칩내에서 발생하는 신호지연이나 스큐를 저감시킬 수 있으므로 고속화가 달성된다.

그밖의 특징은 반도체집적회로장치내로의 또는 내로 부터의 데이타의 입출력패드 또는 그들에 부수된 회로부를 반도체집적회로장치내로 분산해서 배치하는 것이다.

상술한 각각의 특징은 단독으로 사용해도 좋고, 필요에 따라서 조합해서 사용하는 것에 의해 상술한 목적을 달성할 수 있다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.

본 발명의 실시예를 설명하기전에 종래의 셀프라이트방식에 대해서 다음에 설명한다.

종래의 셀프라이트방식은 펄스신호에 의해 데이타의 라이트제어를 실행하는 방식의 하나이다. 제1도에 이 셀프라이트방식의 기능블럭도를, 제2도에 SRAM칩중에 적용한 경우의 회로배치의 모식도를 도시한다. 칩1곳에 외부라이트인에이블신호(WEB), 칩셀렉트신호(CSB)와 데이타입력신호(DIN)을 입력하는 논리회로(20)을 마련하고, 이 출력신호를 받아서 마찬가지로 칩1곳에 배치한 펄스발생회로(21)에서 펄스신호를 생성한다. 칩중에 펄스신호를 전달시킨후에 다른 제어신호인 매트선택신호(MS), 인히비트신호(INH)를 입력신호로 하는 논리회로(23)의 출력신호와 펄스발생회로(21)에서 생성된 펄스신호의 논리를 칩중에 여러개 배치한 논리회로(22)에서 취하여 이 신호(펄스)로 공통데이타선CDLO, CDLBO~CDLn, CDLBn을 구동해서 데이타를 라이트한다.

제3도에 펄스발생회로(21)을 도시한다. 이 펄스발생회로(21)은 지연회로(211)과 내부라이트펄스를 생성하는 논리회로(212)로 구성되어 있다.

상술한 회로의 기능을 고려하면 펄스신호와 제어신호의 논리를 취하는 회로는 제4도와 같이 된다. 제4도에 있어서, LSI칩중 1곳에 마련한 논리회로(1)의 출력을 받아서 마찬가지로 칩중 1곳에 마련한 펄스발생회로(6)에서 펄스신호를 생성하여 칩중에 이 펄스신호를 전달시킨다. 그밖의 제어신호를 입력으로 하는 논리회로(3)의 출력과 펄스발생회로(6)에서 출력되는 펄스신호의 논리를 논리회로(4)에 의해 취하고, 펄스신호를 필요한 곳에서 생성하여 최종적인 펄스신호로 해서 사용하는 것이다.

즉, 칩중에 논리회로(4)를 여러개 형성하고 논리회로(4)의 출력을 펄스신호로 해서 사용하는 것이다.

라이트제어펄스를 정확히 제어하기 위해서는 메모리셀로 데이타를 라이트하기 위한 신호에 가능한한 가까운 신호로 펄스를 형성하는 것에 의해 해결된다. 즉, 이상적으로는 라이트하고자 하는 메모리셀부의 데이타선쌍(DL, DLB)중 어느 한쪽의 전위가 일정시간 로우를 유지한후에 자동적으로 리커버리를 개시하는 방식이라면 안정된 셀프라이트방식을 실현할 수 있다. 즉, 메모리셀의 데이타라이트완료의 정보를 라이트회로에 피드백을 걸어서 데이타선 리커버리를 개시하면 좋다. 그러나, 라이트펄스를 형성하기 위해서는 펄스발생회로가 필요하고, 데이타선단위로 이 회로를 마련하는 것은 회로규모가 팽대하게 되어 실용적이지못하다.

본 발명에서는 공동데이타선마다, 즉 메모리블럭마다 펄스발생회로를 마련하고, 펄스발생회로에 입력되기전에 각종 제어신호에 의해서 취해지는 논리에 따라서 논리신호를 생성하고, 이 논리신호에 따라서 펄스발생회로에서 펄스를 발생하도록 구성한다.

다음에 본 발명의 1실시예를 도면을 사용해서 상세하게 설명한다. 제5도, 제6도에 도시한 바와 같이 공통데이타선CDL단위로 펄스발생회로(11)을 마련해서 내부라이트펄스를 형성하고, 이 신호로 직접 공통데이타선을 구동하는 셀프라이트방식을 생각해내었다.

본 방식을 메모리칩중 회로배치의 모식도로 도시한 것이 제5도이다. 칩중1곳에 WEB, CSB를 입력신호로 하는 논리회로(30)을 배치하고, 마찬가지로 하나의 데이타마다 칩중1곳에 논리회로(31)을 배치한다. 논리회로(30), (31)의 출력신호를 칩전체로 전달시킨후에 각 매트에 공통데이타선(CDL)단위로 배치한 논리회로(14)에 입력시킨다. 또, 논리회로(14)에 디코드신호를 입력하고, 3개의 신호가 전부 라이트를 지시하면 논리회로(14)가 라이트를 지시하는 신호를 출력하고, 논리회로(14)와 마찬가지로 각 매트에 CDL단위로 배치한 펄스발생회로(11)이 펄스신호를 출력하고 데이타가 라이트된다. 이상과 같이 펄스신호를 긴 배선을 사용해서 전달시키지 않으므로 신호의 스큐등을 고려할 필요가 없어 정확한 펄스폭으로 라이트를 제어할 수 있다.

제6도는 본 발명에 관한 반도체메모리의 라이트회로의 기능을 논리회로의 모식도로 도시한 도면이다. MS는 매트선택회로, DSEL은 데이타선택신호(예를들면 최대×8(비트) 입출력의 칩구성시, ×4(비트)×1(비트)대응의 데이타선택을 한다), INH는 인히비트신호이다. MS, DSEL, DIN, WEB, INH등의 신호가 전부 라이트를 지시하는 상태로 되면 논리회로(30), (31), (13)이 라이트를 지시하는 신호를 논리회로(14)로 출력하고, 논리회로(14)가 라이트를 지시하는 신호를 펄스발생회로(11)로 출력하여 네가티브펄스가 형성되고, 공통데이타선(CDL)이 일정시간로우로 되어 데이타가 라이트된다. 이상과 같이 라이트펄스를 형성하는데 필요한 모든 신호의 논리를 취한후에 펄스신호를 발생시키므로 종래방식과 같이 펄스신호와 제어신호의 타이밍마진을 고려할 필요가 없어 제어성좋게 펄스폭이 작은 펄스를 형성할 수 있다.

여기에서, 이 펄스발생회로(11)은 제7도에 도시한 바와 같은 회로, 즉 지연회로(111), 공통데이타선 구동회로와 같은 논리회로(112)와 내부라이트펄스를 형성하는 논리회로(113)으로 구성된다.

또, 이 네가티브펄스신호를 사용해서 외부라이트 인에이블신호(WEB)의 상승보다 전에 데이타선리커버리 제어신호ΦWP 1, 데이타선이 퀄라이즈제어신호ΦWP2등도 형성하는 것에 의해 고속인 라이트리커버리를 실현할 수 있다(제19도).

상술한 라이트회로 이외에 적용한 경우의 1예로써 펄스신호의 타이밍, 펄스폭을 정확히 제어하기 위한 3개의 조건을 나타낸다.

(1) 펄스신호(최종적으로 필요한 신호)를 형성하는데 필요한 신호 전부의 논리를 취한후에 펄스신호를 형성한다.

(2) 펄스신호를 필요한 회로블럭 단위로 펄스를 형성한다. 즉, 칩중 여러개의 펄스발생회로를 마련한다.

(3) 펄스신호 형성후는 다른 신호와 논리를 취하지 않고 직접 펄스신호를 사용한다.

이상의 3가지점에 따르는 본 발명에 의한 펄스형성방식의 기능블럭도를 제8도에 도시한다. 종래는 논리회로(1)의 출력에서만 펄스를 형성하고 있었지만 본 발명에서는 논리회로(1), (3)의 논리를 취하고나서 펄스를 형성하고 있다. 즉, 새로이 논리회로(5)를 마련하고, 논리회로(5)의 출력신호에서 펄스신호를 형성한다. 또, 상술한 조건(2), (3)에서 논리회로(5), 펄스발생회로(2)를 칩중에 여러개 배치하고 있다.

공통데이타선쌍 단위로 마련한 펄스발생회로는 메모리매트 근방에 배치되며, 또한 컬럼선택신호 이외의 모든 신호에 작용하므로 데이타의 라이트에 대해서 안정된 내부펄스를 제공할 수 있다. 또, 이 펄스발생회로는 공통데이타선 구동신호가 설정한 시간동안 라이트 상태를 유지하지 않으면 펄스를 생성하지 않는 회로로 되어 있고, 해저드등에 의한 잘못된 라이트의 위험성도 없는 회로구성으로 되어 있다.

또, 본 발명을 LSI일반에 적용하면 펄스형성후는 다른 신호와 논리를 취하지 않고, 즉 펄스신호를 다른 신호로 가공하지 않고 사용할 수 있으므로 각 회로블럭으로 펄스신호를 안정하게 공급하는 작용을 갖는다.

이하, 더욱 상세하게 본 발명의 실시예를 도면을 참조해서 설명한다.

본 발명을 라이트회로에 적용한 경우의 기본구성의 실시예를 다음에 설명한다.

제9도는 제6도에 도시한 본 발명의 기본 구성을 하나의 공통데이타선쌍에 대해서 논리도로 도시한 도면이다. 매트선택신호(MS), 데이타선택신호(DSEL)가 하이로 되고, 2입력NAND게이트회로(BiNMOS게이트회로) (51)의 출력이 로우로 되고, 내부라이트인에이블신호(WE)가 하이로 되면 2개의 3입력 NOR게이트회로(52), (53)중 어느것인가의 출력이 하이로 된다. 펄스형성회로(지연회로) (54)는 내부라이트인에이블신호(WE)가 로우일때 하이로 설정되어 있다. 따라서, 예를들면 3입력NOR게이트회로(52)의 출력 'A'가 하이로 되면 2입력NAND게이트회로(55)의 출력, 즉 공통데이타선(CDL)의 전위가 로우로 되어 데이타가 라이트된다. 또, 신호 'A'가 하이상태를 데이타라이트에 필요한 최저시간tW(예를들면 3ns)만큼 유지하면 펄스형성회로(54)의 출력 'AD'는 로우를 출력하고, 2입력NAND게이트회로(55)의 출력은 하이로 되고, WE신호는 하이(라이트상태)라도 라이트는 종료하고 데이타선리커버리가 개시된다.

제9도중 ΦWP1, ΦWP2, ΦWP3은 각각 데이타선 부하컨트롤신호, 공통데이타선 (리드전용 공통데이타선) 및 데이타선리커버리 제어신호, 데이타선 및 공통데이타선 이퀄라이즈제어신호이다. 모두 신호 'A', 'AD'를 사용해서 형성하고 있다. 즉, 내부펄스에 의해 신호 ΦWP1, ΦWP2, ΦWP3도 제어하므로 공통데이타선(CDL)만을 내부펄스로 제어하는 상술한 종래의 셀프라이트방식에 비해서 보다 고속으로 데이타선의 리커버리를 실현할 수 있다.

ATD는 어드레스천이 검지신호로써 어드레스천이시에 포지티브펄스를 출력한다. 이것은 데이타리드시에 데이타선 및 공통데이타선을 이퀄라이즈하는 경우를 위한 신호이다. 즉, 본 실시예에 있어서는 ATD신호와 ΦWP1을 복합하는 것에 의해 라이트리커버리시의 이퀄라이즈MOSFET와 리드시의 이퀄라이즈MOSFET를 공통화하고 있다.

상술한 동작원리를 타이밍도로 도시한 도면이 제10도이다.

외부라이트인에이블신호WEB가 로우로 되고, 또 데이타입력신호DIN이 확정되면 신호 'A'는 하이, 공통데이타선CDL은 로우로 되어 라이트상태로 된다. 신호 'A'가 데이타라이트시간tW동안 하이를 유지하면 신호 'AD'는 로우로 되어 라이트가 종료한다.

즉, 데이타의 라이트개시는 신호 'A'의 상승으로 결정되고, 데이타의 라이트종료는 신호 'AD'에 의해 결정된다. 데이타의 라이트시간은 펄스형성회로(54)의 지연시간에 의해 결정된다. 이와 같이 데이타라이트시간tW의 설정에 의해서 외부라이트인에이블신호(WEB)는 로우에도 불구하고 공통데이타선CDL은 리커버리되어 셀프라이트방식이 실현되고 있는 것을 알 수 있다.

제9도중에 도시한 펄스형성회로(54)의 구체적인 구성을 제11도에 도시한다. 인버터회로와 2입력NAND게이트회로 및 3입력NAND게이트회로로 구성되어 있다. 도면중 WATD로 표기되어 있는 신호는 ATD신호를 펄스스트레치회로에서 데이타의 라이트에 필요한 시간의 펄스폭으로 한 신호이다(네가티브펄스).

입력신호 'A'가 일정시간 하이를 유지했을때 출력신호 'AD'가 로우를 출력하는 회로로 되어 있다. 본 펄스형성회로의 동작기구는 다음과 같다. 입력신호 'A'를 인버터회로2단으로 지연시킨 출력신호 'A1'과 입력신호 'A'의 AND논리를 취하는 것에 의해 입력신호 'A'와 출력신호 'A1'이 하이일때 비로소 신호 'A2'가 하이로 된다. 또, 신호 'A2'와 신호 'A'의 AND논리를 취하는 것에 의해 입력신호 'A'에서 신호 'A2'가 하이일때 비로소 출력신호 'A3'이 하이로 된다. 이와 같이 해서 신호 'A'가 입력되는 시간t0에서 신호 'A4'가 출력되는 시각t4까지 입력신호 'A'가 하이를 유지하면 출력신호 'AD'가 로우로 된다.

즉, 시각t0에서 시각t4까지중에서 로우의 시간이 존재하면 출력신호 'AD'는 로우를 출력하지 않고 항상 하이로 된다. 이상의 설명에서 WATD는 하이고정으로 고려하고 있다.

다음에 WATD신호형성회로에 대해서 설명한다. 제12도에 1실시예를 도시한다.인버터회로와 2입력NOR게이트회로로 구성되어 있다. 본 회로의 동작기구를 제13도에 도시한 타이밍도를 사용해서 설명한다. 포지티브펄스인 ATD신호가 시작t0에 입력되면 인버터회로2단에 의해 지연된 신호ATD1이 시각t1로 출력된다. 입력신호ATD와 신호ATD1의 OR논리를 취하는 것에 의해 입력신호ATD는 스트레치된 신호ATD2로 된다.

이 동작을 반복하는 것에 의해 ATD펄스는 시각t1에서 t4까지 스트레치된 신호로 되고, 최후의 2입력NOR게이트회로(BiNMOS게이트회로)(80)에서 네가티브펄스로 변환된다. WATD신호 형성회로는 예를들면 1메모리매트에 1회로가 마련되고, 1어드레스에 대해서 라이트가 종료하고 제9도, 제11도에 도시한 신호 'AD'가 로우로 된후 어드레스를 변경해서 동일한 데이타를 라이트하는 경우에 WATD의 로우펄스에 의해 3입력NAND게이트회로(70)의 출력 'AD'가 하이로 리세트되고, 'A'가 하이인 경우에 대해서 제9도의 2입력NAND게이트회로(55)가 재차 로우로 되어 데이타는 라이트된다.

이상. 본 발명의 기본구성에 대해서 설명하였다. 이하에서는 본 발명의 기본구성을 기본으로 설계한 라이트회로의 전체구성에 대해서 설명한다.

제14도는 외부라이트인에이블신호WEB, 데이타입력신호DIN의 배선이미지에 대해서 도시한 도면이다. 여러개의 메모리매트(본실시예에서는 8매트 또는 16매트)로 이루어지는 메모리블럭은 8블럭구성이고, 데이타입출력은 최대8비트의 경우에 대해서 도시하고 있다. 즉, 데이타입력신호선DIN은 8개의 경우이다. 도면중, BS로 표시되어 있는 것은 블럭선택신호이고 하이에서 메모리블럭이 선택된다. 메모리블럭이 비선택인 경우 블럭선택신호BS는 로우이므로 2입력NOR게이트회로 (BiNMOS회로) (100)의 출력은 외부라이트인에이블신호WEB, 데이타입력신호DIN의 로우, 하이에 관계없이 로우고정으로 된다. 이것은 저소비전력화를 위해 선택된 블럭만 외부라이트인에이블신호 (WEB)WEB, 데이타입력신호선DIN을 활성하기 하기 위해서이다. 2입력NOR게이트회로(100)의 출력이후에 라이트인에이블신호WEB는 하이에서 라이트 상태로 되는 포지티브신호WE로 된다.

제15도는 WEB버퍼의 출력에서 칩좌우의 WEB신호선의 입구WEBL, WEBR까지의 회로(제14도에서 WEBBF로 표현한 회로)를 도시한 도면이다. 칩셀렉트신호CSB가 로우(칩이 선택)인 경우이외는 WEBL, WEBR은 로우고정으로 되어 저소비전력화하고 있다. 제15도중 여러개의 인버터회로(110)은 잘못된 라이트를 방지하기 위해 매트선택신호MS가 출력될때까지 시간, WEBL, WEBR이 출력되는 것을 지연시키기 위한 회로이다.

제16도는 DIN버퍼의 출력에서 칩좌우의 DIN신호선의 입구DINL, DINR까지의 회로(제14도에서 DINBF로 표현한 회로)를 도시한 도면이다. 제15도중에 도시한 칩이 선택되고 라이트가 지시되었을때 하이로 되는 신호인 WECS가 하이일때이외는 DINL, DINR은 로우고정으로 되어 저소비전력화하고 있다.

이상과 같이 각 메모리매트까지 분배된 WE, DIN신호와 MS, DSEL등 디코드계 신호를 받아서 각 메모리매트에 배치된 라이트 제어신호 발생회로에서 CDL구동신호등 최종적으로 라이트를 제어하는 신호가 형성된다.

제17도에 각 메모리매트에 1세트배치된 라이트제어신호 발생회로의 실시예를 도시한다. 제9도를 기본으로 ×4(비트), ×8(비트) 입출력인 경우를 상정한 회로이다. 2입력NAND게이트회로(130), (131)의 출력은 ×4(비트)일때 어느것인가가 로우로 되고, ×8(비트)의 경우에는 양자 모두 로우고정으로 된다.

제10도에 도시한 타이밍도에 신호ΦWP10, ΦWP20, ΦWP30도 부가해서 제19도에 도시한다. 데이타선부하 컨트롤신호ΦWP10, 데이타선, 공통데이타선리커버리 제어신호ΦWP20, 데이타선, 공통데이타선 이퀄라이즈신호ΦWP30도 도시한 바와 같이 내부펄스로 제어하기 위해 고속인 라이트리커버리를 실현할 수 있다.

제18도는 1쌍의 데이타선쌍에 대해서 도시한 도면이다. 공통데이타선은 리드전용 공통데이타선(R-CDL), 라이트전용 공통데이타선(W-CDL)으로 분리한 경우에 대해서 도시하고 있다. YSB는 컬럼선택신호이다. 데이타선부하PMOS(142), 공통데이타선부하PMOS(146) 신호은 ΦWP1로, 데이타선리커버리PMOS(143), 공통데이타선(R-CDL) 리커버리PMOS(144)는 신호ΦWP2로, 데이타선이퀄라이즈PMOS(141), 공통데이타선(R-CDL) 이퀄라이즈PMOS(145)는 신호ΦWP3으로 각각 제어되고 있다.

이상의 구성의 라이트회로에 있어서, 상술한 데이타라이트시간tW를 4ns로 설정하고, 외부라이트인에이블신호WEB, 데이타입력신호DIN을 최소펄스폭인 8ns로 시뮬레이션한 결과 데이타선은 외부라이트인에이블신호WEB의 상승도 2ns빨리 리커버리하여 라이트리커버리시간tWR을 영으로 하는 것을 용이하게 실현할 수 있는 것이 명확하게 되었다.

[그밖의 실시예]

이상 설명해온 실시예는 공통데이타선 단위로 펄스형성회로를 마련하기 위해 종래방식에 비해서 회로규모가 커진다. 그래서, 메모리블럭단위로 펄스형성회로를 마련하고, 내부라이트펄스를 형성하는 경우에 대해서도 설계하였다.

제20도에 이 경우의 실시예를 도시한다. 하나의 메모리블럭에 대해서 ×8(비트)입력의 경우에 대해서 도시하고 있다. 블럭선택신호BSB가 로우로 되면 각 DIN신호에 대해서 어느 한쪽의 2입력NOR게이트회로(160)의 출력이 하이로 된다.

그러면 펄스형성회로(54)에 의해 상술한 것과 동일한 원리로 DIN선 또는 DINB선의 어느 한쪽의 전위가 일정시간 로우로 되는 네가티브펄스로 된다. 각 메모리매트에 배치된 제17도에 도시한 라이트제어회로가 이 신호를 받아서 셀프라이트방식이 실현된다. 이 방식은 상술한 공통데이타선 단위로 펄스형성회로를 마련하는 경우에 비해서 하드웨어는 적어지지만 DIN선의 갯수는 2배로 된다.

제21도는 제17도에 도시한 라이트제어회로의 또 하나의 실시예이다. 하나의 공통데이타선쌍에 대해서 도시하고 있다. 매트선택신호MSB, 데이타선택신호DSELB, 라이트인에이블신호WEB가 전부 로우로 되면 3입력NAND게이트회로(117)중 어느 한쪽이 로우로 된다. 그러면, 펄스형성회로(170)은 WEB가 하이일때 로우세트되고 있으므로 2입력NOR게이트회로(712)중 어느 한쪽이 하이로 되고, CDL 또는 CDLB가 로우로 되어 데이타가 라이트된다.

펄스형성회로(170)은 일정시간(tW) 입력신호가 로우를 유지하면 하이를 출력하는 회로이고, 시간tW후 출력이 하이로 되면 2입력NOR게이트회로(172)의 출력은 로우로 되고 자동적으로 라이트리커버리가 개시된다.

[라이트회로 이외의 실시예]

라이트회로 이외의 실시예에 대해서 다음에 설명한다.

제22도는 마이크로프로세서에 본 발명을 적용한 경우에 대해서 회로블럭도로 도시하고 있다. 어큐뮬레이터, ALU, 명령레지스터, 레지스터파일에 각각 논리회로(180), 펄스발생회로(181)을 마련하고, 제어회로에서 형성한 신호(필요에 따라서)와 외부클럭신호의 논리에서 펄스신호를 형성하여 제어신호로 하고 있다. 또, 논리회로(180), 펄스발생회로(181)은 필요에 따라서 회로블럭에 여러개 마련하는 경우도 있다. 이와 같이 하나의 펄스발생회로에서 다수의 회로블럭에 펄스신호를 전달시키는 경우와 달리 타이밍, 펄스폭 모두 정확한 펄스신호로 마이크로프로세서를 동작시킬 수 있어 고속화할 수 있다.

제23도는 본 발명을 사용하지 않는 경우의 마이크로프로세서의 회로블럭도이다. 논리회로(190), 펄스발생회로(191)을 칩의 1곳에 형성하여 펄스신호를 내부신호버스(192)로 전달시키고 있다. 또, 각 회로블럭에 마련한 논리회로(193)에서 필요에 따라서 제어신호와 논리를 취하고, 최종적인 펄스신호로 하고 있다. 이 방식은 내부신호버스(192)에 의해서 발생하는 펄스신호의 스큐등의 문제, 더나아가서는 제어신호와의 타이밍의 문제가 있어 정확한 제어가 곤란하다.

본 발명을 라이트회로에 적용한 경우의 효과는 펄스신호의 스큐, 펄스신호와 다른 제어신호의 타이밍마진 등을 고려할 필요가 없어 폭이 좁은 펄스신호를 라이트펄스로 해서 사용할 수 있다. 따라서, 외부라이트인에이블신호, WEB의 상승전에 데이타선의 리커버리를 개시할 수 있으므로 잘못된 라이트, 라이트리커버리 액세스지연에 대한 마진을 충분히 크게 취할 수 있으므로 용이하게 라이트리커버리시간tWR을 영으로 할 수 있다.

칩제어회로영역은 칩의 중앙1곳에 합쳐서 배치되어 있으므로, 제어회로사이의 신호배선도 상당한 거리, 칩의 짧은 변의 길이 또는 칩의 긴변의 길이정도를 배선해야만 한다. 예를들면 반도체메모리인 다이나믹랜덤액세스메모리 (이하, DRAM이라 한다), 스테이틱랜덤액세스메모리(이하, SRAM이라 한다)는 2의 X승개의 메모리셀을 X비트의 어드레스로 선택해서 리드, 라이트를 실행한다(X는 정의 정수). 이 X비트의 입력패드는 칩의 가장 바깥쪽의 부분, 즉 메모리셀어레이의 바깥쪽에 있고, 그 신호를 증폭하는 어드레스버퍼도 근접해서 놓여져 있다. 이 X비트의 입력은 열방향, 행방향 모두 상위의 비트에서 a, b, c, ... n(a~n은 정의 정수, a+b+...+n=X)비트로 m개로 분할한 경우 어드레스신호를 프리디코드하는 제1단 논리회로인 프리디코더는 m종류 있다. 이때, 어드레스버퍼의 출력은 상보의 출력으로 출력되고, 여러개의 상보출력에서 논리를 취하기 위해 제1단논리회로인 프리디코더는 그 수를 M으로 하면 M=(2의 a승+2의 b승+2의 c승+...+2의 n승)으로 된다. 이때 논리를 취한 프리디코더의 출력은 M개의 배선이 칩전체의 메모리셀 주변까지 배선되고, 대부분의 게이트의 입력으로써 배선되고, 또 디코드해서 리드, 라이트를 실행하는 구성으로 되어 있다.

그러나, 상술한 종래의 반도체집적회로장치에서는 고집적화로 됨에 따라 다음과 같은 문제가 생긴다. 비트수가 증가하면 2의 증가비트수 승배로 어드레스가 증가한다. 이 때문에 구동회로수가 증가하고, 그리고, 회로규모가 증대하는 것에 따라서 하나의 제1단 논리회로군인 프리디코더중의 1논리게이트의 출력이 구동해야할 게이트수가 증가한다. 즉, 1논리게이트당 팬아웃이 증가하여 부하용량이 증대한다.

또, 1칩내에서의 구성소자수가 증대하여 논리가 복잡하게 되고, 논리단수, 논리게이트수가 현저하게 증가하므로 배선갯수도 현저하게 증대함과 동시에 배선갯수, 논리게이트수의 증가로 인해 칩면적이 증대한다.

또, 칩면적이 크게 되면 출력배선도 길어지고, 이 배선의 저항, 용량에 기인하는 지연시간이 회로의 동작시간에 차지하는 비율이 커진다. 이 지연시간의 저감이 회로동작의 고속화에 있어서 불가결하게 되고 있다.

상기 문제를 메모리를 예로 해서 상세하게 설명하면 가공치수의 미세화에 따르는 고집적화에서 예를들면 집적도가 4배로 되었을때 하나의 메모리셀의 크기는 4분의 1보다도 작게 되고 있지 않으므로 메모리전체중의 메모리셀부분만의 면적은 가공치수를 미세화해도 집적도를 높이기 전과 비교해서 작게되지 않는다.

또, 메모리셀 주변의 최하위의 회로수도 4배로 되므로, 칩의 대형화도 현저하다. 고집적화가 되면 어드레스신호를 프리디코드하는 논리회로인 프리디코더군의 출력배선갯수는 프리디코더수이므로 그 수를 M으로 하면 M=(2의 a승+2의 b승+2의 C승+...+2의 n승)으로 된다.

한편, 프리디코더는 프리디코드된 출력을 각 메모리셀디코더부로 분배하기 위한 팬아웃이 증대해서 출력배선을 거쳐서 구동하는 게이트부하가 크게 된다.

또, 배선이 길어지므로 프리디코더가 구동하는 부하는 용량, 저항 모두 증대하므로 프리디코더의 구동력을 높이기 위해서는 게이트폭을 크게 해야만 한다.

이와 같이 집적소자수가 증대하고 배선갯수도 증대하고, 구동게이트의 게이트폭도 크게 되므로 칩이 대형화한다.

또, 칩면적이 커지면 프리디코더의 출력은 칩의 끝에서 끝까지 전체에 배선되므로 배선길이는 긴변방향에서 10mm이상이 된다.

또, 미세가공에 따라 선사이의 용량이 증대하므로 배선용량값이 커져 배선저항도 증대하므로 액세스시간에 대한 배선에 기인하는 지연시간이 차지하는 비율이 커진다.

또, 프리디코드된 출력을 각 메모리셀디코더부로 분배하므로 팬아웃이 증대하고, 출력배선이 구동하는 게이트부하가 커지므로 지연시간이 크게 되는 결점이 있다. 이들 배선에 기인하는 지연시간, 부하용량의 증대에 의한 지연시간이 발생하는 문제는 디코더회로에 한정되지 않고 센스회로, 라이트용 회로, 그 밖의 신호제어회로등에 대해서도 마찬가지로 존재한다.

또, 고집적으로 된 것에 의해 회로의 레이아웃설계 규모가 커져 레이아웃의 소자수 규모가 커서 제조공정수가 증대하여 복잡하게 되고 있다. 그 때문에 미스가 많이 발생하여 레이아웃설계지연의 원인으로도 되고 있다.

한편, 고집적화에 따르는 칩사이즈의 증대분을 작게하기 위해 종래 이러한 종류의 반도체집적회로장치에서는 메모리셀의 바깥쪽에서 리이드프레임측에 본딩패드를 배치하고 있던 것을 본딩패드를 합쳐서 칩중앙에 배열하는 LOC(lead on chip)구조라는 칩사이즈의 증대분을 억제하는 구조를 채용하는 것이 고려된다. 칩의 메모리셀을 직접 구동하는 메모리셀주변의 회로의 영역을 직접 주변회로의 영역으로 하고, 직접 주변회로영역 이외의 입출력버퍼, 패드, 그밖의 신호제어회로를 간접 주변회로로 하면 중앙부의 간접주변회로영역에서 프리디코더를 어드레스버퍼의 근방에 배치하는 경우에는 프리디코더회로는 다수의 배선을 칩전체에 둘러치지 않으면 안되기 때문에 그 출력배선영역이 큰 면적으로 되어 칩사이즈의 증대를 초래하는 결점이 있다.

이들 문제점은 다음에 나타내는 구성에 의해서 해결되고, 배선에 기인하는 신호지연을 저감하여 소형으로 고속동작을 얻을 수 있으며, 또한 레이아웃설계도 용이하고 간편하게 할 수 있는 반도체집적회로장치를 제공할 수 있다.

본 발명의 반도체집적회로장치는 NMOS트랜지스터, PMOS트랜지스터, 바이폴라트랜지스터 등의 적어도 한종류 이상의 트랜지스터를 집적화한 하나의 반도체집적회로장치에 있어서 메모리기능 또는 연산기능을 실현하는 트랜지스터군을 일괄해서 그 각각을 직접 구동하는 드라이버군을 갖는 여러개의 회로기능블럭, 상기 각 회로기능블럭을 인식하기 위한 각 회로기능블럭마다 마련된 여러개의 상위의 인식회로 및 상기 각 회로블럭에 공통해서 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 논리회로군을 갖고, 이 논리회로군의 수는 여러개이고, 칩내에 존재하는 상기 회로기능블럭수와 같던가 그 이하의 갯수인 것을 나타내는 것을 특징으로 한다.

칩전체에 신호출력선을 배선하고, 칩내에서 여러개의 동일 기능의 회로기능 블럭을 가지며, 또한 각 회로기능블럭을 식별하기 위한 인식회로가 각 회로기능블럭에 대해서 가짐과 동시에 상기 각 회로기능블럭을 구동하는 구동논리회로군을 각 회로기능블럭의 입력에 대해서 여러개 갖는 것을 특징으로 한다.

메모리기능을 실현하는 트랜지스터군을 일괄해서 그 각각을 직접 구동하는 드라이버군을 갖는 여러개의 메모리셀어레이블럭, 상기 메모리셀어레이블럭을 인식하기 위해 각 메모리셀어레이블럭마다 마련된 여러개의 상위의 인식회로 및 상기 메모리셀어레이블럭에 공통해서 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 논리회로군인 여러개의 프리디코더회로를 갖고, 상기 프리디코더회로의 수는 칩내에 존재하는 상기 메모리셀어레이블럭수와 같던가 그 이하의 갯수인 것을 특징으로 한다.

메모리기능 또는 연산기능을 실현하는 트랜지스터군을 일괄해서 그 각각을 직접 구동하는 드라이버군을 갖는 여러개의 회로기능블럭, 상기 각 회로기능블럭을 인식하기 위해 각 회로기능블럭마다 마련된 여러개의 상위의 인식회로 및 상기 각 회로기능블럭에 공통해서 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 논리회로군을 갖고, 상기 논리회로군의 출력이 구동해야할 드라이버입력으로 여러개분배될때 동일 배선상에 중간버퍼를 개재시키고, 상기 중간버퍼의 앞과 뒤로 다음단의 게이트의 입력을 분배한 것을 특징으로 한다.

메모리기능 또는 연산기능을 실현하는 트랜지스터군을 일괄해서 그 각각을 직접 구동하는 드라이버군을 갖는 여러개의 회로기능블럭, 상기 각 회로기능블럭을 인식하기 위해 각 회로기능블럭마다 마련된 여러개의 상위의 인식회로 및 상기 각 회로기능블럭에 공통해서 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 논리회로군을 갖고, 상기 논리회로군의 입력은 칩내의 입력버퍼출력이고, 입력버퍼출력은 그 출력이 구동해야할 논리회로군의 입력으로 여러개 분배될때 동일 배선상에 중간버퍼를 개재시키고, 이 중간버퍼의 앞과 뒤로 다음단의 게이트의 입력을 분배한 것을 특징으로 한다.

메모리기능 또는 연산기능을 실현하는 트랜지스터군을 일괄해서 그 각각을 직접 구동하는 드라이버군을 갖는 여러개의 회로기능블럭, 상기 각 회로기능블럭을 인식하기 위해 각 회로기능블럭마다 마련된 여러개의 상위의 인식회로 및 상기 각 회로기능블럭에 공통해서 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 논리회로군을 갖고, 상기 논리회로군의 입력은 칩내의 입력버퍼출력이고, 입력버퍼출력은 그 출력이 구동해야할 논리회로군의 입력으로 여러개 분배될때 동일 배선상에 NMOS트랜지스터 및 PMOS트랜지스터로 이루어지는 CMOS구조의 중간버퍼를 개재시키고, 그 중간버퍼의 앞과 뒤로 다음단의 게이트의 입력을 분배한 것을 특징으로 한다.

메모리기능 또는 연산기능을 실현하는 트랜지스터군을 일괄해서 그 각각을 직접 구동하는 드라이버군을 갖는 회로기능블럭 및 상기 각 회로기능블럭을 인식하기 위해 각 회로기능블럭마다 마련된 여러개의 상위의 인식회로 및 상기 각 회로기능블럭에 공통해서 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 논리회로군을 갖고, 상기 논리회로군의 입력은 칩내의 입력버퍼출력이고, 입력버퍼출력은 그 출력이 구동해야할 논리회로군의 입력으로 여러개 분배될때 동일 배선상에 NMOS트랜지스터 및 PMOS트랜지스터를 상보적으로 접속한 CMOS구조와 바이폴라트랜지스터로 구성되는 BiCMOS구조의 중간버퍼를 개재시키고, 이 중간버퍼의 앞과 뒤로 다음단의 게이트의 입력을 분배한 것을 특징으로 한다.

메모리기능 또는 연산기능을 실현하는 트랜지스터군을 일괄해서 그 각각을 직접 구동하는 드라이버군을 갖는 여러개의 회로기능블럭, 상기 각 회로기능블럭을 인식하기 위해 각 회로기능블럭마다 마련된 여러개의 상위의 인식회로 및 상기 각 회로기능블럭에 공통해서 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 여러개의 논리회로군을 갖고, 상기 논리회로군의 수는 칩내에 존재하는 상기 회로기능블럭수와 같던가 그 이하의 갯수이고, 각 블럭 공통으로 필요로 되는 입력신호에서 논리를 취한 신호를 출력하는 상기 논리회로군의 입력은 칩내의 입력버퍼출력이고, 입력버퍼출력은 그 출력이 구동해야할 논리회로군의 입력으로 여러개 분배될때 동일 배선상에 중간버퍼를 개재시키고, 그 중간버퍼의 앞과 뒤로 다음단의 게이트의 입력을 분배한 것을 특징으로 한다.

본 발명의 반도체집적회로장치에 있어서, 입력신호를 분배하는 논리회로는 칩에서 공통의 입력신호의 출력배선을 갖고, 그 배선상에 적어도 1개이상의 구동회로를 갖고 있고, 그것은 NMOS트랜지스터와 PMOS트랜지스터로 이루어지는 CMOS구조와 바이폴라트랜지스터로 이루어지는 BiCMOS구조의 중간버퍼인 것을 특징으로 한다.

본 발명의 반도체집적회로장치에 있어서, 입력신호를 분배하는 논리회로는 칩에서 공통의 입력신호의 출력배선을 갖고, 그 배선상에 적어도 1개이상의 구동회로를 갖고 있고, 그것은 NMOS트랜지스터 및 PMOS트랜지스터로 이루어지는 CMOS구조의 중간버퍼인 청구항8항 기재의 반도체집적회로장치이다.

본 발명의 반도체집적회로장치는 칩전체에 어드레스입력의 출력선이 배선되고, 칩내에서 m분할 (m≥2) 된 메모리셀어레이, m세트의 메모리셀어레이를 각각 인식하는 여러개의 인식회로 및 상기 m세트메모리셀어레이를 직접 구동하는 구동논리회로의 전단에서 직접 구동논리회로를 구동하는 논리회로군인 프리디코더군을 칩에 여러개 갖고, 그들은 메모리셀어레이의 가까이에 배치되고, 그 입력이 공통으로 배치된 어드레스출력에 접속되어 있는 반도체메모리, 또는 캐시메모리를 내장하는 것을 특징으로 한다.

본 발명의 반도체집적회로장치는 칩전체에 어드레스입력의 출력을 배선하고, 칩내에서 m분할 (m≥2)된 메모리셀어레이, m세트메모리셀어레이를 인식하는 각각의 인식회로 및 그 m세트메모리셀어레이를 직접 구동하는 구동논리회로의 전단이고, 직접 구동논리회로를 구동하는 논리회로군인 프리디코더군을 칩에 여러개 갖고, 그들은 메모리셀어레이의 가까이에 배치되고, 그 입력이 공통으로 배선된 어드레스출력에 접속되고 그 출력배선에 몇개인가의 반전, 또는 비반전의 버퍼회로에 의해서 중단되어 프리디코더군의 입력까지 배선되어 있는 것을 특징으로 한다.

본 발명의 반도체집적회로장치는 칩전체에 어드레스입력의 출력을 배선하고, 칩내에서 m분할 (m≥2)된 기능블럭, 그 m세트의 기능블럭을 직접 구동하는 구동논리회로의 전단에서 직접 구동논리회로를 구동하는 논리회로군인 제1의 논리회로군을 칩내에 여러개 갖고, 그들은 기능블럭의 가까이에 배치되고, 제1의 회로군의 입력은 공통으로 배선된 어드레스신호 출력에 접속되어 있고, 그 출력배선은 하나 이상의 몇개인가의 반전, 또는 비반전의 버퍼회로에 의해서 중단되어 제1의 논리회로군의 입력까지 배선되는 것을 특징으로 한다.

본 발명의 반도체메모리시스템은 칩전체에 어드레스입력의 출력을 배선하고, 칩내에서 m분할 (m≥2)된 메모리셀어레이 및 그 m세트 메모리셀어레이를 직접 구동하는 구동논리회로의 전단에서 직접 구동논리회로를 구동하는 논리회로군인 프리디코더군을 칩에 여러개 갖고, 그들은 메모리셀어레이의 가까이에 배치되고, 그 입력이 공통으로 배선된 어드레스출력에 접속되고 그 출력배선은 몇개인가의 반전 또는 비반전의 버퍼회로에 의해서 중단되어 프리디코더군의 입력까지 배선되어 있는 것을 특징으로 한다.

즉, 본 발명에서는 입력신호를 칩내에 분배하는 제1단 논리회로군인 프리디코더를 칩내에 여러개 갖고, 출력을 분배하는 블럭의 근방에 분산배치시키는 것에 의해 팬아웃을 감소시켰다.

또, 각 블럭의 인식회로를 각 블럭마다 마련하는 것에 의해 각 블럭선택을 고속화할 수 있게 하였다.

팬아웃이 크게 되는 논리게이트와의 사이의 배선을 짧게 함과 동시에 1개의 논리에서 칩이 넓은 영역으로 출력되는 배선수를 줄이게 하고, 즉, 1곳에서 다수의 긴 배선에 의해서 신호가 분배되는 것을 억제하여 칩면적을 축소시키도록 하였다.

칩사이즈의 증가를 억제하기 위해 배선영역에서 입력신호를 증폭한 출력을 제1단 논리게이트에서 입력신호배선을 메모리셀어레이 근방에 배치한 여러개의 제1단 논리게이트회로군까지 각각 배치하였다.

또, 배선에 있어서의 지연을 저감시키기 위해 또 배선에 z(z는 정수)개의 구동회로 (중간버퍼)를 구비시켰다.

메모리를 예로 해서 구체적인 해결수단에 대해서 설명하면 m군의 메모리셀어레이에 대해서 그 열선택디코더, 행선택디코더를 선택하는 신호제어입력으로 되는 프리디코더출력을 얻기 위해 하나의 메모리셀어레이군의 1조에 제1단 논리게이트군인 프리디코더군을 각각 배치하고, 하나의 프리디코더가 구동하는 부하용량을 저감하였다. 메모리셀어레이군에 근접해서 배치한 프리디코더까지 어드레스버퍼출력을 칩전체에 배선하고, 프리디코더입력까지 배선하였다.

또, 배선에 기인하는 신호지연을 작게하기 위해 제1단논리의 입력신호의 배선의 선폭을 넓혀 배선저항을 떨어뜨리고, 선사이를 크게하고 어드레스버퍼의 출력배선의 피치를 크게 해서 배선용량을 작게하고, 또 배선에 z개의 증간버퍼를 구비시켰다.

제25도를 사용해서 본 발명을 메모리LSI에 적용한 경우의 작용을 이하에서 설명한다. 제1단논리게이트의 출력이 M=(2의 a승+2의 b승+2의 c승+...+2의 n승)개 배선된다. 제25도에서 본 발명의 8개의 논리블럭을 메모리셀어레이로 한다. 제25도에 있어서, 칩(9), 용장구제용 메모리를 포함하는 메모리셀어레이(6), 용장구제용 디코더회로를 포함하는 디코더회로군(7), 프리디코더군(8), 최상위비트 인식회로(2), 어드레스버퍼군(5), 중간버퍼(12), 본딩패드(20), 어드레스패드(21)을 구비하고 있는 구성이다. 디코더회로군은 메모리셀을 직접 구동하는 회로군을 디코드하는 하위의 논리에 위해서 구동되는 드라이버를 포함하고 있다. 칩제어회로인 프리디코더는 종래는 버퍼가 칩의 가장 바깥쪽인 리이드프레임측에 있고, 그곳에서 중앙의 주변회로영역의 중심에 프리디코더를 배치하고 있었다. 그러나, 칩중앙에 패드가 배치되고, 그것에 따라 어드레스버퍼는 패드주변, 즉 칩중앙부근에 배치되게 된다.

이때 종래와 같이 디코더부분의 초단인 프리디코더를 어드레스버퍼가까이의 변에 배치하면 어드레스버퍼의 상보출력을 입력으로 하고 있으므로 제26도에 도시한 바와 같이 y비트(예를들면 4비트)의 어드레스를 프리디코드하는 제1단논리게이트인 프리디코더는 2의 y승개(16)의 논리게이트가 존재하기 때문에 그 출력은 16개 존재한다. 가장 상위의 비트로 구성되는 프리디코더와 그것보다 하위의 프리디코더출력과 또 논리를 취해서 메모리셀을 구동하기 위해서 하위비트는 그 상위비트의 프리디코더출력수만큼의 팬아웃이 필요하게 된다. 예를들면 최상위 비트를 a비트로 하는 그 하위비트b비트의 프리디코더의 출력의 팬아웃수는 2의 a승으로 된다. 그래서, 본 발명에서는 제25도에 도시한 바와 같이 상위비트에서 수비트의 논리를 취하고, 칩의 메모리셀어레이영역을 분할하고, 나머지의 하위비트의 프리디코더를 각각의 분할한 메모리셀어레이영역에 1세트씩 칩상에 여러개 배치하는 것에 의해 그 팬아웃은 상위비트에 의해서 분할된후, 즉 2의 a승분의 1로 줄일 수 있다. 이 때문에 프리디코더의 출력부하가 작게 되고, 프리디코더출력의 배선길이도 칩분할분의 길이로 되어 배선용량, 배선저항 모두 줄일 수 있어 프리디코더출력으로 부터의 지연시간을 고속화할 수 있다.

프리디코더군을 메모리어레이의 가까이에 배치하는 것에 의해 프리디코더군이 구동하는 부하의 팬아웃은 칩전체에 배선하는 경우의 프리디코더군의 수분의 1(제25도에서는 8분의 1)로 되므로 프리디코더로 부터의 액세스가 고속으로 된다.

중앙부에 프리디코더를 배치하는 종래의 방법에서는 프리드코더된 신호출력을 각 메모리셀어레이까지 배선하면 그 배선은 칩의 긴변방향으로 다수개 배선된다. X=24의 다수비트어드레스의 출력을 디코드하는 경우는 4비트씩의 프리디코드를 한 경우 한종류의 프리디코더로 2의 4승개, 즉 16개의 출력이 배선된다. 24비트이므로 4비트씩 6종류의 프리디코더가 존재하고, 각각 1개 출력하기 때문에 6×16=96개의 출력배선이 첩중앙부로 뻗는다. 또, 어드레스출력은 이 디코드신호뿐만 아니라 용장구제용의 프로그램 신호의 입력신호나 그밖의 신호제어회로에도 사용된다. 그 때문에 용장구제용 회로를 구동하기 위해서는 용장구제용의 프로그램회로도 어드레스버퍼의 가까이에 배치되고, 이 출력은 해당하는 메모리번지의 위치까지 칩상에서 배선되므로 이 배선도 칩긴변방향으로 뻗는다. 또, 어드레스천이 검지회로의 출력은 각 어드레스의 출력을 입력신호로 하는 회로에 의해 이 출력도 또 칩상의 해당하는 각 위치에 배선된다. 이 때문에 긴변방향으로 뻗는 배선수, 즉 중앙부의 주변회로영역의 배선수는 어드레스출력, 프리디코더출력, 그밖의 신호제어회로의 배선등을 포함시키면 매우 많아진다. 칩사이즈, 특히 짧은 변 길이를 짧게 하기 위해서는 긴변방향으로 뻗는 배선갯수를 줄이는 것이 고려된다. 중앙부로 뻗는 배선은 프리디코드신호 배선이 가장 많으므로 그 저감이 배선영역의 저감에 유효하다. 본 발명은 제24도에 도시한 바와 같이 어드레스버퍼의 출력을 칩전체로 연장시키는 것에 의해서 배선갯수는 어드레스가 X비트의 메모리일때에는 2X개, 즉 24비트의 경우는 상보출력으로 48개 배선하면 좋고, 단출력일때는 24개 배선하면 좋으므로, 배선 갯수를 현저하게 줄일 수 있다. 또, 프리디코더를 각 메모리셀어레이군의 가까이에 배치하고, 어드레스출력을 메모리셀어레이군측까지 배선하므로, 각 메모리셀어레이군에 있는 용장구제용 회로의 입력도 구제용 메모리셀의 가까이에 배치할 수 있기 때문에 프리디코더의 출력배선과 용장구제용 회로의 출력배선은 칩긴변방향으로 길게 배선할 필요가 없어진다. 그 때문에 칩긴변방향으로 뻗는 배선을 줄일 수 있어 칩의 짧은 변을 짧게 할 수 있다. 마찬가지로 다른 신호제어회로에서도 필요한 메모리셀어레이군의 가까이에 배치하는 것도 가능하게 되고, 지연시간 등의 제약이 없는 경우 칩상의 임의의 위치에 배선갯수를 억제해서 배치할 수 있고 칩중앙부의 간접주변영역을 유효하게 사용할 수 있어 칩사이즈가 저감된다. 또, 어드레스버퍼로 부터의 출력배선에는 중간버퍼를 마련하였다. 중간버퍼가 없는 경우 부하용량과 배선저항에 의해 신호파형의 기울기가 완만하게 되어 다음단의 게이트의 관통전류가 커져 소비전력이 크게 되는 결점이 있다. 중간버퍼에 의해 어드레스버퍼가 구동하는 부하용량이 작게 되고, 또 신호의 파형정형을 할 수 있으므로 다음단의 게이트의 관통전류를 적게 해서 보다 고속인 동작이 가능하게 된다. 또, 이때 사용하는 어드레스출력의 중간버퍼의 총수는 프리디코드출력을 긴변방향으로 배선할때 필요한 중간버퍼의 총수에 비해서 훨씬 적으므로 부하구동능력을 향상시킬 목적으로 크게하는 것이 보다 용이하여 적은 면적으로 보다 고속성을 향상시킬 수 있다.

또, 본 발명은 CCB(Controlled Collapse Bonding)과 같이 칩전면에 입력패드를 배치할 수 있는 방식에서는 더욱 효과적이 되는 것은 물론이다.

이하, 더욱 상세하게 본 발명의 실시예를 도면을 참조해서 설명한다.

제24도는 본 발명을 모식적으로 도시한 도면이다. 칩(9), 입력버퍼(1), 상위비트 인식회로(2), 공통입력신호에서 논리를 취하는 회로로 메모리의 경우는 프리디코더(3), 메모리기능을 하는 트랜지스터군의 어레이(6), 그 직접 구동회로인 디코더(4)를 구비한 구성이다. 프리디코더(3)의 출력은 상위비트인식회로(2)에 의해서 제어되고, 어레이(6)을 디코더(4)로 구동한다.

이 때문에 블럭마다의 전환시의 액세스가 고속으로 된다. 또, 이들 기능은 메모리에 한정되지 않고 연산기능을 실현하는 논리게이트에도 적용할 수 있다.

제25도는 본 발명을 8개의 메모리셀어레이를 갖는 칩, 즉 상위 비트디코더 a=3비트일때에 적용한 모식도이다. 칩(9), 메모리셀어레이내의 어딘가에 용장메모리셀어레이를 포함하는 메모리셀어레이(6), 용장메모리디코더 및 디코더드라이버회로군(7), 제1단 논리회로군인 프리디코더군(8), 여러개의 각 어드레스에 대한 어드레스버퍼군(5), 상위비트인식회로(2), 용장어드레스프로그램회로 등의 신호제어회로군(10), 프리디코더출력배선(11), 중간버퍼(12), 어드레스패드(21), 그밖의 본딩패드(20)을 구비하고 있는 구성이다. 패드(21)에서 어드레스버퍼를 접속하고, 어드레스버퍼출력을 칩긴변에 배선한다. 메모리셀어레이(6)은 디코더회로군(7), 상위비트인식회로(2), 프리디코더군(8)을 각각의 메모리셀어레이에 대해서 갖고 있고, 그 어드레스신호입력은 중앙부의 칩긴변방향의 배선에서 얻고 있다. 프리디코더군(8)은 하나의 메모리셀어레이에 공통으로 필요한 전체 신호의 프리디코드를 실행한다. 이때 어드레스출력은 상보신호로 디코드되지만 이때 하나의 어드레스출력에 대한 팬아웃은 프리디코더가 3입력논리게이트인 경우는 메모리셀군(8)의 하나에 대해서 8로 되기 때문에 칩전체에서는 중간버퍼(12)가 없는 경우 팬아웃은 64이다. 이 경우 게이트용량이 크고, 또 배선길이가 길기 때문에 배선의 용량과 저항에 의한 지연시간이 커지지만 중간버퍼(12)를 개재하면 그 팬아웃과 용량값은 반으로 되므로 고속동작이 가능해진다. 프리디코더출력의 팬아웃은 1이기 때문에 프리디코더로 부터의 메모리셀까지의 액세스도 고속화된다. 이때, 중간버퍼로써 인버터를 사용하면 중간버퍼의 앞의 메모리셀어레이의 프리디코더회로군은 중간버퍼뒤의 메모리셀군의 프리디코더와 상보의 출력을 역전해서 접속되는 것으로 하고, 비반전버퍼회로를 사용하면 출력은 마찬가지로 접속된다.

회로레이아웃설계를 실행할때에는 메모리셀어레이와 그 디코더, 프리디코더군을 1세트로 해서 레이아웃하고, 우측의 4개의 메모리셀어레이부분과 그 디코더회로는 그 반복, 좌측의 4개는 좌측의 1세트의 메모리셀어레이와 그 디코더, 프리디코더군을 하나로 해서 레이아웃하고, 그 반복으로 하여 어드레스버퍼와 그 출력이 배선되는 칩중앙부는 1개의 주변회로영역으로써 레이아웃한다. 이와 같이 하는 것에 의해 레이아웃규모가 큰 메모리셀에 대해서도 레이아웃설계가 용이하게 된다. 이때, 중간버퍼(12)는 CMOS, BiCMOS, BiNMOS등의 어떤 인버터라도 좋다. 또, 중간버퍼(12)의 위치는 어드레스출력의 가장 우측에서 가장 좌측까지의 배선길이의 정확한 반의 위치가 효과적이지만 어느쪽인가로 치우쳐 있어도 좋다.

제27도는 본 발명을 하나의 어드레스출력에만 착안하여 하나의 프리디코더회로출력에 착안한 경우의 모식도이다. 이하의 실시예는 특별히 특정하지 않는한 모두 1어드레스출력에만 착안한 경우의 모식도이다. 중간버퍼(22)가 BiNMOS인버터인 경우를 도시한 도면이다.

다음에 제28도에 실시예2를 도시한다. 제28도는 어드레스버퍼(5)의 출력배선에 중간버퍼(32), (34)를 구비한 도면이다. 어드레스출력신호는 CMOS인버터인 중간버퍼(34)에서 반전하여 파형정형되고, 또, BiNMOS인버터인 중간버퍼(32)에서 반전되므로 소비전력을 억제해서 고속화할 수 있다. 레이아웃시에는 메모리셀어레이의 프리디코더회로군은 어떤 메모리셀군의 프리디코더도 상보의 출력을 역전하지 않고 접속되므로 긴변방향으로 버퍼가 있는 것을 의식하지 않고 메모리셀어레이와 그 디코더, 프리디코더군을 1세트로 해서 레이아웃하고, 8개 모두 그 반복에 의해 레이아웃할 수 있다. 이때, 중간버퍼(34)는 CMOS의 사이즈가 작은 인버터로써, 파형을 정형하고, 다음단의 고구동력인 BiNMOS인버터(32)에서 프리디코더의 게이트용량과 출력배선용량을 구동하여 고속액세스를 얻을 수 있다. (34)의 출력을 직접 32의 게이트에 입력해도 좋고, 출력신호배선을 거쳐서 접속되어도 좋다. 중간버퍼(32), (34)는 CMOS, BiCMOS, BiNMOS등의 어떤 인버터라도 좋다. 또, 중간버퍼(32), (34)의 위치는 직접 접속되어 있는 경우 중간버퍼가 없는 경우에 어드레스버퍼가 구동해야할 출력부하에 대해서 그 부하가 반으로 되는 위치인 출력의 가장 우측에서 가장 좌측까지의 배선길이의 정확히 반의 위치가 효과적이지만 어느쪽으로 치우쳐 있어도 좋다.

또, 중간버퍼(32)는 사이즈를 크게 해도 어드레스버퍼가 구동하는 용량에는 들어가지 않기 때문에 사이즈를 크게해서 구동능력을 향상시킬 수 있다. 이와 같이 해서 고속인 액세스시간을 얻을 수 있다.

제3의 실시예를 제29도에 도시한다. 프리디코더군을 칩에 2세트 갖고, 즉 상위비트 1비트a=1일때의 실시예이다. 프리디코더(48a), (48b)를 (6a), (6b), (6e), (6f)로 이루어지는 메모리셀어레이군과 (6c), (6d), (6g), (6h)로 이루어지는 메모리셀어레이군의 2개의 메모리셀어레이군의 중앙에 배치하고, 어드레스버퍼의 출력배선에 중간버퍼(44), (42)를 구비하고, 중간버퍼(44)의 출력에 용장구제용 프로그램등의 신호제어회로(10)을 구비한 것이다. 본 실시예에서는 프리디코더회로의 회로갯수 그 자체는 1세트 배치했을때의 2배이지만 짧은변 길이에 영향을 주는 배선의 갯수는 어드레스로 부터의 출력만이므로 적게할 수 있다. 어드레스버퍼에서 본 팬아웃도 중간버퍼를 마련하는 것에 의해서 적게 되어 전체 칩으로 마찬가지로 신호를 전송하는 것임에도 불구하고 고속성을 유지시킬 수 있다.

어드레스버퍼출력은 칩긴변에 배선되고, 프리디코더는 각각 메모리셀어레이의 디코더회로로 출력하고 있고, 프리디코더의 출력의 팬아웃은 4이다. 중간버퍼(44)는 용장용 디코드회로 및 그밖의 신호제어휠(10)을 구동하기 위해 BiNMOS로 한다. 또, 중간버퍼(42)는 배선용량과 프리디코더회로를 구동하기 위해 BiNMOS로 하면 고속액세스가 얻어진다. 중가버퍼를 2단 사용하고 있으므로 어드레스출력의 가까운 끝의 프리디코더와 어드레스출력의 먼 끝의 프리디코더와 같은 신호에 의해 결선할 수 있으므로 레이아웃이 용이하다. 또, 프리디코더의 세트수가 2세트이므로 게이트회로의 갯수도 비교적 적게 할 수 있다. 중간버퍼의 위치는 어드레스신호가 구동하지 않으면 안되는 전체 부하용량의 등분의 위치, 또는 출력부하에 맞춰서 그 지연시간이 가장 작게되는 위치와 어긋나있어도 좋다. 용장디코드용 회로는 없어도 좋고, 또 그이외의 부하가 있어도 좋다. 중간버퍼(44), (42)의 부하용량이 0.3pF미만일때에는 CMOS회로를 사용해도 좋다.

제30도에 제4의 실시예를 도시한다. 제30도는 메모리셀어레이가 8일때의 실시예로써 각각의 셀어레이에 프리디코더세트가 1세트씩 있다. 어드레스버퍼출력은 중간버퍼(44), (42)를 구비하고, 용장용 디코더회로(10)을 갖고, 또 각각의 프리디코더앞에 배선용량과 게이트부하용량을 구동하는 버퍼(45)를 구비하고 있다. 배선용량, 프리디코더의 게이트부하용량이 큰 경우, 즉, 팬아웃이 큰 경우든가, 게이트사이즈가 큰 경우, 배선이 굵은 경우등은 특히 유효하다. 이들의 버퍼의 위치는 임의의 위치에 설정되어 효과적으로 사용된다. 물론 중간버퍼는 CMOS, BiCMOS, BiNMOS등의 어떤 인버터라도 좋고, 그 갯수도 임의로 설정할 수 있다.

제31도에 제5의 실시예를 도시한다. 제31도는 메모리셀어레이가 24일때의 실시예로써, 각각의 셀어레이에 프리디코더세트가 1세트씩 있다. 어드레스버퍼출력은 중간버퍼(51), (52), (53), (54)를 구비하고, 이들 버퍼의 위치는 임의의 위치에 설정되어 효과적으로 사용된다. 물론 중간버퍼는 CMOS, BiCMOS, BiNMOS등의 어떤 인버터라도 좋고, 그 갯수도 임의로 설정할 수 있다.

또, 이상의 실시예의 어떤 경우에도 어드레스신호의 출력배선을 굵게 하는 것에 의해서 배선저항을 떨어뜨려 고속화를 도모할 수 있으며, 또 배선갯수가 종래의 프리디코드신호를 배선할때보다도 적어도 되므로 같은 면적의 배선영역내에서 보다 배선지역이 적은 디코드회로를 실현할 수 있다. 외부로 부터의 입력을 받는 본딩패드의 위치는 칩중앙에 한정되지 않고 주변부 또는 기능블럭사이의 어떤 위치에도 실현할 수 있다. 입력버퍼는 TTL입력버퍼, ECL입력버퍼라도 좋다. 또, 그 출력은 상보신호라도 싱글엔드로 인버터가 들어가 있어도 좋다. 싱글엔드의 출력시는 또 배선갯수를 저감할 수 있어 1어드레스로 동작하는 배선이 2개에서 1개로 되므로 저소비전류화를 할 수 있다. 또, 멀티비트테스트가 필요한 경우에는 테스트에 필요한 어드레스, 예를들면 블럭선택 또는 매트선택용의 입력버퍼로 부터의 출력은 더블엔드로 하는 것이 바람직하다.

이것은 SRAM, DRAM, ROM등 어떤 메모리LSI에도 적용할 수 있다.

또, 이와 같은 고속메모리를 사용한 프로세서, 이와 같은 디코드방법을 사용한 프로세서나 내부캐시메모리를 갖는 프로세서등은 고속동작을 할 수 있어 보다 소형화된 시스템을 실현할 수 있다.

또, 본 발명은 여기에 기술된 실시예에만 한정되지 않고 어드레스출력, 신호를 칩상에 그믈코와 같이 배서해서 배선갯수를 줄여 여러가지 설계변경이 가능하다.

다음에 상술한 각 실시예에 있어서의 중간버퍼의 구체적인 회로구성을 제33도~제42도에 도시한다. 제33도에는 중간버퍼로써의 CMOS인버터의 구성이 도시되어 있고, 제34도에는 CMOS인 버터와 BiCMOS인버터로 이루어지는 비반전형의 중간버퍼의 구성이 도시되어 있다.

또, 제35도에는 CMOS와 바이폴라트랜지스터로 이루어지는 BiNMOS인버터의 1예가, 제36도, 제37도에는 CMOS와 바이폴라트랜지스터로 이루어지고, 출력풀업용의 소자를 갖는 BiNMOS인버터의 1예가 도시되어 있다.

또, 제38도에는 CMOS와 바이폴라트랜지스터로 이루어지는 BiCMOS인버터의 1예가, 제39도에는 CMOS와 바이폴라트랜지스터로 이루어지는 BiCMOS인버터로써 출력구동단에 NPN트랜지스터와 PNP트랜지스터를 사용한 CBiCMOS(Complementary BiCMOS)의 1예가 도시되어 있다.

제40도, 제41도에는 CMOS와 바이폴라트랜지스터로 이루어지는 BiCMOS인버터로써 출력구동단에 NPN트랜지스터와 PNP트랜지스터를 사용한 출력진폭이 풀진폭하는 CBiCMOS(Complementary BiCMOS)의 1예가 도시되어 있다.

또, 제42도에는 CMOS와 바이폴라트랜지스터로 이루어지는 BiCMOS인버터로써, 출력구동단에 NPN트랜지스터와 PNP트랜지스터를 사용한 출력진폭이 풀진폭하는 QC-BiCMOS(Quasi-complementary BiCMOS)의 1예가 도시되어 있다. (100)은 베이스전하방전용의 저항으로써, 저항소자라도 MOS트랜지스터라도 좋다.

제42도에 본 발명을 마이크로프로세서에 적용한 실시예를 도시한다. 제42도는 일반적인 마이크로프로세서의 내부구조를 도시한 도면이다.

마이크로프로세서는 주지와 같이 명령접수용의 C-캐시메모리(201), 명령디코더부(205), 디코더부의 출력신호에 따라서 연산처리를 실행하는 데이타구조(Data Structure:DS) 매크로셀(206), 연산결과를 저장하는 D-캐시메모리(202), 연산후의 다음의 명령을 캐시메모리(201)에서 리드하기 위한 어드레스를 지정하는 코드·트랜스레이션·룩크·어사이드·버퍼(Translation Look-aside Buffer:C-TLB)(104), 연산결과의 논리어드레스를 D-캐시메모리(202)의 물리어드레스로 변환해서 데이타저장 어드레스를 지정하는 D-TLB(203)으로 구성되어 있다.

본 발명은 각 기능블럭인 C-캐시메모리(201), 명령디코더부(205), DS매크로셀(206), D-캐시메모리(202), C-TLB(204), D-TLB(203), D-캐시메모리(202)의 어떤 부분에도 적용할 수 있지만 특히 디코더부(205)나 매크로셀, 캐시메모리의 팬아웃이 많은 논리게이트회로부분에 본 발명을 적용하면 보다 소형이고, 고속인 마이크로프로세서를 얻을 수 있다.

마이크로프로세서의 고속화를 위해서는 데이타캐시메모리, 명령캐시메모리의 고성능화가 불가결하다. 본 발명을 적용한 데이타캐시메모리, 명령캐시메모리를 사용하는 것에 의해 소형이며, 고속인 성능을 얻을 수 있다.

또, 게이트어레이등의 ASIC(Application Specific Integrated Circuit) 나 마이컴등의 IC에 있어서도 적어도 속도제어 부분의 논리게이트에 본 발명을 사용하는 것에 의해 보다 고속인 고성능 IC를 얻을 수 있다.

이상 본 발명의 실시예를 상세하게 설명했지만, 본 발명은 상기 실시예에 한정되지 않고 특허청구의 범위에 기재된 본 발명을 이탈하는 일없이 여러가지 설계변경을 실행하는 것이 가능하다.

이상의 설명에서 명확한 바와 같이 본 실시예에 의하면 다음과 같은 효과가 달성된다.

(1) 논리회로군을 여러개 갖고, 블럭인식회로를 갖고, 각각의 기능블럭의 가까운 변에 배치하는 것에 의해 소형이며, 고속인 동작을 얻은 고속고집적논리LSI, 고속반도체집적회로장치를 얻을 수 있다.

(2) 본 발명에 의해, 배선갯수를 대폭을 저감할 수 있으므로 칩면적을 증대하는 일없이 고속인 디코드회로를 갖는 고속액세스메모리를 얻을 수 있다.

(3) 본 발명에 의하면 칩전체의 레이아웃의 m분의 1의 단위의 반복으로 가능하게 되어 고집적회로에서의 레이아웃이 용이하게 되므로 레이아웃공정을 단축할 수 있다.

(4) 배선에 중간버퍼를 삽입하는 것에 의해 1게이트가 구동하는 용량, 저항을 저감하여 파형정형하는 것에 의해 다음단의 관통전류를 저감하여 고속인 디코더회로를 얻을 수 있어 고속액세스가 얻어지는 메모리를 얻을 수 있다.

(5) 본 발명을 반도체메모리, 1칩의 캐시메모리를 갖는 프로세서등에 적용하는 것에 의해 소형이며, 고속인 시스템을 얻을 수 있다.

이상 설명한 바와 같이 본 발명에 의하면 출력배선을 칩전체에 신호분배하고, 몇개인가의 기능회로블럭과 각각의 구동논리회로군을 여러 세트갖고, 기능회로블럭과 그 구동논리회로군은 근접해서 분산배치되고, 1세트의 구동회로의 출력부하용량을 저감시킨 구성으로 신호배선상에 몇개인가의 중간버퍼를 갖도록 구성했으므로, 배선에 기인하는 신호지연을 저감하여 소형으로 고속동작을 얻을 수 있으며, 또한 레이아웃설계도 또 용이하고 간단하게할 수 있는 반도체집적회로장치를 실현할 수 있다.

종래의 반도체집적회로에서는 패캐지의 리이드선에서 반도체집적회로의 입출력패드로의 접속을 용이하게 하기 위해 반도체집적회로의 바깥둘레부에 따라서 입출력버퍼수단(입출력버퍼회로와 입출력패드)이 배치되어 있었다.

제49도에 도시된 종래의 반도체메모리를 구성하는 반도체집적회로(700)은 출력비트폭을 8비트로 한 것으로써, 각각 메모리셀어레이(720)과 리드회로(730)으로 구성되어 있는 메모리블럭(710)~(717), 디코더회로(740)~(745), 메모리블럭(710)~(717)로 부터의 리드신호를 출력버퍼회로(760)으로 전달하기 위한 공통버스(750), 출력패드(780)~(787), 입력버퍼회로(770) 및 입력패드(790)~(795)를 포함하고 있다.

상기 구성의 반도체집적회로에서는 전면에 배치된 메모리블럭(710)~(717)로 부터의 리드신호를 반도체집적회로내의 끝에서 끝까지 배선이 연장하고 있는 공통버스(750)으로 출력하여 칩바깥둘레부로 전달하고 있었다. 또, 제49도에는 도시하고 있지 않지만 입력버퍼회로(770)에서 디코더회로(740)~(745)까지의 사이도 긴 배선이 연장하고 있었다. 이 때문에 이들 종래의 구성에서는 칩내 배선의 지연시간이 커서 고속화의 장해로 되고 있었다.

제50도는 제49도에 도시한 반도체집적회로의 디코드수단을 간단하게 도시한 도면이다. 이 예에서는 어드레스신호(820), (821)이 로우디코더(830), 컬럼디코더(831), 블럭디코더(832)에서 디코드되어 로우선택신호(840), 컬럼선택신호(841)과 블럭선택신호(842)로 되고, 블럭선택신호(842)에 의해 선택된 메모리셀어레이(720)중의 메모리셀(810)~(817)중 어느 하나가 로우선택신호(840)과 컬럼선택신호(841)로 선택된다. 선택된 메모리셀에서 리드된 신호는 상기 공통버스(750), 출력회로(760)을 거쳐서 출력패드(780)~(787)에 도달하고, 여기에서 반도체집적회로의 외부로 전달된다. 즉, 어드레스신호에 의해서 8개의 메모리셀어레이(720)중 하나가 선택되고, 그중 8비트의 데이타가 선택되어 출력패드(780)~(787)에서 출력된다. 이 때문에 어떤 메모리셀어레이(720)에서 리드된 데이타라도 출력패드(780)~(787)에서 출력되므로 반도체집적회로의 전체 길이에 걸치는 공통버스(750)이 마련되어 있다. 우선, 메모리셀어레이중 1개를 선택하고, 이 메모리셀어레이에서 8비트의 데이타를 빼내도록 하면 이들 메모리셀어레이를 동작시킬 필요가 없어 전력소비를 적게하는 것이 용이하였다.

최근, 배선의 지연시간을 저감시킬 목적으로 반도체집적회로의 중앙에 입출력패드를 배치한 LOC기술이 주목받고 있다.

그런, 메모리블럭(710)~(717)사이를 접속하기 위한 공통버스(750)이 있으므로 배선의 지연시간을 저감하는 근본적인 대책으로는 되고 있지 않았다.

이상 설명한 종래회로에 의하면 메모리블럭에서 출력버퍼회로(이하, 출력회로라 한다)까지의 배선이나 입력버퍼회로(이하, 입력회로라 한다)에서 각 메모리블럭까지의 배선이 길이 칩내배선에서의 지연시간이 길었었다. 이 배선의 지연시간은 메모리의 미세화나 칩사이즈의 증가가 진행됨에 따라 임계경로의 지연시간중 큰 비중을 차지하게 되었다. 이들 배선의 지연시간을 저감하기 위해 종래 배선폭을 넓혀서 배선저항을 적게하거나 또 반도체집적회로의 중앙에 입출력패드를 배치해서 칩내배선길이를 짧게해서 대처해왔다. 그러나, 이들 대처에도 한계가 있었다.

본 발명은 반도체집적회로내 배선의 지연시간을 저감하기 위해 메모리셀어레이를 여러개의 메모리블럭으로 분할하고, 상기 메모리블럭의 각각에 독립으로 메모리블럭내의 기억데이타를 출력하기 위한 출력버퍼수단을 구비하는 것에 있다.

또, 상기 메모리블럭의 각각에 독립으로 신호를 입력하기 위한 입력버퍼수단이 어드레스신호를 디코드하기 위한 디코드수단을 구비하는 것에 있다.

또, 메모리셀어레이를 출력비트폭에 상당하는 갯수의 메모리블럭으로 분할하고, 상기 메모리블럭의 각각에 독립으로 신호를 입력하기 위한 입력버퍼수단이나 어드레스신호를 디코드하기 위한 디코드수단 및 출력버퍼수단을 구비하고, 각 메모리블럭에서 각 1비트의 데이타를 출력해서 전체적으로 소정의 비트폭의 데이타로 하는 것에 의해서도 달성된다.

이와 같이 하는 것에 의해 반도체집적회로내의 메모리셀어레이가 여러개의 메모리블럭으로 분할되고, 각 메모리블럭과 입출력버퍼수단이 근접 배치되므로 상기 메모리블럭에서 출력버퍼수단까지의 칩내배선길이나 입력버퍼수단에서 상기 메모리블럭까지의 칩내배선길이가 짧게 된다. 칩내배선길이가 단축되면 배선의 지연시간을 작게할 수 있다.

또, 디코드수단이 각 메모리블럭에서 각 1비트의 데이타를 출력해서 전체적으로 소정의 비트폭의 데이타로 하므로 각 메모리블럭마다 상기 메모리블럭에서 출력되는 비트데이타의 출력버퍼수단을 접속하면 좋고, 각 메모리블럭에 공통버스를 거쳐서 출력버퍼수단을 접속할 필요가 없게 되었다.

즉, 상기 수단에 의하면 반도체집적회로의 미세화 및 큰 칩사이즈화를 추진화는데 문제로 되는 임계경로에 차지하는 배선의 지연시간을 작게 억제할 수 있다.

이하, 본 발명의 실시예에 대해서 도면을 사용해서 더욱 상세하게 설명한다. 또, 모든 도면에 있어서, 동일 부분에는 동일 부호를 붙이고 반복적인 설명은 생략한다.

제43도에는 본 발명의 실시예를 도시한다. 도면에 있어서, 반도체집적회로(100)은 각각 메모리셀어레이(120)을 포함해서 이루어지는 8개의 메모리블럭(110)~(117), 메모리블럭(110)~(117)의 각각에 배치되어 메모리셀어레이(120)의 데이타를 리드하는 리드회로(130), 상기 리드회로(130)의 각각에 마련된 출력회로(140), 상기 출력회로(140)의 각각에 마련된 출력패드(150), 각 메모리셀어레이(120)사이에 배치된 디코더회로(160)~(165), 메모리블럭(110)~(117) 전체의 도면의 상부 우측끝부에 배치된 입력회로(170) 및 상기 입력회로(170)에 접속된 입력패드(180)~(185)를 포함해서 구성되어 있다.

본 실시예의 반도체집적회로는 메모리블럭(110)~(117)의 각각에 출력회로(140)을 1개 구비한 구성으로 되어 있다. 이것은 본 발명을 한정하는 것은 아니고, 예를들면 메모리블럭의 각각에 여러개의 출력회로를 구비하는 것도 가능하다. 예를 들면 4분할의 메모리블럭의 각각에 2개의 출력회로를 구비해서 8비트의 출력의 반도체메모리로 하는 것도 가능하다. 이들 경우에 반도체메모리의 출력비트폭은 모든 메모리블럭에 구비된 출력회로의 총수와 같다. 다음에 기술한 실시예도 상술한 경우와 마찬가지로 메모리블럭의 분할수나 메모리블럭내의 출력회로수를 한정하는 것은 아니다.

제43도에 도시한 반도체집적회로에서는 출력비트폭이 8비트의 반도체메모리를 예로 들어 출력비트폭중 임의의 1비트분의 데이타를 8개로 분할한 메모리블럭(110)~(117)내의 각 메모리셀어레이(120)에 기억시킨 경우를 고려한다. 이 메모리블럭(110)~(117)의 기억데이타는 예를들면 출력비트의 LSB측에서 0비트째가 메모리블럭(110)에, 1비트째가 메모리블럭(111)에, 7비트째가 메모리블럭(117)에 각각 할당되어 있다. 이와 같은 구성으로 하는 것에 의해 각 메모리블럭(110)~(117) 사이의 리드데이타를 공통버스로 접속할 필요가 없고 각 메모리블럭(110)~(117)에 독립으로 출력회로(140)이나 출력패드(150)을 마련할 수 있었다. 이것에 의해 메모리블럭(110)~(117)에서 리드한 데이타를 가까이에 배치한 출력회로(140)과 출력패드(150)을 거쳐 반도체집적회로외부로 출력할 수 있었다. 즉, 기억데이타를 리드하고나서 반도체집적회로외부로 출력할때까지 배선길이를 짧게할 수 있어 배선의 저항과 용량에 기인하는 지연시간을 대폭으로 저감할 수 있어 반도체집적회로를 고속화할 수 있었다.

제44도는 본 발명의 다른 실시예를 도시한 도면으로써, 제43도에 도시한 실시예의 디코더회로를 도시한 것이다. 상술한 바와 같이 각각 메모리셀(210)을 포함해서 이루어지는 각 메모리셀어레이(120)의 기억용량은 1M비트로써 전체8M비트로 하고 있다. 디코더회로는 로우디코더(230), 컬럼디코더(231), 로우디코더(230)의 출력측과 각 메모리셀어레이(120)을 연결하는 배선 및 컬럼디코더(231)의 출력측과 각 메모리셀어레이(120)을 연결하는 배선을 포함해서 구성되어 있다.

20비트로 구성되어 있는 어드레스신호(220)은 로우디코더(230)과 컬럼디코더(231)에 입력되고, 디코드되어 로우선택신호(240), 컬럼선택신호(214)로 된다. 로우선택신호(240), 컬럼선택신호(241)은 8개의 메모리셀어레이(120)의 각각에 입력되고, 8개의 메모리셀어레이(120)의 각각의 각 1비트의 메모리셀(210)을 선택한다. 선택된 메모리셀8개에서 각각 1비트의 데이타가 출력되어 전체 8비트분의 데이타가 형성된다. 즉, 어드레스신호(220)은 각각 1M비트의 기억용량을 갖는 8개의 메모리셀어레이(120)내의 각 1비트의 메모리셀(210)을 선택하기 위한 신호로써, 어드레스신호(220)의 20비트에 대해서 8개의 메모리셀어레이(120)내의 각 1비트의 데이타가 선택되어 전체로써 8비트분의 데이타가 출력된다.

상기 2개의 실시예에 있어서는 8개의 메모리셀어레이(120)의 각각에 1개씩 출력회로(140) 및 출력버퍼(150)이 마련되고, 전부의 메모리셀어레이(120)에서 1비트씩 데이타가 리드되게 되어 있지만 분할된 메모리셀어레이(120)의 각각에 8개씩 출력회로(140) 및 출력패드(150)을 마련하도록 해도 좋다. 이 경우는 1개의 메모리셀어레이(120)에서 출력비트폭 8비트의 데이타가 출력되지만 상기 메모리셀어레이(120)에 접속된 8개의 출력회로 및 출력패드(150)의 각각에서 1비트씩 데이타가 출력되고, 각 출력패드(150)은 메모리셀어레이(120)에 근접배치되므로 칩내 배선은 짧아도 되어 배선의 지연시간은 단축된다.

제45도는 본 발명의 다른 실시예를 도시한 도면이다. 도면에 있어서, 반도체집적회로(300)은 각각 메모리셀어레이(320), (321)을 포함해서 이루어지는 메모리블럭(310)~(313), 메모리셀어레이(302), (321)의 데이타를 리드하기 위한 리드회로(330), (331), 각 리드회로(3300, (331)에 메모리블럭단위로 공통으로 접속된 출력회로(340), 각 출력회로(340)에 접속된 출력패드(350) 및 각 메모리셀어레이사이에 배치된 디코더회로(360)~(365)를 포함해서 구성되어 있다.

본 실시예의 반도체집적회로는 출력비트폭이 4비트인 반도체메모리를 예로 해서 4비트의 출력비트폭중 임의의 1비트분의 데이타를 4개로 분할한 메모리블럭(310)~(313)내의 메모리셀어레이(320), (321)로 분할해서 기억시키고 있다. 또, 본 실시예는 제43도에 도시한 실시예의 일부를 수정해서 4비트출력용으로 한 것으로써, 출력비트폭이 8비트구성인 메모리를 이용해서 4비트출력의 메모리를 간단히 구성할 수 있는 것을 나타내고 있다.

제46도는 본 발명의 다른 실시예를 도시한 도면이다. 도면에 있어서, 반도체집적회로(400)은 각각 메모리셀어레이(420)~(423)을 포함해서 이루어지는 메모리블럭(410), (411), 메모리셀어레이(420)~(423)의 데이타를 리드하기 위해 메모리셀어레이(420)~(423)에 각각 접속된 리드회로(430)~(433), 리드회로(430)~(433)에 병렬로 접속된 출력회로(440), 상기 출력회로(440)에 접속된 출력패드(450) 및 각 메모리셀어레이사이에 배치된 디코더회로(460)~(465)를 포함해서 구성되어 있다.본 실시예의 반도체집적회로(400)은 출력비트폭이 2비트인 반도체메모리를 예로 들어 2비트의 출력비트폭중 어느 한쪽의 1비트분의 데이타를 2개로 분할한 메모리블럭(410), (411)의 한쪽의 메모리셀어레이(420)~(423)으로 분할해서 기억시키고 있다. 또, 본 실시예는 제43도에 도시한 실시예를 2비트출력용에 또 수정한 것으로써, 출력비트폭이 8비트구성인 메모리를 이용해서 2비트출력의 메모리를 간단히 구성할 수 있는 것을 나타내고 있다.

이들 제45도, 제46도에 도시한 실시예는 제43도에서 설명한 바와 같이 배선의 지연시간의 저감을 도모하면서 출력비트폭을 간단히 변경할 수 있는 것을 나타내고 있다.

제47도는 본 발명의 다른 실시예를 도시한 도면이다. 도면에 있어서, 반도체집적회로(500)은 각각 메모리셀어레이(120)을 포함해서 이루어지는 메모리블럭(510)~(517), 메모리블럭(510)~(517)의 각각에 마련된 입력회로(520), 상기 입력회로(520)의 각각에 마련된 입력패드(540), (541) 및 디코더회로(530)을 포함해서 구성되어 있다. 본 실시예의 반도체집적회로는 제43도에 도시한 실시예와 마찬가지로 출력비트폭이 8비트인 반도체메모리의 예로써, 출력비트폭중 임의의 1비트분의 데이타를 8개로 분할한 메모리블럭(510)~(517)내의 각 메모리셀어레이(120)에 기억시키고 있다. 즉, 각 메모리셀어레이(120)은 8비트중 어느 1비트분의 데이타를 각각 기억한다.

또, 본 실시예에서는 제43도에 도시한 실시예에 비해서 또 각 메모리블럭(510)~(517)에 각각 입력회로(520)과 디코더회로(530) 및 입력패드(540), (541)을 추가한 구성으로 되어 있다. 이것에 의해 데이타나 어드레스의 입력에서 기억데이타의 출력까지 각각 각 메모리블럭(510)~(517)내에서 동작이 끝나고 있으므로 반도체집적회로(500)의 입력에서 출력까지 배선의 긴 부분이 존재하지 않게 되어 데이타의 입력에서 출력까지를 고속화할 수 있는 효과가 있다. 이 경우 반도체집적회로(500)내에는 동일 어드레스신호에 대응하는 입력패드나 입력회로가 여러개 존재하게 된다.

제48도는 본 발명의 다른 실시예를 도시한 도면이다. 도면에 있어서, 반도체패키지(600)은 본 발명의 반도체집적회로(610), 리이드선(620), (621), (622A), (622B) 및 (623)~(626)을 포함해서 구성되어 있다. 리이드선(622A)와 (622B)는 동일신호용 리이드선이다. 리이드선(622A)와 (622B)는 배선(650)에 의해 접속되어 있다. 반도체집적회로(610)에는 입출력패드(630), (633), (634) 및 (636), 각각 동일신호를 입력하기 위한 입력패드(631A)와 (631B), (632A)와 (632B), (635A)와 (635B), 반도체패키지(600)상의 리이드선과 반도체집적회로(610)내의 입출력패드를 연결하는 접속수단(640)을 구비하고 있다. 즉, 반도체집적회로(610)내에는 동일 신호를 입력하기 위한 입력패드가 여러개 존재하고 있다.

제48도에 도시한 실시예에서는 동일 신호가 입력되는 것이면서 반도체집적회로(610)내의 물리적으로 떨어진 위치에 있는 여러개의 입력패드에 대해서 리이드선(621)과 (625)와 같이 여러개의 접속수단(640)을 마련하거나 리이드선(622A)와 (622B)와 같이 동일 신호용 리이드선을 여러개 마련하고 있다. 이것에 의해, 반도체집적회로(610) 외부의 배선길이는 일부가 길게된 곳도 있지만 반도체집적회로(610)내에서 신호를 전달하기 위한 배선길이가 단축되어 전체적으로 반도체집적회로(610)의 동작이 고속화되었다. 또, 본 발명의 반도체집적회로(610)을 사용하는 것에 의해 시스템으로써 고성능화를 도모할 수 있었다.

본 발명에 의하면 반도체집적회로내의 각 메모리블럭에서 출력회로까지의 배선의 지연시간이나 입력회로에서 각 메모리블럭까지의 배선의 지연시간을 작게할 수 있다. 이 효과는 금후 미세화나 칩사이즈의 증가가 진행됨에 따라서 현저하게 나타난다.

즉, 상기 수단에 의하면 반도체집적회로의 미세화 및 큰 칩사이즈화를 추진하는데 문제로 되는 임계경로에 차지하는 배선의 지연시간을 작게 억제하는 효과가 있다.

제51도에 본 발명의 실시예를 도시한다. 도면에 있어서, 반도체집적회로(9)는 각각 메모리셀어레이를 포함해서 이루어지는 8개의 메모리블럭(60)~(67), 메모리블럭(60)~(67)의 각각에 배치되어 메모리셀어레이의 데이타를 리드하는 리드회로(도시하지 않음), 상기 리드회로의 각각에 마련된 출력회로(140) 및 프리디코더(8), 상기 출력회로(140)의 각각에 마련된 출력패드(150) (도면에서는 간단하게 하기 위해 출력회로(140)중 4회로에 대해서만 패드를 도시), 각 메모리셀어레이(120)사이에 배치된 디코더회로(7a), 입력회로(5) 및 상기 입력회로(5)에 접속된 입력패드(21)을 포함해서 구성되어 있다. 이 메모리블럭(60)~(67)의 기억데이타는 예를들면 출력비트의 LSB측에서 0비트째가 메모리블럭(60)에, 1비트째가 메모리블럭(61)에, 7비트째가 메모리블럭(67)에 각각 할당되어 있다. 이와 같은 구성으로 하는 것에 의해 각 메모리블럭(60)~(67)사이의 리드데이타를 공통버스로 접속할 필요가 없고 각 메모리블럭(60)~(67)에 독립으로 출력회로(140)이나 출력패드(150)을 마련할 수 있었다. 이것에 의해, 각 메모리블럭(60)~(67)에서 리드한 데이타를 가까이에 배치한 출력회로(140)과 출력패드(150)을 거쳐서 반도체집적회로외부로 출력할 수 있었다. 즉, 기억데이타를 리드하고나서 반도체집적회로외부로 출력할때까지의 배선길이를 짧게할 수 있고 배선의 저항과 용량에 기인하는 지연시간을 대폭으로 저감할 수 있어 반도체집적회로를 고속화할 수 있었다.

또, 본 발명에서는 프리디코더를 각각의 분할한 메모리셀어레이영역에 1세트씩 칩상에 여러개 배치하는 것에 의해 그 팬아웃은 분할된 수, 즉 8분의 1로 줄일 수 있다. 이 때문에 프리디코더의 출력부하가 작아지고, 프리디코더의 배선길이도 칩분할분의 길이로 되어 배선용량, 배선저항 모두 줄일 수 있어 프리디코더출력으로 부터의 지연시간을 고속화할 수 있다. 프리디코더군을 메모리어레이의 가까이에 배치하는 것에 의해 프리디코더군이 구동하는 부하의 팬아웃은 칩전체에 배선하는 경우의 프리디코더군의 수분의 1로 되므로 프리디코더로 부터의 액세스가 고속으로 된다.

제52도는 제25도에 도시한 본 발명의 반도체집적회로장치의 디코더 논리회로의 1실시예를 도시한 도면이다.

도면에 있어서, (2)는 최상위비트의 인식회로로써, 각 메모리블럭에 1회로씩 배치된다. 최상위비트 인식회로(2)는 2입력NAND(2000), (2001), 2입력NOR(2003)및 인버터(2004)로 이루어진다. 2입력NAND(2000), (2001)의 각 제1의 입력 및 인버터(2004)의 입력은 최상위비트인 블럭선택 어드레스의 버스선에 접속되어 있고, 블럭어드레스에 따라서 8개의 메모리블럭중에서 1개의 블럭이 선택되도록 동작한다.

2입력NAND(2001)의 제2의 입력은 칩선택어드레스버스에 접속되고, 칩(9)가 선택되어 있지않을때에는 어떤 메모리블럭도 동작하는 일은 없다.

인버터(2004)는 싱글엔드형 입력버퍼에서 어드레스버스선으로 출력된 포지티브(또는 네가티브)신호를 반전해서 네가티브(포지티브)신호로 변환하는 것으로써, 하나의 어드레스데이타에 대해서 상보의 신호를 형성하기 위해 마련되어 있다.

(8)은 프리디코더로써 각 메모리블럭에 1조씩 배치된다. 프리디코더(8)은 매트프리디코더(8100) (16개/블럭), 로우프리디코더(8200) (8개/블럭), 메인워드프리디코더(8300) (8개 또는 4개/블럭), 컬럼프리디코더(8400) (16개/블럭) 및 인버터(8500), (8600)으로 이루어진다.

매트프리디코더(8100)은 2입력NAND(8110), (8111), (8113), 2입력NOR(8112) 및 인버터(8114)로 이루어지고, 다음단위 루우디코더(7100)을 거쳐서 하나의 블럭중에 존재하는 16개의 메모리매트중에서 하나의 메모리매트를 선택한다.

메인워드프리디코더(8300)은 3입력NAND(8310) (8개/블럭), 2입력NAND(8311), (8312) (4개/블럭), 2입력NOR(8313) (8개/블럭), 2입력NOR(8314), (8315) (4개/블럭)으로 이루어지고, 다음단의 메인워드드라이버(7200)을 거쳐서 선택된 메모리블럭의 메인워드선(128)개중에서 1개의 메인워드선을 선택한다.

로우프리디코더(8200)은 3입력NAND(8210), 인버터(8211) 및 2입력NAND(8213)으로 이루어지고, 다음단의 로우디코더(7100), 다음다음단의 서브워드드라이버(7300)을 거쳐서 선택된 메인워드드라이버에 속하는 8개의 서브워드선에서 1개의 서브워드선을 선택한다.

컬럼프리디코더(8400)은 2입력NAND(8410), (8411), (8413), 2입력NOR(8412) 및 인버터(8414)로 이루어지고, 다음단의 컬럼디코더(7600), 다음단의 컬럼스위치드라이버(7700)을 거쳐서 선택된 메모리매트중의 16개의 컬럼에서 1개의 컬럼스위치를 선택한다.

디코더(7a)는 로우디코더(7100) (8개×16매트/블럭), 메인워드드라이버(7200) 및 서브워드드라이버(7300)으로 이루어진다. 로우디코더(7100)은 2입력NOR이고, 메인워드드라이버(7200)은 (7210), (7211)로 구성되는 변형 3입력NAND와 인버터(7212)로 이루어지고, 서브워드드라이버(7300)은 (7310), (7311)로 구성되는 변형2입력NAND와 인버터(7312)로 이루어진다. 인버터(7312)의 출력;SWL은 제18도의 SWL(0)~SWL(1023)중의 하나에 대응한다.

디코더(7b)는 컬럼디코더(7600)과 컬럼스위치드라이버(7700)으로 이루어진다. 컬럼디코더(7600)은, (7610), (7611), (7612)로 구성되는 변형2입력NOR이고, 컬럼스위치드라이버(7700)은 2입력NAND로 구성된다.

제53도는 제51도에 도시한 본 발명의 반도체집적회로장치의 디코더논리회로의 1실시예를 도시한 도면이다.

상기한 제25도의 반도체집적회로장치와는 달리 메모리블럭을 선택하는 최상위비트인식회로(2)는 존재하지 않는다. 따라서, 칩선택시에는 8개의 메모리블럭은 동시에 동작한다.

(8)은 프리디코더로써, 각 메모리블럭에 1조씩 배치된다. 프리디코더(8)은 매트프리디코더(8100) (64개/블럭), 로우프리디코더(8200) (8개/블럭), 메인워드프리디코더(8300) (8개 또는 4개/블럭), 컬럼프리디코더(8400) (32개/블럭) 및 인버터(8500)으로 이루어진다.

매트프리디코더(8100)은 3입력NAND(8150), 2입력NAND(8151), (8152), (8155), 2입력NOR(8154) 및 인버터(8153), (8156), (8157)로 이루어지고, 다음단의 로우디코더(7100)을 거쳐서 1개의 블럭중에 존재하는 64개의 메모리매트중에서 1개의 메모리매트를 선택한다.

3입력NAND(8150)의 제3의 입력은 칩선택어드레스버스에 접속되고, 칩(9)가 선택되어 있지 않을때에는 어떤 메모리매트도 동작하는 일은 없다. 인버터(8156), (8157)은 싱글엔드형 입력버퍼에서 어드레스버스선으로 출력된 포지티브(또는 네가티브)신호를 반전해서 네가티브(포지티브)신호로 변환하는 것으로써, 하나의 어드레스데이타에 대해서 상보의 신호를 형성하기 위해 마련되어 있다.

메인워드프리디코더(8300)은 3입력NAND(8350) (8개/블럭), 2입력NAND(8351), (8352) (4개/블럭), 인버터(8353) (8개/블럭), 2입력NOR(8354) (4개/블럭)으로 이루어지고, 다음단의 메인워드드라이버(7200)을 거쳐서 선택된 메모리블럭의 메인워드선128개중에서 1개의 메인워드선을 선택한다. 로우프리디코더(8200)은 3입력NAND(8250) 및 인버터(8251), (8252)로 이루어지고, 다음단의 로우디코더(7100), 다음다음단의 서브워드드라이버(7300)을 거쳐서 선택된 메인워드드라이버에 속하는 8개의 서브워드선에서 1개의 서브워드선을 선택한다.

컬럼프리디코더(8400)은 2입력NAND(8450), 3입력NAND(8451), 2입력NOR(8452) 및 인버터(8453), (8454)로 이루어지고, 다음단의 컬럼디코더(7600), 다음단의 컬럼스위치드라이버(7700)을 거쳐서 선택된 메모리매트중의 32개의 컬럼에서 1개의 컬럼스위치를 선택한다.

디코더(7a)는 로우디코더(7100) (8개×64매트/블럭), 메인워드드라이버(7200) 및 서브워드드라이버(7300)으로 이루어진다. 로우디코더(7100)은 2입력NOR이고, 메인워드드라이버(7200)은 (7250), (7251)로 구성되는 변형2입력NAND와 인버터(7252)로 이루어지고, 서브워드드라이버(7300)은 (7350), (7351)로 구성되는 변형2입력NAND와 인버터(7352)로 이루어진다. 인버터(7352)의 출력;SWL은 제18도의 SWL(0)~SWL(1023)중의 하나에 대응한다.

디코더(7b)는 컬럼디코더(7600)과 컬럼스위치드라이버(7700)으로 이루어진다. 컬럼디코더(7600)은 (7650), (7651), (7652)로 구성되는 변형2입력NOR이고, 컬럼스위치드라이버(7700)은 2입력NAND로 구성된다.

Claims (6)

1. 데이타를 처리하는 여러개의 처리블럭, 처리될 데이타신호로부터의 논리신호와 각각의 상기 처리블럭내의 데이타를 어떻게 처리할지를 규정하기 위한 제어신호로부터의 논리신호를 발생하는 논리회로 및 각각의 처리블럭이 거기에 결합된 대응하는 펄스발생회로를 갖도록 상기 처리블럭의 갯수에 대응하는 갯수를 갖는 여러개의 펄스발생회로를 포함하고, 상기 펄스발생회로의 적어도 하나는 상기 여러개의 처리블럭내의 상기 처리 블럭중의 적어도 하나를 선택하도록 블럭선택신호에 의해 선택되고, 각각의 상기 펄스발생회로는 상기 논리신호에서 펄스신호를 발생하고, 데이타를 처리하기 위해 상기 펄스신호로 상기 선택된 펄스발생회로에 접속된 대응하는 처리블럭을 제어하며, 상기 펄스발생회로는 네가티브 펄스신호를 발생하는 반도체집적회로장치.
2. 여러개의 칩을 갖는 반도체집적회로장치로서, 상기 칩중의 적어도 하나는 데이타를 처리하는 여러개의 처리블럭, 처리될 데이타신호상의 논리동작을 실행하는 것에 의한 논리신호, 칩선택신호 및 각각의 상기 처리블럭내의 데이타를 어떻게 처리할지를 규정하기 위한 제어 신호를 발생하는 논리회로 및 각각의 처리블럭이 거기에 결합되는 대응하는 펄스발생회로를 갖도록 상기 처리블럭의 갯수에 대응하는 갯수를 갖는 여러개의 펄스발생회로를 포함하고, 상기 펄스발생회로의 적어도 하나는 상기 여러개의 처리블럭내의 상기 처리블럭중의 적어도 하나를 선택하도록 블럭선택신호에 의해 선택되고, 각각의 상기 펄스발생회로는 상기 논리신호에서 펄스신호를 발생하고, 데이타를 처리하기 위해 상기 펄스신호로 상기 선택된 펄스발생회로에 접속된 대응하는 처리블럭을 제어하며, 상기 펄스발생회로는 네가티브 펄스신호를 발생하는 반도체집적회로장치.
3. 여러개의 칩을 갖는 반도체집적회로장치로서, 상기 여러개의 칩에서 적어도 하나는 칩을 선택하는 칩선택신호, 데이타신호 및 상기 데이타신호를 어떻게 처리할지를 규정하는 제어신호를 발생하는 신호발생 수단을 구비하는 적어도 하나의 칩과 적어도 다른 하나의 칩을 포함하고, 상기 적어도 다른 하나의 칩은 데이타를 처리하는 여러개의 처리블럭, 상기 데이타신호상의 논리동작을 실행하는 것에 의한 논리신호, 칩선택신호 및 각각의 상기 처리블럭내의 데이타로의 제어신호를 발생하는 논리회로 및 각각의 처리블럭이 거기에 결합되는 대응하는 펄스발생회로를 갖도록 상기 처리블럭의 갯수에 대응하는 갯수를 갖는 여러개의 펄스발생회로를 포함하고, 상기 펄스발생회로의 적어도 하나는 상기 여러개의 처리블럭내의 상기 처리블럭중의 적어도 하나를 선택하도록 블럭선택신호에 의해 선택되고, 각각의 상기 펄스발생회로는 상기 논리신호에서 펄스신호를 발생하고, 데이타를 처리하기 위해 상기 펄스신호로 상기 선택된 펄스발생회로에 접속된 대응하는 처리블럭을 제어하며, 상기 펄스발생회로는 네가티브 펄스신호를 발생하는 반도체집적회로장치.
4. 여러개의 메모리셀을 각각 구비하는 여러개의 반도체메모리 매트, 처리될 데이타신호와 상기 데이타신호를 어떻게 처리할지를 규정하는 제어신호를 수신하고, 제1의 논리신호를 형성하기 위해 상기 데이타신호와 상기 제어신호상에 논리동작을 실행하는 수단을 구비하는 제1의 논리회로, 상기 제1의 논리신호와 디코드신호를 수신하고, 제2의 논리신호를 발생하기 위해 상기 제1의 논리신호와 상기 디코드신호상의 논리동작을 실행하기 위한 수단을 구비하는 여러개의 제2의 논리회로 및 각각의 반도체 메모리매트가 거기에 결합된 대응하는 펄스발생회로를 갖도록 반도체메모리 매트의 갯수에 대응하는 갯수를 갖는 여러개의 펄스발생회로를 포함하고, 상기 각각의 펄스발생회로는 또한 상기 제2의 논리회로로부터의 상기 제2의 논리신호중의 하나를 수신하도록 결합되고, 상기 각각의 펄스발생회로는 거기에 결합된 대응하는 메모리매트를 제어하기 위해 제2의 논리회로로부터의 펄스신호를 발생하는 수단을 구비하고, 상기 각각의 펄스발생회로는 상기 펄스신호의 인가를 위한 선길이를 축소하기 위해 다른 논리회로를 거쳐서 상기 메모리매트에 결합되지 않고 직접 대응하는 메모리매트에 결합되는 반도체기억장치.
5. 제4항에 있어서, 상기 펄스발생회로는 네가티브 펄스신호를 발생하는 반도체기억장치.
6. 제4항에 있어서, 상기 여러개의 제2의 논리회로는 상기 각각의 펄스발생회로가 대응하는 제2의 논리회로에 결합되도록 상기 펄스발생회로의 갯수에 대응하는 갯수를 갖는 반도체기억장치.