JP2003141878A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003141878A JP2003141878A JP2001332232A JP2001332232A JP2003141878A JP 2003141878 A JP2003141878 A JP 2003141878A JP 2001332232 A JP2001332232 A JP 2001332232A JP 2001332232 A JP2001332232 A JP 2001332232A JP 2003141878 A JP2003141878 A JP 2003141878A
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- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000015654 memory Effects 0.000 abstract description 4
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 配線領域を削減しつつ、消費電力の低減も図
ることが可能な半導体記憶装置を提供する。 【解決手段】 本発明に係る半導体記憶装置は、互いに
独立して動作する複数のセクションを有するブロック１
０を、チップのＸ（カラム）方向およびＹ（ロー）方向
にそれぞれ複数個ずつ配置して構成されている。各セク
ション１は、複数のメモリセル１１からなるセル群と、
セクション選択回路１２と、ワード線選択回路１３と、
カラム選択回路１４と、センスアンプ１５と、書き込み
回路１６とを有する。デコーダ・コントロール回路３と
各セクション１との間で送受される信号の少なくとも一
部を、デコーダ・コントロール回路３からＸ方向に延び
る配線Ｗ１と、この配線Ｗ１に直交してセクション上を
通過する配線Ｗ２とを用いて各セクション１に伝送する
ため、Ｙ方向のセクション１間に配置される配線数を削
減できるとともに、隣接するセクション１をＹ方向に近
接配置できる。
ることが可能な半導体記憶装置を提供する。 【解決手段】 本発明に係る半導体記憶装置は、互いに
独立して動作する複数のセクションを有するブロック１
０を、チップのＸ（カラム）方向およびＹ（ロー）方向
にそれぞれ複数個ずつ配置して構成されている。各セク
ション１は、複数のメモリセル１１からなるセル群と、
セクション選択回路１２と、ワード線選択回路１３と、
カラム選択回路１４と、センスアンプ１５と、書き込み
回路１６とを有する。デコーダ・コントロール回路３と
各セクション１との間で送受される信号の少なくとも一
部を、デコーダ・コントロール回路３からＸ方向に延び
る配線Ｗ１と、この配線Ｗ１に直交してセクション上を
通過する配線Ｗ２とを用いて各セクション１に伝送する
ため、Ｙ方向のセクション１間に配置される配線数を削
減できるとともに、隣接するセクション１をＹ方向に近
接配置できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、半導体記憶装置の配線の配置に関する。
関し、特に、半導体記憶装置の配線の配置に関する。
【０００２】
【従来の技術】図４は従来の半導体記憶装置の平面レイ
アウト図である。図４の半導体記憶装置は、消費電力低
減と高速動作を実現するために、セルアレイを複数のセ
クションに分割して配置している。各セクションに供給
される制御信号配線は、図示のＹ方向に並んだセクショ
ン間の配線領域に配置されている。
アウト図である。図４の半導体記憶装置は、消費電力低
減と高速動作を実現するために、セルアレイを複数のセ
クションに分割して配置している。各セクションに供給
される制御信号配線は、図示のＹ方向に並んだセクショ
ン間の配線領域に配置されている。
【０００３】各セクションには、セクション内のセル群
を読み書きするための制御回路が設けられている。制御
回路は、セクション選択信号が有効な場合だけ、外部か
ら入力される種々の制御信号に基づいてセル群の読み書
きを行う。
を読み書きするための制御回路が設けられている。制御
回路は、セクション選択信号が有効な場合だけ、外部か
ら入力される種々の制御信号に基づいてセル群の読み書
きを行う。
【０００４】
【発明が解決しようとする課題】メモリの大容量化に伴
い、チップ内のセクションの数も増加する傾向にある。
セクションの数が増えると、上述した制御信号の数も増
え、制御信号用の配線領域も増大する。したがって、チ
ップの総面積中で制御信号の配線領域が占める割合が増
加してチップ面積が大きくなり、生産コストの上昇を招
いてしまう。
い、チップ内のセクションの数も増加する傾向にある。
セクションの数が増えると、上述した制御信号の数も増
え、制御信号用の配線領域も増大する。したがって、チ
ップの総面積中で制御信号の配線領域が占める割合が増
加してチップ面積が大きくなり、生産コストの上昇を招
いてしまう。
【０００５】また、セクションの分割数が多くなると、
選択されるメインワード線の本数が増加するため、消費
電力が増大するという問題がある。例えば、図４におい
て、メインローデコーダＡとメインローデコーダＢには
同じローアドレスが入力される。これらローアドレスで
駆動されるメインワード線は、メインローデコーダＡに
接続されたセクションａと、メインローデコーダＢに接
続されたセクションｂとで異なっている。例えば、セク
ションａ内のセルにアクセスする場合、メインローデコ
ーダＡだけが動作するのが本来望ましいが、メインロー
デコーダＡ，Ｂに入力されるローアドレスは同じなの
で、メインローデコーダＢも無駄に動作してしまう。
選択されるメインワード線の本数が増加するため、消費
電力が増大するという問題がある。例えば、図４におい
て、メインローデコーダＡとメインローデコーダＢには
同じローアドレスが入力される。これらローアドレスで
駆動されるメインワード線は、メインローデコーダＡに
接続されたセクションａと、メインローデコーダＢに接
続されたセクションｂとで異なっている。例えば、セク
ションａ内のセルにアクセスする場合、メインローデコ
ーダＡだけが動作するのが本来望ましいが、メインロー
デコーダＡ，Ｂに入力されるローアドレスは同じなの
で、メインローデコーダＢも無駄に動作してしまう。
【０００６】このように、従来の半導体記憶装置は、読
み書きを行わないセクションに対応するデコーダ等が無
駄に動作してしまうという問題があり、消費電力が増え
る要因になっていた。
み書きを行わないセクションに対応するデコーダ等が無
駄に動作してしまうという問題があり、消費電力が増え
る要因になっていた。
【０００７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、配線領域を削減しつつ、消費
電力の低減も図ることが可能な半導体記憶装置を提供す
ることにある。
ものであり、その目的は、配線領域を削減しつつ、消費
電力の低減も図ることが可能な半導体記憶装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、複数のセルからなるセルアレイを複
数に分割した各セル群と、対応するセル群に対する読み
書きを制御するセル群制御回路と、をそれぞれ有して互
いに独立して動作する複数のセクションが第１方向に並
んで構成され、第２方向に並んで配置された複数のブロ
ックと、前記第１方向に延在され、同じブロック内の前
記複数のセクションに共通に接続され、前記複数のセク
ションに対してデータを伝達するデータ線と、前記複数
のブロック上を通って前記第２方向に延在され、前記セ
クションへの読み書きを制御する制御信号と前記セクシ
ョンを選択するアドレス信号とその他の前記セクション
に伝達される信号との少なくとも一つを伝達する信号線
と、を備える。
ために、本発明は、複数のセルからなるセルアレイを複
数に分割した各セル群と、対応するセル群に対する読み
書きを制御するセル群制御回路と、をそれぞれ有して互
いに独立して動作する複数のセクションが第１方向に並
んで構成され、第２方向に並んで配置された複数のブロ
ックと、前記第１方向に延在され、同じブロック内の前
記複数のセクションに共通に接続され、前記複数のセク
ションに対してデータを伝達するデータ線と、前記複数
のブロック上を通って前記第２方向に延在され、前記セ
クションへの読み書きを制御する制御信号と前記セクシ
ョンを選択するアドレス信号とその他の前記セクション
に伝達される信号との少なくとも一つを伝達する信号線
と、を備える。
【０００９】また、本発明は、複数のセルからなるセル
アレイを複数に分割した各セル群と、対応するセル群に
対する読み書きを制御するセル群制御回路と、をそれぞ
れ有して互いに独立して動作する複数のセクションが第
１方向に並んで構成され、第２方向に並んで配置された
複数のブロックと、前記第２方向に並んだ前記複数のブ
ロック上に延在され、前記複数のブロック内の前記セク
ションに対してデータを伝達するデータ線と、前記複数
のブロック上を通って前記第２方向に延在され、前記セ
クションへの読み書きを制御する制御信号と前記セクシ
ョンを選択するアドレス信号とその他の前記セクション
に伝達される信号との少なくとも一つを伝達する信号線
と、を備える。
アレイを複数に分割した各セル群と、対応するセル群に
対する読み書きを制御するセル群制御回路と、をそれぞ
れ有して互いに独立して動作する複数のセクションが第
１方向に並んで構成され、第２方向に並んで配置された
複数のブロックと、前記第２方向に並んだ前記複数のブ
ロック上に延在され、前記複数のブロック内の前記セク
ションに対してデータを伝達するデータ線と、前記複数
のブロック上を通って前記第２方向に延在され、前記セ
クションへの読み書きを制御する制御信号と前記セクシ
ョンを選択するアドレス信号とその他の前記セクション
に伝達される信号との少なくとも一つを伝達する信号線
と、を備える。
【００１０】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置について、図面を参照しながら具体的に説明する。
置について、図面を参照しながら具体的に説明する。
【００１１】（第１の実施形態）図１は本発明に係る半
導体記憶装置の第１の実施形態の平面レイアウト図であ
る。図１の半導体記憶装置は、それぞれ対応するメイン
ローデコーダで動作されるセル群を有する複数のブロッ
クを、Ｙ（ロー）方向に並べて配置したものである。各
ブロックは、セル群と、対応するセル群に対する読み書
きを制御するセル群制御回路と、をそれぞれ有するセク
ションを、Ｘ（カラム方向）に並べて構成されている。
導体記憶装置の第１の実施形態の平面レイアウト図であ
る。図１の半導体記憶装置は、それぞれ対応するメイン
ローデコーダで動作されるセル群を有する複数のブロッ
クを、Ｙ（ロー）方向に並べて配置したものである。各
ブロックは、セル群と、対応するセル群に対する読み書
きを制御するセル群制御回路と、をそれぞれ有するセク
ションを、Ｘ（カラム方向）に並べて構成されている。
【００１２】各ブロック１０の端部にはメインローデコ
ーダが設けられている。このメインローデコーダは、い
ずれかのブロック１０を選択するか否かを制御するもの
である。
ーダが設けられている。このメインローデコーダは、い
ずれかのブロック１０を選択するか否かを制御するもの
である。
【００１３】チップの中央付近には、各セクション１の
選択を制御するデコーダ・コントロール回路３が設けら
れている。また、チップのＸ方向中央線の両端付近に
は、各セクション１に対してデータの入出力を行うＩ／
Ｏ回路４とが設けられている。
選択を制御するデコーダ・コントロール回路３が設けら
れている。また、チップのＸ方向中央線の両端付近に
は、各セクション１に対してデータの入出力を行うＩ／
Ｏ回路４とが設けられている。
【００１４】図２は各セクション１の内部構成を示す回
路図である。図示のように、各セクション１は、複数の
メモリセル１１からなるセル群と、セクション１の選択
を行うセクション選択回路１２と、ワード線の選択を行
うワード線選択回路１３と、カラム選択回路１４と、セ
ンスアンプ１５と、書き込み回路１６とを有する。
路図である。図示のように、各セクション１は、複数の
メモリセル１１からなるセル群と、セクション１の選択
を行うセクション選択回路１２と、ワード線の選択を行
うワード線選択回路１３と、カラム選択回路１４と、セ
ンスアンプ１５と、書き込み回路１６とを有する。
【００１５】セクション選択回路１２には、ロー方向に
配置された複数のセクション１の中からいずれかを選択
するローセクション選択信号と、カラム方向に配置され
た複数のセクション１の中からいずれかを選択するカラ
ムセクション選択信号と、カラム選択信号と、ロー変調
選択信号と、センスアンプ選択信号と、書き込み回路選
択信号とが外部から入力される。
配置された複数のセクション１の中からいずれかを選択
するローセクション選択信号と、カラム方向に配置され
た複数のセクション１の中からいずれかを選択するカラ
ムセクション選択信号と、カラム選択信号と、ロー変調
選択信号と、センスアンプ選択信号と、書き込み回路選
択信号とが外部から入力される。
【００１６】セクション選択回路１２は、まずローセク
ション選択信号とカラムセクション選択信号に基づいて
いずれかのセクション１を選択し、選択したセクション
１内のいずれかのカラム選択回路１４、センスアンプ１
５および書き込み回路１６をそれぞれカラム選択信号、
センスアンプ選択信号および書き込み回路選択信号で選
択する。また、ワード線選択回路１３は、ロー変調選択
信号とメインローアドレス信号により、いずれかのワー
ド線を選択する。
ション選択信号とカラムセクション選択信号に基づいて
いずれかのセクション１を選択し、選択したセクション
１内のいずれかのカラム選択回路１４、センスアンプ１
５および書き込み回路１６をそれぞれカラム選択信号、
センスアンプ選択信号および書き込み回路選択信号で選
択する。また、ワード線選択回路１３は、ロー変調選択
信号とメインローアドレス信号により、いずれかのワー
ド線を選択する。
【００１７】本実施形態の半導体記憶装置は、図１の破
線で示すように、デコーダ・コントロール回路３からＸ
方向に延びる配線Ｗ１と、この配線Ｗ１に接続されＹ方
向に延びる複数の配線Ｗ２とをチップ上に配置してい
る。Ｙ方向に延びる複数の配線Ｗ２は、セクション上を
通過して各セクション１に接続される。
線で示すように、デコーダ・コントロール回路３からＸ
方向に延びる配線Ｗ１と、この配線Ｗ１に接続されＹ方
向に延びる複数の配線Ｗ２とをチップ上に配置してい
る。Ｙ方向に延びる複数の配線Ｗ２は、セクション上を
通過して各セクション１に接続される。
【００１８】配線Ｗ１は、同じブロック１０内の複数の
セクション１に共通に接続され、これら複数のセクショ
ン１に対してデータを伝達する。配線Ｗ２は、複数のブ
ロック１０上を通ってＹ方向に延び、セクションへの読
み書きを制御する制御信号と、セクションを選択するア
ドレス信号と、その他のセクションに伝達される信号と
の少なくとも一つを伝達する。上述したローセクション
選択信号とカラムセクション選択信号も、配線Ｗ１，Ｗ
２の少なくとも一方で伝達される。
セクション１に共通に接続され、これら複数のセクショ
ン１に対してデータを伝達する。配線Ｗ２は、複数のブ
ロック１０上を通ってＹ方向に延び、セクションへの読
み書きを制御する制御信号と、セクションを選択するア
ドレス信号と、その他のセクションに伝達される信号と
の少なくとも一つを伝達する。上述したローセクション
選択信号とカラムセクション選択信号も、配線Ｗ１，Ｗ
２の少なくとも一方で伝達される。
【００１９】なお、図１の半導体記憶装置では、Ｉ／Ｏ
回路４と各セクション１とを接続する配線（データ線）
Ｗ３は、従来と同様に、Ｙ方向のセクション１間の配線
領域５に配置されてＸ方向に延在されている。この配線
Ｗ３は、同じブロック１０内の各セクションに共通に接
続されている。
回路４と各セクション１とを接続する配線（データ線）
Ｗ３は、従来と同様に、Ｙ方向のセクション１間の配線
領域５に配置されてＸ方向に延在されている。この配線
Ｗ３は、同じブロック１０内の各セクションに共通に接
続されている。
【００２０】このように、本実施形態では、デコーダ・
コントロール回路３と各セクション１との間で送受され
る信号の少なくとも一部を、デコーダ・コントロール回
路３からＸ方向に延びる配線Ｗ１と、この配線Ｗ１に直
交してセクション上を通過する配線Ｗ２とを用いて各セ
クション１に伝送するため、Ｙ方向のセクション１間に
配置される配線数を削減できる。したがって、隣接する
セクション１をＹ方向に近接配置でき、チップサイズの
削減が図れる。
コントロール回路３と各セクション１との間で送受され
る信号の少なくとも一部を、デコーダ・コントロール回
路３からＸ方向に延びる配線Ｗ１と、この配線Ｗ１に直
交してセクション上を通過する配線Ｗ２とを用いて各セ
クション１に伝送するため、Ｙ方向のセクション１間に
配置される配線数を削減できる。したがって、隣接する
セクション１をＹ方向に近接配置でき、チップサイズの
削減が図れる。
【００２１】また、本実施形態では、セクション選択回
路１２で選択されたいずれかのセクション１のみについ
て、ワード線選択回路１３、カラム選択回路１４、セン
スアンプ１５および書き込み回路１６をイネーブル状態
にするため、選択されなかったセクション１内の各回路
が無駄に動作するおそれがなくなり、従来よりも消費電
力を削減できる。
路１２で選択されたいずれかのセクション１のみについ
て、ワード線選択回路１３、カラム選択回路１４、セン
スアンプ１５および書き込み回路１６をイネーブル状態
にするため、選択されなかったセクション１内の各回路
が無駄に動作するおそれがなくなり、従来よりも消費電
力を削減できる。
【００２２】（第２の実施形態）図３は本発明に係る半
導体記憶装置の第２の実施形態の平面レイアウト図であ
る。図３の半導体記憶装置は、Ｉ／Ｏ回路４と各セクシ
ョン１との間で送受されるデータ配線についても、Ｘ方
向およびＹ方向に分けて配置する点に特徴がある。
導体記憶装置の第２の実施形態の平面レイアウト図であ
る。図３の半導体記憶装置は、Ｉ／Ｏ回路４と各セクシ
ョン１との間で送受されるデータ配線についても、Ｘ方
向およびＹ方向に分けて配置する点に特徴がある。
【００２３】図３のＩ／Ｏ回路４は、チップの中央付近
に配置されており、各Ｉ／Ｏ回路４と各セクション１と
を接続するデータ配線は、Ｉ／Ｏ回路４からＸ方向に延
びる配線Ｗ４と、この配線に接続されセクション上を通
過するＹ方向に延びる配線Ｗ５とで形成されている。
に配置されており、各Ｉ／Ｏ回路４と各セクション１と
を接続するデータ配線は、Ｉ／Ｏ回路４からＸ方向に延
びる配線Ｗ４と、この配線に接続されセクション上を通
過するＹ方向に延びる配線Ｗ５とで形成されている。
【００２４】また、デコーダ・コントロール回路３と各
セクション１とを接続する配線は、図１と同様である。
セクション１とを接続する配線は、図１と同様である。
【００２５】第２の実施形態では、図１でＹ方向のセク
ション１間に配置されていたデータ配線を各セクション
上に配置するため、図１よりもさらにＹ方向のセクショ
ン１間の配線数を削減でき、よりいっそうのチップ面積
の削減が図れる。
ション１間に配置されていたデータ配線を各セクション
上に配置するため、図１よりもさらにＹ方向のセクショ
ン１間の配線数を削減でき、よりいっそうのチップ面積
の削減が図れる。
【００２６】上述した実施形態では、チップの中央付近
にデコーダ・コントロール回路３を配置する例を説明し
たが、デコーダ・コントロール回路３の配置位置は特に
限定されない。同様に、Ｉ／Ｏ回路４の回路の配置位置
も特に限定されない。さらに、セクション１の内部構成
も図２に示したものに限定されない。
にデコーダ・コントロール回路３を配置する例を説明し
たが、デコーダ・コントロール回路３の配置位置は特に
限定されない。同様に、Ｉ／Ｏ回路４の回路の配置位置
も特に限定されない。さらに、セクション１の内部構成
も図２に示したものに限定されない。
【００２７】また、本発明に係る半導体記憶装置は、SR
AMを初めとして各種のメモリに適用可能である。
AMを初めとして各種のメモリに適用可能である。
【００２８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、少なくとも信号線を、第１方向に延在させるとと
もに第２方向に並んだ複数のブロック１０上に延在させ
るため、第２方向の各セクション間の配線領域を縮小で
き、チップサイズの削減が図れる。
れば、少なくとも信号線を、第１方向に延在させるとと
もに第２方向に並んだ複数のブロック１０上に延在させ
るため、第２方向の各セクション間の配線領域を縮小で
き、チップサイズの削減が図れる。
【図１】本発明に係る半導体記憶装置の第１の実施形態
の平面レイアウト図。
の平面レイアウト図。
【図２】各セクション１の内部構成を示す回路図。
【図３】本発明に係る半導体記憶装置の第２の実施形態
の平面レイアウト図。
の平面レイアウト図。
【図４】従来の半導体記憶装置の平面レイアウト図。
１ セクション
２ メインローデコーダ
３ デコーダ・コントロール回路
４ Ｉ／Ｏ回路
５ 配線領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１１月１４日（２００２．１１．
１４）
１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、第１方向に並べて構成され、複数の
セルからなるセルアレイを複数に分割した各セル群と、
対応するセル群に対する読み書きを制御するセル群制御
回路と、をそれぞれ有して互いに独立して動作する複数
のセクションを第２方向に並べて構成される複数のブロ
ックと、前記第２方向に延在され、同じブロック内の前
記複数のセクションに共通に接続され、前記複数のセク
ションに対してデータを伝達するデータ線と、前記複数
のブロック上を通って前記第１方向に延在され、前記セ
クションへの読み書きを制御する制御信号と前記セクシ
ョンを選択するアドレス信号とその他の前記セクション
に伝達される信号との少なくとも一つを伝達する信号線
と、を備える。
ために、本発明は、第１方向に並べて構成され、複数の
セルからなるセルアレイを複数に分割した各セル群と、
対応するセル群に対する読み書きを制御するセル群制御
回路と、をそれぞれ有して互いに独立して動作する複数
のセクションを第２方向に並べて構成される複数のブロ
ックと、前記第２方向に延在され、同じブロック内の前
記複数のセクションに共通に接続され、前記複数のセク
ションに対してデータを伝達するデータ線と、前記複数
のブロック上を通って前記第１方向に延在され、前記セ
クションへの読み書きを制御する制御信号と前記セクシ
ョンを選択するアドレス信号とその他の前記セクション
に伝達される信号との少なくとも一つを伝達する信号線
と、を備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、第１方向に並べて配置され、複数の
セルからなるセルアレイを複数に分割した各セル群と、
対応するセル群に対する読み書きを制御するセル群制御
回路と、をそれぞれ有して互いに独立して動作する複数
のセクションを第２方向に並べて構成される複数のブロ
ックと、前記第１方向に並んだ前記複数のブロック上に
延在され、前記複数のブロック内の前記セクションに対
してデータを伝達するデータ線と、前記複数のブロック
上を通って前記第１方向に延在され、前記セクションへ
の読み書きを制御する制御信号と前記セクションを選択
するアドレス信号とその他の前記セクションに伝達され
る信号との少なくとも一つを伝達する信号線と、を備え
る。
セルからなるセルアレイを複数に分割した各セル群と、
対応するセル群に対する読み書きを制御するセル群制御
回路と、をそれぞれ有して互いに独立して動作する複数
のセクションを第２方向に並べて構成される複数のブロ
ックと、前記第１方向に並んだ前記複数のブロック上に
延在され、前記複数のブロック内の前記セクションに対
してデータを伝達するデータ線と、前記複数のブロック
上を通って前記第１方向に延在され、前記セクションへ
の読み書きを制御する制御信号と前記セクションを選択
するアドレス信号とその他の前記セクションに伝達され
る信号との少なくとも一つを伝達する信号線と、を備え
る。
Claims (5)
- 【請求項１】複数のセルからなるセルアレイを複数に分
割した各セル群と、対応するセル群に対する読み書きを
制御するセル群制御回路と、をそれぞれ有して互いに独
立して動作する複数のセクションが第１方向に並んで構
成され、第２方向に並んで配置された複数のブロック
と、 前記第１方向に延在され、同じブロック内の前記複数の
セクションに共通に接続され、前記複数のセクションに
対してデータを伝達するデータ線と、 前記複数のブロック上を通って前記第２方向に延在さ
れ、前記セクションへの読み書きを制御する制御信号と
前記セクションを選択するアドレス信号とその他の前記
セクションに伝達される信号との少なくとも一つを伝達
する信号線と、を備えることを特徴とする半導体記憶装
置。 - 【請求項２】複数のセルからなるセルアレイを複数に分
割した各セル群と、対応するセル群に対する読み書きを
制御するセル群制御回路と、をそれぞれ有して互いに独
立して動作する複数のセクションが第１方向に並んで構
成され、第２方向に並んで配置された複数のブロック
と、 前記第２方向に並んだ前記複数のブロック上に延在さ
れ、前記複数のブロック内の前記セクションに対してデ
ータを伝達するデータ線と、 前記複数のブロック上を通って前記第２方向に延在さ
れ、前記セクションへの読み書きを制御する制御信号と
前記セクションを選択するアドレス信号とその他の前記
セクションに伝達される信号との少なくとも一つを伝達
する信号線と、を備えることを特徴とする半導体記憶装
置。 - 【請求項３】前記信号線は、前記第２方向に配置された
前記複数のブロックそれぞれの対応するセクションに共
通に接続されることを特徴とする請求項１または２に記
載の半導体記憶装置。 - 【請求項４】前記ブロックごとに設けられ、対応するブ
ロックを選択するか否かを選択する複数のブロック選択
回路を備えることを特徴とする請求項１〜３のいずれか
に記載の半導体記憶装置。 - 【請求項５】前記第1方向に配置された前記セクション
を選択するためのブロック内セクション選択信号を伝送
する第1のセクション選択配線と、 前記第２方向に配置された前記セクションを選択するた
めのブロック間セクション選択信号を伝送する第２のセ
クション選択配線と、を備え、 前記ブロック選択回路で選択されたブロック内の前記複
数のセクションがそれぞれ有する前記セル群制御回路
は、前記ブロック内セクション選択信号と前記ブロック
間セクション選択信号とに基づいて、対応するセクショ
ンに対する読み書き動作を制御することを特徴とする請
求項４に記載の半導体記憶装置。
Priority Applications (4)
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|---|---|---|---|
| JP2001332232A JP2003141878A (ja) | 2001-10-30 | 2001-10-30 | 半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332232A JP2003141878A (ja) | 2001-10-30 | 2001-10-30 | 半導体記憶装置 |
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|---|---|
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Family Applications (1)
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