JPH06325575A

JPH06325575A - 半導体集積回路装置

Info

Publication number: JPH06325575A
Application number: JP5110477A
Authority: JP
Inventors: Shiyuuko Yamauchi; 修子山内; Takashi Akioka; 隆志秋岡; Yutaka Kobayashi; 裕小林; Masahiro Iwamura; 将弘岩村; Akihiro Tanba; 昭浩丹波
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-05-12
Filing date: 1993-05-12
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】配線に起因する信号遅延を低減し、小型で高
速動作を得ることが出来、且つレイアウト設計もまた容
易に簡易化できる半導体集積回路装置を提供すること。【構成】出力配線をチップ全体に信号分配し、いくつ
かの機能回路ブロックとそれぞれの駆動論理回路群を複
数セット有し、機能回路ブロックとその駆動論理回路群
は、近接して分散配置され、１セットの駆動回路の出力
負荷容量を低減させた構成で、信号配線上にいくつかの
中間バッファを有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係り、とくに高集積メモリ、高集積小型高速論理ＬＳ
Ｉ、高速キャシュ等、またこれらを内部に持つシステム
に関する。

【０００２】

【従来の技術】半導体集積回路である、論理ＬＳＩ、高
速キャッシュメモリなどの高集積回路は、従来電子情報
通信学会技術報告、vol.91,No.66,pp5に示されるよう
に、メモリアレー部の外側に、入出力バッファがあり、
そのバッファから信号線を中央の１セットの第一段論理
回路群であるプリデコーダに配線している。同様に特開
昭６３−９１８９５、特開平４−１４４２７６に示され
たように入力パッド及び入出力バッファ領域がメモリア
レーの外側にある。上記の場合、そのチップ動作を以下
に示す。ボンディングパッド（入力パッド）を介して入
力される信号は入力バッファで増幅され、増幅された後
にチップの中央に配置されたチップ制御領域に送られ、
そこで指定されたアドレスにより特定のメモリセルアレ
ーブロックが選択され、選択されたメモリセルアレーブ
ロックに対して書き込み、もしくは読み出しの動作が行
われる。

【０００３】読み出し動作の場合選択されたメモリセル
アレーブロックから読み出された信号はチップの中央に
配置されたチップ制御回路領域へ送られ、そこで増幅さ
れた後にパッド及び入出力バッファ領域で生成された制
御信号やアドレス系の信号はそこからチップの最外端に
あるメモリセルアレーを駆動することになり、配線はチ
ップの長辺方向の長さの半分程度となり、配線に起因す
る信号遅延が問題となる。そこでこの配線に起因する信
号遅延を抑制するために信号駆動トランジスタのサイズ
を大きくして駆動能力をあげる構成をとっている。

【０００４】またチップ制御回路領域で生成される信号
の種類は外部から入出力される信号の数倍となるため、
メモリセルアレーを駆動する一部の信号は各メモリセル
アレーブロック内で生成するようにする。このことによ
りチップ制御回路領域から各メモリセルアレーブロック
に配線される信号線の本数を減らすと共に、メモリセル
アレーを駆動する信号を発生する回路の負荷を減少さ
せ、高速化及び消費電力化のための工夫が為されてい
る。

【０００５】しかし、チップ制御回路領域は、チップの
中央１か所にまとめて配置されているため、制御回路間
の信号配線もかなりの距離、チップ短辺の長さあるいは
チップ長辺の長さ程度を配線しなければならない。例え
ば、半導体メモリである、ダイナミックランダムアクセ
スメモリ（以下ＤＲＡＭと略す）、スタティックランダ
ムアクセスメモリ（以下ＳＲＡＭと略す）は、２のＸ乗
個のメモリセルをＸビットのアドレスで選択して、読み
出し、書き込みを実行する（Ｘは正の整数）。このＸビ
ットの入力パッドは、チップの最も外側の部分即ちメモ
リセルアレーの外側にあり、その信号を増幅するアドレ
スバッファも近接して置かれている。このＸビットの入
力は、列方向、行方向共に上位のビットからａ，ｂ，
ｃ，・・・ｎ（ａ〜ｎは正の整数、ａ＋ｂ＋・・・＋ｎ
＝Ｘ）ビットとｍ個に分割した場合、アドレス信号をプ
リデコードする第一段論理回路であるプリデコーダは、
ｍ種類ある。このときアドレスバッファの出力は相補の
出力で出力され、複数の相補出力から論理をとるため、
第一段論理回路であるプリデコーダは、その数をＭとす
ると、Ｍ＝（２のａ乗＋２のｂ乗＋２のｃ乗＋・・・・
＋２のｎ乗）となる。この時論理をとったプリデコーダ
の出力はＭ本の配線がチップ全体のメモリセル周辺まで
配線され、多くのゲートの入力として配線され、更にデ
コードして読み出し、書き込みを行う構成になってい
る。

【０００６】

【発明が解決しようとする課題】しかし上述した従来の
半導体集積回路装置では高集積になるに従い以下のよう
な問題がでてくる。ビット数が増えると、２の増加ビッ
ト数乗倍にアドレスが増加する。このため、駆動回路数
が増え、そして、回路規模が増大することに伴って、１
つの第一段論理回路群である、プリデコーダの中の１論
理ゲートの出力が駆動すべきゲート数が増加する。即ち
１論理ゲートあたりのファンアウトが増加し、負荷容量
が増大する。

【０００７】また、１チップ内での構成素子数が増大
し、論理が複雑になり、論理段数、論理ゲート数が著し
く増えるために、配線本数も著しく増大すると共に、配
線本数、論理ゲート数の増加のためにチップ面積が増大
する。

【０００８】更にチップ面積が大きくなると出力配線も
長くなり、この配線の抵抗、容量に起因する遅延時間
が、回路の動作時間に占める割合が大きくなる。この遅
延時間の低減が、回路動作の高速化にとって不可欠とな
ってきている。

【０００９】上記課題をメモリを例にして詳細に説明す
ると、加工寸法の微細化に伴う高集積化で、例えば、集
積度が４倍になったとき、１つのメモリセルの大きさは
４分の１よりも小さくなっていないため、メモリ全体の
中のメモリセル部分だけの面積は加工寸法を微細化して
も集積度をあげる前と比較して小さくならない。

【００１０】また、メモリセル周辺の最下位の回路数も
４倍になるため、チップの大型化も著しい。高集積にな
るとアドレス信号をプリデコードする論理回路であるプ
リデコーダ群の出力配線本数はプリデコーダ数であるか
ら、その数をＭとすると、Ｍ＝（２のａ乗＋２のｂ乗＋
２のｃ乗＋・・・・＋２のｎ乗）となる。

【００１１】一方、プリデコーダは、プリデコードされ
た出力を各メモリセルデコーダ部に分配するためのファ
ンアウトが増え、出力配線を介して駆動するゲート負荷
が大きくなる。

【００１２】また配線が長くなるため、プリデコーダが
駆動する負荷は容量、抵抗ともに増大するので、プリデ
コーダの駆動力を上げるためにはゲート幅を大きくしな
ければならない。

【００１３】このように集積素子数が増大し、配線本数
も増大し、駆動ゲートのゲート幅も大きくなるためにチ
ップが大型化する。

【００１４】またチップ面積が大きくなると、プリデコ
ーダの出力は、チップの端から端まで全体に配線される
から、配線長は長辺方向で、１０ｍｍ以上になる。

【００１５】更に微細加工に伴い、線間容量が増大する
ため配線容量値が大きくなり、配線抵抗も増大するため
に、アクセス時間に対する配線に起因する遅延時間の占
める割合が大きくなる。

【００１６】また、プリデコードされた出力を各メモリ
セルデコーダ部に分配するためファンアウトが増え、出
力配線の駆動するゲート負荷が大きくなるため遅延時間
が大きくなってしまう欠点がある。これらの、配線に起
因する遅延時間、負荷容量の増大による遅延時間が発生
する問題は、デコーダ回路に限らず、センス回路、書き
込み用回路、その他信号制御回路等についても同様に存
在する。

【００１７】また高集積になったことにより、回路のレ
イアウト設計規模が大きくなり、レイアウトの素子数規
模が大きく製造工数が増大し、複雑化してきている。そ
のため、ミスが多く発生し、レイアウト設計遅延の原因
ともなっている。

【００１８】一方、高集積化に伴うチップサイズの増大
分を小さくするために、従来この種の半導体集積回路装
置では、メモリセルの外側で、リードフレーム側にボン
ディングパッドを配置していたものを、ボンディングパ
ッドをまとめてチップ中央に配列するＬＯＣ(lead on c
hip)構造というチップサイズの増大分を抑える構造を採
用することが考えられる。チップの、メモリセルを直接
駆動するメモリセル周辺の回路の領域を直接周辺回路の
領域とし、直接周辺回路領域以外の、入出力バッファ、
パッド、その他信号制御回路を間接周辺回路とすると、
中央部の間接周辺回路領域で、プリデコーダをアドレス
バッファの近傍に配置する場合には、プリデコーダ回路
は多数の配線をチップ全体に引き回さなければならない
ためにその出力配線領域が大きな面積になってしまい、
チップサイズの増大を招く欠点がある。

【００１９】本発明はこのような事情に鑑みてなされた
ものであり、配線に起因する信号遅延を低減し、小型で
高速動作を得ることができ、かつレイアウト設計も容易
に簡易化することができる半導体集積回路装置を提供す
ることを目的とする。

【００２０】

【課題を解決するための手段】本発明の半導体集積回路
装置は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジス
タ、バイポーラトランジスタなどの少なくとも１種以上
のトランジスタを集積した１つの半導体集積回路装置に
おいて、メモリ機能あるいは演算機能を実現するトラン
ジスタ群をひとまとまりとして、そのそれぞれを直接駆
動するドライバ群を有する複数の回路機能ブロックと、
前記各回路機能ブロックを認識するための各回路機能
ブロック毎に設けられた複数の上位の認識回路と、前記
各回路ブロックに共通して必要とされる、入力信号から
論理をとった信号を出力する論理回路群とを有し、該論
理回路群の数は複数であり、チップ内に存在する前記回
路機能ブロック数と同じかそれ以下の個数であることを
特徴とする。

【００２１】本発明の半導体集積回路装置は、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタ、バイポーラトラ
ンジスタなどの少なくとも１種以上のトランジスタを集
積した１つの半導体集積回路装置において、チップ全体
に信号出力線を配線し、チップ内で複数の同一機能の回
路機能ブロックを有し、且つ各回路機能ブロックを識別
するための認識回路が各回路機能ブロックに対して有す
ると共に、前記各回路機能ブロックを駆動する駆動論理
回路群を、各回路機能ブロックの入力に対して複数、有
することを特徴とする。

【００２２】本発明の半導体集積回路装置は、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタ、バイポーラトラ
ンジスタなどの少なくとも１種以上のトランジスタを集
積した１つの半導体集積回路装置において、メモリ機能
を実現するトランジスタ群をひとまとまりとして、その
それぞれを直接駆動するドライバ群を有する複数のメモ
リセルアレーブロックと、前記メモリセルアレーブロッ
クを認識するために各メモリセルアレーブロック毎に設
けられた複数の上位の認識回路と、前記メモリセルアレ
ーブロックに共通して必要とされる入力信号から論理を
とった信号を出力する論理回路群である複数のプリデコ
ーダ回路とを有し、該プリデコーダ回路の数はチップ内
に存在する前記メモリセルアレーブロック数と同じかそ
れ以下の個数であることを特徴とする。

【００２３】本発明の半導体集積回路装置は、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタ、バイポーラトラ
ンジスタなどの少なくとも１種以上のトランジスタを集
積した１つの半導体集積回路装置において、メモリ機能
あるいは演算機能を実現するトランジスタ群をひとまと
まりとして、そのそれぞれを直接駆動するドライバ群を
有する複数の回路機能ブロックと、前記各回路機能ブロ
ックを認識するために各回路機能ブロック毎に設けられ
た複数の上位の認識回路と、前記各回路機能ブロックに
共通して必要とされる入力信号から論理をとった信号を
出力する論理回路群とを有し、該論理回路群の出力が駆
動すべきドライバ入力に複数分配されるときに、同一配
線上に、中間バッファを介在させ、該中間バッファの前
と後に次段のゲートの入力を振り分けたことを特徴とす
る。

【００２４】本発明の半導体集積回路装置は、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタ、バイポーラトラ
ンジスタなどの少なくとも１種以上のトランジスタを集
積した１つの半導体集積回路装置において、メモリ機能
あるいは演算機能を実現するトランジスタ群をひとまと
まりとして、そのそれぞれを直接駆動するドライバ群を
有する複数の回路機能ブロックと、前記各回路機能ブロ
ックを認識するために各回路機能ブロック毎に設けられ
た複数の上位の認識回路と、前記各回路機能ブロックに
共通して必要とされる入力信号から論理をとった信号を
出力する論理回路群とを有し、該論理回路群の入力は、
チップ内の入力バッファ出力であり、入力バッファ出力
はその出力が駆動すべき論理回路群の入力に複数分配さ
れるときに、同一配線上に、中間バッファを介在させ、
該中間バッファの前と後に次段のゲートの入力を振り分
けたことを特徴とする。

【００２５】本発明の半導体集積回路装置は、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタ、バイポーラトラ
ンジスタなどの少なくとも１種以上のトランジスタを集
積した１つの半導体集積回路装置において、メモリ機能
あるいは演算機能を実現するトランジスタ群をひとまと
まりとして、そのそれぞれを直接駆動するドライバ群を
有する複数の回路機能ブロックと、前記各回路機能ブロ
ックを認識するために各回路機能ブロック毎に設けられ
た複数の上位の認識回路と、前記各回路機能ブロックに
共通して必要とされる入力信号から論理をとった信号を
出力する論理回路群とを有し、該論理回路群の入力は、
チップ内の入力バッファ出力であり、入力バッファ出力
はその出力が駆動すべき論理回路群の入力に複数分配さ
れるときに、同一配線上に、ＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタからなるＣＭＯＳ構造の中間バッ
ファを存在させ、その中間バッファの前と後に次段のゲ
ートの入力を振り分けたことを特徴とする。

【００２６】本発明の半導体集積回路装置は、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタ、バイポーラトラ
ンジスタなどの少なくとも１種以上のトランジスタを集
積した１つの半導体集積回路装置において、メモリ機能
あるいは演算機能を実現するトランジスタ群をひとまと
まりとして、そのそれぞれを直接駆動するドライバ群を
有する回路機能ブロックと、前記各回路機能ブロックを
認識するために各回路機能ブロック毎に設けられた複数
の上位の認識回路と、前記各回路機能ブロックに共通し
て必要とされる入力信号から論理をとった信号を出力す
る論理回路群とを有し、該論理回路群の入力は、チップ
内の入力バッファ出力であり、入力バッファ出力はその
出力が駆動すべき論理回路群の入力に複数分配されると
きに、同一配線上に、ＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタを相補的に接続したＣＭＯＳ構造とバイ
ポーラトランジスタとで構成されるＢｉＣＭＯＳ構造の
中間バッファを介在させ、この中間バッファの前と後に
次段のゲートの入力を振り分けたことを特徴とする。

【００２７】本発明の半導体集積回路装置は、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタ、バイポーラトラ
ンジスタなどの少なくとも１種以上のトランジスタを集
積した１つの半導体集積回路装置において、メモリ機能
あるいは演算機能を実現するトランジスタ群をひとまと
まりとして、そのそれぞれを直接駆動するドライバ群を
有する複数の回路機能ブロックと、前記各回路機能ブロ
ックを認識するために各回路機能ブロック毎に設けられ
た複数の上位の認識回路と、前記各回路機能ブロックに
共通して必要とされる入力信号から論理をとった信号を
出力する複数の論理回路群とを有し、該論理回路群の数
はチップ内に存在する前記回路機能ブロック数と同じか
それ以下の個数であり、各ブロック共通に必要とされる
入力信号から論理をとった信号を出力する前記論理回路
群の入力は、チップ内の入力バッファ出力であり、入力
バッファ出力はその出力が駆動すべき論理回路群の入力
に複数分配されるときに、同一配線上に、中間バッファ
を存在させ、その中間バッファの前と後に次段のゲート
の入力を振り分けたことを特徴とする。

【００２８】本発明の半導体集積回路装置は、入力信号
を分配する論理回路は、チップで共通の入力信号の出力
配線を有し、その配線上に少なくとも１個以上の駆動回
路を有しており、それはＮＭＯＳトランジスタとＰＭＯ
ＳトランジスタからなるＣＭＯＳ構造とバイポーラトラ
ンジスタからなるＢｉＣＭＯＳ構造の中間バッファであ
ることを特徴とする。

【００２９】本発明の半導体集積回路装置は、入力信号
を分配する論理回路は、チップで共通の入力信号の出力
配線を有し、その配線上に少なくとも１個以上の駆動回
路を有しており、それはＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタからなるＣＭＯＳ構造の中間バッファ
である請求項８に記載の半導体集積回路装置。

【００３０】本発明の半導体集積回路装置は、チップ全
体にアドレス入力の出力線が配線され、チップ内でｍ分
割（ｍ≧２）されたメモリセルアレーと、ｍセットのメ
モリセルアレーをぞれぞれ認識する複数の認識回路と、
前記ｍセットメモリセルアレーを直接駆動する駆動論理
回路の前段で、直接駆動論理回路を駆動する論理回路群
であるプリデコーダ群をチップに複数有し、それらはメ
モリセルアレーの近くに配置され、その入力が、共通に
配線されたアドレス出力に接続されている半導体メモ
リ、またはキャッシュメモリを内蔵することを特徴とす
る。

【００３１】本発明の半導体集積回路装置は、チップ全
体にアドレス入力の出力を配線し、チップ内でｍ分割
（ｍ≧２）されたメモリセルアレーと、ｍセットメモリ
セルアレーを認識するそれぞれの認識回路と、そのｍセ
ットメモリセルアレーを直接駆動する駆動論理回路の前
段であり、直接駆動論理回路を駆動する論理回路群であ
るプリデコーダ群をチップに複数有し、それらはメモリ
セルアレーの近くに配置され、その入力が、共通に配線
されたアドレス出力に接続されて、その出力配線はいく
つかの反転、または非反転のバッファ回路によって中継
され、プリデコーダ群の入力まで配線されていることを
特徴とする。

【００３２】本発明の半導体集積回路装置は、チップ全
体にアドレス入力の出力を配線し、チップ内でｍ分割
（ｍ≧２）された機能ブロックと、そのｍセット機能ブ
ロックを直接駆動する駆動論理回路の前段で、直接駆動
論理回路を駆動する論理回路群である第一の論理回路群
をチップ内に複数有し、それらは機能ブロックの近くに
配置され、第一の回路群の入力は、共通に配線されたア
ドレス信号出力に接続されており、その出力配線は１つ
以上のいくつかの反転、または非反転のバッファ回路に
よって中継され、第一の論理回路群の入力まで配線され
ることを特徴とする。

【００３３】本発明の半導体メモリシステムは、チップ
全体にアドレス入力の出力を配線し、チップ内でｍ分割
（ｍ≧２）されたメモリセルアレーと、そのｍセットメ
モリセルアレーを直接駆動する駆動論理回路の前段で、
直接駆動論理回路を駆動する論理回路群であるプリデコ
ーダ群をチップに複数有し、それらはメモリセルアレー
の近くに配置され、その入力が、共通に配線されたアド
レス出力に接続されて、その出力配線はいくつかの反
転、または非反転のバッファ回路によって中継され、プ
リデコーダ群の入力まで配線されていることを特徴とす
る。

【００３４】つまり本発明では入力信号をチップ内に分
配する第一段論理回路群であるプリデコーダを、チップ
内に複数有し、出力を分配するブロックの近傍に分散配
置させることにより、ファンアウトを減少させた。

【００３５】更に、各ブロックの認識回路を各ブロック
ごとに設けることにより各ブロック選択を高速化出来る
ようにした。

【００３６】ファンアウトが大きくなる論理ゲートとの
間の配線を短くすると共に、１個の論理からチップの広
い領域に出力される配線数を減らすようにし、即ち１箇
所から多数の長い配線によって信号が分配されることを
抑制し、チップ面積を縮小させるようにした。

【００３７】チップサイズの増加を抑制するために配線
領域で、入力信号を増幅した出力を第１段論理ゲートで
入力信号配線をメモリセルアレー近傍に配置した複数の
第１段論理ゲート回路群までそれぞれ配線した。

【００３８】また、配線における遅延を低減させるた
め、更に配線にｚ（ｚは整数）個の駆動回路（中間バッ
ファ）を持たせた。

【００３９】メモリを例に、具体的な解決手段について
説明すると、ｍ群のメモリセルアレーに対し、その列選
択デコーダ、行選択デコーダを選択する信号制御回路入
力となるプリデコーダ出力を得るために、１つのメモリ
セルアレー群に１組に第１段論理ゲート群であるプリデ
コーダ群をそれぞれ配置し、１つのプリデコーダが駆動
する負荷容量を低減した。メモリセルアレー群に近接し
て配置したプリデコーダまで、アドレスバッファ出力を
チップ全体に配線し、プリデコーダ入力まで配線した。

【００４０】また、配線に起因する信号遅延を小さくす
るために第一段論理の入力信号の配線の線幅を広げ、配
線抵抗を下げ、線間を大きくしアドレスバッファの出力
配線のピッチを大きくして配線容量を小さくし、更に配
線にｚ個の中間バッファを持たせた。

【００４１】

【作用】図２を使用して、本発明をメモリＬＳＩに適用
した場合の作用を以下で説明する。第１段論理ゲートの
出力がＭ＝（２のａ乗＋２のｂ乗＋２のｃ乗＋・・・・
＋２のｎ乗）本配線される。図２で本発明の８つの論理
ブロックをメモリセルアレーとする。図２において、チ
ップを９、冗長救済用メモリを含むメモリセルアレー
６、冗長救済用デコーダ回路を含むデコーダ回路群７、
プリデコーダ群８、最上位ビット認識回路２、アドレス
バッファ群５、中間バッファ１２、ボンディングパッド
２０、アドレスパッド２１を具備している構成である。
デコーダ回路群は、メモリセルを直接駆動する回路群を
デコードする下位の論理によって駆動されるドライバを
含んでいる。チップ制御回路であるプリデコーダは、従
来はバッファがチップの最も外側であるリードフレーム
側にあり、そこから中央の周辺回路領域の中心にプリデ
コーダを配置されていた。しかし、チップ中央にパッド
が配置され、それに伴いアドレスバッファはパッド周辺
即ちチップ中央付近に配置されることになる。

【００４２】この時従来のように、デコーダ部分の初段
であるプリデコーダをアドレスバッファ近辺に配置する
と、アドレスバッファの相補出力を入力としているため
に図３に示すようにｙビット（例えば４ビット）のアド
レスをプリデコードする第一段論理ゲートであるプリデ
コーダは、２のｙ乗個（１６）の論理ゲートが存在する
から、その出力は１６本存在する。最も上位のビットか
ら構成されるプリデコーダと、それより下位のプリデコ
ーダ出力と更に論理をとって、メモリセルを駆動するに
は、下位ビットはその上位ビットのプリデコーダ出力数
分のファンアウトが必要となる。例えば、最上位ビット
をａビットとするその下位ビットｂビットのプリデコー
ダの出力のファンアウト数は２のａ乗となる。

【００４３】そこで、本発明では図２に示すように上位
ビットから数ビットの論理をとり、チップのメモリセル
アレー領域を分割し、残りの下位ビットのプリデコーダ
を、それぞれの分割したメモリセルアレー領域に１セッ
トずつ、チップ上に複数配置することにより、そのファ
ンアウトは上位ビットによって分割された数、すなわち
２のａ乗分の１に減らすことが出来る。このため、プリ
デコーダの出力負荷が小さくなり、プリデコーダ出力の
配線長も、チップ分割分の長さとなり、配線容量、配線
抵抗ともに減らすことが出来、プリデコーダ出力からの
遅延時間を高速化出来る。プリデコーダ群をメモリアレ
ーの近くに配置することによりプリデコーダ群が駆動す
る負荷のファンアウトは、チップ全体に配線する場合の
プリデコーダ群数分の１（図２では８分の１）となるた
め、プリデコーダからのアクセスが高速になる中央部
に、プリデコーダを配置する従来の方法では、プリデコ
ードされた信号出力を各メモリセルアレーまで配線する
と、その配線はチップの長辺方向に多数配線される。Ｘ
＝２４の複数ビットアドレスの出力をデコードする場合
は、４ビットずつのプリデコードをした場合、１種のプ
リデコーダで、２の４乗本即ち１６本の出力が配線され
る。２４ビットであるから、４ビットずつで、６種類の
プリデコーダが存在し、それぞれ１６本出力するから６
×１６＝９６本の出力配線がチップ中央を走る。またア
ドレス出力はこのデコード信号だけでなく、冗長救済用
のプログラム信号の入力信号や、その他の信号制御回路
にも用いられる。そのため、冗長救済用回路を駆動する
には、冗長救済用のプログラム回路もアドレスバッファ
の近くに配置され、この出力は、該当するメモリ番地の
位置まで、チップ上で配線されるのでこの配線もチップ
長辺方向に走る。更にアドレス遷移検知回路の出力は、
各アドレスの出力を入力信号とする回路で、この出力も
またチップ上の該当する各位置に配線される。このた
め、長辺方向に走る配線数、つまり、中央部の周辺回路
領域の配線数は、アドレス出力、プリデコーダ出力、そ
の他の信号制御回路の配線等を含めると非常に多くな
る。チップサイズ、特に短辺長を短くするためには、長
辺方向に走る配線本数を減らすことが考えられる。中央
部に走る配線は、プリデコード信号配線が最も多いた
め、その低減が配線領域の低減に有効である。本発明
は、図１に示すように、アドレスバッファの出力をチッ
プ全体に伸ばすことによって、配線本数が、アドレスが
Ｘビットのメモリの時には２Ｘ本、即ち２４ビットの場
合は、相補出力で４８本配線すれば良いし、単出力のと
きは２４本配線すれば良いので、配線本数を著しく減ら
すことが出来る。しかもプリデコーダを各メモリセルア
レー群の近くに配置し、アドレス出力をメモリセルアレ
ー群の側まで配線するため、各メモリセルアレー群にあ
る冗長救済用回路の入力も、救済用メモリセルの近くに
配置できるため、プリデコーダの出力配線と冗長救済用
回路の出力配線は、チップ長辺方向に長く配線する必要
がなくなる。そのため、チップ長辺方向に走る配線を減
らすことが出来、チップ短辺を短くすることが出来る。
同様に他の信号制御回路でも、必要なメモリセルアレー
群の近くに配置することも可能になるし、遅延時間等の
制約が無い場合、チップ上の任意の位置に配線本数を抑
えて置くことが出来、チップ中央部の間接周辺領域を有
効に使用することが出来、チップサイズの低減が出来
る。

【００４４】更に、アドレスバッファからの出力配線に
は、中間バッファを設けた。中間バッファが無い場合、
負荷容量と配線抵抗により信号波形の傾きが緩やかにな
り次段のゲートの貫通電流が大きくなり消費電力が大き
くなる欠点がある。中間バッファにより、アドレスバッ
ファが駆動する負荷容量が小さくなり、また信号の波形
整形をすることが出来るため、次段ゲートの貫通電流を
少なくして、より高速な動作が可能になる。また、この
時使用するアドレス出力の中間バッファの総数は、プリ
デコード出力を長辺方向に配線するときに必要な中間バ
ッファの総数に比べて、ずっと少ないため、負荷駆動能
力を上げる目的でサイズを大きくすることがより容易で
あり、少ない面積でより高速性を上げることができる。

【００４５】また、本発明はＣＣＢ(Controlled Collap
se Bonding) の様に、チップ全面に入力パッドを配置で
きる方式ではさらに効果的になることはいうまでもな
い。

【００４６】

【実施例】以下、発明の実施例を図面を参照して説明す
る。図１は本発明を模式的に表したものである。チップ
９、入力バッファ１、上位ビット認識回路２、共通入力
信号から論理をとる回路で、メモリの場合はプリデコー
ダ３、メモリ機能をするトランジスタ群のアレー６、そ
の直接駆動回路であるデコーダ４を具備した構成であ
る。プリデコーダ３の出力は２によって制御され、アレ
ー６をデコーダ４で駆動する。このためブロックごとの
切り替え時のアクセスが高速になる。またこれらの機能
はメモリに限らず、演算機能を実現する論理ゲートにも
適用出来る。

【００４７】図２は本発明を８つのメモリセルアレーを
持つチップ、即ち上位ビットデコーダａ＝３ビットのと
きに適用した時の模式図である。チップ９、メモリセル
アレー内のどこかに冗長メモリセルアレーを含むメモリ
セルアレー６、冗長メモリデコーダ及びデコーダドライ
バ回路群７、第一段論理回路群であるプリデコーダ群
８、複数の各アドレスに対するアドレスバッファ群５、
上位ビット認識回路２、冗長アドレスプログラム回路な
どの信号制御回路群１０、プリデコーダ出力配線１１、
中間バッファ１２、アドレスパッド２１、その他ボンデ
ィングパッド２０を具備している構成である。パッド２
１からアドレスバッファを接続し、アドレスバッファ出
力をチップ長辺に配線する。メモリセルアレー６はデコ
ーダ回路群７、上位ビット認識回路２、プリデコーダ群
８をそれぞれのメモリセルアレーについてもっていて、
そのアドレス信号入力は、中央部のチップ長辺方向の配
線から得ている。プリデコーダ群８は、１つのメモリセ
ルアレーに共通に必要な全信号のプリデコードをおこな
う。このときアドレス出力は相補信号でデコードされる
が、この時１本のアドレス出力についてのファンアウト
は、プリデコーダが３入力論理ゲートである場合はメモ
リセル群８の１つに対して、８となるからチップ全体で
は中間バッファ１２がない場合、ファンアウトは６４で
ある。この場合、ゲート容量が大きく、また配線長が長
いため配線の容量と抵抗による遅延時間が大きくなる
が、中間バッファ１２を入れるとそのファンアウトと容
量値は半分になるため高速動作が可能になる。プリデコ
ーダ出力のファンアウトは１であるから、プリデコーダ
からのメモリセルまでのアクセスも高速化される。この
時、中間バッファとしてインバータを用いると中間バッ
ファの前のメモリセルアレーのプリデコーダ回路群は中
間バッファの後のメモリセル群のプリデコーダと相補の
出力を逆転して接続されるし、非反転バッファ回路を用
いれば出力は同じに接続される。

【００４８】回路レイアウト設計を行う時には、メモリ
セルアレーとそのデコーダ、プリデコーダ群を１セット
としてレイアウトし、右４つのメモリセルアレー部分と
そのデコーダ回路はその繰返し、左４つは、左の１セッ
トのメモリセルアレーとそのデコーダ、プリデコーダ群
を１つとしてレイアウトし、その繰返しとし、アドレス
バッファとその出力が配線されるチップ中央部は、１つ
の周辺回路領域としてレイアウトする。この様にするこ
とにより、レイアウト規模の大きいメモリセルに対して
もレイアウト設計が容易となる。この時、中間バッファ
１２は、ＣＭＯＳ、ＢｉＣＭＯＳ、ＢｉＮＭＯＳなどの
どのインバータでも良い。また、１２の位置は、アドレ
ス出力の最も右側から最も左側までの配線長のちょうど
半分の位置が効果的であるが、どちら側かによっていて
も良い。

【００４９】図４は本発明を１本のアドレス出力のみに
着目し、１つのプリデコーダ回路出力に着目した場合の
模式図である。以下の実施例は、特別ことわらない限り
全て１アドレス出力のみに着目した場合の模式図であ
る。中間バッファ２２がＢｉＮＭＯＳインバータである
場合を示したものである。

【００５０】次に図５に実施例２を示す。図５は、アド
レスバッファ５の出力配線に中間バッファ３２、３４を
備えたものである。アドレス出力信号はＣＭＯＳインバ
ータである中間バッファ３４で反転し波形整形され、更
にＢｉＮＭＯＳインバータである中間バッファ３２で反
転されるため消費電力を抑えて高速化出来る。レイアウ
ト時にはメモリセルアレーのプリデコーダ回路群はどの
メモリセル群のプリデコーダも相補の出力を逆転せずに
接続されるため、長辺方向にバッファが有ることを意識
せずに、メモリセルアレーとそのデコーダ、プリデコー
ダ群を１セットとしてレイアウトし、８つともその繰返
しでレイアウトできる。この時、中間バッファ３４はＣ
ＭＯＳのサイズが小さいインバータで、波形を整形し、
次段の高駆動力なＢｉＮＭＯＳインバータ３２でプリデ
コーダのゲート容量と出力配線容量を駆動し、高速アク
セスを得ることができる。３４の出力を直接３２のゲー
トに入力しても良いし、出力信号配線を介して接続され
ても良い。中間バッファ３２、３４はＣＭＯＳ、ＢｉＣ
ＭＯＳ、ＢｉＮＭＯＳなどのどのインバータでも良い。
また、中間バッファ３２、３４の位置は、直接接続され
ている場合、中間バッファがない場合にアドレスバッフ
ァが駆動すべき出力負荷に対し、その負荷が半分になる
位置である、出力の最も右側から最も左側までの配線長
のちょうど半分の位置が効果的であるが、どちら側かに
よっていても良い。更に中間バッファ３２は、サイズを
大きくしても、アドレスバッファが駆動する容量にはい
らないために、サイズを大きくして駆動能力を上げるこ
とができる。この様にして高速なアクセス時間を得るこ
とができる。

【００５１】３つめの実施例を図６に示す。プリデコー
ダ群をチップに２セット持ち、即ち上位ビット１ビット
ａ＝１のときの実施例である。プリデコーダ４８ａ、４
８ｂを６ａ、６ｂ，６ｅ，６ｆからなるメモリセルアレ
ー群と６ｃ，６ｄ，６ｇ，６ｈからなるメモリセルアレ
ー群の２つのメモリセルアレー群の中央に配置し、アド
レスバッファの出力配線に、中間バッファ４４、４２を
具備し、中間バッファ４４の出力に、冗長救済用プログ
ラム等の信号制御回路１０を具備したものである。本実
施例ではプリデコーダ回路の回路個数そのものは１セッ
ト配置したときの２倍であるが、短辺長に影響する配線
の本数はアドレスからの出力のみであり少なくすること
が出来る。アドレスバッファからみたファンアウトも中
間バッファを設けることによって少なくなり、全チップ
に同様に信号を送るのにもかかわらず高速性を保つこと
が出来る。

【００５２】アドレスバッファ出力は、チップ長辺に配
線され、プリデコーダはそれぞれメモリセルアレーのデ
コーダ回路へと出力しており、プリデコーダの出力のフ
ァンアウトは、４である。中間バッファ４４は、冗長用
デコード回路およびその他信号制御回路１０を駆動する
ためにＢｉＮＭＯＳとする。また中間バッファ４２は、
配線容量と、プリデコーダ回路を駆動するためにＢｉＮ
ＭＯＳとすると高速アクセスが得られる。中間バッファ
を２段用いているから、アドレス出力の近端のプリデコ
ーダと、アドレス出力の遠端のプリデコーダと同じ信号
で結線出来るため、レイアウトが容易である。更に、プ
リデコーダのセット数が２セットであるため、ゲート回
路の個数も比較的少なく出来る。中間バッファの位置
は、アドレス信号が駆動しなければならない全負荷容量
の等分の位置、もしくは出力負荷に合わせて、その遅延
時間が最も小さくなる位置にずれていても良い。冗長デ
コード用回路は無くても良いし、またそれ以外の負荷が
あっても良い。中間バッファ４４、４２の負荷容量が、
０．３ｐＦ未満のときには、ＣＭＯＳ回路を用いても良
い。

【００５３】図７に第４の実施例を示す。図７は、メモ
リセルアレーが８のときの実施例で、それぞれのセルア
レーにプリデコーダセットが１セットずつある。アドレ
スバッファ出力は中間バッファ４４、４２を具備し、冗
長用デコーダ回路１０を持ち、更にそれぞれのプリデコ
ーダ前に配線容量と、ゲート負荷容量を駆動するバッフ
ァ４５を備えている。配線容量、プリデコーダのゲート
負荷容量が大きい場合、即ちファンアウトが大きい場合
とか、ゲートサイズが大きい場合、配線が太い場合など
はとくに有効である。これらのバッファの位置は任意の
位置に設定され、効果的に使用される。もちろん中間バ
ッファは、ＣＭＯＳ、ＢｉＣＭＯＳ、ＢｉＮＭＯＳなど
のどのインバータでも良いし、その個数も任意に設定出
来る。

【００５４】図８に第５の実施例を示す。図８は、メモ
リセルアレーが２４のときの実施例で、それぞれのセル
アレーにプリデコーダセットが１セットずつある。アド
レスバッファ出力は中間バッファ５１、５２、５３、５
４を具備し、これらのバッファの位置は任意の位置に設
定され、効果的に使用される。もちろん中間バッファ
は、ＣＭＯＳ、ＢｉＣＭＯＳ、ＢｉＮＭＯＳなどのどの
インバータでも良いし、その個数も任意に設定出来る。

【００５５】また以上の実施例どの場合にも、アドレス
信号の出力配線を太くすることによって、配線抵抗を下
げ、高速化を図ることが出来、しかも配線本数が従来の
プリデコード信号を配線するときよりも少なくてすむた
め、同じ面積の配線領域内で、より配線遅延の少ないデ
コード回路を実現することが出来る。外部からの入力を
受けるボンディングパッドの位置は、チップ中央に限ら
ず周辺部、あるいは、機能ブロック間のどの位置でも実
現出来る。入力バッファはＴＴＬ入力バッファ、ＥＣＬ
入力バッファでもよい。またその出力は相補信号でも、
シングルエンドでインバータが入っていても良い。シン
グルエンド出力の時は更に配線本数が低減出来、１アド
レスで動作する配線が２本から１本になるため、低消費
電流化が出来る。

【００５６】これは、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭな
ど、どのメモリＬＳＩにも適用できる。また、この様な
高速メモリを用いたプロセッサ、この様なデコード方法
を用いたプロセッサや、内部キャッシュメモリ付きプロ
セッサなどは高速動作が出来、より小型化されたシステ
ムが実現出来る。

【００５７】なお本発明は、ここに記された、実施例の
みに限定されず、アドレス出力、信号を、チップ上に網
目のように配線して、配線本数を減らし種々に設計変更
が可能である。

【００５８】次に上述した各実施例における中間バッフ
ァの具体的回路構成を図１０乃至図１９に示す。図１０
は中間バッファとしてのＣＭＯＳインバータの構成が示
されており、図１１はＣＭＯＳインバータとＢｉＣＭＯ
Ｓインバータからなる非反転型の中間バッファの構成が
示されている。

【００５９】また図１２はＣＭＯＳとバイポーラトラン
ジスタからなるＢｉＮＭＯＳインバータの一例が、図１
３、図１４はＣＭＯＳとバイポーラトランジスタからな
り、出力プルアップ用の素子を有するＢｉＮＭＯＳイン
バータの一例が示されている。

【００６０】更に図１５にはＣＭＯＳとバイポーラトラ
ンジスタからなるＢｉＣＭＯＳインバータの一例が、図
１６にはＣＭＯＳとバイポーラトランジスタからなるＢ
ｉＣＭＯＳインバータであって、出力駆動段にＮＰＮト
ランジスタとＰＮＰトランジスタを用いたＣＢｉＣＭＯ
Ｓ（Ｃomlementary ＢｉＣＭＯＳ）の一例が示されてい
る。

【００６１】図１７、図１８にはＣＭＯＳとバイポーラ
トランジスタからなるＢｉＣＭＯＳインバータであっ
て、出力駆動段にＮＰＮトランジスタとＰＮＰトランジ
スタを用いた出力振幅するがフル振幅するＣＢｉＣＭＯ
Ｓ（Ｃomlementary ＢｉＣＭＯＳ）の一例が示されてい
る。

【００６２】また図１９にはＣＭＯＳとバイポーラトラ
ンジスタからなるＢｉＣＭＯＳインバータであって、出
力駆動段にＮＰＮトランジスタとＰＮＰトランジスタを
用いた出力振幅がフル振幅するＱＣ-ＢｉＣＭＯＳ（Ｑu
asi-Ｃomlementary ＢｉＣＭＯＳ）の一例が示されてい
る。１００はベース電荷放電用の抵抗であり、抵抗素子
でも、ＭＯＳトランジスタでもよい。

【００６３】次に図９に本発明をマイクロプロセッサに
適用した実施例を示す。この図は一般的なマイクロプロ
セッサの内部構造を示したものである。

【００６４】マイクロプロセッサは、周知のように、命
令受け取り用の C- キャッシュメモリ 201、命令デコー
ダ部 205、デコーダ部の出力信号に基づいて演算処理を
実行するデータストラクチャ (Data Structure : DS)
マクロセル 206、演算結果を格納する D- キャッシュメ
モリ 202、演算後の次の命令をキャッシュメモリ 201か
ら読みだすためのアドレスを指定するコード・トランス
レーション・ルック・アサイド・バッファ( Translatio
n Look-aside Buffer: C-TLB ) 104、演算結果の論理ア
ドレスを D- キャッシュメモリ 202 の物理アドレスに
変換してデータ格納アドレスを指定する D-TLB 203 に
よって構成されている。

【００６５】本発明は各機能ブロックであるC-キャッシ
ュメモリ 201、命令デコーダ部 205、DS マクロセル 2
06、D-キャッシュメモリ 202、C-TLB 204 、D-TLB 203
、D-キャッシュメモリ 202のどの部分にも適用できる
が、特にデコーダ部 205や、マクロセル、キャッシュメ
モリのファンアウトの多い論理ゲート回路部分に、本発
明を適用すると、より小型で、高速なマイクロプロセッ
サが得られる。

【００６６】マイクロプロセッサの高速化のためには、
データキャッシュメモリ、命令キャッシュメモリの高性
能化が不可欠である。本発明を適用したデータキャッシ
ュメモリ、命令キャッシュメモリを用いることにより、
小型で、高速な性能を得ることができる。

【００６７】また、ゲートアレイなどのＡＳＩＣ(Appli
cation Specific Integreted Circuit )やマイコン等の
ＩＣにおいても、少なくとも律速部分の論理ゲートに本
発明を用いることにより、より高速な高性能ＩＣが得ら
れる。

【００６８】以上、本発明の実施例を詳細に説明した
が、本発明は前記実施例に限定されず、特許請求の範囲
に記載された本発明を逸脱することなく、種々の小設計
変更を行うことが可能である。

【００６９】以上の説明から明らかなように、本実施例
によれば、次のような効果が達成される。

【００７０】（１）論理回路群を複数持ち、ブロック認
識回路を有し、それぞれの機能ブロックの近辺に配置す
ることにより小型で、高速な動作を得る高速高集積論理
ＬＳＩ、高速半導体集積回路装置を得ることが出来る。

【００７１】（２）本発明により、配線本数を大幅に低
減出来るため、チップ面積を増大することなく高速なデ
コード回路を持つ高速アクセスメモリを得ることが出来
る。

【００７２】（３）本発明によるとチップ全体のレイア
ウトがｍ分の１の単位の繰返しで可能となり、高集積回
路でのレイアウトが容易になるためレイアウト工程が短
縮できる。

【００７３】（４）配線に中間バッファを挿入すること
により、１ゲートが駆動する容量、抵抗を低減し、波形
整形することにより次段の貫通電流を低減し高速なデコ
ーダ回路を得ることが出来、高速アクセスが得られるメ
モリを得ることが出来る。

【００７４】（５）本発明を半導体メモリ、１チップの
キャッシュメモリ付きプロセッサ等に適用することによ
り、小型で高速なシステムが得られる。

【００７５】

【発明の効果】以上に説明したように本発明によれば、
出力配線をチップ全体に信号分配し、いくつかの機能回
路ブロックとそれぞれの駆動論理回路群を複数セット有
し、機能回路ブロックとその駆動論理回路群は、近接し
て分散配置され、１セットの駆動回路の出力負荷容量を
低減させた構成で、信号配線上にいくつかの中間バッフ
ァを有するように構成したので、配線に起因する信号遅
延を低減し、小型で高速動作を得ることが出来、且つレ
イアウト設計もまた容易に簡単化できる半導体集積回路
装置を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の構成を模式
的に示したブロック図である。

【図２】本発明に係る半導体集積回路装置を模式的に示
したブロック図である。

【図３】４ビットからの論理ゲート出力数を表した説明
図である。

【図４】本発明に係る半導体集積回路装置の一実施例の
構成をを示したブロック図である。

【図５】本発明に係る半導体集積回路装置の他の実施例
の構成を示すブロック図である。

【図６】本発明に係る半導体集積回路装置の他の実施例
の構成を示すブロック図である。

【図７】本発明に係る半導体集積回路装置の他の実施例
の構成を示すブロック図である。

【図８】本発明に係る半導体集積回路装置の他の実施例
の構成を示すブロック図である。

【図９】本発明をマイクロプロセッサに適用した例を示
すブロック図である。

【図１０】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１１】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１２】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１３】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１４】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１５】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１６】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１７】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１８】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【図１９】本発明に係る半導体集積回路における中間バ
ッファの具体的回路の一例を示す回路図である。

【符号の説明】

１入力バッファ２上位ビット認識回路３共通論理ゲート群４論理回路機能ブロックを直接駆動する回路群５信号出力回路またはアドレスバッファ６メモリ又は演算機能トランジスタ集合部７デコーダ回路群８論理回路群９チップ１０冗長回路用制御回路１１プリデコーダ出力配線部１２中間バッファ２２中間バッファ３２中間バッファ３４中間バッファ４２中間バッファ４４中間バッファ４５中間バッファ５１中間バッファ５２中間バッファ５３中間バッファ５４中間バッファ２０ボンディングパッド２１ボンディングパッド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 21/82 8122−4ＭＨ０１Ｌ 21/82 Ｗ (72)発明者岩村将弘茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者丹波昭浩茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、メモリ機能あるいは演算機能を実現するトランジスタ群
をひとまとまりとして、そのそれぞれを直接駆動するド
ライバ群を有する複数の回路機能ブロックと、前記各回路機能ブロックを認識するために各回路機能ブ
ロック毎に設けられた複数の上位の認識回路と、前記各回路機能ブロックに共通して必要とされる入力信
号から論理をとった信号を出力する複数の論理回路群と
を有し、該論理回路群の数はチップ内に存在する前記回
路機能ブロック数と同じかそれ以下の個数であることを
特徴とする半導体集積回路装置。
【請求項２】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、チップ全体に信号出力線を配線し、チップ内で複数の同
一機能の回路機能ブロックを有し、且つ各回路機能ブロ
ックを識別するための認識回路を各回路機能ブロックに
対して有すると共に、前記各回路機能ブロックを駆動す
る駆動論理回路群を、各回路機能ブロックの入力に対し
て複数、有することを特徴とする半導体集積回路。
【請求項３】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、メモリ機能を実現するトランジスタ群をひとまとまりと
して、そのそれぞれを直接駆動するドライバ群を有する
複数のメモリセルアレーブロックと、前記メモリセルアレーブロックを認識するために各メモ
リセルアレーブロック毎に設けられた複数の上位の認識
回路と、前記メモリセルアレーブロックに共通して必要とされる
入力信号から論理をとった信号を出力する論理回路群で
ある複数のプリデコーダ回路とを有し、該プリデコーダ
回路の数はチップ内に存在する前記メモリセルアレーブ
ロック数と同じかそれ以下の個数であることを特徴とす
る半導体集積回路装置。
【請求項４】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、メモリ機能あるいは演算機能を実現するトランジスタ群
をひとまとまりとして、そのそれぞれを直接駆動するド
ライバ群を有する複数の回路機能ブロックと、前記各回路機能ブロックを認識するために各回路機能ブ
ロック毎に設けられた複数の上位の認識回路と、前記各回路機能ブロックに共通して必要とされる入力信
号から論理をとった信号を出力する論理回路群とを有
し、該論理回路群の出力が駆動すべきドライバの入力に複数
分配されるときに、同一配線上に、中間バッファを介在
させ、該中間バッファの前と後に次段の該論理回路群中
のゲートの入力を振り分けたことを特徴とする半導体集
積回路装置。
【請求項５】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、メモリ機能あるいは演算機能を実現するトランジスタ群
をひとまとまりとして、そのそれぞれを直接駆動するド
ライバ群を有する複数の回路機能ブロックと、前記各回路機能ブロックを認識するために各回路機能ブ
ロック毎に設けられた複数の上位の認識回路と、前記各回路機能ブロックに共通して必要とされる、入力
信号から論理をとった信号を出力する論理回路群とを有
し、該論理回路群の入力は、チップ内の入力バッファ出力で
あり、入力バッファ出力はその出力が駆動すべき論理回
路群の入力に複数分配されるときに、同一配線上に、中
間バッファを介在させ、該中間バッファの前と後に次段
の該論理回路群中のゲートの入力を振り分けたことを特
徴とする半導体集積回路装置。
【請求項６】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、メモリ機能あるいは演算機能を実現するトランジスタ群
をひとまとまりとして、そのそれぞれを直接駆動するド
ライバ群を有する複数の回路機能ブロックと、前記各回路機能ブロックを認識するために各回路機能ブ
ロック毎に設けられた複数の上位の認識回路と、前記各回路機能ブロックに共通して必要とされる入力信
号から論理をとった信号を出力する論理回路群とを有
し、該論理回路群の入力は、チップ内の入力バッファ出力で
あり、入力バッファ出力はその出力が駆動すべき論理回
路群の入力に複数分配されるときに、同一配線上に、Ｎ
ＭＯＳトランジスタ及びＰＭＯＳトランジスタからなる
ＣＭＯＳ構造の中間バッファを存在させ、その中間バッ
ファの前と後に次段の該論理回路群中のゲートの入力を
振り分けたことを特徴とする半導体集積回路装置。
【請求項７】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、メモリ機能あるいは演算機能を実現するトランジスタ群
をひとまとまりとして、そのそれぞれを直接駆動するド
ライバ群を有する回路機能ブロックと、前記各回路機能ブロックを認識するために各回路機能ブ
ロック毎に設けられた複数の上位の認識回路と、前記各回路機能ブロックに共通して必要とされる入力信
号から論理をとった信号を出力する論理回路群とを有
し、該論理回路群の入力は、チップ内の入力バッファ出力で
あり、入力バッファ出力はその出力が駆動すべき論理回
路群の入力に複数分配されるときに、同一配線上に、Ｎ
ＭＯＳトランジスタとＰＭＯＳトランジスタを相補的に
接続したＣＭＯＳ構造とバイポーラトランジスタとで構
成されるＢｉＣＭＯＳ構造の中間バッファを介在させ、
この中間バッファの前と後に次段のゲートの入力を振り
分けたことを特徴とする半導体集積回路装置。
【請求項８】ＮＭＯＳトランジスタ、ＰＭＯＳトラン
ジスタ、バイポーラトランジスタなどの少なくとも１種
以上のトランジスタを集積した１つの半導体集積回路装
置において、メモリ機能あるいは演算機能を実現するトランジスタ群
をひとまとまりとして、そのそれぞれを直接駆動するド
ライバ群を有する複数の回路機能ブロックと、前記各回路機能ブロックを認識するために各回路機能ブ
ロック毎に設けられた複数の上位の認識回路と、前記各回路機能ブロックに共通して必要とされる入力信
号から論理をとった信号を出力する複数の論理回路群と
を有し、該論理回路群の数はチップ内に存在する前記回
路機能ブロック数と同じかそれ以下の個数であり、各ブ
ロック共通に必要とされる入力信号から論理をとった信
号を出力する前記論理回路群の入力は、チップ内の入力
バッファ出力であり、入力バッファ出力はその出力が駆
動すべき論理回路群の入力に複数分配されるときに、同
一配線上に、中間バッファを存在させ、その中間バッフ
ァの前と後に次段のゲートの入力を振り分けたことを特
徴とする半導体集積回路装置。
【請求項９】入力信号を分配する論理回路は、チップ
で共通の入力信号の出力配線を有し、その配線上に少な
くとも１個以上の駆動回路を有しており、それはＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタを相補的に接続
したＣＭＯＳ構造とバイポーラトランジスタとで構成さ
れるＢｉＣＭＯＳ構造の中間バッファであることを特徴
とする請求項８に記載の半導体集積回路装置。
【請求項１０】入力信号を分配する論理回路は、チッ
プで共通の入力信号の出力配線を有し、その配線上に少
なくとも１個以上の駆動回路を有しており、それはＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタからなるＣ
ＭＯＳ構造の中間バッファである請求項８に記載の半導
体集積回路装置。
【請求項１１】チップ全体にアドレス入力の出力線が
配線され、チップ内でｍ分割（ｍ≧２）されたメモリセ
ルアレーと、ｍセットのメモリセルアレーをぞれぞれ認
識する複数の認識回路と、前記ｍセットメモリセルアレ
ーを直接駆動する駆動論理回路の前段で、直接駆動論理
回路を駆動する論理回路群であるプリデコーダ群をチッ
プに複数有し、それらはメモリセルアレーの近くに配置
され、その入力が、共通に配線されたアドレス出力に接
続されている半導体メモリ、またはキャッシュメモリを
内蔵することを特徴とする半導体集積回路。
【請求項１２】チップ全体にアドレス入力の出力を配
線し、チップ内でｍ分割（ｍ≧２）されたメモリセルア
レーと、ｍセットメモリセルアレーを認識するそれぞれ
の認識回路と、そのｍセットメモリセルアレーを直接駆
動する駆動論理回路の前段であり、直接駆動論理回路を
駆動する論理回路群であるプリデコーダ群をチップに複
数有し、それらはメモリセルアレーの近くに配置され、
その入力が、共通に配線されたアドレス出力に接続され
て、その出力配線はいくつかの反転、または非反転のバ
ッファ回路によって中継され、プリデコーダ群の入力ま
で配線されていることを特徴とする半導体集積回路装
置。
【請求項１３】チップ全体にアドレス入力の出力を配
線し、チップ内でｍ分割（ｍ≧２）された機能ブロック
と、そのｍセット機能ブロックを直接駆動する駆動論理
回路の前段で、直接駆動論理回路を駆動する論理回路群
である第一の論理回路群をチップ内に複数有し、それら
は機能ブロックの近くに配置され、第一の回路群の入力
は、共通に配線されたアドレス信号出力に接続されてお
り、その出力配線は１つ以上のいくつかの反転、または
非反転のバッファ回路によって中継され、第一の論理回
路群の入力まで配線されることを特徴とする半導体集積
回路装置。
【請求項１４】チップ全体にアドレス入力の出力を配
線し、チップ内でｍ分割（ｍ≧２）されたメモリセルア
レーと、そのｍセットメモリセルアレーを直接駆動する
駆動論理回路の前段で、直接駆動論理回路を駆動する論
理回路群であるプリデコーダ群をチップに複数有し、そ
れらはメモリセルアレーの近くに配置され、その入力
が、共通に配線されたアドレス出力に接続されて、その
出力配線はいくつかの反転、または非反転のバッファ回
路によって中継され、プリデコーダ群の入力まで配線さ
れていることを特徴とする半導体メモリシステム。