KR0146464B1 - 판독 전용 반도체 기억 장치의 디코드 회로 - Google Patents

판독 전용 반도체 기억 장치의 디코드 회로

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KR0146464B1
KR0146464B1 KR1019950012996A KR19950012996A KR0146464B1 KR 0146464 B1 KR0146464 B1 KR 0146464B1 KR 1019950012996 A KR1019950012996 A KR 1019950012996A KR 19950012996 A KR19950012996 A KR 19950012996A KR 0146464 B1 KR0146464 B1 KR 0146464B1
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유끼오 후지
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

본 발명은 반도체 판독 전용 반도체 기억 장치에 있어서, 특히 워드 선택 신호를 구동하는 디코드 회로의 레이아웃 면적이 작아지도록 회로 구성을 고안하여, 칩 면적을 축소하는 것을 목적으로 한다.
NAND 및 인버터로 구성되는 셀렉트부(1), NAND 및 인버터로 구성되는 워드 셀렉트부(21 및 22), 트랜지스터(N1, N12, N21, N22)를 세로로 쌓은 디코드부(31)과, 프리 디코드부(4)로 이루어지고, n개의 워드 선택 신호를 선택하는데 필요한 n = 2k의 관계에 있는 K개의 어드레스 신호 중, 1 신호를 입력하는 워드 셀렉트부(21)의 출력 신호와, K-1개의 어드레스 신호를 발생하는 프리 디코드부(4)의 출력 신호와, 셀렉트부(1)에서 특정 전원을 공급하여 이루어지는 디코드부에 있어서, 1 워드 선택 신호를 활성화한다.

Description

판독 전용 반도체 기억 장치의 디코드 회로
제1도는 본 발명의 제1실시예의 디코드 회로 전체를 도시한 회로도.
제2도는 본 발명의 제1실시예의 마스크 패턴도.
제3도는 본 발명의 제2실시예를 도시한 회로도.
제4도는 본 발명의 제2실시예의 마스크 패턴도.
제5도는 본 발명의 제3실시예를 도시한 회로도.
제6도는 본 발명의 제4실시예를 도시한 회로도.
제7도(a)는 종래의 판독 전용 반도체 기억 장치의 주요부의 회로도이고, 제7도(b)는 그 평면도.
제8도는 종래예의 디코드 회로 전체를 도시한 회로도.
제9도는 종래예의 마스크 패턴도.
* 도면의 주요부분에 대한 부호의 설명
1,6,10,16 : 셀렉트부 21,22,71,72,111,112 : 워드 셀렉트부
31,32,3n/2,8,13,171,172,~,17n : 디코드부
4,9,14,18 : 프리디코드부 51,52,~,5j : 디코드 블럭부
151,152 : 인버터 A,B,C,D,E,F,G : 외부 어드레스 신호
S1 : 셀렉트부 출력 신호 (제1워드 선택용 제어 신호)
WS1T,WS1B,WS2T,WS2B : 워드 셀렉트부 출력 신호(제3 및 제4워드 선택용 제어 신호)
XP1,XP2,~,XPn: 프리 디코드부 출력 신호(워드 선택용 구동 신호)
X11,X12,~,Xjnjn: 워드 선택 신호
N11,N12,~,Nn1 : N 채널형 트랜지스터
P11,P12,~,Pn1 : P 채널형 트랜지스터
본 발명은 디코드 회로에 관한 것으로, 특히 판독 전용 반도체 기억 장치의 디코드 회로에 관한 것이다.
종래 이런 종류의 판독 전용 반도체 기억 장치는 일반적인 예의 등가 회로를 도시한 제7도(a) 및 그 평면도를 도시한 제7도(b)를 참조하면, n개의 메모리셀을 세로로 접속하여 구성되는 NAND형 셀 구조를 취하고 있다. 프로그램의 1방식으로서 이온 주입에 의해 0 데이타를 디프레션·트랜지스터, 1 데이타를 인헨스먼트·트랜지스터로서 데이타를 기입하는 방법이 있고, 그 경우의 데이타의 판독 방법에 관해 설명한다.
선택하는 메모리셀의 게이트 전압을 워드 선택 회로의 출력(X1~Xn)의 1출력에 의해 L레벨 상태로 하고, 비선택 메모리셀의 게이트 전압을 워드 선택 회로의 출력에 의해 H레벨로 한다. 현재 선택되어야 할 메모리셀이 인헨스먼트·트랜지스터 Ejn인 경우, 게이트 전압은 L레벨을 위해 트랜지스터는 오프 상태로 되고, n개의 메모리셀을 세로로 접속하여 구성되는 NAND형 셀 열 Yj에 전류는 흐르지 않는다. 한편 선택되어야 할 메모리셀이 디프레션·트랜지스터 Dj1의 경우에는 항상 온 상태이므로 NAND형 셀 열 Yj에 전류가 흐른다. 이와 같이 전류의 상태를 검출함으로써 기입된 데이타를 판독할 수 있다.
대용량화의 요청에 따라 메모리셀의 미세화가 진행됨에 따라 게이트 산화막도 얇아지고 있다. 그 때문에, 스탠바이 상태 및 통상 판독 상태시에 항상 비선택 워드선을 H레벨의 상태로 해야만 하므로, 게이트 산화막 파괴를 일으켜, 메모리셀의 데이타가 판독 불능에 이르거나, 스탠바이시의 리크 전류의 증대를 일으키고 있다.
그래서, 선택해야 할 메모리셀을 포함한 NAND형 셀을 복수 블럭으로 분할하고, 선택해야 할 셀이 포함되는 비선택 워드 선택 시호를 모두 H레벨로 하고, 그 이외의 셀 블럭은 모든 워드선을 L레벨로 하는 디코드 회로를 채용한 일예가 실개평 03-61355호 공보에 기재되어 있다. 그런데, 동공보 기재의 디코드 회로에서는 선택 블럭을 비선택 상태로, 비선택 블럭을 선택 상태로 전환할 때, 워드 선택 신호에 기생하는 기생 용량(메모리셀의 게이트 용량)을 일시에 충방전하기 위해, 기생 용량을 충전하기 위한 충전 전류에 의해 전원 배선에 노이즈가 발생하고, 또한 기생 용량을 방전하기 위해 방전 전류에 의해 GND 배선에 노이즈가 발생한다. 상기 노이즈에 의해 디코드 회로 자신의 특성 악화, 및 전원 배선이나 GND 배선을 통해 센스 앰프 회로 등에 영향을 끼치고, 스피드 특성의 악화를 일으키고 있다.
이 문제를 해결하기 위한 일예가 특개평 5-347094호 공보에 기재되어 있다. 동공보 기재의 디코드 회로 전체를 도시한 제8도를 참조하면, 셀렉트부(16)과 워드선(X11, X12, ~ , X1n)에 대응하는 디코드부(171, ~, 17n)과 워드선(X11, X12, ~ , X1n)에 대응하는 프리 디코드부(18)로 구성되며, 메모리셀의 수에 따라 이들을 포함하는 디코드 블럭 회로 (191, 192, ~, 19j)는 복수개 배치되어 워드선 구동 장치를 구성한다.
프리 디코드부(18)은 외부 어드레스 신호(A, B, C, D)를 디코드하여 신호(XP1T~XPnT 및 XP1B~XPnB)를 생성한다.
디코드 블럭부(191)은 셀렉트부(16)과 디코드부(17~17n)을 갖고, 디코드부(171)은 P채널형 MOS 트랜지스터(이하, P 채널형 트랜지스터라 함)(P11)의 드레인과 접지 전위에 소스가 접속된 N 채널형 MOS 트랜지스터(이하, N 채널형 트랜지스터라 함)(N11 및 N12)의 각각의 드레인이 공통 접속되어 출력단으로 함과 동시에, P 채널형 트랜지스터(P11) 및 N 채널형 트랜지스터(N11)의 게이트는 셀렉트부(16)의 S1 신호에 출력단에 접속된다.
또한, 디코드부(171~17n)은 동일한 회로 구성을 취하고, 구성 요소의 부호(P11과 P21~Pn1, N11과 N21~Nn1, N12와 N22~Nn2)가 각각 대응하고, 또한 각 출력단은 출력단자(X11~X1n)에 각각 접속되며, P 채널형 트랜지스터(P11~Pn1)의 각 소스 또는 드레인은 프리 디코드부(18)의 신호(XP1B~XPnB)의 출력단에 각각 접속되며, N 채널형 트랜지스터(N12~Nn2)의 게이트는 프리 디코드부(18)의 신호(XP1T~XPnT)의 출력단에 각각 접속된다. 한편, 디코드 블럭부(191~19j)도 각각 동일한 회로 구성을 취하며, 각 셀렉트부(16)에는 셀렉트 신호(E, F 및 G)가 각각 공통으로 공급되며, 각각의 출력신호가 공급되는 출력 단자(X11~X1n과 X21~X2n과 Xj1~Xjn)가 각각 대응한다.
현재, 디코드 블럭부(191)이 외부 어드레스 신호(E, F, G)에 의해 활성화된 것으로 한다. 셀렉트부(16)의 출력(S1)은 L레벨이 되고, 각각의 디코드 회로(171~17n)의 트랜지스터(P11과 N11, P21과 N21, ~, Pn1과 Nn1)에 각각 공급되고, P 채널형 트랜지스터(P11~Pn1)을 온 상태, N 채널형 트랜지스터(N11~Nn1)을 오프 상태로 한다. 여기서 트랜지스터(N11, N21, ~, Nn1)을 블럭 셀렉트 트랜지스터라 부른다.
외부 어드레스 신호(A, B, C, D)에 의해 프리 디코드부(18) 중 출력(XP2T 및 XP2B)가 활성화되고, 출력(XP2T)는 H레벨, 출력(XP2B)는 L레벨로 된다. 다른 프리 디코드부 출력(XP1T, XP3T, ~, XPnT)는 모두 L레벨, 출력(XP1B, XP3B, ~, XPnB)는 모두 H레벨로 되어 있다.
디코드부(171)에서 P 채널형 트랜지스터(P11) 및 출력(XP1T)가 공급되는 트랜지스터(N12)가 온 상태이므로, 워드 선택 신호(X11)은 L레벨로 인하된다.
또, 다른 디코드부(172, 173, ~, 17n)은 각각 대응하는 N 채널형 트랜지스터(N22, N32, ~, Nn2)는 오프 상태, 또한 P 채널형 트랜지스터(P21, P31, ~, Pn1)은 온 상태이기 때문에 이들 P 채널형 트랜지스터를 통해 각각에 대응하는 워드 선택 신호(X12, X13, ~, X1n)은 프리 디코드부 출력에 의해 전원 전위가 공급되어, H레벨로 인상된다.
다음으로, 외부 어드레스 신호(E, F, G)에 의해 디코드 블럭부(191)이 비활성 상태로 된 경우, 셀렉트부 출력(S1)은 H레벨이 되고, 이 신호가 각각의 디코드부의 (P11과 N11, P21과 N21, ~, Pn1과 Nn1)에 각각 공급되며, P 채널형 트랜지스터(P11~Pn1)을 오프 상태, N 채널형 트랜지스터(N11~Nn1)을 온 상태로 한다.
그 때문에, 모든 워드 선택 신호(X11, ~, X1n)은 L레벨로 인하된다. 이때 블럭 셀렉트 트랜지스터(N11~Nn1)은 트랜지스터(N12, N22, ~, Nn2)보다 구동 능력이 열화하는 것을 이용하여 방전 속도를 지연시키고 있다.
이상과 같이, 종래는 디코드부의 전원 전위를 프리 디코드부로부터 공급하고, 프리 디코드부의 트랜지스터의 온 저항에 의해 전원 노이즈의 저감을 도모하고, 또한 블럭 셀렉트 트랜지스터를 설치하며, 방전 시간을 지연시켜 GND 노이즈의 저감을 도모하는 디코드부를 채용하고 있다.
종래 기술에서의 이런 종류의 디코드부의 일예인 마스크·패턴의 평면도를 제9도에 도시한다. 이 마스크·패턴의 평면도는 사선으로 도시한 부분이 알루미늄 배선을 그물코 형상인 부분이 폴리실리콘 배선을, 굵은 실선으로 둘러싸인 부분이 확산층을 각각 나타내고, 확산층을 가로지르는 폴리실리콘 부분이 게이트 전극을, 상기 폴리실리콘을 경계로 한쪽의 확산층 부분이 드레인 전극을, 다른쪽이 소스 전극을 각각 형성하며, 트랜지스터(N11 및 N12, N21 및 N22)을 형성한다. 또, 점선으로 둘러싸인 영역은 P웰 영역을 나타내고, 마찬가지로 확산층을 가로지르는 폴리실리콘 부분이 게이트 전극을, 이 폴리실리콘을 경계로 한쪽의 확산층 부분이 드레인 전극을, 다른쪽이 소스 전극을 각각 형성하며, P 채널형 트랜지스터(P21)을 형성함으로써, 디코드부(171 및 172)를 구성하여 이루어진 것이다. 여기서 임시로 신호 배선으로서 이용되는 사선을 친 알루미늄 배선의 폭을 1㎛, 알루미늄 배선 상호 간극을 1㎛로서 설계 기준에 따라 설계한 것으로 한다. 또, 트랜지스터 사이즈는 채널폭 6㎛, 채널 길이 1㎛로 구성되너 있는 것으로 한다. 상기 디코드 회로(171 및 172)의 블럭은 X = 17㎛, Y = 41㎛의 블럭 사이즈로 된다.
근년, 반도체 기억 장치에서는 대용량화와 고속화의 요구가 강하고, 또한, 저렴한 가격으로 공급할 필요가 있다. 특히, 반도체 기억 장치에서는 고속화의 관점에서, 워드 선택 신호의 지연이 문제가 되고 있다. 또, 다층 배선 기술에 의해 워드 선택 신호의 지연을 억제하는 방법도 있지만, 제조 비용이 오르고, 제조 공정도 길어지므로 제품 단가의 앙등과 제품 출하가 지연된다는 문제가 있다.
또한, 다층 배선 기술을 이용하지 않는 경우, 배선 길이가 길어지면, 고속화의 관점에서 워드 선택 신호 지연의 대책으로서 워드선 구동 장치를 p개 복수개 배치하고, 워드 선택 신호선에 분포하는 기생 용량 및 기생 저항을 삭감할 필요가 있다. 워드선 구동 장치를 복수개 배치한 경우, 워드선 구동 장치의 면적, 특히 X방향의 사이즈는 칩 면적에 크게 영향을 미치고 있다.
그런데, 제9도에 도시한 레이아웃 블럭과 접속 가능하도록 배치하는 경우, 종래예의 디코드부를 실현하기 위해서는 적어도 1 라인의 GND 배선용 알루미늄 배선과, 프리 디코드 신호용 알루미늄 배선이 4라인 필요하고, 어떤 메모리셀 블럭의 높이가 Y(일예로서 이 경우는 41㎛로 함)인 경우, 이 높이에서 모든 워드 선택 신호에 대응하는 n개의 신호선을 배치할 수 있도록 디코드부를 배치하기 위해서는 X 방향으로 연속하여 배치해야만 한다.
제9도의 레이아웃·블럭에 따르면, 2개의 디코드 회로에서 X 방향이 17㎛이고, 제8도에 대응하는 디코드 블럭부(191)을 실현하기 위해서는 X방향으로 17㎛ × n/2인 사이즈가 된다.
그 때문에 종래의 제품에서는 칩 전체가 차지하는 단위 워드선 구동 장치의 면적 점유율이 대략 Xs = 10%정도가 되고, 워드선 구동 장치의 배치 갯수 p를 4로 한 경우, 그 칩 면적은 Xs × p = Xs × 4 = 40%의 비율로 증대하여, 단위 칩 전체의 면적에서는 1.4배로 되어 있다.
따라서 상술한 종래의 디코드 회로는 프리 디코드부로부터의 신호 배선수가 많으므로, 신호 배선으로서 이용하는 알루미늄 배선의 라인에 크게 의존하고, 칩 면적의 증대를 초래하고 있다.
본 발명의 목적은 상술한 결점을 감안하여 이루어진 것으로, 판독 전용 반도체 기억 장치에서 워드선 선택 신호를 구동하는 디코드부의 블럭 레이아웃이 작아지는 회로 구성을 고안하고, 디코드 회로 전체로서의 칩 사이즈의 축소화를 도모하는데 있다.
본 발명의 판독 전용 반도체 기억 장치의 디코드 회로의 특징은 제1어드레스 신호군으로부터 제1 워드 선택용 제어 신호를 발생하는 셀렉트부와, 제2어드레스 신호군으로부터 워드 선택용 구동 신호 및 그 반전 신호에 있어서 제2워드 선택용 제어 신호를 발생하는 프리 디코드부와, 상기 제1 및 상기 제2워드 선택용 제어 신호에 응답하여 상기 워드 선택용 구동 신호의 하이 레벨 및 로우 레벨의 한쪽 전압에 의해 소정 메모리셀의 워드선을 활성화하여 다른쪽의 전압에 의해 상기 소정의 메모리셀 이외의 메모리셀이 워드선을 비활성화하는 복수의 디코드부를 갖는 판독 전용 반도체 기억 장치의 디코드 회로에 있어서, 상기 제1워드 선택용 제어 신호 및 상기 제2어드레스 신호군의 소정의 1신호이 한쪽 극성 신호가 공급되는 제1 NAND 게이트 및 그 출력을 반전하여 한쪽 극성의 제3워드 선택용 제어 신호와 상기 제1 NAND 게이트의 출력을 다른쪽 극성의 제3워드 선택용 제어 신호로 하는 제1워드 셀렉트부와, 상기 제1워드 선택 제어 신호 및 상기 소정이 1신호의 다른쪽 극성 신호가 공급되는 제2 NAND 게이트 및 그 출력을 반전하여 구성되는 한쪽 극성의 제4워드 선택용 제어 신호와 상기 제2 NAND 게이트의 출력을 다른쪽 극성의 제4 워드 선택용 제어 신호로 하는 제2워드 셀렉트부를 갖고, 상기 디코드부는 상기 워드 선택용 구동 신호 및 상기 제1워드 선택용 제어 신호가 공급되고, 상기 제1워드 셀렉트부의 한쪽 극성의 상기 제3워드 선택용 제어 신호에 응답하여 선택적으로 상기 워드 선택용 구동 신호를 상기 활성화 신호로서 제1워드 선택 출력단자로부터 출력함과 동시에 상기 제2워드 셀렉트부의 다른쪽 극성의 상기 제4워드 선택용 제어 신호에 응답하여 선택적으로 상기 제1워드 선택용 제어 신호를 상기 비활성화 신호로서 제2워드 선택 신호 출력 단자로부터 출력하고, 상기 제1워드 셀렉트부의 다른쪽 극성의 상기 제3워드 선택용 제어 신호에 응답하여 선택적으로 상기 제1워드 선택용 제어 신호를 상기 비활성화 신호로서 상기 제1워드 선택 신호 출력 단자로부터 출력함과 동시에, 상기 제2워드 셀렉트부의 한쪽 극성의 상기 제4워드 선택용 제어 신호에 응답하여 선택적으로 상기 워드 선택용 구동 신호를 상기 활성화 신호로서 상기 제2워드 선택 신호 출력 단자로부터 출력함으로써, 상기 디코드부의 블럭 사이즈가 작은 면적으로 레이아웃 가능하도록 구성된 것에 있다.
또, 상기 디코드부는 제1, 제2, 제3 및 제4 N 채널형 트랜지스터를 각각 직렬로 접속하여 구성되는 제1직렬 접속 회로를 포함하고, 이 직렬 접속 회로 양단의 전극은 각각 상기 워드 선택용 구동 신호의 신호선에 접속되며, 상기 제1 N 채널형 트랜지스터의 게이트는 상기 제1워드 셀렉트부의 상기 한쪽 극성의 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제2 N 채널형 트랜지스터의 게이트는 상기 제1워드 셀렉트부의 상기 다른쪽 극성의 상기 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제3 N 채널형 트랜지스터의 게이트는 상기 제2 워드 셀렉트부의 상기 한쪽 극성의 상기 제4 워드 선택용 제어 신호 출력단에 접속되고, 상기 제4 N 채널형 트랜지스터의 게이트는 상기 제2워드 셀렉트부의 상기 다른쪽 극성의 상기 제4워드 선택용 제어 신호 출력단에 접속되고, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점은 상기 제1워드 선택용 제어 신호의 신호선에 접속되며, 상기 제1 및 상기 제2 N 채널형 트랜지스터를 직렬 접속하는 접속점은 상기 제1워드 선택 신호 출력 단자에 접속되고, 상기 제3 및 상기 제4 N 채널형 트랜지스터를 직렬 접속하는 접속점은 상기 제2워드 선택 신호 출력 단자에 접속할 수 있다.
또한, 상기 디코드부는 상기 제1직렬 접속 회로와, 제1, 제2, 제3 및 제4의 P 채널형 트랜지스터를 직렬로 접속하여 구성되는 제2 직렬 접속 회로를 포함하고, 이들 제1 및 제2이 직렬 접속 회로가 서로 병렬 상태로 접속되며, 상기 제1 N 채널형 트랜지스터 및 상기 제2 P 채널형 트랜지스터의 게이트는 각각 상기 제1워드 셀렉트부의 상기 한쪽 극성의 상기 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제 2N 채널형 트랜지스터의 게이트 및 상기 제1 P 채널형 트랜지스터의 게이트는 각각 상기 제1워드 셀렉트부의 상기 다른쪽 극성의 상기 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제3 N 채널형 트랜지스터 및 상기 제4 P 채널형 트랜지스터의 게이트는 각각 상기 제2워드 셀렉트부의 상기 한쪽 극성의 상기 제4워드 선택용 제어 신호 출력단에 접속되고, 상기 제4 N 채널형 트랜지스터 및 상기 제3 P 채널형 트랜지스터의 게이트는 각각 상기 제2워드 셀렉트부의 상기 다른쪽 극성의 상기 제4워드 선택용 제어 신호 출력단에 접속되며, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점과 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점과 상기 제2 및 상기 제3 P 채널형 트랜지스터를 직렬 접속하는 접속점과는 상기 제1 워드 선택용 제어 신호의 신호선에 각각 접속되고, 상기 제1 및 상기 제2 N 채널형 트랜지스터를 직렬 접속하는 접속점과 상기 제1 및 상기 제2 P 채널형 트랜지스터를 직렬 접속하는 접속점과는 상기 제1워드 선택 신호 출력 단자에 각각 접속되고, 상기 제3 및 상기 제4 N 채널형 트랜지스터를 직렬 접속하는 접속점과 상기 제1 및 상기 제2 P 채널형 트랜지스터를 직렬 접속하는 접속점을 상기 제2워드 선택 신호 출력 단자에 각각 접속할 수도 있다.
또한, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점 및 상기 제2 및 상기 제3 P 채널형 트랜지스터를 직렬 접속하는 접속점의 적어도 한쪽을 전원 전위 또는 접지 전위 중 어느 한쪽에만 접속할 수도 있다.
또, 상기 제1직렬 접속 회로의 양단 및 상기 제2직렬 접속 회로의 양단이 접속된 상기 워드 선택용 구동 신호의 신호선으로 바꿔 역극성의 상기 워드 선택용 구동 신호의 신호선이 이용되고, 상기 제1 및 상기 제2 N 채널형 트랜지스터를 직렬 접속하는 접속점 및 상기 제1 및 상기 제2 P 채널형 트랜지스터를 직렬 접속하는 접속점의 적어도 한쪽이 인버터를 통해 상기 제1워드 선택 신호 출력 단자에 각각 접속되며, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점 및 상기 제3 및 상기 제4 P 채널형 트랜지스터를 직렬 접속하는 접속점의 적어도 한쪽을 인버터를 통해 상기 제2워드 선택 신호 출력 단자에 각각 접속할 수도 있다.
다음에, 본 발명을 도면을 참조하여 설명한다.
제1도는 본 발명의 제1실시예의 디코드 회로 전체를 도시한 회로도이다. 제1도를 참조하면, 본 실시예의 디코드 블럭부(51)은 3입력 NAND 및 인버터로 구성되고, 제1워드 선택용 제어 신호(S1)(이하, 간단하게 S1이라 한다)을 출력하는 셀렉트부(1, 2)는 입력 NAND 및 인버터로 구성되고, 제3워드 선택용 제어 신호(WS1T 및 WS1B)(이하, 정극성 신호를 WS1T, 역극성 신호를 WS1B라고 한다)를 출력하는 워드 셀렉트부(21)과 제4워드 선택용 제어 신호(WS2T 및 WS2B)(이하, 정극성 신호를 WS2T, 역극성 신호를 WS2B라고 한다)를 출력하는 워드 셀렉트부(22), N 채널형 트랜지스터(N11, N12, N21 및 N22)로 이루어지고, 1 메모리 셀 블럭에 필요한 워드 선택 신호(X11~X1n)의 라인 수에 따라서 복수개(31, ~, 3n/2) 배치되는 디코드부(31)과, 이것들을 포함하는 메모리 셀의 수에 따라서 복수개 배치되는 디코드 블럭부(51, 52, ~, 5j)와, 프리 디코드부(4)를 구비한다. 프리 디코드부(4)는 외부 어드레스 신호(B, C, D)를 디코드하여 워드 선택용 구동 신호(XP1~XPn/2)(이하, 간단하게 XP1~XPn/2라고 한다)를 생성한다. 또한, 본 발명에서는 종래예에서 사용한 프리 디코드부의 다른쪽 출력 신호(XP1B~XPnB)(제2워드 선택용 제어 신호)는 불필요하다.
디코드 블럭부(51)은 셀렉트부(1)과 워드 셀렉트부(21 및 22)와 디코드부(31~3n/2)을 갖고, 셀렉트부(1)의 출력단이 워드 셀렉트부(21 및 22) 각각 한쪽의 입력단에 접속되고, 워드 셀렉트부(21)의 다른쪽 입력단에는 외부 디코드 신호 A의 반전 신호가, 워드 셀렉트부(22)의 다른쪽 입력단에는 외부 디코드 신호 A의 정전(正轉) 신호가 각각 공급된다.
디코드부(31)은 N 채널형 트랜지스터(N11, N12, N22, N21)을 각각 직렬로 접속하여 구성되고, N 채널형 트랜지스터(N11 및 N21)의 드레인 또는 소스는 각각 어드레스 신호의 신호선(XP1)에 접속되고, N 채널형 트랜지스터(N11)의 게이트는 워드 셀렉트부(21)의 WS1T 신호 출력단에 접속되고, N 채널형 트랜지스터(N12)의 게이트는 워드 셀렉트부(21)의 WS1B 신호 출력단에 접속되고, N 채널형 트랜지스터(N22)의 게이트는 워드 셀렉트부(22)의 WS2B 신호 출력단에 접속되고, N 채널형 트랜지스터(N21)의 게이트는 워드 셀렉트부(22)의 WS2T 신호 출력단에 접속되고, N 채널형 트랜지스터(N12 및 N22)를 직렬 접속하는 접속점은 셀렉트 신호의 신호선(S1)에 접속되고, N 채널형 트랜지스터(N11 및 N12)를 직렬 접속하는 접속점은 워드 선택 신호(X11)의 출력 단자에 접속되고, N 채널형 트랜지스터(N22 및 N21)을 직렬 접속하는 접속점은 워드 선택 신호(N12)의 출력 단자에 접속되어 이루어진다.
디코드부(32~3n/2)은 동일 구성이며, 구성 요소의 부호 [N11과 N31~N(N-1) 1, N12와 N32~N(n-1) 2, N22와 N42~Nn2, N21과 N41~Nn1, X11~X1n과 X21~X2n과 Xj1~Xjn]이 각각 대응하고, N 채널형 트랜지스터[N31~N(n-1) 1과 N41~N2n1]의 드레인에는 프리 디코드부(XP2~XPn/2)이 각각 접속되고, 각 셀렉트부(1)에는 외부 디코드 신호(E, F, G)의 3종류의 신호에 의한 8종류의 조합의 신호가 각각 1쌍식 할당되며 공급되어, 워드선 구동 장치를 구성한다.
다시 제1도를 참조하면 1 메모리 셀 블럭에 필요한 워드 선택 신호 X11에서 X1n까지는 외부 어드레스 신호(A, B, C, D)의 수(K)는 결정되고, n = 2k인 관계가 있다. 이제, 신호 A를 임시로 하위의 어드레스 신호로 한다. 신호(B, C, D)가 공급되는 프리 디코드부(4)로부터의 출력 신호는 필요한 워드 선택 신호의 라인 수 n의 1/2인 신호(XP1, XP22, ~, XPn/2)를 출력하고, 각각에 대응하는 디코드부(31~3n/2)의 워드선 구동부의 트랜지스터(N11과 N21, N31과 N41, ~, Nn-1, 1과 Nn1)의 소스에 공급한다.
한편, 하위 어드레스 신호 A는 셀렉트부(1)의 출력 신호(S1)을 1 입력으로 하는 워드 셀렉트부(21 및 22)에 공급되고, 각각에 대응하는 신호(WS1T) 및 반전 관계의 신호(WS1B와 WS2T) 및 반전 관계의 신호(WS2B)를 출력한다. 신호(WS1T)는 신호(XP1, XP22, ~, XPn/2)가 드레인에 공급되는 N 채널형 트랜지스터(N11, N31, ~, Nn-1)의 게이트에 공통 입력되고, 또한 셀렉트부(1)의 출력(S1)을 소스 전원으로 하여 WS1B 신호를 공통으로 입력하는 드레인(N12, N32, ~, Nn-1)으로부터 각각 대응하는 워드 선택 신호(X11, X13,~, X1,N-1)을 출력하는 단자로부터 외부 출력한다.
마찬가지로 N 채널형 트랜지스터(N21와 N22, N41과 N42, ~, Nn1과 Nn1)으로부터 워드 선택 신호(X12, X14, ~, X1n)이 외부 출력된다.
이제 외부 어드레스 신호(E, F, G)에 의해 디코드 블럭부(51)이 활성화되는 경우, 신호(S1)은 H레벨이 된다. 워드 선택 신호(X11, X23, ~, X1n)을 선택하는 외부 어드레스 신호의 상위 어드레스(B, C, D)에 의해 프리 디코드부(4) 중 신호(XP1)이 활성화되어 XP1신호는 L레벨이 되어, XP2로부터 XPn/2는 모두 H 레벨이 된다.
다음에 하위 어드레스 A가 L 레벨인 경우, 워드 셀렉트부(21)이 활성화되고, 그 출력 신호(WS1T)는 H레벨, WS1B는 L레벨이 된다. 이때 트랜지스터(N11)은 온 상태로 되고, N12는 오프 상태로 되므로, 워드 선택 신호(X11)은 트랜지스터(N11)을 통하여 XP1신호에 의해 L레벨로 인하된다. 이때 공통으로 입력하는 WS1T 신호에 의해 각각 N31, ~, Nn-1, 1은 온 상태로 되고, 대응하는 워드 선택 신호(X13, ~, X1,n-1)은 각각에 대응하는 XP2, ~ XPn/2가 모두 H레벨이기 때문에, 트랜지스터(N31, ~, Nn-1, 1)을 통하여 H레벨로 인상된다.
한쪽의 워드 셀렉트부(22)는 비활성 상태가 되기 때문에, WS2T는 L레벨, WS2B는 H레벨로 되고, 트랜지스터(N21)은 오프 상태, 트랜지스터(N22)는 온 상태가 되고, 워드 선택 신호(X12)는 트랜지스터(N22)를 통하여 셀렉트부(1)의 출력 신호(S1)에 의해 H레벨로 인상된다.
마찬가지로, X14, ~, X1n에 있어서는 트랜지스터(N42, ~, Nn2)가 온 상태이므로 신호(S1)에 의해 H레벨이 공급된다.
다음에 하위 어드레스 A가 H레벨로 변화한 경우, 워드 셀렉트부(21)은 비활성 상태로 되고, 워드 셀렉트부(22)가 활성화 되기 때문에, WS2T는 H레벨, WS2B는 L레벨, WS1T는 H레벨, WS1B는 L레벨이 되고, 트랜지스터(N11)은 오프 상태, N12는 온 상태, 또한 N21이 온 상태, N22가 오프 상태로 되괴 때문에, 워드 선택 신호(X11)은 트랜지스터(N12)를 통하여 셀렉트부(1)의 출력 신호(S1)에 의해 H레벨로 인상되고, 워드 선택 신호(X12)는 트랜지스터(N21)을 통하여 XP1신호에 의해 L레벨로 인하된다. 동일한 동작에 의해 X11내지 Xn의 1 워드 선택 신호 만을 L레벨로 하고, 다른 워드 선택 신호를 모두 H레벨로 할 수 있다.
다음에, 외부 어드레스 신호(E, F, G)에 의해 디코드 블럭부(51)이 비활성 상태로 되는 경우, 셀렉트부(1)의 출력(S1)은 L레벨이 되고, 워드 셀렉트부(21 및 22)는 공히 하위 어드레스 A에 의하지 않고 비활성 상태가 되며, 각각 신호(WS1B와 WS2B)가 H레벨로 되고, WS1T 및 WS2T는 L레벨이 된다.
이 때문에, 트랜지스터(N11, N21, N31, ~, Nn1)은 오프, 트랜지스터(N12, N22, ~, Nn2)는 온 상태가 되기 때문에, 프리 디코드부(4)로부터의 신호(XP1, XP2, ~, XPn/2)에 따르지 않고 워드 선택 신호(X11, X12, ~, X1n)은 모두 트랜지스터(N12, N22, ~, Nn2)를 통하여 신호(S1)에 의해 L레벨로 인하된다. 이상 설명한 바와 같이, 종래예와 동일한 동작이 가능하다.
제2도는 본 발명의 제1실시예의 마스크 패턴도이다. 여기에서 임시로 신호 배선으로서 이용되는 알루미늄 배선의 폭을 1㎛, 알루미늄 배선 상호 간의 간극을 1㎛로 한 설계 기준에 따라서 설계한 것으로 한다. 또한 트랜지스터 사이즈는 종래예와 마찬가지로 채널 폭 6㎛ 채널 길이 1㎛로 형성되어 있는 것으로 하고, 디코드부(31)에 관해서만 도시하고 있다.
종래예와 비교하면, 2라인의 워드 선택 신호(X11과 X12)를 실현하는 경우, 프리 디코드부(4)의 출력 신호 배선용의 알루미늄 배선의 배치 라인 수는 4라인에서 1라인으로 삭감할 수 있고, 그것 때문에 디코드부(31)만으로 8㎛가 된다. 또한, 메모리 셀 블럭의 높이(제2도의 Y 방향)은 일률적으로 동일하므로 모든 워드 선택 신호를 출력하기 위하여 디코드부를 횡 방향(제2도의 X 방향)으로 연속 배치한 경우, 종래 예의 약 47%로 X 방향의 사이즈를 축소할 수 있다.
여기에서 종래예와 비교하면, 워드선 구동 장치가 p개 복수 배치되어 구성되는 칩 면적을 대략 0.5 × Xs × p의 비율로 축소화할 수 있고, p = 4 일 때 칩 면적은 종래 1.4였던 것이 0.8로 되어, 약 60%의 칩 면적으로 축소화 가능하다.
제3도는 본 발명의 제2실시예를 도시한 회로도이다. 제3도를 참조하면, 제1도의 실시예와 상이한 부분은 디코드부(31)의 트랜지스터 소자를 상보형으로 구성한 것이다. 즉 N 채널형 트랜지스터(N11, N12, N22, N21)을 각각 직렬로 접속한 직렬 접속 회로와, P 채널형 트랜지스터(P11, P12, P22, P21)을 직렬로 접속한 직렬 접속 회로로 이루어지고, 이들 2개의 직렬 접속 회로가 서로 병렬 상태로 접속된다. N 채널형 트랜지스터(N11) 및 P 채널형 트랜지스터(P12)의 게이트는 각각 워드 셀렉트부(21)의 인버터(212)의 신호 출력단에 접속되고, N 채널형 트랜지스터(N12)의 게이트 및 P 채널형 트랜지스터(P11)의 게이트는 각각 워드 셀렉트부(21)의 NAND(211)의 신호 출력단에 접속되고, N 채널형 트랜지스터(N22) 및 P 채널형 트랜지스터(P21)의 게이트는 각각 워드 셀렉트부(22)의 인버터(222)의 신호 출력단에 접속되고, N 채널형 트랜지스터(N21) 및 P 채널형 트랜지스터(P22)의 게이트는 각각 워드 셀렉트부(22)의 셀렉트(22)의 NAND(221)의 신호 출력단에 접속된다.
N 채널형 트랜지스터(N12 및 N22)는 직렬 접속하는 접속점과 P 채널형 트랜지스터(P12 및 P22)는 직렬 접속하는 접속점과는 셀렉트 신호선(S1)에 각각 접속되고, N 채널형 트랜지스터(N11 및 N12)는 직렬 접속하는 접속점과 P 채널형 트랜지스터(P11 및 P12)를 직렬 접속하는 접속점과는 다른 워드 선택 신호 출력 단자(X11)에 각각 접속되고, N 채널형 트랜지스터(N22 및 N21)을 직렬 접속하는 접속점과 P 채널형 트랜지스터(P11 및 P12)를 직렬 접속하는 접속점과는 워드 선택 신호 출력 단자(X12)에 각각 접속되어 이루어진다. 그 이외의 구성은 제1실시예와 동일하여 설명을 생략한다.
본 구성에 있어서, P 채널형 트랜지스터(P11)과 N 채널형 트랜지스터(N11)은 소스 전위를 프리 디코드부 출력(XP1)으로부터 공급되고, 드레인은 워드 선택 신호(X11)이 공급된다. 또한, P 채널형 트랜지스터(P12)와 N 채널형 트랜지스터(N12)는 소스 전위가 셀렉트부 출력(S1)에서 공급된다. 트랜지스터(N11)의 게이트 입력은 제1실시예와 마찬가지로 워드 셀렉트부(21)의 출력신호(WS1T)가 공급되고, P 채널형 트랜지스터(P11)의 게이트는 신호(WS1T)의 반전 신호(WS1B)가 공급된다.
또한, N 채널형 트랜지스터(N12)의 게이트는 상술한 바와 같이 신호(WS1B)가 공급되고, P 채널형 트랜지스터(P12)의 게이트는 신호(WS1T)가 공급된다. 이 상태에서 프리 디코드부 출력(XP1)이 선택 상태가 되어 L레벨로 되고, 신호(WS1T)가 H레벨, 신호(WS1B)가 L레벨이 되었을 때 트랜지스터(P11과 N11)이 온하고, 이들 트랜지스터를 통하여 워드 선택 신호(X11)은 프리 디코드부 출력(XP1)에 의해 L레벨로 인하된다.
또한, 신호(WS1T)가 L레벨, 신호(WS1B)가 H레벨이 되었을 때, 트랜지스터(N12와 P12)가 온 상태로 되고, 워드 선택 신호(X11)은 이들 트랜지스터를 통하여 셀렉트부(1)의 출력(S1)에 의해 H레벨로 인상되고, 제1 실시예와 동일한 동작을 한다.
본 실시예의 마스크 패턴도를 도시한 제4도를 참조하면, 블럭 사이즈의 Y 방향 사이즈는 P 채널형 트랜지스터를 구성 요소로 부가한 정도 만큼 커지지만, X 방향의 사이즈는 같다.
이상과 같이 나타낸 실시예는, 복수 워드 선택 신호 중 1 워드 선택 신호를 L레벨로 선택하는 것에 대하여 기술하였지만, 복수 워드 선택 신호 중 1 워드 선택 신호를 H레벨로 선택하는 실시예에 대하여 제5도에 도시하였다.
제5도는 본 발명의 제3 실시예의 회로도이다. 본 실시예가 제1 실시예와 상이한 점은 제1 실시예에서 설명한 트랜지스터(N12 및 N22) 각각이 셀렉트부(6)의 출력 신호(S1)을 소스 전원으로 하지 않고, GND 레벨을 공급하고, 또한, 프리 디코드부(9)는 정 논리로 하고, 선택되는 프리 디코드부 출력(XP1)의 1 라인에만 H 레벨로 되고, 워드 선택 신호의 1 라인(X11)에만 트랜지스터(N11)을 통하여 프리 디코드부 출력의 H레벨이 공급되도록 하고, 1 워드 선택 신호만을 H레벨로 할 수 있다.
또한 제4 실시예의 회로도를 도시한 제6도를 참조하면, 제1 실시예에서 도시한 회로와 상이한 점은 워드 선택 신호(X11, X12, ~, XP1n) 사이에 인버터(151, 152, ~)를 새롭게 설치한 것으로, 1 워드 선택 신호만을 H레벨로 할 수 있다. 제3 및 제4도의 실시예와도 디코드부의 소자는 제2도에 도시한 바와 같이 배치되기 때문에, 디코드 회로의 X 방향 사이즈는 제1 실시예와 동일하다.
이상 설명한 바와 같이, 본 발명은 n 라인의 워드 선택 신호를 선택하기 위하여 필요한 K개의 어드레스 신호로 이루어지는 디코드 회로에 있어서, 적어도 하나의 어드레스 신호와, (K-1)개의 어드레스 신호를 프리 디코드한 신호와, 셀렉트부에 의해 특정 전원을 공급하는 디코드부를 구성함으로써, n개의 워드 선택 신호를 선택하기 위하여 필요한 프리 디코드부의 신호 배선의 라인 수를 1/2로 감소시킬 수 있다. 그렇기 때문에 종래의 디코드 회로의 디코드부의 칩 상에 있어서의 면적의 절반으로 할 수 있게 되었다. 따라서, 복수의 디코드 회로로 구성되는 워드선 구동 장치가 p개 복수 배치되어 이루어지는 칩 면적을 0.5 ×Xs × p의 비율로 축소화할 수 있고, p = 4 일 때 종래 1.4였던 칩 면적은 0.8이 되고, 종래의 디코드부를 이용한 경우와 비교하여 대략 60%로 칩 면적을 축소화할 수 있는 효과가 있다.

Claims (5)

  1. 제1어드레스 신호군으로부터 제1워드 선택용 제어 신호를 발생하는 셀렉트부와, 제2어드레스 신호군으로부터 워드 선택용 구동 신호 및 그 반전 신호에 있어서 제2워드 선택용 제어 신호를 발생하는 프리 디코드부와, 상기 제1 및 상기 제2의 워드 선택용 제어 신호에 응답하여 상기 워드 선택용 구동 신호의 하이 레벨 및 로우 레벨 중의 한쪽 전압에 의해 소정의 메모리셀의 워드선을 활성화하여 다른쪽의 전압에 의해 상기 소정의 메모리셀 이외의 메모리셀의 워드선을 비활성화하는 복수의 디코드부를 갖는 판독 전용 반도체 기억 장치의 디코드 회로에 있어서; 상기 제1워드 선택용 제어 신호 및 상기 제2 어드레스 신호군의 소정의 1 신호의 한쪽의 극성 신호가 공급되는 제1 NAND 게이트 및 그 출력을 반전하여 한쪽 극성의 제3워드 선택용 제어 신호와 상기 제1 NAND 게이트의 출력을 다른쪽 극성의 제3워드 선택용 제어 신호로 하는 제1워드 셀렉트부와, 상기 제1워드 선택용 제어 신호 및 상기 소정의 1 신호의 다른쪽 극성 신호가 공급되는 제2 NAND 게이트 및 그 출력을 반전하여 구성되는 한쪽 구성의 제4워드 선택용 제어 신호와 상기 제2 NAND 게이트의 출력을 다른쪽 극성의 제4워드 선택용 제어 신호로 하는 제2워드 셀렉트부를 갖고, 상기 디코드부는 상기 워드 선택용 구동 신호 및 상기 제1워드 선택용 제어 신호가 공급되고, 상기 제1워드 셀렉트부의 한쪽 극성의 상기 제3워드 선택용 제어 신호에 응답하여 선택적으로 상기 워드 선택용 구동 신호를 상기 활성화 신호로서 제1워드 선택 출력 단자로부터 출력함과 동시에 상기 제2워드 셀렉트부의 다른쪽 극성의 상기 제4워드 선택용 제어 신호에 응답하여 선택적으로 상기 제1워드 선택용 제어 신호를 상기 비활성화 신호로서 제2워드 선택 신호 출력 단자로부터 출력하고, 상기 제1워드 셀렉트부의 다른쪽 극성의 상기 제3워드 선택용 제어 신호에 응답하여 선택적으로 상기 제1워드 선택용 제어 신호를 상기 비활성화 신호로서 상기 제1워드 선택 신호 출력 단자로부터 출력함과 동시에, 상기 제2워드 셀렉트부의 한쪽 극성의 상기 제4워드 선택용 제어 신호에 응답하여 선택적으로 상기 워드 선택용 구동 신호를 상기 활성화 신호로서 상기 제2워드 선택 신호 출력 단자로부터 출력함으로써, 상기 디코드부의 블럭 사이즈가 작은 면적으로 레이아웃 가능하도록 구성한 것을 특징으로 하는 판독 전용 반도체 기억 장치의 디코드 회로.
  2. 제1항에 있어서, 상기 디코드부는 제1, 제2, 제3 및 제4 N 채널형 트랜지스터를 각각 직렬로 접속하여 구성되는 제1직렬 접속회로를 포함하고, 이 직렬 접속 회로 양단의 전극은 각각 상기 워드 선택용 구동 신호의 신호선에 접속되며, 상기 제1 N 채널형 트랜지스터의 게이트는 상기 제1워드 셀렉트부의 상기 한쪽 극성의 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제2 N 채널형 트랜지스터의 게이트는 상기 제1워드 셀렉트부의 상기 다른쪽 극성의 상기 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제3 N 채널형 트랜지스터의 게이트는 상기 제2워드 셀렉트부의 상기 한쪽 극성의 상기 제4워드 선택용 제어 신호 출력단에 접속되고, 상기 제4 N 채널형 트랜지스터의 게이트는 상기 제2워드 셀렉트부의 상기 다른쪽 극성의 상기 제4워드 선택용 제어 신호 출력단에 접속되고, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점은 상기 제1워드 선택용 제어 신호의 신호선에 접속되고, 상기 제1 및 상기 제2 N 채널형 트랜지스터를 직렬 접속하는 접속점은 상기 제1워드 선택 신호 출력 단자에 접속되고, 상기 제3 및 상기 제4 N 채널형 트랜지스터를 직렬 접속하는 접속점은 상기 제2워드 선택 신호 출력 단자에 접속되는 것을 특징으로 하는 판독 전용 반도체 기억 장치의 디코드 회로.
  3. 제2항에 있어서, 상기 디코드부는 상기 제1직렬접속회로와, 제1, 제2, 제3 및 제4 P 채널형 트랜지스터를 직렬로 접속하여 구성되는 제2직렬 접속 회로를 포함하고, 이들 제1 및 제2의 직렬 접속 회로가 서로 병렬 상태로 접속되고, 상기 제1 N 채널형 트랜지스터 및 상기 제2 P 채널형 트랜지스터의 게이트는 각각 상기 제1워드 셀렉트부의 상기 한쪽 극성의 상기 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제2 N 채널형 트랜지스터의 게이트 및 상기 제1 P 채널형 트랜지스터의 게이트는 각각 상기 제1워드 셀렉트부의 상기 다른쪽 극성의 상기 제3워드 선택용 제어 신호 출력단에 접속되고, 상기 제3 N 채널형 트랜지스터 및 상기 제4 P 채널형 트랜지스터의 게이트는 각각 상기 제2워드 셀렉트부의 상기 한쪽 극성의 상기 제4워드 선택용 제어 신호 출력단에 접속되고, 상기 제4 N 채널형 트랜지스터 및 상기 제3 P 채널형 트랜지스터의 게이트는 각각 상기 제2워드 셀렉트부의 상기 다른쪽 극성의 상기 제4워드 선택용 제어 신호 출력단에 접속되며, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점과 상기 제2 및 상기 제3 P 채널형 트랜지스터를 직렬 접속하는 접속점과는 상기 제1워드 선택용 제어 신호의 신호선에 각각 접속되고, 상기 제1 및 상기 제2 N 채널형 트랜지스터를 직렬 접속하는 접속점과 상기 제1 및 상기 제2 P 채널형 트랜지스터를 직렬 접속하는 접속점과는 상기 제1워드 선택 신호 출력 단자에 각각 접속되고, 상기 제3 및 상기 제4 N 채널형 트랜지스터를 직렬 접속하는 접속점과 상기 제1 및 상기 제2 P 채널형 트랜지스터를 직렬 접속하는 접속점과는 상기 제2워드 선택 신호 출력 단자에 각각 접속되는 것을 특징으로 하는 판독 전용 반도체 기억 장치의 디코드 회로.
  4. 제2항 또는 제3항에 있어서, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점 및 상기 제2 및 상기 제3 P 채널형 트랜지스터를 직렬 접속하는 접속점의 적어도 한쪽이 전원 전위 또는 접지 전위 중 어느 한쪽에만 접속되는 것을 특징으로 하는 판독 전용 반도체 기억 장치의 디코드 회로.
  5. 제2항 또는 제3항에 있어서, 상기 제1직렬 접속 회로의 양단 및 상기 제2직렬 접속 회로의 양단이 접속되는 상기 워드 선택용 구동 신호의 신호선으로 교체하여 역극성의 상기 워드 선택용 구동 신호의 신호선이 이용되고, 상기 제1 및 상기 제2 N 채널형 트랜지스터를 직렬 접속하는 접속점 및 상기 제1 및 상기 제2 P 채널형 트랜지스터를 직렬 접속하는 접속점의 적어도 한쪽이 인버터를 통하여 상기 제1워드 선택 신호 출력 단자에 각각 접속되고, 상기 제2 및 상기 제3 N 채널형 트랜지스터를 직렬 접속하는 접속점 및 상기 제3 및 상기 제4 P 채널형 트랜지스터를 직렬 접속하는 접속점의 적어도 한쪽이 인버터를 통하여 상기 제2워드 선택 신호 출력 단자에 각각 접속되는 것을 특징으로 하는 판독 전용 반도체 기억 장치의 디코드 회로.
KR1019950012996A 1994-05-24 1995-05-24 판독 전용 반도체 기억 장치의 디코드 회로 KR0146464B1 (ko)

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