KR100330467B1

KR100330467B1 - 칩 면적을 차지하는 제어 회로의 면적 비율을 저감할 수 있는 동기형 반도체 기억 장치

Info

Publication number: KR100330467B1
Application number: KR1019990009076A
Authority: KR
Inventors: 오오이시쯔까사; 도미시마시게끼
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-04-28
Filing date: 1999-03-17
Publication date: 2002-04-01
Also published as: US6301187B1; KR19990082756A; JP2000021169A

Abstract

각 뱅크에 대한 어드레스 신호의 전달은 공통인 어드레스 버스(50a ∼ 50c)에 의해 행해진다. 컬럼 프리디코더(34) 및 로우 프리디코더(36)는 어드레스 버스에 의해 전달된 신호에 의해 대응하는 뱅크가 선택된 것을 검지하여 커맨드 데이타 버스(53b)로부터의 커맨드 신호에 따라 어드레스 신호의 취득을 행한다. 취득된 데이타를 래치하는 회로보다도 어드레스 데이타 버스 및 커맨드 데이타 버스측의 회로는 계층 전원 구성이 되고 있다.

Description

칩 면적을 차지하는 제어 회로의 면적 비율을 저감할 수 있는 동기형 반도체 기억 장치{SYNCHRONOUS SEMICONDUCTOR STORAGE DEVICE CAPABLE OF REDUCING A AREA RATIO OF CONTROL CIRCUIT OCCUPYING A CHIP AREA}

본 발명은 반도체 기억 장치에 관해서 특히, 외부 클럭 신호에 동기하여 동작하는 반도체 기억 장치에 관한 것이다.

최근의 마이크로 프로세서(이하, MPU로 칭한다)의 동작 속도의 향상에 따라, 주기억 장치로서 이용되는 다이내믹 랜덤 억세스 메모리(이하, DRAM으로 칭한다)등의 고속 억세스를 실현하기 위해서, 클럭 신호에 동기하여 동작하는 동기형 DRAM(싱크로너스 DRAM : 이하, SDRAM으로 칭한다) 등이 이용되고 있다.

이러한, SDRAM 등의 내부 동작의 제어는 로우계 동작 및 컬럼계 동작으로 분할하여 제어된다.

한편, SDRAM에서는 한층의 고속 동작을 가능하게 하기 위해서 메모리 셀 어레이를 서로 독립 동작이 가능한 뱅크로 분할한 뱅크 구성이 이용되고 있다. 즉, 각 뱅크마다 그 동작은 로우계 동작 및 컬럼계 동작에 대해서 독립적으로 제어되고 있다.

그런데, SDRAM은 고집적화를 위해 트랜지스터 사이즈는 한층 더 감소하는 경향에 있고, 그 신뢰성 확보를 위해서는 동작 전원 전압을 저하시킬 필요가 있다. 이러한 낮은 동작 전원 전압에서도 트랜지스터를 동작 시키기 위해서 트랜지스터의 임계치를 저하시키는 것이 일반적으로 행해진다. 그러나, 임계치의 저하는 동시에 트랜지스터의 차단 상태에서의 누설 전류의 증대를 초래하게 된다.

또한, 상술한 바와 같이 다뱅크 구성의 SDRAM에서는 제어용 회로의 구성이 복잡해지며 칩 전체로서의 회로수가 증가하고 대기 동작 시 및 활성 동작 시의 누설 전류가 증가하는 경향에 있다.

그러나, 이러한 대기 동작 시 및 활성 동작 시에서의 누설 전류의 증가는 예를 들면, 배터리 동작을 행하는 것과 같은 휴대 기기에서 SDRAM이 이용되는 경우에는 그 저감을 꾀하는 것이 필수 과제이다.

[뱅크수를 증가시키는 구성의 문제점]

일반적으로 SDRAM에서는, 고속 동작을 실현하기 위해서 2 또는 4뱅크의 구성이 이용되는 것이 일반적이다.

또한, 램버스 SLDRAM 등에서는 더욱 8 또는 16뱅크라는 다뱅크화가 요구되고 있다.

또한, 동일 칩 상에 메모리 회로와 논리 회로를 혼재시키는 경우를 생각하면 칩 내의 데이타 전달의 버스폭의 증가(다비트화)도 요구되고 있다.

멀티 뱅크 구성의 DRAM에 관한 기술은, 예를 들면 Yoo et al. 'A 32-Bank 1 Gb Self-Storobing Synchronous DRAM with 1 GByte/s Bandwidth', IEEE Journal of Solid-State Circuits, VOL. 31, No. 11, p. p. 1635 ∼ 1642 Nov. 1996에 개시되어 있다. (이하, 종래의 기술 1이라 한다)

도 35는 종래의 기술1에 의한 멀티 뱅크 구성 DRAM(4000)의 메모리 셀 어레이부의 구성을 개략적으로 나타내는 도면이다.

도 35를 참조하여, 메모리 셀 어레이부는 메모리 셀 어레이(4500)와 행 디코더(4520)와 열 디코더(4530)를 구비한다. 메모리 셀 어레이(4500)는 열 방향에 수직인 방향에 따라서 8개의 뱅크로 분할되고 있으며, 각각의 뱅크는 서브 어레이(4510)를 포함한다. 또한, 각각의 서브 어레이에는 데이타 유지를 행하는 메모리 셀이 포함된다.

멀티 뱅크 구성 DRAM(4000)은 어드레스 신호를 받아 선택된 메모리 셀을 포함하는 뱅크를 활성화하고, 행 디코더(4520) 및 열 디코더(4530)에 의해서 선택된 메모리 셀의 데이타의 판독 혹은 기록 동작을 행한다.

그런데, 메모리 셀(4500) 내에서 동일의 행 어드레스를 갖는 메모리 셀은 동일한 뱅크에 속하고 있으며, 1개의 메인 워드선에 접속되고 있다. 이 때문에, 1회의 행 선택 동작에 따라 동일 행에 포함되는 모든 메모리 셀에 대응하는 센스 앰프를 활성화 시킬 필요가 있으며, 소비 전력의 저감을 꾀하는 것이 어렵다. 게다가, 각 뱅크마다 국부적인 컬럼 디코더가 필요해지기 때문에, 뱅크수의 증가에 따라 로컬 컬럼 디코드 회로대의 면적이 증대하고 칩 면적이 증대해버린다고 하는 문제점이 있다.

이러한 문제점을 해소하기 위해서, 각각의 뱅크를 행 방향에 수직인 방향으로 분할하는 멀티 뱅크 구성 DRAM의 기술이 특개평 9-73776에 개시되어 있다. (이하, 종래의 기술 2라고 한다)

도 36은 종래의 기술 2에 의한 멀티 뱅크 구성 DRAM(5000)의 메모리 셀 어레이부의 구성을 개략적으로 나타내는 도면이다.

도 36을 참조하여, 메모리 셀 어레이부는 메모리 셀 어레이(5500)와 행 디코더(5520)와 워드선 드라이버(5525)와 열 디코더(5530)를 구비한다.

메모리 셀 어레이(5500)는 열방향으로 서로 분할된 4개의 뱅크를 구비한다. 또한, 각각의 뱅크는 서브 어레이(5510)로 분할되어 있다. 서브 어레이(5510)에는 데이타의 기억을 행하는 복수의 메모리 셀이 포함되고 있다.

멀티 뱅크 구성 DRAM(5000)에서는 동일한 열 어드레스를 갖는 메모리 셀은 동일 뱅크에 포함되고 있으며, 각각의 뱅크는 서브 컬럼 디코더(5531 ∼ 5534)를 구비한다. 따라서, 컬럼 선택선(5700)은 각각의 열에 대해 1개씩 설치하면 좋다.

도 37은 멀티 뱅크 구성 DRAM(5000)의 워드 선택선의 구조를 나타내기 위한 도면이다.

도 37을 참조하여, 멀티 뱅크 구성 DRAM은 지정된 행 어드레스의 메모리 셀을 선택하기 위해서, 전 뱅크에 공통의 신호선으로서 각 행에 대응하여 설치되는 메인 워드선(5710)과, 동일 뱅크 내에서 대응하는 행의 선택을 행하는 서브 워드선(5720)과, 상기 메인 워드선(5710)과 서브 워드선(5720)을 대응시키는 논리 게이트(5730)를 구비한다.

메인 워드선(5710)은 논리 게이트(5730)를 통해 각 뱅크의 서브 워드선(5720)과 접속되어 있다. 논리 게이트(5730)는 각 뱅크에서 각 행마다 설치되어 있으며, 메인 워드선(5710)과 뱅크 선택 신호 B1 ∼ B4를 받는다. 논리 게이트(5730)는 양자의 논리곱을 취함으로써, 선택된 뱅크에서 활성 상태로 되어 있는 메인 워드선(5710)에 대응하는 서브 워드선을 선택 상태하고, 데이타의 판독 동작을 개시한다.

이러한 구성으로는, 로컬 컬럼 디코더대의 면적에 의한 칩 면적의 증대는 최소한으로 억제되며 또한 센스 앰프대가 뱅크 분할하여 동작하기 때문에 소비 전력 증대의 문제도 없다.

그런데, 분할하는 뱅크수가 많아지면 1개의 뱅크로부터 한번에 추출되는 데이타의 수가 적어지며 다비트화에는 부적당하다는 문제가 생긴다.

본 발명의 목적은, 기억 용량이 커져도 그 제어 회로 구성을 간략화하고 칩면적 전체에 차지하는 제어용 회로의 점유 면적이 작은 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, SDRAM 등에서 기억 용량이 증대한 경우에서도 대기 동작 시 및 활성 동작 시에서의 누설 전류를 저감시키는 것이 가능한 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 뱅크수를 증가시킨 경우에도 칩 면적의 증대나 소비 전류의 증가를 억제하면서 동시에 다비트의 데이타를 입출력하는 것이 가능한 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명은 요약하면, 외부 클럭 신호에 동기하여 어드레스 신호와 제어 신호를 받고 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서, 메모리 셀 어레이와, 내부 동기 신호 발생 회로와, 어드레스 신호 입력 회로와, 어드레스 버스와, 복수의 선택 회로를 구비한다.

메모리 셀 어레이는 행렬형으로 배치되는 복수의 메모리 셀을 구비한다. 메모리 셀 어레이는 복수의 메모리 셀 블럭으로 분할된다. 내부 동기 신호 발생 회로는 외부 클럭 신호에 동기한 내부 클럭 신호를 출력한다. 어드레스 신호 입력 회로는 내부 클럭 신호에 동기하여 외부로부터 어드레스 신호를 입력한다.

어드레스 버스는 복수의 메모리 셀 블럭에 공통으로 설치되며 어드레스 신호 입력 회로로부터의 어드레스 신호를 전달한다.

복수의 선택 회로는, 메모리 셀 블럭에 대응하여 설치되며 어드레스 버스로부터의 어드레스 신호에 따라서 메모리 셀을 선택한다. 선택 회로는 어드레스 신호에 기초하여 대응하는 메모리 셀 블럭이 선택됨으로써 활성화된다.

본 발명의 다른 구성에 따르면, 외부 클럭 신호에 동기하여 어드레스 신호와 제어 신호를 받고 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서, 메모리 셀 어레이와, 내부 동기 신호 발생 회로와, 중앙 제어 회로와, 커맨드 데이타 버스와, 복수의 로컬 제어 회로를 구비한다.

메모리 셀 어레이는 행렬형으로 배치되는 복수의 메모리 셀을 구비한다. 메모리 셀 어레이는 복수의 메모리 셀 블럭으로 분할된다.

내부 동기 신호 발생 회로는, 외부 클럭 신호에 동기한 내부 클럭 신호를 출력한다.

중앙 제어 회로는 내부 클럭 신호에 동기하여 외부로부터 제어 신호를 입력하고 동기형 반도체 기억 장치의 동작을 제어하는 내부 제어 신호를 출력한다.

커맨드 데이타 버스는, 복수의 메모리 셀 블럭에 공통으로 설치되며 내부 제어 신호를 전달한다.

복수의 로컬 제어 회로는, 메모리 셀 블럭에 대응하여 설치되며 커맨드 데이타 버스로부터의 내부 제어 신호에 따라서 대응하는 메모리 셀 블럭의 동작을 제어한다. 로컬 제어 회로는, 대응하는 메모리 셀 블럭이 선택됨에 따라 내부 제어 신호를 입력한다.

본 발명의 또 다른 국면에 따르면, 외부 클럭 신호에 동기하여 어드레스 신호와 제어 신호를 받고 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서 메모리 셀 어레이와, 내부 동기 신호 발생 회로와, 어드레스 신호 입력 회로와, 어드레스 버스와, 복수의 선택 회로를 구비한다.

메모리 셀 어레이는, 행렬형으로 배치되는 복수의 메모리 셀을 구비한다. 메모리 셀 어레이는 제 1 여러개의 열 및 제2 여러개의 행으로 배치되는 복수의 메모리 셀 블럭으로 분할된다.

어드레스 신호 입력 회로는, 내부 클럭 신호에 동기하여 외부로부터 어드레스 신호를 입력한다.

따라서, 본 발명의 주된 이점은 어드레스 버스를 복수의 메모리 블럭에 대해서 공통으로 설치하는 구성으로 한 것으로 칩면적에 차지하는 제어계 회로의 점유 면적을 억제하는 것이 가능하다.

본 발명의 다른 이점은, 커맨드 데이타 버스를 복수의 메모리 블럭에 대해서 공통으로 설치하는 구성으로 한 것으로 칩면적에 차지하는 제어계 회로의 점유 면적을 억제하는 것이 가능하다.

본 발명의 또 다른 이점은, 메모리 셀 블럭의 분할수를 증가시킨 경우라도칩 면적의 증대나 소비 전류의 증가를 억제하면서 동시에 다비트의 데이타를 입출력하는 것이 가능하다.

도 1은 본 발명의 실시예 1의 동기형 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도.

도 2는 동기형 반도체 기억 장치(1000)에서의 내부 클럭 신호 int.CLK를 분배하는 구성을 나타내는 개념도.

도 3은 동기형 반도체 기억 장치에서의 어드레스 버스 및 커맨드 데이타 버스의 구성을 나타내는 개략 블럭도.

도 4는 본 발명의 실시예 1의 로우 프리디코더 회로(36)의 구성을 나타내는 개략 블럭도.

도 5는 계층 전원 구성을 설명하기 위한 도면이며, 도 5a는 계층 전원 구성의 구성을 나타내는 회로도이며, 도 5b는 대기 동작 시에서의 상태의 설명도이고, 도 5c는 활성 시에서의 상태의 설명도.

도 6은 동기형 반도체 기억 장치(1000)의 동작을 설명하기 위한 타이밍차트.

도 7은 본 발명의 실시예 2의 플립플롭 회로(224)의 구성을 설명하기 위한 개략 블럭도.

도 8은 플립플롭 회로(224)의 구성을 보다 상세하게 설명하기 위한 블럭도.

도 9는 실시예 3의 로우 프리디코더 회로(300)의 구성을 설명하기 위한 개략 블럭도.

도 10은 드라이버 제어 회로(302)의 구성을 나타내는 개략 블럭도.

도 11은 실시예 3의 로우 프리디코더(300)의 동작을 설명하기 위한 제1 타이밍차트.

도 12는 실시예 3의 동기형 반도체 기억 장치의 동작을 설명하기 위한 제2 타이밍차트.

도 13은 실시예 4의 로우 프리디코더(400)의 구성을 설명하기 위한 개략 블럭도.도 14는 도 13에 도시한 로우 프리디코더(400)의 동작을 설명하기 위한 타이밍차트.

도 15는 컬럼 프리디코더(34)의 구성을 설명하기 위한 개략 블럭도.

도 16은 판독 동작 시에서의 로우 프리디코더(400) 및 컬럼 프리디코더(34)의 동작을 설명하기 위한 타이밍차트.

도 17은 기록 동작 시에서의 로우 프리디코더(400) 및 컬럼 프리디코더(34)의 동작을 설명하기 위한 타이밍차트.

도 18은 뱅크가 어레이형으로 배열된 제1 동기형 반도체 기억 장치의 구성을 설명하기 위한 개략 블럭도.

도 19는 뱅크가 어레이형으로 배열된 제2 동기형 반도체 기억 장치의 구성을설명하기 위한 개략 블럭도.

도 20은 본 발명의 실시예 5의 동기형 반도체 기억 장치(2000)의 구성을 설명하기 위한 개략 블럭도.

도 21은 동기형 반도체 기억 장치(2000)에서 어드레스 버스 및 커맨드 데이타 버스를 공유화하는 구성을 나타내는 개략 블럭도.

도 22는 메인 워드선과 서브 워드선의 구성의 설명도.

도 23은 메인 컬럼 선택선과 서브 컬럼 선택선의 구성의 설명도.

도 24는 도 21에 도시한 어레이형으로 분할된 뱅크에 적용되는 계층 구조의 컬럼 선택선의 다른 구성을 나타내는 도면.

도 25는 실시예 5의 동기형 반도체 기억 장치의 동작을 설명하기 위한 제1 타이밍차트.

도 26은 실시예 5의 동기형 반도체 기억 장치의 동작을 설명하기 위한 제2 타이밍차트.

도 27은 동기형 반도체 기억 장치(1000)의 구성에서 각 뱅크를 행 방향으로 더욱 2등분한 경우의 구성을 나타내는 개략 블럭도.

도 28은 실시예 6의 동기형 반도체 기억 장치(3000)의 구성중 일부를 설명하기 위한 개략 블럭도.

도 29는 도 28에 도시한 래치 회로(700a, 700b) 중에 포함되는 로우 래치 회로(710)의 구성을 설명하기 위한 회로도.

도 30은 도 28에 도시한 로우 프리디코더(36)의 구성을 나타내는 개략 블럭도.

도 31은 행 어드레스 취득 회로(260)의 구성을 나타내는 개략 블럭도.

도 32는 도 28에 도시한 컬럼 프리디코더(34)의 구성을 나타내는 개략 블럭도.

도 33은 열계의 로컬 제어 회로에 대해서 용장 회로 부분의 제어계도 포함시킨 구성을 나타내는 개략 블럭도.

도 34는 판독된 데이타가 글로벌 I/O 버스 G-I/O에 전달되는 경로를 설명하기 위한 개략 블럭도.

도 35는 종래의 기술1에 의한 멀티 뱅크 구성 DRAM(4000)의 메모리 셀 어레이부의 구성을 개략적으로 나타내는 도면.

도 36은 종래의 기술2에 의한 멀티 뱅크 구성 DRAM(5000)의 메모리 셀 어레이부의 구성을 개략적으로 나타내는 도면.

도 37은 멀티 뱅크 구성 DRAM(5000)의 워드 선택선의 구조를 나타내기 위한 도면.

＜도면의 주요 부분에 대한 부호의 설명＞

10 : 외부 제어 신호 입력 단자군

12 : 어드레스 신호 입력 단자군

14 : 입출력 버퍼 회로

16 : 클럭 신호 입력 단자

18 : 내부 동기 신호 발생 회로

20 : 컨트롤 회로

34, 40 : 컬럼 프리디코더

36 : 로우 프리디코더

38 : 판독/기록 앰프

42 : 컬럼 디코더

44 : 로우 디코더

50a∼50c : 어드레스 버스

52 : 어드레스 드라이버

53a, 53b : 커맨드 데이타 버스

54 : 데이타 버스

100 : 메모리 셀 어레이

100a ∼ 100b : 메모리 셀 블럭

1000, 2000, 3000 : 동기형 반도체 기억 장치

[실시예 1]

도 1은 본 발명의 실시예 1의 동기형 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도이다.

도 1을 참조하여, 동기형 반도체 기억 장치(1000)는 외부 제어 신호 입력 단자군(10)을 통해 부여되는 외부 제어 신호/RAS, /CAS, /W, /CS 등을 받아 이것을 디코드하고, 내부 제어 신호를 발생하는 컨트롤 회로(20)와, 컨트롤 회로(20)로부터 출력되는 내부 제어 신호를 전달하는 커맨드 데이타 버스(53a, 53b)와, 메모리 셀이 행렬형으로 배열되는 메모리 셀 어레이(100)를 구비한다.

메모리 셀 어레이(100)는 도 1에 도시한 바와 같이, 전부 16개의 메모리 셀 블럭(100a ∼ 100b)으로 분할 배치되어 있다. 예를 들면, 동기형 반도체 기억 장치(1000)의 기억 용량이 1G비트인 경우, 각 메모리 셀 블럭은 64M비트의 용량을 구비한다. 각 블럭은 독립적으로 뱅크로서 동작할 수 있는 구성으로 되고 있다.

동기형 반도체 기억 장치(1000)는 더욱 클럭 신호 입력 단자(16)에 부여되는 외부 클럭 신호 Ext.CLK를 받아 컨트롤 회로(20)에 의해 제어되어 동기 동작을 개시하고 내부 클럭 신호 int.CLK를 출력하는 내부 동기 신호 발생 회로(18)를 포함한다.

내부 동기 신호 발생 회로(18)는, 예를 들면 딜레이 록 드롭 회로(이하, DLL회로라고 칭한다) 등에 의해 외부 클럭 신호 Ext.CLK에 대해 동기한 내부 클럭 신호 int.CLK를 생성한다.

어드레스 신호 입력 단자군(12)을 통해 부여되는 외부 어드레스 신호 A0 ∼ Ai(i : 자연수)는 컨트롤 회로(20)의 제어 하에 내부 클럭 신호 int.CLK에 동기하여 동기형 반도체 기억 장치(1000) 내에 입력된다.

외부 어드레스 신호 A0 ∼ Ai 중 소정수의 비트수의 데이타는 어드레스 버스(51a)를 통해 뱅크 디코더(22)에 부여된다. 뱅크 디코더(22)로부터는 어드레스 버스(51b, 51c)를 통해 디코드된 뱅크 어드레스(B0 ∼ B7)가 각 뱅크에 전달된다.

한편, 어드레스 신호 입력 단자군(12)에 부여되는 그 외의 외부 어드레스 신호는 어드레스 버스(50a, 50b)를 통해 어드레스 드라이버(52)로 전달된다. 어드레스 드라이버(52)로부터 더욱 어드레스 버스(50c)를 통해 어드레스 신호는 각 뱅크(메모리 셀 블럭)에 전달된다.

동기형 반도체 기억 장치(1000)는 더욱 메모리 셀 블럭의 쌍마다 설치되며 컨트롤 회로(20)의 제어 하에 어드레스 버스(50c)에 의해 전달된 로우 어드레스를 래치하고, 프리디코드하는 로우 프리디코더(36)와, 로우 프리디코더(36)로부터의 출력을 바탕으로 선택된 메모리 셀 블럭의 대응하는 행(워드선)을 선택하는 로우 디코더(44)와, 메모리 셀 블럭마다 설치되며 컨트롤 회로(20)의 제어 하에 어드레스 버스(50c)에 의해 전달된 열 어드레스를 래치하고 프리디코드하는 컬럼 프리디코더(34)와, 프리디코더(34)로부터의 출력을 전달하는 컬럼 프리디코더선(40)과,컬럼 프리디코더선(40)으로부터의 출력을 바탕으로 선택된 메모리 셀 블럭의 대응하는 열(비트선쌍)을 선택하는 컬럼 디코더(42)를 포함한다.

동기형 반도체 기억 장치(1000)는 더욱 칩 중앙부의 긴변 방향에 따른 영역에 있어서, 외부 제어 신호 입력 단자군(10) 및 어드레스 신호 입력 단자군(12)이 설치되는 영역의 외측에 각각 배치되는 데이타 입력 단자 DQ0 ∼ DQ15 및 DQ16 ∼ DQ31과, 데이타 입출력 단자 DQ0 ∼ DQ31에 각각 대응하여 설치되는 입출력 버퍼 회로(14a ∼ 14f)와, 입출력 버퍼와 대응하는 메모리 셀 블럭 간에 데이타의 전달을 행하는 데이타 버스(54)와, 메모리 셀 블럭(100a ∼ 100b)에 각각 대응하여 설치되며 데이타 버스(54)와 선택된 메모리 셀 열 간에 데이타의 교환을 행하는 판독/ 기록 앰프(38)를 포함한다.

외부 제어 신호 입력 단자군(10)으로 부여되는 신호/RAS는 동기형 반도체 기억 장치(1000)의 내부 동작을 개시시키고 또한 내부 동작의 활성 기간을 결정하는 로우 어드레스 스트로브 신호이다. 이 신호/RAS의 활성화에 따라, 로우 디코더(44) 등의 메모리 셀 어레이(100)의 행을 선택하는 동작과 관련하는 회로는 활성 상태가 된다.

외부 제어 신호 입력 단자군(10)으로 부여되는 신호/CAS는 컬럼 어드레스 스트로브 신호이며 메모리 셀 어레이(100)에서의 열을 선택하는 회로를 활성 상태로 한다.

외부 제어 신호 입력 단자군(10)으로 부여되는 신호/CAS는 이 동기형 반도체 기억 장치(1000)가 선택되는 것을 나타내는 칩 셀렉트 신호이며 신호/W는 동기형반도체 기억 장치(1000)의 기록 동작을 지시하는 신호이다.

신호/CS, 신호/RAS, 신호/CAS 및 신호/W의 취득 동작은 내부 클럭 신호 int.CLK에 동기하여 행해진다.

또한, 어드레스 신호 입력 단자군(12)에 부여되는 어드레스 신호의 취득 동작이나 데이타 입출력 단자 DQ0 ∼ DO31을 통한 데이타의 교환도 내부 클럭 신호 int.CLK에 동기하여 행해진다.

도 2는 도 1에 도시한 동기형 반도체 기억 장치(1000)에서의 내부 클럭 신호 int.CLK를 외부 제어 신호 입력 단자군(10) 중의 입력 단자 및 데이타 입력 단자 DQ0 ∼ DQ15에 각각 분배하는 구성을 나타내는 개념도이다.

도 2를 참조하여 클럭 신호 입력 단자(16)에 부여된 외부 클럭 신호 Ext.CLK는 버퍼 회로(60)를 통해 내부 동기 신호 발생 회로(18)에 부여된다.

내부 동기 신호 발생 회로(18)로부터 출력되는 내부 클럭 신호 int.CLK는 우선 버퍼 회로(68)에 부여된다. 버퍼 회로(68)의 출력은 2분할되며 그 한쪽은 버퍼 회로(70)에 다른쪽은 버퍼 회로(80)에 각각 부여된다.

버퍼 회로(70)의 출력은 더욱 2분할되어 각각 버퍼 회로(72a, 72b)에 부여된다.

버퍼 회로(72a)의 출력은 더욱 2분할되어 각각 버퍼 회로(74a, 74b)에 부여된다.

한편, 버퍼 회로(72b)의 출력도 더욱 2분할되어 각각 버퍼 회로(74c, 74d)에 부여된다.

버퍼 회로(74a, 74b, 74c, 74d)의 출력은 더욱 각각 2분할된 후에 각각 버퍼 회로(76a, 76b), 버퍼 회로(76c, 76d), 버퍼 회로(76e, 76f), 버퍼 회로(76g, 76h)에 부여된다.

즉, 버퍼 회로(70)의 출력은 순차 2분할되어 최종적으로 8개의 클럭 신호로 분할된다. 이 8개의 클럭 신호는 각각 배선(78a ∼ 78h)로 부여된다. 배선(78a ∼ 78h) 각각의 단부로부터 공급되는 클럭 신호에 동기하여 외부 제어 신호 입력 단자군(10)으로부터 외부 제어 신호의 입력이 행해진다.

배선(78h)의 단부로부터의 클럭 신호는 복제 버퍼 회로(62) 및 지연 조정 회로(64)를 통해 내부 동기 신호 발생 회로(18)에 부여된다. 내부 동기 신호 발생 회로(18)는 지연 조정 회로(64)로부터의 출력과 버퍼 회로(60)로부터 부여되는 외부 클럭 신호 Ext.CLK의 위상을 동기시켜서 내부 클럭 신호 int.CLK를 생성한다.

여기서, 지연 조정 회로(64)가 존재하지 않은 경우를 상정하면 버퍼 회로(60)와 복제 버퍼 회로(62)는 마찬가지의 구성을 갖으므로, 버퍼 회로(60)에 부여되는 외부 클럭 신호 Ext.CLK와, 복제 버퍼 회로(62)에 부여되는 배선(78h) 상의 클럭 신호와의 위상이 같아지도록 조정되게 된다. 여기서, 배선(78h) 상의 클럭 신호와, 다른 배선(78a ∼ 78g) 상의 클럭 신호의 위상도 같아지게 된다.

즉, 외부 제어 신호의 입력 동작은 외부 클럭 신호 Ext.CLK에 동기하여 행해지게 된다.

여기서, 지연 조정 회로(64)가 설치되어 있는 것은 외부 클럭 신호 Ext.CLK의 진폭 레벨이나 그 주기에 대한 클럭 신호의 활성 기간의 비 등이 내부 클럭 신호 int.CLK의 대응량과 달라서 그 조정을 행할 필요가 있기 때문이다.

또, 이상의 설명으로는 외부 제어 신호 입력 단자군(10)에 대한 내부 클럭 신호 int.CLK의 분배의 구성에 대해서 설명하였지만 도 2에도 도시한 바와 마찬가지 구성이 데이타 입출력 단자군 DQ0 ∼ DQ15에 대응하여 설치되고 있다.

즉, 버퍼 회로(68)의 출력 중의 다른쪽은 버퍼 회로(80)에 부여하고 순차 2분할된 결과, 최종적으로는 버퍼 회로(86a ∼ 86h)의 출력으로 분할된다. 버퍼 회로(86a ∼ 86h)로부터 출력되는 내부 클럭 신호에 동기하여 데이타 입출력 단자군 DO0 ∼ DQ15와 외부 간에서 데이타의 교환이 행해진다.

또한, 도 2에서는 외부 제어 신호 입력 단자군(10) 및 데이타 입출력 단자군 DQ0 ∼ DQ15에 대한 내부 클럭 신호 int.CLK의 분배의 구성에 대해서 설명하였지만, 마찬가지의 구성이 어드레스 신호 입력 단자군(12), 데이타 입출력 단자군 DQ16 ∼ DQ31에 대응하여 설치되고 있다. 이러한 구성으로 함으로서, 어드레스 신호의 입력이 데이타 신호의 교환도 외부 클럭 신호 Ext.CLK에 동기하여 행해지게 된다.

도 3은 도 1에 도시한 동기형 반도체 기억 장치(1000)의 구성 중 어드레스 신호 입력 단자군(12) 및 어드레스 버스(50a, 50b, 50c, 51a, 51b, 51c), 커맨드 데이타 버스(53a, 53b)의 구성을 나타내는 개략 블럭도이다.

어드레스 신호 입력 단자군(12) 중 어드레스 신호 입력 단자군(12a)에 부여되는 어드레스 신호의 상위 비트의 데이타는 각각 내부 클럭 신호 int.CLK에 동기하여 동작하는 입력 버퍼(13a ∼ 13c)에 의해, 뱅크 어드레스 버스(51a)에 출력된다. 뱅크 어드레스 버스(51a)로부터의 데이타를 받아 뱅크 디코더(22)는 디코드한 신호를 뱅크 어드레스 버스(51b, 51c)를 통해 각각의 메모리 셀 블럭(뱅크)에 전달한다.

어드레스 신호 입력 단자군(12) 중 어드레스 신호 입력 단자군(12b)에 부여되는 어드레스 신호의 하위의 비트의 데이타는 각각 내부 클럭 신호 int.CLK에 동기하여 동작하는 입력 버퍼(13d ∼ 13g)에 의해 어드레스 데이타 버스(50a, 50b)를 통해 어드레스 드라이버(52)에 부여된다. 어드레스 드라이버(52)는 어드레스 신호를 어드레스 데이타 버스(50c)를 통해 각 뱅크(메모리 셀 블럭)에 전달한다.

컨트롤 회로(20)는 제어 신호 입력 단자군(10)에 부여된 커맨드 데이타를 받아 디코드하고 디코드한 커맨드 데이타를 커맨드 데이타 버스(53a, 53b)를 통해, 각 메모리 셀 블럭(뱅크)에 전달한다.

각 뱅크 중 예를 들면 메모리 셀 블럭(100e)은 더욱 메모리 셀 서브 블럭(100ea, 100eb)으로 분할되어 있다.

로우 프리디코더(36) 중 메모리 셀 서브 블럭(100ea)에 대해서는 로우 프리디코더(36a)가 메모리 셀 서브 블럭(100eb)에 대해서는 로우 프리디코더(36b)가 대응하고 있다. 로우 프리디코더(36a)는 뱅크 어드레스 버스(51c)에 의해 전달되는 뱅크 어드레스에 따라서 뱅크(100e)가 선택된 것을 검지하고 또한 커맨드 디바이스(53b)에 의해 행계의 동작이 지시되고 있는 것을 검지하면 활성화하고, 어드레스 버스(50c)로부터 어드레스 데이타를, 커맨드 데이타 버스(53b)로부터 커맨드 데이타를 각각 입력한다. 이에 따라, 로우 프리디코더(36a)는 프리디코드한 어드레스 신호를 로우 디코더(44)에 출력한다.

로우 프리디코더(36b ∼ 36d)에 대해서도 마찬가지의 동작을 한다.

컬럼 프리디코더(34) 중 메모리 셀 블럭(100ea)에 대응하여 설치되는 컬럼 프리디코더(34a)는 뱅크 어드레스 버스(51c)를 통해 전달된 뱅크 어드레스에 따라서, 메모리 셀 블럭(100e)이 선택되며 또한 커맨드 데이타 버스(53b7)에 의해 열계의 동작이 활성화되어 있는 것을 검지하면, 그에 따라 어드레스 버스(50c)로부터 대응하는 어드레스 데이타를 입력한다.

컬럼 프리디코더(34a)는 입력된 열 어드레스 데이타를 프리디코드하고 대응하는 컬럼 프리디코더선(40)에 대해 프리디코드된 열 어드레스 신호를 출력한다.

도 4는 도 3에 도시한 구성 중 로우 프리디코더(36)의 구성을 설명하는 개략 블럭도이다.

커맨드 어드레스 버스(53b)는 로우계의 회로 동작을 활성화하는 것을 지시하는 신호 Row, 컬럼계의 회로 동작을 활성화하는 것을 지시하는 신호 Clm, 내부 회로의 회로 동작의 활성화를 지시하는 신호 ACT, 뱅크의 리셋트(프리차지)를 지시하는 신호 PC, 모든 뱅크의 프리차지를 지시하는 신호 APC, 비트선 등의 이퀄라이즈가 해제되는 것이나 사용하지 않는 비트선을 센스 앰프에서 분리하는 작업을 행하는 것을 지시하는 신호 EQ, 워드선의 활성화를 지시하는 신호 RXT, 센스 앰프의 활성화를 지시하는 신호 SE 등의 전달을 행한다.

뱅크 어드레스 버스(51c)는 뱅크 디코더(22)에 의해 디코드된 뱅크 어드레스 신호 B0 ∼ B7을 전달한다. 어드레스 버스(50c)는 어드레스 드라이버(52)로부터의어드레스 신호의 전달을 행한다.

뱅크 어드레스 신호 중 예를 들면 비트 데이타 B7이 활성 상태가 되며 또한 신호 Row가 활성 상태라고 하면, AND 회로(203)로부터는 활성 상태의 신호가 출력되며, 이에 따라 단안정 펄스 발생 회로(204)로부터 활성인 단안정 펄스가 출력된다.

이에 따라, 드라이버 회로(206)가 활성화되며 신호 ACT의 레벨이 입력되어 레벨 유지 회로(208)에 그 레벨이 유지된다.

마찬가지로 단안정 펄스 발생 회로(204)로부터의 신호에 따라, 드라이버 회로(210)가 활성화하고 신호 PC의 레벨을 받아 레벨 유지 회로(212)가 그 레벨을 유지한다. 한편, 드라이버 회로(210)로부터의 출력을 받아 단안정 펄스 발생 회로(214)는 레벨 유지 회로(208)에 대해 리셋트 신호를 출력한다. 인버터(220)는 레벨 유지 회로(208)로부터의 출력 신호에 따라서 활성화되며 신호 EQ를 받아 출력한다. 한편, NOR 회로(222)는 신호 APC 및 단안정 펄스 발생 회로(214)로부터의 신호를 받아 부정 논리합 연산 결과를 출력한다. 플립플롭 회로(224)는 인버터(220)로부터의 출력에 따라서 셋트되며 NOR 회로(222)로부터의 출력에 따라서 리셋트된다. 후에 설명하는 계층 전원 제어 신호 SCRC에 의해 활성화되는 드라이버 회로(226)는 플립플롭 회로(224)의 출력을 받아 출력하고, 이 드라이버 회로(226)의 출력 레벨을 레벨 유지 회로(228)가 유지한다. 이 레벨 유지 회로(228)의 출력 레벨은 신호 l.EQ로서 대응하는 메모리 셀 블럭에 대해 부여된다.

마찬가지로 해서, 플립플롭 회로(234)는 레벨 유지 회로(208)로부터의 신호에 따라서 활성화되며 커맨드 데이타 버스(53b)를 통해 전달되는 신호 RXT의 레벨을 입력으로서 받는 인버터(230)의 출력에 의해 셋트되며, 단안정 펄스 발생 회로(214) 및 커맨드 데이타 버스(53b)를 통해 전달되는 신호 APC의 레벨을 받는 NOR 회로(232)의 출력에 의해 리셋트된다.

드라이버 회로(236)는 플립플롭 회로(234)의 출력을 받아 계층 전원 제어 신호 SCRC에 의해 활성화된다. 드라이버 회로(236)의 출력 레벨은 레벨 유지 회로(238)에 의해 유지되며, 이 레벨 유지 회로(238)의 출력 레벨이 신호 l.RXT로서 대응하는 메모리 셀 블럭에 출력된다.

플립플롭 회로(244)는 커맨드 데이타 버스(53b)를 통해 전달되는 신호 SE를 받아 레벨 유지 회로(208)의 출력 레벨에 따라서 활성화되는 인버터(240)의 출력에 의해 셋트되며 단안정 펄스 발생 회로(214)의 출력 신호 및 커맨드 데이타 버스(53b)를 통해 전달되는 신호 APC의 레벨을 받는 NOR 회로(242)의 출력에 따라 리셋트된다. 드라이버 회로(246)는 플립플롭 회로(244)의 출력을 받아 계층 전원 제어 신호 SCRC에 의해 활성화된다. 드라이버 회로(246)의 출력 레벨은 레벨 유지 회로(244)에 의해 유지되며, 이 레벨 유지 회로(244)의 출력 레벨이 신호 l.SE로서 대응하는 메모리 셀 블럭에 부여된다.

한편, 래치 회로(250)는 계층 전원 제어 신호 SCRC의 활성화에 따라 리셋트되며 단안정 펄스 발생 회로(204)의 활성화에 따라 활성화하고, 어드레스 데이타 버스(50c)를 통해 전달된 어드레스 신호를 유지한다. 래치 회로(250)로부터의 출력은 용장 어드레스 디코더(도시하지 않음)에 전달됨과 동시에, 프리디코더(252)에 부여되며, 프리디코드된 결과가 계층 전원 제어 신호 SCRC에 따라 활성화되는 드라이버 회로(254)에 부여된다.

드라이버 회로(254)로부터의 출력은 각각 레벨 유지 회로(256)에 의해 유지되며 레벨 유지 회로(256)가 각각 대응하는 로우 프리디코더선에 출력된다.

도 4에 도시한 로우 프리디코더(36)의 구성 중 레벨 유지 회로(208, 212, 228, 238, 248) 및 레벨 유지 회로(256)와, 대응하는 메모리 셀 블럭을 포함하는 영역(201)은 계층 전원 제어 신호에 의해 제어되지 않은 영역에 있어서, 활성 상태 중이나 대기 상태 중에서도 항상 전원 전위 Vcc와 접지 전위 Vss를 전원 전위로서 동작하는 영역이다.

이에 대해, 로우 프리디코더(36) 중 영역(202)은 계층 전원 제어 신호에 의해 제어되며, 신호 SCRC가 활성 상태인 기간 중은 전원 전위 Vcc 및 접지 전위 Vss를 받아 동작하고, 계층 전원 제어 신호 SCRC가 불활성 상태('L' 레벨)인 기간 중 은 전원 전위 Vcc보다도 낮은 전위 및 접지 전위 Vss보다도 높은 전위를 각각 전원 전위로서 동작하는 영역이다.

[계층 전원 구성의 개념]

이하에서는, 우선 도 4에서 영역(202) 중의 회로에 대해 이용되고 있는 계층 전원 구성의 개념에 대해서 설명해둔다.

도 5는 계층 전원 구성의 회로 구성 및 그 동작을 설명하기 위한 도면이며, 도 5a는 계층 전원 구성에 의해 구동되는 인버터열의 구성을 나타내는 회로도이며,도 5b는 도 5a에 도시한 인버터열의 대기 동작 시에서의 상태를 나타내는 도면이며, 도 5c는 도 5a에 도시한 인버터열의 활성 시에서의 상태를 나타내는 도면이다.

우선, 도 5a를 참조하여 인버터(302, 304, 306, 308)는 서로 캐스케이드 접속되어 있다. 배선(314)은 전원 전위 Vcc를 전달한다. 배선(316)은 배선(314)과 p 채널 MOS 트랜지스터(310)를 통해 접속되어 있다. p 채널 MOS 트랜지스터(310)는 그 게이트에 계층 전원 제어 신호 SCRC의 반전 신호인 신호/SCRC를 받는다.

배선(320)은 접지 전위 Vss를 전달한다. 배선(318)은 배선(320)과, n 채널 MOS 트랜지스터(312)를 통해 접속되어 있다. n 채널 MOS 트랜지스터(312)의 게이트는 계층 전원 제어 신호 SCRC를 받는다.

인버터(302, 306)는 배선(314, 318)으로부터 전원 전위의 공급을 받는다. 인버터(304, 308)는 각각 배선(316, 320)으로부터 전원 전위의 공급을 받는다.

계속해서, 도 5b를 참조하여 대기 동작 시에서는 신호 SCRC의 레벨은 'L' 레벨이며, 신호 /SCRC의 레벨은 'H' 레벨이다. 이 때문에, p 채널 MOS 트랜지스터(310) 및 n 채널 MOS 트랜지스터(312)는 모두 오프 상태가 되고 있다. 그런데, 상술한대로 저전원 전압 동작에서도 트랜지스터가 고속으로 동작하는 것이 가능하도록 임계치 전압이 저하된 상태인 경우, 트랜지스터(310, 312) 및 인버터(302 ∼ 308)에 포함되는 트랜지스터 각각이 차단 상태가 되고 있는 경우에서도 무시할 수 없는 누설 전류가 발생한다.

도 5b에서는 대기 시에서, 인버터(302)로의 입력 레벨이 'L' 레벨로 되고 있는 것으로 한다. 이에 따라, 인버터(304)의 입력 레벨은 'H' 레벨로, 인버터(306)의 입력 레벨은 'L' 레벨로, 인버터(308)의 입력 레벨은 'H' 레벨로 각각 되게 한다.

우선, n 채널 MOS 트랜지스터(312)는 오프 상태이기는 하지만 일정한 누설 전류가 존재하기 때문에, 배선(318)의 전위 레벨은 배선(320)의 전위 레벨 즉 접지 전위 Vss보다도 높은 전위 레벨이 되고 있다. 이 때문에, 인버터(302)를 구성하는 트랜지스터 중 n 채널 MOS 트랜지스터(3022)의 게이트의 전위 레벨은 'L' 레벨이며, 즉 그 소스의 전위 레벨은 전위 Vss보다도 높은 전위 레벨이 되고 있다. 이 때문에, n 채널 MOS 트랜지스터(3022)는 보다 강하게 오프 상태가 되며, 인버터(302)를 통해 흐르는 누설 전류가 감소한다.

마찬가지로 해서, p 채널 MOS 트랜지스터(310)는 차단 상태가 되고 있지만, 그 누설 전류에 의해 배선(316)의 전위 레벨은 전원 전위 Vcc보다도 낮은 값이 되고 있다. 이에 따라, 인버터(304)를 구성하는 트랜지스터 중 p 채널 MOS 트랜지스터(3044)의 소스 전위는 전원 전위 Vcc보다도 낮은 전위 레벨로, 그 게이트 전위는 인버터(302)로부터의 출력 레벨 즉, 전원 전위 Vcc가 되고 있다. 이 때문에, p 채널 MOS 트랜지스터(3044)는 보다 강하게 오프 상태가 되며 인버터(304)를 통한 누설 전류가 감소한다.

인버터(306, 308)에서도 마찬가지로 해서 누설 전류가 감소한다.

즉, 계층 전원 구성을 취함으로써 대기 동작 시에서의 인버터열(302 ∼ 308)의 소비 전력이 저감되게 된다.

한편, 도 5c를 참조하여 활성 동작 시에서는 신호 SCRC의 레벨은 'H' 레벨로, 신호/SCRC의 레벨은 'L' 레벨이 되며, p 채널 MOS 트랜지스터(310) 및 n 채널 MOS 트랜지스터(312)는 모두 온상태가 된다.

이에 따라, 인버터(302 ∼ 308)는 모두 전원 전위 Vcc 및 접지 전위 Vss를 받아 동작하게 된다.

다만, 도 5c에서는 인버터(302 ∼ 308)는 모두 전원 전위 Vcc 및 접지 전위 Vss에 의해 동작하기 때문에, 인버터의 입력 레벨이 'H' 레벨 또는 'L' 레벨 중 어느 하나인 경우에서도 일정량의 누설 전류가 발생하게 된다.

이상 설명한 바와 같은 계층 전원 구성은, 도 5b에 도시한 바와 같이 대기 동작 시에서의 각 논리 게이트 회로(도 5b에서는 인버터)의 입력 레벨이 고정된 값으로 되어 있는 경우에는 누설 전류를 유효하게 감소시키는 것이 가능하다. 다만, 대기 동작 시에서의 입력 레벨이 'L' 레벨 또는 'H' 레벨 중 어느 것인지가 확정되어 있지 않은 논리 게이트 회로에서는 유효하게 동작할 수는 없다.

이것을 도 4에 도시한 프리디코더 회로(36)에 대해서 보면, 프리디코더 회로(36) 중 영역(202) 중에 포함되는 회로는 계층 전원 구성으로 동작하기 때문에, 뱅크가 활성화되지 않은 통상의 대기 시에서는 MOS 트랜지스터의 서브 임계 전류에 의한 누설 전류를 감소시키는 것이 가능하다.

이에 대해, 프리디코더 회로(36) 중 영역(201) 중에 포함되는 회로 즉 레벨 유지 회로(208, 212, 228, 238, 248, 256)는 대기 동작 중에서도 그 유지하는 레벨이 동작 상태에 의해서 변화하기 때문에, 이들의 회로에 대해서는 계층 전원 구성을 취하지 않는다.

즉, 도 4에 도시한 프리디코더 회로의 구성에서는 칩이 활성 기간 중에서도 메모리 셀로부터의 데이타를 판독하는 등의 동작을 행하기 때문에, 외부로부터의 데이타를 입력하기 위한 충분한 기간이 종료한 후에는 필요 부분 이외의 회로에 대해서는 계층 전원 구성을 취함으로서 서브 임계 전류를 저감시키는 구성으로 되어 있다.

이와 같이 하여, 영역(202) 중에 포함되는 회로에 대해서 계층 전원 구성을 취한 경우도, 래치 회로(224, 234, 244)의 출력 레벨에 따라 동작하는 드라이버 회로(226, 236, 246)는 그 커맨드 레벨을 전달하는 최초의 기간만큼 동작한다. 커맨드 레벨이 레벨 유지 회로(228 ∼ 248)에 유지된 후는 드라이버 회로(226 ∼ 246)은 3상태 구성을 취하고 있기 때문에 그 출력 레벨은 플로우팅 상태가 된다. 즉, 이 드라이버 회로(226 ∼ 246)보다도 앞의 회로계는 계층 전원 구성에 의해 서브 임계 전류를 저감시키는 상태가 되어도 대응하는 메모리 셀 블럭(뱅크)에 대해서 출력되어 있는 동작의 커맨드는 레벨 유지 회로(228 ∼ 248)에 의해 그 상태가 유지되고 있다.

여기서, 영역(202) 중에 포함되는 회로 중에 플립플롭 회로(224, 234, 244)를 구성하는 MOS 트랜지스터에 대해서는 계층 전원 구성을 취하지 않고 누설 전류가 충분히 작아지는 임계치(이하, MVth로 나타낸다)의 트랜지스터로 구성되어 있는 것으로 한다.

어드레스 버스(50c)로부터 취득된 어드레스 데이타도 마찬가지로 해서 래치 회로(250)에 취득된 후, 프리디코더(252)에서 대응하는 메모리 셀 블럭에 전파하기위한 처리를 행한 후, 드라이버 회로(254)에서 일정 기간만큼 드라이브된다. 그 후, 3상태 구성을 갖는 드라이버 회로(254)가 신호 SCRC의 불활성화에 따라 전원 전위 Vcc보다도 낮은 전위 또는 접지 전위 Vss보다도 높은 전위에 의해 동작하는 상태가 된 경우에도 드라이버 회로(254)의 출력은 플로우팅 상태가 된다.

드라이버 회로(254)에 의해 드라이브된 프리디코드 신호의 레벨은 레벨 유지 회로(256)에 의해 유지된다. 이상의 구성에 의해, 드라이버 회로(254)에서도 컨트롤 회로(20)에서의 회로계는 계층 전원 구성에 의해, 그것을 구성하는 MOS 트랜지스터의 서브 임계 전류를 저감시키는 방향으로 리셋트되어 있는 경우에서도 메모리 셀 어레이에 대해 출력되는 프리디코드 어드레스 신호는 그 상태를 유지하게 된다.

도 6은 도 4에 도시한 프리디코드 회로(36)의 동작을 설명하기 위한 타이밍차트이다.

도 6에서 신호 B0 ∼ B7은 뱅크 어드레스를 나타내는 신호이며, 신호 Row는 로우계의 회로 동작의 활성화를 지시하는 로우계 억세스 식별 신호이며, 신호 Clm은 컬럼계의 회로 동작의 활성화를 지시하는 컬럼계 억세스 식별 신호이며, 신호 ACT는 컨트롤 회로(20)로부터 전달되는 뱅크 활성화 신호이다.

또한, 플래그 신호는 뱅크가 억세스된(뱅크가 히트한) 것을 받아 레벨 유지 회로(208)에 유지된 신호이며, 신호 PC는 컨트롤 회로(20)로부터 전달되며, 선택된 뱅크의 프리차지 동작을 지시하는 프리차지 신호이며, 신호 APC는 컨트롤 회로(20)로부터 전달되어 모든 뱅크의 프리차지 동작을 지시하는 올 뱅크 프리차지 신호이다.

신호 l.EQ는 레벨 유지 회로(2287)에 의해 유지되는 로컬 비트선 이퀄라이즈신호이며, 신호 l.RXT는 레벨 유지 회로(238)에 의해 유지되는 로컬 워드선 활성화 신호이며, 신호 l.SE는 레벨 유지 회로(228)에 의해 유지되는 로컬 센스 앰프 활성화 신호이며, 전위 MWL은 메모리 셀 블럭(뱅크) 내의 메인 워드선의 전위 레벨이다.

신호 Add. 래치는 레벨 유지 회로(256)에 유지되는 어드레스 신호이다.

이어서, 동작에 대해서 설명한다.

시각 t1에서의 외부 클럭 신호 Ext.CLK의 상승의 엣지에서 디코드된 뱅크 어드레스 중 비트 B7이 활성 상태에 있어서, 대응하는 뱅크의 선택이 행해진다. 이 때, 신호 Row도 활성 상태이기 때문에, 이에 따라, 단안정 펄스 발생 회로(204)로부터 활성인 단안정 펄스가 출력된다. 이에 따라, 커맨드 데이타 버스(53b)에 의해 전달되고 있는 활성 상태의 신호 ACT가 드라이버 회로(206)에 의해 드라이브되며, 레벨 유지 회로(208)에 이 활성인 신호 ACT의 레벨이 플래그 신호로서 유지된다.

플래그 신호의 활성화에 따라, 래치 회로(224)에는 커맨드 데이타 버스(53b)에 의해 전달된 신호 EQ의 레벨이 유지된다.

시각 t1에서는 계층 전원 제어 신호 SCRC도 활성 상태('H' 레벨)가 되며, 영역(202) 중의 회로는 모두 전원 전위 Vcc와 접지 전위 Vss를 받아 동작하고 있다.

래치 회로(224)에 입력된 신호 EQ의 레벨은 드라이버 회로(226)에 의해 드라이브되며, 레벨 유지 회로(228)에 내부 이퀄라이즈 신호 int. EQ로서 유지된다.

한편, 시각 t2에서 커맨드 데이타 버스(53b)에 의해 전달되는 신호 RXT가 활성 상태가 되며 이 레벨이 래치 회로(234)에 입력된다. 이에 따라, 레벨 유지 회로(238)는 내부 워드선 활성화 신호 int. RXT의 레벨을 활성 상태로 유지한다.

계속해서, 시각 t3에서 커맨드 데이타 버스(53b)에 의해 전달된 신호 SE의 레벨이 활성 상태가 되며 이 레벨이 래치 회로(244)에 입력된다.

이에 따라, 레벨 유지 회로(248)는 내부 센스 앰프 활성화 신호 int. SE의 레벨을 활성 상태로 유지한다.

내부 워드선 활성화 신호 int. RXT의 활성화에 따라, 선택된 행의 주워드선의 전위 레벨이 활성 상태('H' 레벨)로 변화한다.

한편, 어드레스 버스(50c)를 통해 전달된 어드레스 신호는 래치 회로(250)에 의해 래치되며, 프리디코더(252)에 의해 프리디코드된 후, 드라이버(254)에 의해 드라이브되며, 로우 프리디코더선 PDL의 레벨이 각각 대응하는 레벨로 구동된다. 로우 프리디코더선 PDL의 레벨에 의해 프리디코더(252)에 의해 시각 t4에서 SCRC가 불활성 상태('L' 레벨)로 변화한다.

즉, 시각 t1 내지 시각 t4까지의 기간이 1개의 뱅크의 합계의 회로의 동작에 필요로 되는 기간이다.

신호 SCRC가 불활성 상태가 됨으로써 영역(202) 중에 포함되는 회로는 누설 전류가 작아지는 동작 모드로 이행한다.

이에 대해, 레벨 유지 회로(228, 238, 248)로부터 각각 출력되는 내부 이퀄라이즈 신호 int. EQ, 내부 워드선 활성화 신호 int. RXT 및 내부 센스 앰프 활성화 신호 int. SE는 그 레벨을 유지한다.

시각 t5에서의 외부 클럭 신호 Ext.CLK의 상승 엣지에서 뱅크 신호 B7 및 신호 Row가 활성화 상태가 되고 또한 프리차지 신호 PC가 활성 상태가 됨으로써, 드라이버 회로(210)를 통해 입력된 신호 PC의 레벨을 받아 단안정 펄스 발생 회로(214)로부터 출력되는 신호에 의해, NOR 회로(222, 232, 242)가 구동되며 플립플롭 회로(224, 234, 244)의 레벨이 리셋트된다.

한편, 신호 SCRC도 시각 t5에서 활성 상태가 되므로, 이에 따라 신호 int. EQ, int. RXT 및 int. SE도 그 레벨을 리셋트한다. 또한, 래치 회로(250)가 유지하는 레벨도 신호 SCRC의 활성화에 따라서 리셋트되며, 이에 따라 로우 프리디코더선 PDL의 레벨도 리셋트된다.

즉, 시각 t4 내지 t5의 기간에서는 누설 전류를 감소시키기 때문에, 영역(202) 중에 포함되는 회로는 리셋트되게 되지만, 신호 int.EQ, 신호 int.RXT, 신호 int.SE 및 로우 프리디코더선 PDL의 레벨은 모두 그 레벨을 유지하고 있게 된다.

이상과 같은 구성으로 함으로서, 각각 독립하여 동작하는 뱅크에 대해 어드레스 데이타 버스를 공통으로 설치하는 구성으로 하고, 어드레스 버스의 점유 면적을 감소시키는 것이 가능하다.

더구나, 선택되며 활성화된 뱅크에 대한 커맨드 신호 및 어드레스 신호의 입력을 행하기 위한 일정 기간(시각 t1 내지 시각 t4까지의 기간)이 종료한 후는 영역(202) 중에 포함되는 회로에 대해서는 계층 전원 구성에 의해, 누설 전류를 용접하는 것이 가능하기 때문에, 대기 상태에서의 누설 전류를 감소시키는 것뿐만아니라 뱅크가 활성 상태가 되고 있는 기간 중의 누설 전류를 저감시키는 것이 가능해진다.

[실시예 2]

도 4에 도시한 로우 프리디코더 회로(36)에서는 플립플롭 회로(224, 234, 244)는 그 누설 전류를 저감하기 위해서, 이들을 구성하는 MOS 트랜지스터 임계치를 누설 전류가 충분히 작아지는 값 MVth로 하고 있었다.

그러나, 이 플립플롭 회로(224, 234, 244)에 대해서도 계층 전원 구성에 의해 대기 상태 시간 및 활성 기간 중 도 6에 도시한 시각 t4 내지 시각 t5의 기간에서는 계층 전류 구성에 의해 그 소비 전력을 저감하는 구성으로 하는 것도 가능하다.

도 7은 이러한 계층 전원 구성으로 한 경우의 플립플롭 회로(224), 드라이버 회로(226) 및 레벨 유지 회로(228)의 구성을 나타내는 개략 블럭도이다.

실시예 2의 플립플롭 회로(224) 이외의 회로의 구성은 실시예 1의 동기형 반도체 기억 장치(1000)의 구성과 동일하므로, 이하에서는 플립플롭 회로(224)의 구성을 중심으로 설명하는 것으로 한다.

도 7을 참조하여, 플립플롭 회로(224)는 서로 교차 접속된 NAND 회로(2240, 2260)와, 이 교차 접속된 NAND 회로(2240, 2260)에 대한 접지 전위의 공급 상태를 전환하는 전환 회로(2274)와, NAND 회로(2240, 2260)에 대한 전원 전위 Vcc의 공급상태를 전환하는 전환 회로(2254)를 포함한다.

즉, 전환 회로(2254, 2274)에 의해 계층 전원이 구성되고 있다.

드라이버 회로(226)는 신호 SCRC를 한쪽의 입력 노드에 받아 다른쪽에 플립플롭 회로(224)의 한쪽 출력 신호를 받는 NAND 회로(2286)와, 한쪽의 입력 노드에 신호 SCRC를 받아 다른쪽 입력 노드에 플립플롭 회로(224)의 다른쪽의 출력을 받는 NAND 회로(2288)와, NAND 회로(2286)의 출력을 받는 인버터(2289)와, 인버터(2289)의 출력에 의해 게이트 전위가 제어되며, 소스에 계층 전원 전위 S-GND를 받는 n 채널 MOS 트랜지스터(2290)와, 게이트에 NAND 회로(2288)의 출력을 받아 소스에 계층 전원 전위 S-Vcc를 받는 p 채널 MOS 트랜지스터(2292)를 포함한다. 이 n 채널 MOS 트랜지스터(2290)의 드레인과, p 채널 MOS 트랜지스터(2292)의 드레인이 접속되며, 이 접속 노드의 전위 레벨이 드라이버 회로(226)의 출력 전위로 되어 있다.

레벨 유지 회로(228)는 신호 SCRC2에 의해 활성화되는 래치 회로이다. 신호 SCRC2는 신호 SCRC와 동시에 활성화되며, 도 6에서의 시각 t6에서 신호 SCRC가 불활성화하는데 따라 불활성이 되는 신호이다.

도 8은 도 7에 도시한 플립플롭 회로(224)의 구성을 보다 상세하게 설명하기 위한 블럭도이다.

전환 회로(2254)는 전원 전위 Vcc와 NAND 회로(2240)의 전원 노드 간에 서로 병렬로 접속되는 p 채널 MOS 트랜지스터(2244, 2246)와, 전원 전위 Vcc와, NAND 회로(2260)의 전원 노드 간에 병렬로 접속되는 p 채널 MOS 트랜지스터(2264, 2266)를 포함한다. 전환 회로(2274)는 NAND 회로(2240)의 접지 전원 노드와 접지 전위 Vss 간에 서로 병렬로 접속되는 n 채널 MOS 트랜지스터(2248, 2250)와, NAND 회로(2260)의 접지 전원 노드와 접지 전위 Vss 간에 서로 병렬로 접속되는 n 채널MOS 트랜지스터(2268, 2270)를 포함한다.

n 채널 MOS 트랜지스터(2250, 2270)의 게이트는 신호 SCRC를 받아 p 채널 MOS 트랜지스터(2246, 2266)의 게이트는 신호/SCRC를 받는다.

NAND 회로(2240)의 한쪽 입력 노드는 인버터(220)로부터의 출력을 받는다. NAND 회로(2240)의 다른쪽 입력 노드와, p 채널 MOS 트랜지스터(2244)의 게이트와 n 채널 MOS 트랜지스터(2248)의 게이트는 NAND 회로(2260)의 출력 노드에 접속하고 있다.

NAND 회로(2260) 한쪽의 입력 노드와, n 채널 MOS 트랜지스터(2268)의 게이트와, p 채널 MOS 트랜지스터(2264)의 게이트는 NAND 회로(2240)의 출력 노드에 접속하고 있다.

플립플롭 회로(224)는 더욱 전원 투입 후의 소정 기간 리셋트되는('L' 레벨이 된다) 신호 POR과 NOR 회로(222)로부터의 출력을 받는 NAND 회로(2280)와, NAND 회로(2280)의 출력을 받아 반전하여 출력하는 인버터(2282)를 포함한다. 인버터(2282)의 출력이 NAND 회로(2260)의 다른쪽의 입력 노드에 입력된다.

NAND 회로(2260)의 출력 노드와, 전원 전위 Vcc 간에 p 채널 MOS 트랜지스터(2272)가 접속되며, 이 p 채널 MOS 트랜지스터(2272)의 게이트는 신호 POR을 받는다. 한편, NAND 회로(2240)의 출력 노드와 접지 전위 Vss 간에 n 채널 MOS 트랜지스터(2252)가 설치되며, 이 n 채널 MOS 트랜지스터(2252)의 출력 게이트는 신호 POR을 받아 반전하여 출력하는 인버터(2284)의 출력을 받는다.

즉, NAND 회로(2240)의 출력 레벨은 POR의 활성화 시에서 'L' 레벨로, NAND 회로(2260)의 출력 노드의 전위 레벨은 신호 POR의 활성화 시에 'L' 레벨로, 'H' 레벨로 리셋트되는 구성이 되고 있다.

도 8에 도시한 바와 같은 구성으로 함으로써, 신호 SCRC가 활성 상태에서는 NAND 회로(2240, 2260)는 전원 전위 Vcc 및 접지 전위 Vss를 받아 동작하고, 신호 SCRC가 불활성화하고 있는 기간 중은 그 누설 전류가 감소하도록 자기 바이어스가 발생하는 구성으로 되어 있다.

이러한 구성으로 함으로서, 실시예 1과 마찬가지로 선택된 뱅크가 활성 기간 중에서도 그 소비 전력을 저감하는 것이 가능해진다.

[실시예 3]

도 9는 본 발명의 실시예 3의 로우 프리디코더 회로(300)의 구성을 나타내는 개략 블럭도이다.

실시예 2의 프리디코더 회로의 구성과 다른 점은, 드라이버 회로(254)가 신호 SCRC에 의해 활성화되는 구성은 아니고 레벨 유지 회로(208)에 의해 유지되는 플래그의 값 및 신호 SCRC에 의해 제어되는 드라이버 제어 회로(302)에 의해 활성화되는 구성으로 되어 있는 점이다.

드라이버 제어 회로(302)는 한번 활성화된 후, 불활성화하면 신호 ACT가 활성 기간 중은 다시 신호 SCRC가 활성 상태가 되어도 드라이버 회로(254)를 불활성 상태로 유지하기 위한 회로이다.

즉, 이러한 드라이버 제어 회로(302)에 의해 드라이버 회로(254)를 제어함으로써 일단 행 어드레스가 레벨 유지 회로(256)에 취득된 후, 다시 신호 SCRC가 활성화되도록 동작이 삽입된 경우에, 드라이버(254)가 활성 상태가 되어, 레벨 유지 회로(256)가 유지되어 있는 프리디코더 어드레스 신호가 리셋트되어 버리는 것을 방지하는 동작을 행한다.

즉, 일단 드라이버 회로(254)가 활성 상태가 된 후, 불활성화하면 어드레스 신호의 입력을 행하는 회로계인 래치 회로(250), 프리디코더(252)는 리셋트되어 있기 때문에 다시 드라이버 회로(254)가 활성 상태가 되면, 레벨 유지 회로(256)에 유지되어 있는 프리디코드 어드레스 신호가 리셋트되는 것을 방지하는 구성으로 되어 있다.

그 외의 다른 점은, 실시예 2의 로우 프리디코더 회로의 구성과 마찬가지이므로 동일부에는 동일 부호를 붙여서 그 설명은 반복하지 않는다.

도 10은 도 9에 도시한 드라이버 제어 회로(302)의 구성을 설명하기 위한 개략 블럭도이다.

프리차지 시에 신호 PC가 활성이 되며, 레벨 유지 회로(208)로부터 출력되는 플러그의 레벨이 리셋트될 때에 레벨 유지 회로(214)로부터 출력되는 펄스 신호 RST에 따라 소정 기간 'L' 레벨이 되는 신호 RST1을 받는 인버터(3022)와, 신호 SE를 받아 반전하는 인버터(3024), 인버터(3024)의 출력을 받아 반전하는 인버터(3026)와, 신호 SCRC의 레벨을 받아 반전하는 인버터(3028)와, 신호 ACT와 인버터(3026)의 출력 신호와 신호 POR과 인버터(3028)로부터의 출력을 받아 출력 신호 LT 및 HB의 레벨을 제어하는 플립플롭 회로(304)와, 인버터(3022)의 출력 및 신호 LT를 받는 OR 회로(3030)와, 신호 RST 및 신호 HB를 받는 AND 회로(3034)와, OR 회로(3030)의 출력을 받아 버퍼 처리하고, 드라이버 구동 신호 RDDRV를 출력하는 버퍼 회로(3032)와, AND 회로(3034)의 출력을 받아 신호 RDDRV의 반전 신호를 출력하는 버퍼 회로(3036)를 포함한다.

플립플롭 회로(304)는 서로 교차 접속된 NAND 회로(3050, 3052)에 의해 구성되는 SR 플립플롭 회로를 포함한다. SR 플립플롭 회로의 레벨은 신호 ACT를 받는 인버터(3048)로부터의 출력에 의해 셋트된다. 플립플롭 회로(304)는 더욱 신호 POR 및 인버터(3028)의 출력을 받는 NOR 회로(3042)와, NOR 회로(3042)의 출력을 받는 인버터(3044)와, 인버터(3026)의 출력과 인버터(3044)의 출력을 받는 NOR 회로(3046)를 포함한다. NOR 회로(3046)의 출력에 의해 SR 플립플롭 회로의 레벨은 리셋트된다.

플립플롭 회로(304)는 더욱 NAND 회로(3050)의 출력을 받아 반전하고 HB를 출력하는 인버터(3054)와, 인버터(3054)의 출력을 받아 반전하고 신호 LT를 출력하는 인버터(3056)를 포함한다.

이러한 구성으로 함으로서, 신호 RDDRV가 일단 활성화한 후 그 레벨을 유지하고 있는 기간 중은 신호 SCRC를 불활성화함으로써 리셋트된 후에 다시 신호 SCRC가 활성 상태가 되어도 신호 RDDRV가 활성 상태가 되는 일은 없다.

도 11은 도 9에 도시한 로우 프리디코더 회로(300)의 동작을 설명하기 위한 타이밍차트이다.

도 11에서 신호 SCRC2는 컨트롤 회로(20)에 의해 발생되며, 레벨 유지 회로(228, 238, 248) 등의 리셋트를 행하는 신호이며, 신호 RDDRV는 드라이버회로(254)의 동작을 제어하는 신호이다.

시각 t1에서 뱅크 어드레스 신호 B7 및 신호 Row가 활성 상태가 되어 있음에 따라, 활성 상태가 되고 있는 신호 ACT의 레벨이 커맨드 데이타 버스(53b)로부터 레벨 유지 회로(208)에 입력되며, 레벨 유지 회로(208)로부터 출력되는 플래그의 레벨이 'H' 레벨로 변화한다.

이에 따라, 드라이버 제어 회로(302)로부터 출력되는 드라이버 제어 신호 RDDRV가 활성 상태('H' 레벨)가 된다.

또한, 신호 SCRC 및 SCRC2도 활성 상태가 된다.

이후의 동작은 시각 t4에서 신호 RDDRV가 불활성 상태가 되는 것을 제외하고는 도 6에 도시한 로우 프리디코더(36)의 동작과 동일하므로 그 설명은 반복하지 않는다.

도 12는 도 9에 도시한 로우 프리디코더의 구성에서 복수의 다른 뱅크로의 억세스가 연속하여 발생하는 경우의 동작을 설명하기 위한 타이밍차트이다.

도 11과 마찬가지로, 시각 t1에서, 뱅크 어드레스 B7이 활성 상태에 있어서 신호 Row가 활성 상태임에 따라, 커맨드 데이타 버스(53b)로부터 활성 상태가 되고 있는 신호 ACT의 레벨이 레벨 유지 회로(208)에 입력된다. 이에 따라, 레벨 유지 회로(208)로부터 출력되는 플래그의 레벨은 'H' 레벨로 변화한다.

이후는, 도 11에 도시한 것과 마찬가지로 해서 이 뱅크 어드레스 B7에 대응하는 뱅크의 동작이 행해진다.

계속해서, 시각 t5에서 뱅크 어드레스 B2 및 신호 Row가 활성 상태가 되어,시각 t1에 선택된 것과는 다른 뱅크로의 로우 억세스가 행해진다. 이 때, 신호 RDDRV는 한번 활성화 후, 불활성이 된 후에는 다른 뱅크에의 억세스가 셋트되어도 활성화되지 않고, 시각 t1에서 선택된 뱅크에서의 로우 프리디코더선의 레벨은 원래의 레벨을 유지하게 된다.

또, 이상의 설명에서는 플립플롭 회로(224, 234, 244)는 실시예 2와 마찬가지로 신호 SCRC에 의해 제어되는 계층 전원 구성으로 구동되는 것으로 하였지만, 실시예 1과 마찬가지로 누설 전류를 저감할 수 있도록 임계치가 MVth로 설정된 MOS 트랜지스터에 의해 구성되어 있어도 좋다.

이상과 같은 구성에 의해, 어드레스 버스의 칩에 대한 점유 면적을 저감하는 것이 가능하며 또한 뱅크가 활성 상태에서도 그 소비 전력을 저감하는 것이 가능하다.

또한, 일단 로우 어드레스가 대응하는 뱅크에 입력된 후에는 프리차지 신호가 활성이 되기까지는 로우 프리디코더 라인 PDL의 레벨이 일정 레벨로 유지되며 입력된 로우 프리디코드 신호가 리셋트되게 되는 것을 방지하는 것이 가능하다.

[실시예 4]

도 13은 본 발명의 실시예 4의 로우 프리디코더 회로(400)의 구성을 나타내는 개략 블럭도이다.

도 9에 도시한 프리디코드 회로(300)의 구성과 다른 것은 이하의 점이다.

즉, 실시예 4의 로우 프리디코더 회로(400)에서는 로우 어드레스 신호에 대한 래치 회로(250), 프리디코더 회로(252), 드라이버 회로(254) 및 레벨 유지회로(256) 모두 계층 전원 구성을 취하지 않고 신호 SCRC가 불활성 상태가 되어도 전원 전위 Vcc와 접지 전위 Vss에 의해 동작하는 구성으로 되어 있는 점이다.

게다가, 드라이버 회로(254)는 신호 SCRC와 레벨 유지 회로(208)로부터 출력되는 플래그 신호를 받는 OR 회로(410)로부터의 출력 신호에 의해 활성화되는 구성으로 되어 있는 점이다.

그 외의 다른 점은, 도 9에 도시한 로우 프리디코더 회로(300)의 구성과 마찬가지이므로 동일 부분에는 동일 부호를 붙여서 그 설명은 반복하지 않는다.

도 14는 도 13에 도시한 로우 프리디코더 회로(400)의 동작을 설명하기 위한 타이밍차트이다.

시각 t1에서, 뱅크 어드레스 신호 B7 및 신호 Row가 활성 상태가 되고 있음에 따라, 활성 상태로 되어 있는 신호 ACT의 레벨이 커맨드 데이타 버스(53b)로부터 레벨 유지 회로(208)에 입력되며 레벨 유지 회로(208)로부터 출력되는 플래그의 레벨이 'H' 레벨로 변화한다.

또한, 신호 SCRC 및 SCRC2도 활성 상태가 된다.

이후의 동작은 시각 t6에서 신호 RDDRV가 신호 SCRC 및 SCRC2와 함께, 불활성 상태가 되는 것을 제외하고는 도 6에 도시한 로우 프리디코더(36)의 동작과 마찬가지이므로 그 설명은 반복하지 않는다.

도 15는 컬럼 프리디코더(34)의 구성을 나타내는 개략 블럭도이다.

도 15를 참조하여, 컨트롤 회로(20)로부터는 커맨드 데이타 버스(53b)를 통해 판독 동작을 지시하기 위한 판독계 억세스 식별 신호 READ와, 기록 동작을 지시하기 위한 기록계 억세스 식별 신호 WRITE와, 오토 프리차지 동작을 지시하기 위한 오토 프리차지 식별 신호 ATPC와, 각 뱅크마다 버스트 동작의 종료를 지시하기 위한 버스트 종료 식별 신호 BEND와, 컬럼 선택 동작 중에 다른 뱅크가 선택된 경우, 이 컬럼 선택 동작을 강제적으로 종료시키는 것을 지시하는 터미네이션 식별 신호 TERM과, 프리차지 동작의 종료를 지시하기 위한 프리차지 동작 식별 신호 PCCM이 전달된다.

또한, 신호 BACT는 도 13에서 설명한대로 뱅크가 선택되는데 수반하여 레벨 유지 회로(208)에 유지되는 플래그 신호이다.

컬럼 프리디코더 회로(34)는 커맨드 데이타 버스(53b)에 의해 전달되는 신호 Clm과 대응하는 뱅크 어드레스 신호 B7을 받는 AND 회로(510)와, AND 회로(510)의 출력이 활성화하는데 따라 단안정 펄스 신호를 출력하는 단안정 펄스 생성 회로(512)와, 플래그 신호 BACT의 활성화에 따라서 활성화되며, 단안정 펄스 생성 회로(512)의 출력을 드라이브하는 드라이브 회로(514)와, 신호 ATPC, 신호 BEND 및 신호 TERM을 받는 OR 회로(516)와, 드라이브 회로(514)의 출력에 의해 셋트되고, OR 회로(516)의 출력에 의해 리셋트되고, 컬럼계의 동작이 활성화된 것을 나타내는 컬럼 플래그 신호 Col.FLAG를 출력하는 플립플롭 회로(518)를 포함한다.

컬럼 프리디코더 회로(34)는, 더욱 컬럼 플래그 신호 Col. FLAG의 활성화에 따라 활성화되며, 커맨드 데이타 버스(53b)에 의해 전달된 신호 READ를 드라이브하는 인버터 회로(520)와, 신호 WRITE, 신호 ATPC, 신호 BEND 및 신호 TERM을 받는 OR 회로(522)와, 인버터 회로(520)의 출력에 의해 셋트되며, OR 회로(522)의 출력에 의해 리셋트되며 판독 동작이 활성화된 것을 나타내는 판독 플래그 신호 READ. FLAG를 출력하는 플립플롭 회로(534)를 포함한다.

컬럼 프리디코더 회로(34)는 더욱 컬럼 플래그 신호 Col. FLAG의 활성화에 따라 활성화되며, 커맨드 데이타 버스(53b)에 의해 전달된 신호 WRITE를 드라이브하는 인버터 회로(530)와, 신호 READ, 신호 ATPC, 신호 BEND 및 신호 TERM을 받는 OR 회로(532)와, 인버터 회로(530)의 출력에 의해 셋트되며 OR 회로(532)의 출력에 의해 리셋트되며 기록 동작이 활성화된 것을 나타내는 기록 플래그 신호 WRITE. FLAG를 출력하는 플립플롭 회로(524)를 포함한다.

컬럼 프리디코더 회로(34)는 더욱 컬럼 플래그 신호 Col. FLAG를 받아 소정클럭 시간 지연하는 시프트 회로(542)와, 플래그 신호 BACT 및 시프트 회로(542)의 출력을 받는 OR 회로(540)와, OR 회로(540)의 출력의 활성화에 따라 활성화되며, 커맨드 데이타 버스(53b)에 의해 전달된 신호 ATPC를 드라이브하는 인버터 회로(544)와, 커맨드 데이타 버스(53b)에 의해 전달된 신호 PCCMP를 받는 인버터 회로(546)와, 인버터 회로(544)의 출력에 의해 셋트되며 인버터 회로(546)의 출력에 의해 리셋트되며 오토 프리차지 동작이 활성화된 것을 나타내는 오토 프리차지 플래그 신호 ATPC. FLAG를 출력하는 플립플롭 회로(548)를 포함한다.

컬럼 프리디코더 회로(34)는 더욱 단안정 펄스 발생 회로(512)의 출력 신호에 따라 활성화되며 어드레스 버스(50c)에 의해 전달된 컬럼 신호를 입력하는 래치회로(550)를 포함한다. 래치 회로(550)는 신호 SCRC의 활성화에 따라서 리셋트된다.

컬럼 프리디코더 회로(34)는 더욱 래치 회로(550)에 유지된 컬럼 어드레스의 하위 비트에 따라서 활성화하는 열 선택선(도시하지 않음)에 대응하는 어드레스 신호의 하위 비트를 조정하는 짝수 비트 조정 회로(552) 및 홀수 비트 조정 회로(554)와, 래치 회로(550)로부터의 상위 비트 데이타를 프리디코드하는 프리디코더(556)와, 짝수 비트 조정 회로(552)로부터의 하위 비트 데이타를 프리디코드하는 프리디코더(557)와, 홀수 비트 조정 회로(554)로부터의 하위 비트 데이타를 프리디코드하는 프리디코더(558)와, 신호 READ 또는 신호 WRITE에 의해 활성화되며, 프리디코더(556, 557, 558)로부터의 프리디코드 신호를 소정수의 클럭(예를 들면, 2클럭)만큼 지연하여 출력하는 시프트 회로(560)와, 용장 디코더(도시하지 않음)로부터의 어드레스가 결함 어드레스에 상당하지 않은 것을 나타내는 신호 Miss에 따라서 활성화되며, 시프트 회로(560)로부터의 출력을 받아 컬럼 프리디코드선의 레벨을 시프트 회로(560)의 출력 신호에 따라서 드라이브하는 드라이브 회로(562)를 포함한다.

도 16은 도 13 및 도 15에 도시한 로우 프리디코더 회로(400) 및 컬럼 프리디코더 회로(34)의 판독 동작을 설명하기 위한 타이밍차트이다.

도 16을 참조하여, 시각 t1에서 선택된 뱅크가 활성화하고 이퀄라이즈 신호 EQ의 불활성화에 따라 로컬 이퀄라이즈 신호 l.EQ도 불활성화하여, 선택된 뱅크 중의 비트선쌍 등의 이퀄라이즈 상태가 해제된다. 한편, 신호 SCRC, SCRC2도 활성상태가 된다.

시각 t2에서 워드선 활성화 신호 RXT가 활성화하고, 로우 어드레스 신호에 따라서 워드선의 선택 동작이 행해지며, 시각 t3에서 센스 앰프 활성화 신호 SE의 활성화에 따라, 로컬 센스 앰프 활성화 신호 l.SE도 활성화하여 선택된 복수의 메모리 셀로부터의 데이타가 대응하는 비트선 전위로서 증폭된다.

시각 t4에서, 신호 READ가 활성화하고 판독 동작이 지정되면 플래그 신호 Col. FLAG 및 READ. FLAG가 활성화한다. 한편, 컬럼 어드레스 신호가 선택된 뱅크에 입력되어 시각 t5 및 t6에서 선택된 메모리 셀로부터의 데이타가 뱅크로부터 판독되어 유지된다. 시각 t6에서 버스트 길이 4분의 데이타의 판독이 완료하는데 따라 신호 BEND가 활성화한다.

시각 t6, t7의 외부 클럭 신호 Ext.CLK의 상승 및 하강에 따라 시각 t5에서 뱅크로부터 판독되어 유지되고 있는 데이타가 병렬·직렬 변환되어 외부에 출력된다.

시각 t8, t9의 외부 클럭 신호 Ext.CLK의 상승 및 하강에 따라, 시각 t6에서 뱅크로부터 판독되며 유지되고 있는 데이타가 병렬·직렬 변환되어 외부에 출력된다.

한편, 시각 t8에서는 신호 PC의 활성화에 따라서 선택된 뱅크의 프리차지가 행해진다.

시각 t10에서, 버스트 길이 4인 경우의 데이타 출력이 완료한다.

시각 t11에서 신호 SCRC는 불활성 상태가 되며 영역(401)이외의 부분은 계층전원에 의해 동작하여 누설 전류가 작은 동작 모드에 이행한다.

도 17은 도 13 및 도 15에 도시한 로우 프리디코더 회로(400) 및 컬럼 프리디코더 회로(34)의 기록 동작을 설명하기 위한 타이밍차트이다.

도 17을 참조하여, 시각 t1에서 선택된 뱅크가 활성화하고 이퀄라이즈 신호 EQ의 불활성화에 따라 로컬 이퀄라이즈 신호 l.EQ도 불활성화하고, 선택된 뱅크 중의 비트선쌍 등의 이퀄라이즈 상태가 해제된다.

시각 t2에서, 워드선 활성화 신호 RXT가 활성화하고 로우 어드레스 신호에 따라서 워드선의 선택 동작이 행해지며 시각 t3에서 센스 앰프 활성화 신호 SE의 활성화에 따라서 로컬 센스 앰프 활성화 신호 l.SE도 활성화하여 선택된 복수의 메모리 셀로부터의 데이타가 대응하는 비트선 전위로서 증폭된다.

시각 t4에서, 신호 WRITE가 활성화하고 판독 동작이 지정되면 플래그 신호 Col. FLAG 및 WRITE. FLAG가 활성화한다. 한편, 컬럼 어드레스 신호가 선택된 뱅크에 입력되어 시각 t5 및 t6에서 외부로부터 기록 데이타가 입력되어 유지된다.

계속해서, 시각 t7 및 t8에서 외부로부터 기록 데이타가 입력되어 유지된다.

시각 t8에서 시프트 회로(560)에 의해 규정되는 내부 레이턴시2(클럭 2주기분)만큼 컬럼 어드레스 입력으로부터 시간이 경과하고 메모리 셀로의 데이타의 기록 동작이 개시된다.

시각 t9, t10의 외부 클럭 신호 Ext.CLK의 상승 및 하강에 따라, 시각 t5 및 t6에서 외부로부터 기록되어, 유지되고 있는 데이타가 선택된 메모리 셀에 기록된다.

시각 t11, t12의 외부 클럭 신호 Ext.CLK의 상승 및 하강에 따라, 시각 t7 및 t8에서 외부로부터 기록되어 유지되고 있는 데이타가 선택된 메모리 셀에 기록된다.

시각 t12에서, 버스트 길이 4인 경우의 데이타 기록이 완료한다.

한편, 시각 t13에서는 신호 PC의 활성화에 따라 선택된 뱅크의 프리차지가 행해진다.

시각 t11에서, 신호 SCRC는 불활성 상태가 되어 영역(401) 이외의 부분은 계층 전원에 의해 동작하여 누설 전류가 작은 동작 모드로 이행한다.

이상과 같은 구성에 의해, 칩 면적에 차지하는 제어계 회로의 점유 면적을 억제하면서 대기 동작 중 및 활성 동작 중의 소비 전력을 저감하는 것이 가능하다.

또, 상기한 바와 같은 컬럼 프리디코더(34)의 구성 및 동작은 실시예 1 ∼ 3의 경우에서도 기본적으로 동일하다.

[실시예 5]

실시예 1 내지 실시예 4에서는 각 뱅크에 대응하는 메모리 셀 블럭은 도 1에 도시한 바와 같은 배치로 되어 있었다.

그러나, 뱅크의 배치로서는 행 및 열 방향으로 배치된 어레이형의 배치로 하는 것도 가능하다.

이러한 어레이형의 배치의 경우, 종래와 같이 각 뱅크마다 컨트롤러, 어드레스 제어 회로, 컬럼 디코더, 로우 디코더를 배치하여 독립 동작 가능한 구성으로 하면 도 18 혹은 도 19에 도시한 바와 같은 배치가 된다.

즉, 도 18은 뱅크가 어레이형으로 배열된 제1 동기형 반도체 기억 장치의 구성을 설명하기 위한 개략 블럭도이다.

도 18에 도시한 구성으로는 뱅크 0 ∼ 뱅크15의 16개의 뱅크가 어레이형으로 배열되어 있다. 뱅크 0 ∼ 3에 대응하여 어드레스 제어 회로(602) 및 컨트롤러(604)가 설치되며, 각 뱅크의 로우 디코더(606)를 제어한다. 또한, 어드레스 제어 회로(600) 및 컨트롤러(604)는 각 뱅크의 컬럼 디코더(608)도 제어한다.

마찬가지의 구성이 뱅크 4 ∼ 7, 뱅크 8 ∼ 11 및 뱅크 12 ∼ 15 각각에 대응하여도 설치되고 있다.

도 19는 뱅크가 어레이형으로 배열된 제2 동기형 반도체 기억 장치의 구성을 설명하기 위한 개략 블럭도이다.

도 19에 도시한 구성이라도, 뱅크 0 ∼ 뱅크 15의 16개의 뱅크가 어레이형으로 배열되어 있다. 중앙 제어 회로(600)로부터의 제어 신호에 따라서 동작하는 로우 컨트롤러(610) 및 컬럼 컨트롤러(612)가 뱅크 0 ∼ 15 각각에 대응하여 설치되며 각 뱅크의 행선택 동작 및 열 선택 동작을 제어한다.

도 18 및 도 19 중 어느 하나에 도시한 구성도, 종래의 동기형 반도체 기억 장치의 메모리 매트를 행 방향으로 분할하여 다뱅크로 하는 구성 혹은 열방향으로 분할하여 다뱅크로 하는 구성과 비교하면, 센스 앰프 동작에 수반하는 소비 전류의 증대를 억제하고 또한 외부에 추출할 수 있는 I/O수(데이타 비트수)를 확보하는 것이 가능해진다.

그러나, 이 경우 칩면적에 차지하는 제어계 회로의 면적이 뱅크수의 증대에따라 각별히 커지게 된다.

도 20은 이러한 문제점에 대응할 수 있는 다뱅크 구성의 동기형 반도체 기억 장치(2000)의 구성을 나타내는 개략 블럭도이다.

도 19에 도시한 구성과는 달리, 중앙 제어 회로(600)로부터의 커맨드 데이타를 바탕으로 각 뱅크의 동작을 제어하는 로우 컨트롤러(620)는 행 방향의 4개의 뱅크에 의해 공유되며 컬럼 컨트롤러(630)는 열방향의 4개의 뱅크에 공유되는 구성으로 되어 있다.

이것에 대응하여, 각 뱅크에는 로우 컨트롤러(620)로부터의 커맨드를 대응하는 뱅크가 선택되는데 따라서 유지하는 행 로컬 제어 회로(640)와, 컬럼 컨트롤러(630)로부터의 커맨드를 대응하는 뱅크가 선택되는데 따라서 유지하는 열 로컬 제어 회로(650)가 설치되어 있다.

따라서, 상기한 바와 같이 뱅크가 어레이형으로 배치되어 있는 경우에도 실시예 1 ∼ 실시예 4에서 설명한 바와 같이, 어드레스 버스, 커맨드 버스를 복수의 뱅크에서 공유화하는 구성으로 함으로서 제어계 회로의 점유 면적을 저감하고 또한 소비 전력의 저감을 꾀하는 것이 가능하다.

도 21은 도 20에 도시한 동기형 반도체 기억 장치(2000)에서 뱅크가 어레이형으로 배치되어 있는 경우에 어드레스 버스 및 커맨드 데이타 버스를 공유화하는 구성을 나타내는 개략 블럭도이다.

어레이형으로 배치된 뱅크 중 메모리 셀 블럭(100b)에 대해서 보면 컨트롤러 회로(중앙 제어 회로 ; 600)로부터의 커맨드 신호는 커맨드 데이타 버스(도시하지않음)를 통하여 행 메인 제어 회로(620), 열 메인 제어 회로(630), 행 로컬 제어 회로(640), 열 로컬 제어 회로(650)에 전달된다.

뱅크 어드레스 신호 즉, 행 방향의 뱅크 어드레스를 나타내는 수평 뱅크 어드레스 신호 B0 ∼ B3 및 열 방향의 뱅크 어드레스를 나타내는 수직 뱅크 어드레스 신호 H0 ∼ H3은 뱅크 어드레스 버스(51)를 통해 행 메인 제어 회로(620), 열 메인 제어 회로(630), 행 로컬 제어 회로(640), 열 로컬 제어 회로(650)에 전달된다. 행 메인 제어 회로(620) 중의 플래그 생성 회로(6026) 및 행 로컬 제어 회로(640) 중 플래그 생성 회로(6402)는 대응하는 수평 뱅크 어드레스 신호의 활성화에 따라서 활성 레벨을 유지하고, 열 메인 제어 회로(630) 중 플래그 생성 회로(6204)는 대응하는 수직 뱅크 어드레스 신호의 활성화에 따라서 활성 레벨을 유지한다.

한편, 어드레스 신호는 어드레스 버스(50)를 통해, 주로우 디코더(6022), 주컬럼 디코더(6202)에 전달된다. 또한, 어드레스 버스(50)에 의해, 행 로컬 제어 회로(640), 열 로컬 제어 회로(650)에도 어드레스 신호가 전달된다.

행 메인 제어 회로(620), 열 메인 제어 회로(630), 행 로컬 제어 회로(640), 열 로컬 제어 회로(650), 각각 뱅크 어드레스 신호에 따라 자신이 선택된 경우에 활성되며 커맨드 데이타나 어드레스 신호의 입력을 행한다.

주로우 디코더(6022), 주컬럼 디코더(6202)도 뱅크 어드레스 신호에 따라 자신이 선택된 경우에 활성되어 어드레스 신호의 입력을 행한다.

예를 들면, 행 메인 제어 회로(620)에서는 자신이 선택되면 AND 회로(6024)의 출력이 활성화하고, 이에 따라 커맨드가 플래그 생성 회로(플립플롭 회로 ;6026)에 입력된다.

한편으로, 행 어드레스 데이타는 래치 회로(6028)에 입력되어 유지된다.

마찬가지로 하여, 행 로컬 제어 회로(640)는 자신이 선택되면 AND 회로(6404)의 출력이 활성화하고, 이에 따라 커맨드가 플래그 생성 회로(플립플롭 회로 ; 6402)에 입력된다.

한편으로, 행 어드레스 데이타는 래치 회로(6406)에 입력되어 유지된다.

주로우 디코더(6022)는 메인 워드선 MWL을 선택하고 행 로컬 제어 회로(640)는 선택 회로(6102)에 의해 서브 워드선 SWL을 선택한다.

주컬럼 디코더(6202)는 메인 컬럼 선택선 MYS를 선택하고 열 로컬 제어 회로(630)는 선택 회로(6302)에 의해 서브 컬럼 선택선 SYS를 선택한다.

이상의 구성에 의해 메모리 셀 MC가 선택된다.

도 22는 메인 워드선과 서브 워드선의 구성을 설명하기 위한 도면이다.

도 22를 참조하여, 주로우 디코더(6022) 중에 포함되는 MWL 디코더 회로(6100)는 행 어드레스 신호에 따라 대응하는 메인 워드선 MWL을 선택하고 활성화한다. 이 선택 동작 중에서는 스위치 SW1은 도통 상태가 되며 메인 워드선 MWL과 MWL 디코더 회로(6100)를 결합한다.

활성화된 메인 워드선의 전위 레벨은 비선택 상태에서 리셋트 신호 RST에 의해 리셋트되어 있던 래치 회로(6101)에 유지된다.

래치 회로(6101)는 래치 회로(6028)에 포함되는 회로이다.

서브 워드선 SWL의 전위 레벨은 비선택 상태에서는 리셋트 신호 RST의 활성화에 따라 도통 상태가 되는 n 채널 MOS 트랜지스터(6104)에 의해 접지 전위에 리셋트되어 있다.

선택 동작 중에서는 서브 워드선 SWL의 전위 레벨은 래치 회로(6110)에 의해 래치되는 구성으로 되어 있다.

한편, 서브 워드선 SWL이 선택될 때는 행 로컬 제어 회로(610)로부터의 신호 ROWB가 활성 상태('H' 레벨)가 되며, p 채널 MOS 트랜지스터(6106)를 통해 n 채널 MOS 트랜지스터(6108)의 게이트 전위가 드라이브되고, 이 n 채널 MOS 트랜지스터(6108)가 도통 상태가 된다. 이에 따라, 서브 워드선 SWL에 메인 워드선 MWL의 전위 레벨이 전달된다.

이 후, 스위치 SW1은 차단 상태가 되며 MWL 디코더 회로(6100) 등은 리셋트된다.

이상의 동작에 의해, 선택된 메인 워드선 MWL 및 서브 워드선 SWL의 전위 레벨을 유지한채로 MWL 디코더(6100) 등을 리셋트 상태 혹은 계층 전원에 의한 동작 상태로 함으로서 활성 동작 중에서도 소비 전력을 저감하는 것이 가능하다.

이후는 도 21에서 예를 들면 제1행 제2열에 설치된 뱅크를 예를 들면 뱅크(12)라고 부르기로 한다.

도 23은 메인 컬럼 선택선 MYS와 뱅크 00 ∼ 뱅크 33 중 예를 들면, 제1열에 속하는 뱅크 01 ∼ 뱅크31에 각각 대응하는 서브 컬럼 선택선 SYS0 ∼ SYS3의 구성의 설명도이다.

예를 들면, 서브 컬럼 선택선 SYS0은 리셋트 신호 RST의 활성화에 따라서 도통 상태가 되는 n 채널 MOS 트랜지스터(6304)에 의해 접지 전위에 리셋트된다.

한편, 서브 컬럼 선택선 SYS0이 선택되는 경우는 열 로컬 제어 회로(630)로부터의 뱅크 01에 대응하는 신호/COLBF0이 활성 상태('L' 레벨)가 되며 p 채널 MOS 트랜지스터(6306)가 도통 상태가 된다. 이에 따라, 서브 컬럼 선택선 SYS에 메인 컬럼 선택선 MYS의 전위 레벨이 전달된다.

다른 서브 컬럼선 SYS1 ∼ SYS3에 대해서도 마찬가지의 구성이다. 또한, 다른 열에 속하는 뱅크에 대해서도 마찬가지의 메인 컬럼 선택선과 서브 컬럼 선택선의 구성이 설치되고 있다.

또, 도 21 및 도 22에서 설명한 바와 같은 계층 워드선 구조 및 계층 컬럼 선택선 구조를 실시예 1 ∼ 4의 동기형 반도체 기억 장치에 이용하는 것도 가능하다.

도 24는 도 21에 도시한 어레이형으로 분할된 뱅크에 적용되는 계층 구조의 컬럼 선택선의 다른 구성을 나타내는 도면이다.

후에 설명한 바와 같이, 컬럼 선택 신호는 펄스적이며 뱅크 00 ∼ 뱅크 33 중 뱅크 ij(i=0 ∼ 3, j=0 ∼ 3)에서 컬럼이 활성화하고 있는 것으로 한다. 또한, 이 경우 1개의 메인 컬럼 선택선 MYS에 복수의(이 경우 4개) 서브 컬럼 선택선 SYS가 접속되어 있다.

제i행의 뱅크가 활성화하고 있는 것을 나타내고 또한 메인 선택선 MYS에 의해 제어되는 복수의 서브 컬럼 선택선 중, k번째(k=0 ∼ 3)의 서브 컬럼 선택선이 선택된 것을 나타내는 플래그인 신호/COLDik가 활성화되며 또한 메인 컬럼 선택선MYS가 활성화되면 대응하는 서브 컬럼 선택선 SYS가 활성화된다.

또, 복수의 서브 컬럼 선택선 SYS를 개별로 활성화하는 다른 방식으로서는 신호 /COLDik를 게이트에 받는 PMOS 트랜지스터 대신에, 열 선택 동작이 활성화된 것을 나타내는 플래그 신호/COLBF가 활성화되며 또한 복수의 서브 컬럼 선택선 SYS 중에서 1개를 선택하는 디코드 신호가 입력될 때에 서브 컬럼선이 활성화하도록 신호/COLBF를 게이트에 받는 PMOS 트랜지스터와 디코드 신호를 게이트에 받는 복수의 MOS 트랜지스터가 직렬로 설치되는 구성으로 하는 것도 가능하다.

도 25는 도 21에 도시한 동기형 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트이다.

시각 t1에서, 행 뱅크 어드레스 및 열 뱅크 어드레스에 따라서 선택된 뱅크가 활성화하고 플래그 신호 FLAG도 활성 상태가 된다. 이퀄라이즈 신호 EQ의 불활성화에 따라서, 로컬 이퀄라이즈 신호 l.EQ도 불활성화하며, 선택된 뱅크 중의 비트선쌍 등의 이퀄라이즈 상태가 해제된다. 또한, 어드레스 신호의 취득 동작을 지시하는 로컬 드라이브 신호 l.FXDRV도 활성화한다. 한편, 신호 SCRC, SCRC2(도시하지 않음)는 활성 상태가 된다.

시각 t2에서, 워드선 활성화 신호 RXT가 활성화하고 로우 어드레스 신호에 따라서 워드선의 선택 동작이 행해지며 시각 t3에서 센스 앰프 활성화 신호 SE의 활성화에 따라서, 로컬 센스 앰프 활성화 신호 l. SE도 활성화하여 선택된 복수의 메모리 셀로부터의 데이타가 대응하는 비트선 전위로서 증폭된다.

시각 t4에서, 로컬 드라이브 신호 l.FXDRV는 불활성 상태가 되지만 어드레스신호는 레벨 유지 회로에 의해 유지되고 있다.

로컬 센스 앰프 활성화 신호 l.SE, 로컬 이퀄라이즈 신호 l.EQ 등은 선택된 뱅크의 동작 중에서는 각각 소정의 기간, 레벨 유지 회로에 의해 그 레벨이 유지되고 있다.

이후는 행 뱅크 어드레스 및 열 뱅크 어드레스에 따라 순차 다른 뱅크의 선택 동작이 행해진다.

또, 이상의 설명에서는 신호 EQ, RXT, SE 등은 각각 대응하는 소정 기간 활성 상태가 되는 것으로 하고 있지만, 로컬 센스 앰프 활성화 신호 l.SE, 로컬 이퀄라이즈 신호 l.EQ 등은 레벨 유지 회로에 의해 그 레벨이 유지되므로 신호 EQ, RXT, SE 등은 단안정 펄스라도 좋다.

도 26은 그와 같은 경우의 동작을 설명하기 위한 타이밍차트이다. 그 동작은 기본적으로 도 25의 경우의 동작과 마찬가지이므로, 그 설명은 반복하지 않는다.

이상과 같은 구성이라도 칩 면적에 차지하는 제어계 회로의 점유 면적을 억제하면서 대기 동작 중 및 활성 동작 중의 소비 전력을 저감하는 것이 가능하다.

[실시예 6]

실시예 5의 동기형 반도체 기억 장치(2000)에서는 뱅크를 어레이형으로 분할하여 배치하는 구성으로 하였다. 실시예 1의 동기형(1000)의 구성에서도 개개의 뱅크를 더욱 분할하고 어레이형의 뱅크의 구성으로 하는 것이 가능하다.

도 27은 도 1에 도시한 동기형 반도체 기억 장치의 구성에서 예를 들면 메모리 셀 어레이(100a, 100b)를 행 방향으로 더욱 2등분하여, 도 1의 구성에서는 2뱅크였던 것을 4뱅크로 한 경우의 구성을 나타내는 개략 블럭도이다.

이 경우, 뱅크 0∼ 뱅크 3의 각 뱅크에 대응하여 로우 프리디코더(36a ∼ 36d)가 설치되며 또한 컬럼 프리디코더(34a ∼ 34d)가 설치된다. 더구나, 로우 디코더(44)에서는 메인 워드 드라이버에 대해, 프리디코드된 로우 선택 신호를 메인 워드 드라이버 MWD에 전달하기 위해서, 각각의 뱅크에 대응하여 로우 선택 신호선 RPDL0 ∼ RPDL3이 설치되는 구성으로 되어 있다.

이러한 구성으로는, 뱅크수를 증가시킴으로써 로컬 제어계의 회로인 로우 프리디코더(36)나 컬럼 프리디코더(34), 게다가 로우 선택 신호선 RPDL0 ∼ RPDL3에 의한 칩 면적의 증대가 커지게 된다.

도 28은 이러한 문제를 회피하기 위한 실시예 6의 동기형 반도체 기억 장치(3000)의 구성 일부를 설명하기 위한 개략 블럭도이다. 동기형 반도체 기억 장치(3000)에서는 로우 프리디코더(36)로부터의 로우 선택 신호를 유지하는 래치 회로(700a, 700b)를 설치하는 구성으로 되어 있다.

즉, 컨트롤 회로(20)의 제어 하에 어드레스 버스(50)에 의해 전달되며 뱅크 어드레스 버스(51)로부터의 신호에 따라, 대응하는 뱅크가 선택되면 로우 프리디코더(36)는 행 어드레스를 입력하여 프리디코드하고, 이 프리디코드 신호는 로우 선택 신호선 RPDL에 의해, 래치 회로열(700a, 700b)에 전달되어 유지된다. 메인 워드 드라이버 MWD는 이 래치 회로열(700a, 700b)에 유지된 프리디코드 신호에 기초하여 대응하는 메인 워드선의 선택을 행한다.

즉, 행 어드레스는 로우 프리디코더(36), 래치 회로열(700a, 700b) 각각에 전달되는 과정에서 각각 래치 회로에 의해 유지되며 계층적으로 전달된다.

또, 여기서 뱅크 각각이 짝수 어드레스 영역 및 홀수 어드레스 영역으로 분할되어 있는 것은 다음 이유에 의한다.

이하에서는 실시예 6의 동기형 반도체 기억 장치(3000)의 컬럼 디코더(36)나 로우 프리디코더(34)의 기본적인 부분은 실시예 1 ∼ 실시예 4의 구성과 마찬가지이므로 이 실시예 1 ∼ 실시예 4의 구성을 예로 들어 설명한다.

즉, 동기형 반도체 기억 장치(3000)를 데이타 출력의 타이밍으로서 클럭 신호의 상승 및 하강의 양 엣지로 데이타를 출력할 수 있도록 동작시키기로 한다. 이하, 이러한 동작을 행하는 SDRAM을 더블 데이타레이트 SDRAM(이하, DDR-SDRAM)이라고 부른다.

이 때, 예를 들면 도 15를 참조하여 컬럼계의 억세스에서는 어드레스 신호는 컬럼 어드레스 래치(550)에 입력된다.

이 열 어드레스의 버스트 동작 시에서의 변화의 방법은 인터리브 방식과 시켄셜 방식 2종류가 있다. 그 변화의 방법 중 어느 것을 선택하느냐에 대해서는 어드레스 신호의 조합에 따라 모드 레지스터(도시하지 않음) 중에 동작 정보로서 축적된다. 이 모드 레지스터 제어에 따라서 버스트 어드레스 카운터(552, 554)의 변화의 방법이 다르게 된다.

DDR-SDRAM 동작 모드에서는 외부 클럭 신호의 1사이클에서 데이타를 2회 출력하는 것이 필요하다. 그래서, DDR-SDRAM 동작 모드에서의 내부 회로의 동작으로는 1클럭 사이클에서 선택된 메모리 어레이 블럭으로부터 2개의 데이타를 판독하게 된다. 그 때문에, 버스트 어드레스 카운터(552, 554)로부터 출력되는 어드레스 신호는 이 2개의 데이타를 판독하기 위한 2개의 어드레스를 한번에 발생시키는 것이 필요해진다.

이 경우, 문제가 되는 것은 버스트 어드레스의 초기 상태 즉 외부로부터 부여되는 열 어드레스 신호는 짝수 혹은 홀수 중 어느쪽의 어드레스라도 좋기 때문에 버스트 어드레스의 생성은 입력된 어드레스로부터 순차 인크리먼트하여 행하면 좋은 것은 아니다.

예를 들면, 외부로부터 열 어드레스 신호로서 1이 입력된 경우에서도 발생되어야 할 쌍의 내부 열 어드레스 신호는 시켄셜 모드의 경우에는 (1, 2)인데 대해 인터리브 모드의 경우에는 (1, 0)이 된다.

따라서, 짝수의 어드레스에서의 열 선택이 행해지는 장소와, 이와 쌍이 되는 홀수의 어드레스에서의 열선택(열선택 신호가 활성화되는 열)의 장소가 다르게 된다.

이 때문에, 동기형 반도체 기억 장치(3000)에서는 짝수 어드레스에 대응하는 영역과 홀수 어드레스에 대응하는 영역에 메모리 셀 어레이 블럭의 각각을 분할하고, 짝수의 어드레스에 대응하는 열선택 신호와, 홀수의 어드레스에 대응하는 열선택 신호의 디코더를 분리하고 독립적으로 동작시키는 구성으로 되어 있다.

도 29는 도 28에 도시한 래치 회로열(700a, 700b) 중에 포함되는 로우 래치 회로(710)의 구성을 설명하기 위한 회로도이다.

도 29를 참조하여, 로우 래치 회로(710)는 래치 회로(7102)와, 래치 회로(7102)의 입력 노드와 접지 전위 간에 직렬로 접속되는 N 채널 MOS 트랜지스터(7104, 7106, 7108)를 포함한다.

N 채널 MOS 트랜지스터(7104)의 게이트에는 로우 프리디코드 신호 DRAij가 부여되며, N 채널 MOS 트랜지스터(7106)의 게이트에는 로우 프리디코드 신호 DRAk1이 부여되며, N 채널 MOS 트랜지스터(7108)의 게이트에는 뱅크가 선택되는 기간 중 활성이 되는 뱅크 선택 신호 BSF가 입력한다.

래치 회로(7102)의 출력 노드와 접지 전위 간에는 리셋트 신호 RST에 의해 도통 상태가 되는 N 채널 MOS 트랜지스터(7110)가 접속된다.

로우 래치 회로(710)는 더욱 래치 회로(7112)의 출력을 받는 인버터(7112)와, 인버터(7102)의 출력을 받아 메인 워드 드라이버 MWD에 부여하는 인버터(7114)를 포함한다. 메인 워드 드라이버 MWD에서는 인버터(7114)의 출력을 받아 승압 전위로 변환하고 선택된 메인 워드선 MWL에 부여한다.

도 30은 도 28에 도시한 로우 프리디코더(36)의 구성을 나타내는 개략 블럭도이다. 도 4에 도시한 구성과 다른 점은 이하의 그대로이다.

뱅크수가 증가함에 따라, 뱅크 어드레스 버스(51c)가 버스 B0 ∼ B31로 되어 있는 것이다.

또한, 로우 프리디코더(36)가 4개의 뱅크에 공통으로 설치됨에 따라 대응하는 뱅크가 선택된 경우에, 각각의 뱅크 활성화 플래그 BAF0 ∼ BAF3을 생성하는 플래그 생성 회로(720)가 설치되어 있는 것이다.

또한, 각 뱅크 활성화 플래그 BAF0 ∼ BAF3을 받아 유지하고 대응하는 로우 래치 회로(700a, 700b)에 뱅크 선택 신호 BSF0 ∼ BSF3을 출력하는 레벨 홀더(740)가 또한 설치된다.

즉, 도 4에 도시한 실시예 1의 동기형 반도체 기억 장치(1000)에서는 레벨 홀더(208)로부터의 출력 신호가 뱅크의 선택·활성화를 지시하고 있는데 대해 실시예 6의 동기형 반도체 기억 장치에서는 한개의 로우 프리디코더로부터 각 뱅크에 대한 뱅크 활성화 플래그 BAF0 ∼ BAF3 및 뱅크 선택 신호 BSF0 ∼ BSF3이 출력된다.

또한, 각 뱅크에 대해 리셋트 신호 RST를 출력하는 리셋트 지시 회로(750) 및 각 뱅크에 대해 어드레스 신호의 입력 동작을 지시하는 로컬 드라이브 신호 l.FXDRV를 출력하는 드라이브 회로(760)도 설치된다.

또, 신호 l.EQ, 신호 l.RXT, 신호 l.SE를 출력하는 구성은 기본적으로 도 4의 구성과 마찬가지이다.

도 31은 로우 프리디코더로부터의 신호 l.FXDRV에 따라, 행 어드레스 버스(50c)로부터 행 어드레스를 입력하는 행 어드레스 입력 회로(260)의 구성을 나타내는 개략 블럭도이다.

도 4의 구성과 기본적으로 동일하지만 이하의 점이 다르다. 즉, 도 31에서는 래치 회로(250)가 신호 l.FXDRV에 의해 구동되는 구성으로 되어 있다. 래치 회로(250)는 행 어드레스를 입력한 후는 어드레스 버스(50c)와는 분리된다.

또, 도 31에서는 래치 회로로부터의 출력이 용장 행 디코더(270)에 부여되며대응하는 용장 로우 선택 신호선 RDPL에 부여된다.

용장 행 디코더(270)로부터의 출력에 따라서 어느 하나의 용장행이 선택될 때에는 용장 판정 회로(268)로부터 출력되는 히트 에러 신호 H/M에 따라 정규 메모리 셀 행에 대응하는 드라이버 회로(254)의 동작은 정지된다.

도 32는 도 28에 도시한 컬럼 프리디코더(34)의 구성을 나타내는 개략 블럭도이다. 도 15에 도시한 실시예 4의 구성과 다른 점은 이하의 그대로이다.

상술한대로, 뱅크수가 증가함에 따라, 뱅크 어드레스 버스(51c)가 버스 B0 ∼ B31로 되어 있다.

또한, 컬럼 프리디코더(34)가 4개의 뱅크에 공통으로 설치됨에 따라, 대응하는 뱅크가 선택된 경우에, 각각의 열 선택 활성화 플래그 Col. FLAG0 ∼ Col. FLAG3을 생성하는 플래그 생성 회로(518a ∼ 518d)가 설치되는 것이다.

또한, 각 열 선택 활성화 플래그 Col. FLAG0 ∼ Col. FLAG3을 받아서 후에 설명한 바와 같이, 대응하는 용장 열로부터의 판독 데이타를 글로벌 I/O 버스 G-I/O로의 전달을 제어하는 열 선택 동작 제어 회로(580)를 구비하는 구성으로 되어 있는 것이다. 열 선택 동작 제어 회로(580)는 열용장 디코더(456)로부터의 출력을 받아 용장열에 대응한 메인 I/O선쌍과 글로벌 I/O 버스 G-I/O와의 접속을 제어하는 신호를 생성하는 디코더(457)를 포함한다. 또, 열 선택 동작 제어 회로(580)는 보다 일반적으로 열계의 선택 동작을 제어하는 신호를 생성함으로서 디코더(457) 등의 구성은 예시에 불과하다.

또, 신호 Read. FLAG, 신호 Write. FLAG 등을 출력하는 구성은 기본적으로도 15의 구성과 마찬가지이다.

도 33은 열계의 로컬 제어 회로에 대해서 용장 회로 부분의 제어계도 포함시킨 구성을 나타내는 개략 블럭도이다.

도 33을 참조하여, 어드레스 처리부 APU는 뱅크 0 내지 4의 열 선택 동작을 제어하기 위한 회로이며 용장 판정부(408a)는 용장 영역 SR0 ∼ SR3에 대한 열판정 동작을 제어하기 위한 회로이다.

이하에 설명하는대로 용장 영역 SR0은 짝수 어드레스에 대응한 영역(100a0, 100a1) 양쪽에 대해 용장 치환을 행하는 것이 가능한 구성으로 되어 있다.

어드레스 처리부 APU는 중앙으로부터 어드레스 버스(50c)에 의해서 전달된 13비트의 어드레스 Add(C : 0)를 펄스 발생 회로(512)의 출력에 따라 입력하는 1차 래치 회로(550a)와, 1차 래치 회로(550a)가 출력하는 컬럼 어드레스를 래치하는 래치 회로(550b)와, 1차 래치 회로(550a)의 하위 3비트를 동작 조건에 따라 변환하는 어드레스 변환 회로(554a)와, 어드레스 변환 회로(554a)의 출력을 받아 클럭 신호 CCLK에 동기하여 버스트 동작을 위해 카운트를 행하는 카운터(554b, 554c)와, 래치 회로(550b) 및 카운터(554b, 554c)의 출력을 받는 프리디코더(556a, 556b, 557, 558)와, 프리디코더(556a, 556b, 557, 558)의 출력을 지연시켜서 출력하는 시프터(560a, 560b)와, 시프터(560a, 560b)의 출력을 메모리 어레이 중에 출력하는 드라이버(562a, 562b)와, 래치 회로(550b)에 의해서 래치된 어드레스 신호를 받아 용장 판정을 행하는 용장 판정부(408)를 포함한다.

여기서, 신호 CCLK는 내부 클럭 신호 int.CLK의 반전한 신호이며카운터(554b, 554c)는 이 내부 클럭 신호 int.CLK가 불활성인 기간 중에 카운트업 동작을 행하게 된다.

도 33 중 프리 디코더(556a, 556b) 시프터(560a, 560b) 및 드라이버(562a, 562b)는 홀수 어드레스 영역에 대응한 열 선택 신호를 프리디코드 라인에 출력하기 위한 구성을 나타낸다.

짝수 어드레스 영역에 대한 용장 판정부(408a)와 마찬가지로, 홀수 어드레스 영역(100a2)에 대응하여도 용장 판정부(408b)가 설치되고 있다.

용장 판정부(4086)는 용장 판정 회로(456)와, 용장 판정 회로(456) 및 OR 회로(458)의 출력을 지연시켜서 출력하는 시프터(460, 461)와, 시프터(460)의 출력을 메모리 어레이 중에 출력하는 드라이버(462)를 포함한다.

다음에 간단하게 동작을 설명한다.

동기형 반도체 기억 장치(3000)의 중앙부로부터 보내진 어드레스 신호는 컬럼으로의 억세스 신호 COLA와 뱅크 어드레스에 기초하는 펄스 발생 회로(512)의 출력에 따라 1차 래치 회로(550a)에 컬럼 어드레스로서 입력된다.

1차 래치 회로(550a)는 래치 회로(550b)와 어드레스 변환 회로(554a)에 컬럼 어드레스를 송출한 후 신호 SCRC에 의해 셋트된다. 이 1차 래치 회로(550a)는 전원 투입 시에도 전원 투입일 때에만 발생하는 신호 Vup에 따라 리셋트된다.

컬럼 어드레스의 하위 3비트는 버스트 동작을 위한 처리에 관한 것으로, 어드레스 변환 처리를 실시한 후 카운터에 입력된다.

실제는 홀수 어드레스와 짝수 어드레스가 동시에 처리되기 때문에 최하위 어드레스는 공통으로 되며, 카운터 처리가 되는 것은 하위 3비트 중 2비트가 된다.

이 결과가 뱅크의 메모리 어레이의 홀수 어드레스 영역과 짝수 어드레스 영역의 각 프리디코더에 전달된다. 또한 용장 판정 회로에도 컬럼 어드레스가 입력되며 용장 메모리 열로의 치환이 행해진 경우에는 OR 회로(458)로부터 출력되는 신호가 활성 상태가 되며, 그에 따라 소정의 시간 지연하여 출력되는 드라이버 회로(462)로부터의 출력이 용장 메모리 열의 치환을 지시하는 히트 신호 Hit로서 인식된다. 또, 신호 Hit가 불활성인 경우는 용장 메모리 열로의 치환이 행해지지 않게 되며, 이 경우는 용장열로의 변환이 에러(Miss)가 난 것으로 보기로 한다. 따라서, 드라이버 회로(462)로부터 출력되는 신호는 총칭하여 히트/ 에러 신호(이하 H/M 신호)라고 부른다.

이상 설명한대로, 짝수 어드레스부(408)에 대응하여 설치된 복수의 용장 판정 회로의 판정 결과는 OR 회로(458)에서 OR 처리가 이루어지며, 어느 하나의 용장 치환이 실시되었는지의 여부의 판정 결과로서 인식된다.

입출력 선택 회로(457)로부터 시프터 및 드라이버를 경유하여 출력되는 입출력 선택 신호 I/O-Sel.은 후에 설명한 바와 같이, 용장 영역 SR0 ∼ SR3에 속하는 메인 I/O선쌍 RM-I/O에 의해 판독된 데이타를 어느쪽의 글로벌 I/O 버스 G-I/O에 출력하는지를 지시하는 신호이다.

[용장 메모리 셀 열의 배치]

도 34는 정규 메모리 셀 열, 용장 메모리 셀 열, 서브 I/O선쌍 S-I/O, RS-I/O 및 메인 I/O선쌍 M-I/O, RM-I/O에 의해 판독된 데이타가 글로벌 I/O 버스 G-I/O에 전달되는 경로를 설명하기 위한 개략 블럭도이다.

영역(100a0)에서의 정규 메모리 셀 열에 대응하는 열 선택선 YS0이 활성화함으로써 판독된 데이타는 메인 I/O선쌍 M-I/O를 경유하여 판독/ 기록 앰프(802, 804, 806, 808)에 전달되며, 증폭된 후 대응하는 글로벌 I/O 버스 G-I/O로 전달된다.

이에 대해, 영역(100a0)의 용장열 영역(스페어 영역) SR0에 대응하여 설치된 메인 I/O선쌍 RM-I/O를 경유하여 판독된 데이타는 대응하는 판독/ 기록 앰프(810 ∼ 816)에 의해 각각 증폭된다.

판독/ 기록 앰프(810 ∼ 816)에 의해 증폭된 데이타는 멀티플렉서(818)에 입력되며, 도 32에서 설명한 신호 I/O-Sel.에 따라 대응하는 글로벌 I/O 버스 G-I/O 중 소정의 데이타선쌍에 전달된다.

여기서, 영역(100a0)의 정규 메모리 셀 열의 영역으로부터 판독된 데이타는 글로벌 G-I/O선쌍 G-I/O(0 ∼ 3)에 전달된다.

이에 대해, 용장열 영역 SR0로부터 판독된 데이타는 멀티플렉서(818)를 경유하여 글로벌 I/O 버스 중 G-I/O선쌍 (0 ∼ 7) 중 어느 하나에 전달된다.

이것은 이미 1개의 짝수 어드레스 영역인 100a1로부터 판독된 데이타는 글로벌 I/O 버스 중 G-I/O선쌍 (4 ∼ 7)에 전달되기 때문에, 스페어 영역 SR0이 이 영역(100a0)의 정규 메모리 셀 열 영역 및 100a1의 정규 메모리 셀 열 영역 중 어느 하나라도 치환 가능하게 하기 위해서, 멀티플렉서(618)로부터의 출력은 영역(100a0, 100a1)의 접속하는 G-I/O선쌍의 전부 접속하는 구성으로 되어 있기 때문이다.

이상과 같은 구성에 의해, 실시예 1의 동기형(1000)의 구성에서 개개의 뱅크를 더욱 분할하고 어레이형의 뱅크의 구성으로 한 동기형 반도체 기억 장치(3000)를 구성하는 것이 가능하다. 이 경우, 선택한 메모리 셀 열로부터의 데이타를 판독할 때의 데이타 폭은 각 뱅크의 행 방향의 사이즈에는 변화가 없으므로, 동기형 반도체 기억 장치(1000)와 마찬가지의 데이타 폭을 확보할 수 있다.

이러한 구성에 의해, 칩 면적의 증대나 소비 전력의 증대를 억제하면서 하나의 메모리 셀 어레이 매트로부터 추출할 수 있는 데이타수를 확보하는 것이 가능하다.

Claims

외부 클럭 신호에 동기하여 어드레스 신호와 제어 신호를 받고 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서,

행렬형으로 배치되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 복수의 메모리 셀 블럭으로 분할됨 -;

상기 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 동기 신호 발생 회로;

상기 내부 클럭 신호에 동기하여 외부로부터 상기 어드레스 신호를 취득하는 어드레스 신호 입력 회로;

상기 복수의 메모리 셀 블럭에 공통으로 설치되며, 상기 어드레스 신호 입력 회로로부터의 상기 어드레스 신호를 전달하는 어드레스 버스;

상기 메모리 셀 블럭에 대응하여 설치되며 상기 어드레스 버스로부터의 상기 어드레스 신호에 따라 상기 메모리 셀을 선택하는 복수의 선택 회로를 포함하며,

각 상기 선택 회로는 상기 어드레스 버스로부터의 상기 어드레스 신호에 기초하여, 대응하는 메모리 셀 블럭이 선택되는 것을 감지하여, 상기 어드레스 신호를 취득하는 어드레스 신호 취득 회로와, 상기 어드레스 신호 취득 회로로부터의 신호 레벨을 유지하는 레벨 유지 회로를 포함하는 동기형 반도체 기억 장치.
외부 클럭 신호에 동기하여 어드레스 신호와 제어 신호를 받고 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서,

행렬형으로 배치되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 복수의 메모리 셀 블럭으로 분할됨 - ;

상기 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 동기 신호 발생 회로;

상기 내부 클럭 신호에 동기하여 외부로부터 상기 제어 신호를 입력하여 상기 동기형 반도체 기억 장치의 동작을 제어하는 내부 제어 신호를 출력하는 중앙 제어 회로;

상기 복수의 메모리 셀 블럭에 공통으로 설치되며, 상기 내부 제어 신호를 전달하는 커맨드 데이타 버스;

상기 복수의 메모리 셀 블럭에 공통으로 설치되며, 어드레스 신호를 전달하기 위한 어드레스 버스;

상기 메모리 셀 블럭에 대응하여 설치되며, 상기 커맨드 데이타 버스로부터의 상기 내부 제어 신호에 따라 상기 대응하는 메모리 셀 블럭의 동작을 제어하는 복수의 로컬 제어 회로를 포함하며,

각 상기 로컬 제어 회로는 상기 어드레스 버스로부터의 상기 어드레스 신호에 기초하여, 상기 대응하는 메모리 셀 블럭이 선택되는 것을 감지하여, 상기 내부 제어 신호를 취득하는 제어 신호 취득 회로와, 상기 제어 신호 취득 회로로부터의 신호 레벨을 유지하는 레벨 유지 회로를 포함하는 동기형 반도체 기억 장치.
외부 클럭 신호에 동기하여 어드레스 신호와 제어 신호를 받고, 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서,

행렬형으로 배치되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는, 제1 복수개의 열 및 제2 복수개의 행에 배치되는 복수의 메모리 셀 블럭으로 분할됨- ;

상기 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 동기 신호 발생 회로;

상기 내부 클럭 신호에 동기하여 외부로부터 상기 어드레스 신호를 취득하는 어드레스 신호 입력 회로;

상기 복수의 메모리 셀 블럭에 공통으로 설치되며, 상기 어드레스 신호 입력 회로로부터의 상기 어드레스 신호를 전달하는 어드레스 버스;

상기 메모리 셀 블럭에 대응하여 설치되며, 상기 어드레스 버스로부터의 상기 어드레스 신호에 따라 상기 메모리 셀을 선택하는 복수의 선택 회로를 포함하며,

각 상기 선택 회로는 상기 어드레스 버스로부터의 상기 어드레스 신호에 기초하여, 대응하는 메모리 셀 블럭이 선택되는 것을 감지하여, 상기 어드레스 신호를 취득하는 어드레스 신호 취득 회로와, 상기 어드레스 신호 취득 회로로부터의 신호 레벨을 유지하는 레벨 유지 회로를 포함하는 동기형 반도체 기억 장치.