JPH03260996A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置に関し、特に外部端子を
備えた半導体集積回路装置に関する。
備えた半導体集積回路装置に関する。
［従来の技術］
第１３図および第１４図は、それぞれ１Ｍワード×１ビ
ット構戊および２５６にワード×４ビット構成のスタテ
ィックＲＡＭ （ランダムアクセスメモリ）をパッケー
ジに装着した状態のピン配置の一例を示す図である。
ット構戊および２５６にワード×４ビット構成のスタテ
ィックＲＡＭ （ランダムアクセスメモリ）をパッケー
ジに装着した状態のピン配置の一例を示す図である。
第１３図のスタティックＲＡＭにおいて、ピン１〜ピン
６、ピン８〜ピン１１、ピン１７〜ピン２０、ピン２２
〜ピン２７はアドレス信号Ａが与えられるアドレス入力
端子、ピン１２はデータＱを出力するデータ出力端子で
ある。ピン１３は続出書込コントロール信号Ｗが与えら
れる続出書込コントロール端子である。読出書込コント
ロール信号Ｗは、ｒＬＪ レベルのとき書込を示し、ｒ
ＨＪレベルのとき続出を示す。ピン１４は電源電位Ｖ８
．（通常ＯＶ）が与えられる接地端子、ピン１５はチッ
プセレクト信号Ｃ８が与えられるチップセレクト端子で
ある。チップセレクト信号Ｃ８はｒＬＪレベルのとき選
択状態を示し、「Ｈ」レベルのとき非選択状態またはス
タンドバイ状態を示す。ピン１６はデータＤを入力する
データ入力端子、ピン２８は電源電位Ｖｃｃ（通常５Ｖ
）が与えられる電源端子である。ピン７およびピン２１
は未接続の端子である。
６、ピン８〜ピン１１、ピン１７〜ピン２０、ピン２２
〜ピン２７はアドレス信号Ａが与えられるアドレス入力
端子、ピン１２はデータＱを出力するデータ出力端子で
ある。ピン１３は続出書込コントロール信号Ｗが与えら
れる続出書込コントロール端子である。読出書込コント
ロール信号Ｗは、ｒＬＪ レベルのとき書込を示し、ｒ
ＨＪレベルのとき続出を示す。ピン１４は電源電位Ｖ８
．（通常ＯＶ）が与えられる接地端子、ピン１５はチッ
プセレクト信号Ｃ８が与えられるチップセレクト端子で
ある。チップセレクト信号Ｃ８はｒＬＪレベルのとき選
択状態を示し、「Ｈ」レベルのとき非選択状態またはス
タンドバイ状態を示す。ピン１６はデータＤを入力する
データ入力端子、ピン２８は電源電位Ｖｃｃ（通常５Ｖ
）が与えられる電源端子である。ピン７およびピン２１
は未接続の端子である。
１４図のスタティックＲＡＭにおいては、ピン１２がア
ドレス信号入力端子、ピン１３がチップセレクト端子、
ピン１５が書込読出コントロール端子、ピン１６〜１つ
がデータを入力しまたは出力するデータ入出力端子とな
っており、他のピンは第１３図のスタティックＲＡＭと
同様である。
ドレス信号入力端子、ピン１３がチップセレクト端子、
ピン１５が書込読出コントロール端子、ピン１６〜１つ
がデータを入力しまたは出力するデータ入出力端子とな
っており、他のピンは第１３図のスタティックＲＡＭと
同様である。
従来のスタティックＲＡＭにおいては、１Ｍワード×１
ビットや２５６にワード×４ビットのように語構成が異
なるデバイスは、第１３図および第１４図に示すように
、異なるピン配置を持つ異なるデバイスである。
ビットや２５６にワード×４ビットのように語構成が異
なるデバイスは、第１３図および第１４図に示すように
、異なるピン配置を持つ異なるデバイスである。
上記のようなＲＡＭのテストについて考える。
２５６にワード×４ビット構成のＲＡＭのテスト時には
、全アドレスを選択するために２５６にのアドレスを選
択する必要がある。一方、１Ｍワード×１ビット構戊の
ＲＡＭのテスト時には、全アドレスを選択するためにＩ
Ｍのアドレスを選択する必要がある。マーチ、チエッカ
−ボードなどのＮパターンと称されるテストパターンを
用いると、１Ｍワード×１ビット構成のＲＡＭのテスト
時間は、２５６にワード×４ビット構成のＲＡＭのテス
ト時間に比べ、４倍となる。また、ギヤロッピング等の
Ｎ２パターンと称されるテストパターンを用いると、そ
れは１６倍になる。このように、１Ｍワード×１ビット
構成のＲＡＭと２５６にワード×４ビット構戊のＲＡＭ
とは、メモリ容量は同じ１Ｍビットであっても、語構成
の違いにによリテスト時間が異なる。
、全アドレスを選択するために２５６にのアドレスを選
択する必要がある。一方、１Ｍワード×１ビット構戊の
ＲＡＭのテスト時には、全アドレスを選択するためにＩ
Ｍのアドレスを選択する必要がある。マーチ、チエッカ
−ボードなどのＮパターンと称されるテストパターンを
用いると、１Ｍワード×１ビット構成のＲＡＭのテスト
時間は、２５６にワード×４ビット構成のＲＡＭのテス
ト時間に比べ、４倍となる。また、ギヤロッピング等の
Ｎ２パターンと称されるテストパターンを用いると、そ
れは１６倍になる。このように、１Ｍワード×１ビット
構成のＲＡＭと２５６にワード×４ビット構戊のＲＡＭ
とは、メモリ容量は同じ１Ｍビットであっても、語構成
の違いにによリテスト時間が異なる。
テスト時間を短縮するために語構成を切換えることがで
きる半導体記憶装置が特開平１−１３４７９０号公報に
記載されている。この半導体記憶装置は、外部から与え
られる制御信号により、通常の使用時にはＩＭワード×
１ビット構成のＲＡＭに切換えられ、テスト時には２５
６ Ｋ 、ｘ ４ビツト構成のＲＡＭに切換えられる。
きる半導体記憶装置が特開平１−１３４７９０号公報に
記載されている。この半導体記憶装置は、外部から与え
られる制御信号により、通常の使用時にはＩＭワード×
１ビット構成のＲＡＭに切換えられ、テスト時には２５
６ Ｋ 、ｘ ４ビツト構成のＲＡＭに切換えられる。
第１５図〜第２５図を参照しながら、この半導体記憶装
置について説明する。
置について説明する。
第１５図は、この語構成が切換え可能な半導体記憶装置
をパッケージに装着した状態のピン配置を示す図である
。
をパッケージに装着した状態のピン配置を示す図である
。
ピン１〜ピン６、ピン８〜ピン１１、ピン２０゜ピン２
２〜ピン２７には、ＩＭワード×１ビット構成時（以下
、×１構成時という）および２５６にワード×４ビット
構成時（以下、×４構成時という）ともにアドレス信号
Ａが与えられる。ピン１４には、×１構成時および×４
構成時ともに接地電位Ｖｓｓ（通常ＯＶ）が与えられ、
ピン２８には、×１構成時および×４構成時ともに電源
電位Ｖ。Ｃ（通常５Ｖ）が与えられる。ピン１２には、
×１構成時にデータＱが出力され、×４構成時にアドレ
ス信号Ａが与えられる。ピン１３には、×１構成時に書
込読出コントロール信号Ｗが与えられ、×４構成時にチ
ップセレクト信号Ｃ８が与えられる。ピン１５には×１
構成時にチップセレクト信号Ｃ８が与えられ、×４構成
時に書込読出コントロール信号Ｗが与えられる。ピン１
６には、×１構成時にデータＤが与えられ、×４構成時
にデータＤが与えられるかまたはデータＱが出力される
。ピン１７〜ピン１９には、×１構成時にアドレス信号
Ａが与えられ、×４構成時にデータＤが与えられるかま
たはデータＱが出力される。ピン２１には、×１構成時
および×４構成時ともに切換信号Ｂｌ／Ｂ４が与えられ
る。
２〜ピン２７には、ＩＭワード×１ビット構成時（以下
、×１構成時という）および２５６にワード×４ビット
構成時（以下、×４構成時という）ともにアドレス信号
Ａが与えられる。ピン１４には、×１構成時および×４
構成時ともに接地電位Ｖｓｓ（通常ＯＶ）が与えられ、
ピン２８には、×１構成時および×４構成時ともに電源
電位Ｖ。Ｃ（通常５Ｖ）が与えられる。ピン１２には、
×１構成時にデータＱが出力され、×４構成時にアドレ
ス信号Ａが与えられる。ピン１３には、×１構成時に書
込読出コントロール信号Ｗが与えられ、×４構成時にチ
ップセレクト信号Ｃ８が与えられる。ピン１５には×１
構成時にチップセレクト信号Ｃ８が与えられ、×４構成
時に書込読出コントロール信号Ｗが与えられる。ピン１
６には、×１構成時にデータＤが与えられ、×４構成時
にデータＤが与えられるかまたはデータＱが出力される
。ピン１７〜ピン１９には、×１構成時にアドレス信号
Ａが与えられ、×４構成時にデータＤが与えられるかま
たはデータＱが出力される。ピン２１には、×１構成時
および×４構成時ともに切換信号Ｂｌ／Ｂ４が与えられ
る。
この半導体記憶装置においては、切換信号Ｂ１／Ｂ４が
「Ｌ」レベルのとき×４構成に設定され、切換信号Ｂｌ
／Ｂ４がｒＨＪレベルのとき×１構成に設定されるよう
に、各ピンの機能が切換えられる。
「Ｌ」レベルのとき×４構成に設定され、切換信号Ｂｌ
／Ｂ４がｒＨＪレベルのとき×１構成に設定されるよう
に、各ピンの機能が切換えられる。
なお、この半導体記憶装置においては、以下に示す回路
が同一の半導体チップ上に形成され、その半導体チップ
上の複数のパッドがボンディングワイヤにより第１５図
のパッケージのピン１〜２８に接続されている。
が同一の半導体チップ上に形成され、その半導体チップ
上の複数のパッドがボンディングワイヤにより第１５図
のパッケージのピン１〜２８に接続されている。
第１６図および第１７図は、ピン１２．１３１５．１６
およびピン１７〜１９の機能を切換えるための手段を示
すブロック図である。
およびピン１７〜１９の機能を切換えるための手段を示
すブロック図である。
第１６図および第１７図において、パッド１２ｐ、１３
ｐ、１５ｐ〜１９ｐはそれぞれ第１図のピン１２． １
．３． １５〜］９に接続されている。
ｐ、１５ｐ〜１９ｐはそれぞれ第１図のピン１２． １
．３． １５〜］９に接続されている。
切換信号Ｂｌ／Ｂ４がｒＬＪレベルのときには、パッド
１２ｐに与えられるアドレス信号Ａがアドレス入力バッ
ファ６１を介して内部回路に伝達され、切換信号Ｂｌ／
Ｂ４がｒＨＪレベルのときには、内部回路から与えられ
るデータＱがデータ出力バッファ６２を介してパッド１
２ｐに伝達される。
１２ｐに与えられるアドレス信号Ａがアドレス入力バッ
ファ６１を介して内部回路に伝達され、切換信号Ｂｌ／
Ｂ４がｒＨＪレベルのときには、内部回路から与えられ
るデータＱがデータ出力バッファ６２を介してパッド１
２ｐに伝達される。
また、切換信号Ｂｌ／Ｂ４がｒＬＪレベルのときには、
パッド１３ｐに与えられるチップセレクト信号Ｃ８が入
力初段６３を介してＣｓバッファ６４に与えられ、その
チップセレクト信号ｃｓはさらに内部回路に伝達される
。このとき、パッド１５ｐに与えられる書込読出コント
ロール信号Ｗが人力初段６３を介してＷＥバッファ６５
に与えられ、その書込読出コントロール信号Ｗはさらに
内部回路に伝達される。切換信号Ｂｌ／Ｂ４がｒＨＪ
レベルのときには、逆に、パッド１３ｐに与えられる書
込読出コントロール信号Ｗが入力初段６３およびＷＥバ
ッファ６５を介して内部回路に伝達され、パッド１５ｐ
に与えられるチップセレクト信号Ｃ８が人力初段６３お
よびＣＳバッファ６４を介して内部回路に伝達される。
パッド１３ｐに与えられるチップセレクト信号Ｃ８が入
力初段６３を介してＣｓバッファ６４に与えられ、その
チップセレクト信号ｃｓはさらに内部回路に伝達される
。このとき、パッド１５ｐに与えられる書込読出コント
ロール信号Ｗが人力初段６３を介してＷＥバッファ６５
に与えられ、その書込読出コントロール信号Ｗはさらに
内部回路に伝達される。切換信号Ｂｌ／Ｂ４がｒＨＪ
レベルのときには、逆に、パッド１３ｐに与えられる書
込読出コントロール信号Ｗが入力初段６３およびＷＥバ
ッファ６５を介して内部回路に伝達され、パッド１５ｐ
に与えられるチップセレクト信号Ｃ８が人力初段６３お
よびＣＳバッファ６４を介して内部回路に伝達される。
さらに、切換信号Ｂｌ／Ｂ４がｒＬＪレベルのときには
、パッド１６ｐに与えられるデータＤが×４構成用のデ
ータ人力バッファ６６を介して内部回路に伝達されるか
または内部回路から与えられるデータＱがデータ出力バ
ッファ６２を介してパッド１６ｐに伝達される。切換信
号Ｂｌ／Ｂ４がｒＨＪ レベルのときには、パッド１６
ｐに与えられるデータＤが×１構成用のデータ人力バッ
ファ６７を介して内部回路に伝達される。
、パッド１６ｐに与えられるデータＤが×４構成用のデ
ータ人力バッファ６６を介して内部回路に伝達されるか
または内部回路から与えられるデータＱがデータ出力バ
ッファ６２を介してパッド１６ｐに伝達される。切換信
号Ｂｌ／Ｂ４がｒＨＪ レベルのときには、パッド１６
ｐに与えられるデータＤが×１構成用のデータ人力バッ
ファ６７を介して内部回路に伝達される。
０
また、切換信号Ｂｌ／Ｂ４がｒＬＪレベルのときには、
パッド１７ｐに与えられるデータＤがデータ人力バッフ
ァ６６を介して内部回路に伝達されるかまたは内部回路
から与えられるデータＱがデータ出力バッファ６２を介
してパッド１７ｐに伝達される。切換信号Ｂ１／Ｂ４が
ｒＨＪレベルのときには、パッド１７ｐに与えられるア
ドレス信号Ａがアドレス人力バッファ６１を介して内部
回路に伝達される。
パッド１７ｐに与えられるデータＤがデータ人力バッフ
ァ６６を介して内部回路に伝達されるかまたは内部回路
から与えられるデータＱがデータ出力バッファ６２を介
してパッド１７ｐに伝達される。切換信号Ｂ１／Ｂ４が
ｒＨＪレベルのときには、パッド１７ｐに与えられるア
ドレス信号Ａがアドレス人力バッファ６１を介して内部
回路に伝達される。
なお、パッド１８ｐおよび１９ｐに接続される回路は、
パッド１７ｐに接続される回路と同様である。
パッド１７ｐに接続される回路と同様である。
次に第１８図〜第２５図にこの半導体記憶装置の各部の
具体的な回路図を示す。これらの図において、Ｎ５１〜
Ｎ７８は、ｎチャネルトランジスタを示し、Ｐ５１〜Ｐ
８１はｐチャネルトランジスタを示す。
具体的な回路図を示す。これらの図において、Ｎ５１〜
Ｎ７８は、ｎチャネルトランジスタを示し、Ｐ５１〜Ｐ
８１はｐチャネルトランジスタを示す。
第１８図は、第１６図および第１７図に示されるアドレ
ス人力バッファ６１の回路図である。
ス人力バッファ６１の回路図である。
第１および第２のコントロール信号Ｅ、Ｅは相１
補な信号であり、切換信号Ｂｌ／Ｂ４および反転切換信
号Ｂ４／Ｂｌにそれぞれ結合されている。
号Ｂ４／Ｂｌにそれぞれ結合されている。
アドレス人力バッファ６１は、第１のコントロール信号
ＥがｒＨＪレベルのとき活性化され、第１のコントロー
ル信号ＥがｒＬＪレベルのとき非活性化される。
ＥがｒＨＪレベルのとき活性化され、第１のコントロー
ル信号ＥがｒＬＪレベルのとき非活性化される。
第１のコントロール信号Ｅが「Ｌ」レベルでありかつ第
２のコントロール信号Ｅが「Ｈ」レベルのときには、ト
ランジスタＮ５１．Ｐ５１がオフし、トランジスタＰ５
２がオンする。これにより、ＮＯＲ回路６８の一方の入
力端子にｒＨＪレベルの信号が与えられる。したがって
、ＮＯＲ回路６８の出力はｒＬＪレベルに固定される。
２のコントロール信号Ｅが「Ｈ」レベルのときには、ト
ランジスタＮ５１．Ｐ５１がオフし、トランジスタＰ５
２がオンする。これにより、ＮＯＲ回路６８の一方の入
力端子にｒＨＪレベルの信号が与えられる。したがって
、ＮＯＲ回路６８の出力はｒＬＪレベルに固定される。
その結果、ＮＯＲ回路６８の出力は、他方の入力端子に
与えられるアドレス信号Ａに左右されない。このとき、
トランジスタＮ５２．Ｐ５４はオフするので、内部回路
に接続されたノードａはフローティング状態となる。
与えられるアドレス信号Ａに左右されない。このとき、
トランジスタＮ５２．Ｐ５４はオフするので、内部回路
に接続されたノードａはフローティング状態となる。
なお、チップセレクト信号Ｃ８Ｉは、外部から与えられ
るチップセレクト信号Ｃ８に応答してチ２ ツブ内部で発生される信号である。
るチップセレクト信号Ｃ８に応答してチ２ ツブ内部で発生される信号である。
第１９図は、第１６図に示される人力初段６３の回路図
である。
である。
第１および第２のセレクト信号Ｅｌ／Ｅ２．Ｅ２／Ｅ１
は互いに相補な信号であり、切換信号Ｂ１／Ｂ４および
反転切換信号Ｂ４／Ｂ１にそれぞれ結合されている。
は互いに相補な信号であり、切換信号Ｂ１／Ｂ４および
反転切換信号Ｂ４／Ｂ１にそれぞれ結合されている。
第１のセレクト信号Ｅ１／Ｅ２が「Ｈ」レベルのときは
、トランジスタＮ５６．Ｐ５８がオンし、トランジスタ
Ｎ５４．Ｐ５６がオフする。それにより、ノードｂには
ＮＯＲ回路６９の出力の反転信号が導出され、ノードＣ
はフローティング状態となる。第１のセレクト信号Ｅｌ
／Ｅ２がｒＬＪレベルのときは、ノードｂがフローティ
ング状態となり、ノードＣにはＮＯＲ回路６９の出力の
反転信号が導出される。したがって、第１および第てＮ
ＯＲ回路６９の出力の反転信号がノードｂまたはノード
Ｃに導出される。
、トランジスタＮ５６．Ｐ５８がオンし、トランジスタ
Ｎ５４．Ｐ５６がオフする。それにより、ノードｂには
ＮＯＲ回路６９の出力の反転信号が導出され、ノードＣ
はフローティング状態となる。第１のセレクト信号Ｅｌ
／Ｅ２がｒＬＪレベルのときは、ノードｂがフローティ
ング状態となり、ノードＣにはＮＯＲ回路６９の出力の
反転信号が導出される。したがって、第１および第てＮ
ＯＲ回路６９の出力の反転信号がノードｂまたはノード
Ｃに導出される。
ＮＯＲ回路６９の一方の入力端子にはチツプセ ３
レフト信号Ｃ８または書込読出コントロール信号Ｗが与
えられ、他方の入力端子にはチップセレクト信号Ｃ８Ｉ
等のチップ内部の信号または固定電位が与えられる。
えられ、他方の入力端子にはチップセレクト信号Ｃ８Ｉ
等のチップ内部の信号または固定電位が与えられる。
第２０図は、第１６図および第１７図に示される×４構
戊用のデータ人力バッファ６６の回路図である。
戊用のデータ人力バッファ６６の回路図である。
この×４構戊用のデータ人力バッファ６６は、切換信号
Ｂ１／Ｂ４かｒＬＪレベルのときのみ活性化する。
Ｂ１／Ｂ４かｒＬＪレベルのときのみ活性化する。
この切換信号Ｂｌ／Ｂ４と反転切換信号Ｂｌ／Ｂ４とは
互いに相補な信号である。切換信号Ｂ１／Ｂ４がｒＨＪ
レベルでありかつ反転切換信号Ｂ１／Ｂ４がｒＬＪ レ
ベルのとき、トランジスタＮ５８、Ｐ５９およびＮ５９
．Ｐ６２はオフし、トランジスタＰ６０はオンする。し
たがって、ＮＯＲ回路７０の出力はｒＬＪレベルに固定
され、また、ノードｄからのバッファ出力ＷＤはフロー
ティング状態となる。
互いに相補な信号である。切換信号Ｂ１／Ｂ４がｒＨＪ
レベルでありかつ反転切換信号Ｂ１／Ｂ４がｒＬＪ レ
ベルのとき、トランジスタＮ５８、Ｐ５９およびＮ５９
．Ｐ６２はオフし、トランジスタＰ６０はオンする。し
たがって、ＮＯＲ回路７０の出力はｒＬＪレベルに固定
され、また、ノードｄからのバッファ出力ＷＤはフロー
ティング状態となる。
逆に、切換信号Ｂｌ／Ｂ４がｒＬＪレベルであ４
りかつ反転切換信号Ｂｌ／Ｂ４がｒＨＪレベルのとき、
トランジスタＮ５８．Ｐ５９およびＮ５９゜Ｐ６２はオ
ンし、トランジスタＰ６０はオフする。
トランジスタＮ５８．Ｐ５９およびＮ５９゜Ｐ６２はオ
ンし、トランジスタＰ６０はオフする。
これにより、ＮＯＲ回路７０の出力は、データＤの変化
に応じて変化し、バッファ出力ＷＤもこれに追随する。
に応じて変化し、バッファ出力ＷＤもこれに追随する。
この×４構成用のデータ人力バッファ６６はチップ内に
４個設けられており、×４構成時には４つのバッファ出
力ＷＤが得られる。
４個設けられており、×４構成時には４つのバッファ出
力ＷＤが得られる。
第２１図は、第１６図に示される×１構成用のデータ人
力バッファ６７の回路図である。
力バッファ６７の回路図である。
この×１構成用のデータ人力バッファ６７が×４構成用
のデータ人力バッファ６６と異なるのは、が互いに逆に
接続されており、かつインバータ４５の出力からノード
ｅ＋ ｆ＋ ｇ＋ ｈに４つのバッファ出力ＷＤ
Ｉ、ＷＤ２．ＷＤ３．ＷＤ４が得られることである。こ
の×１構成用のデータ人力バッファ６７は、切換信号Ｂ
ｌ／Ｂ４がｒＨＪレベル（×１構成時）に活性化する。
のデータ人力バッファ６６と異なるのは、が互いに逆に
接続されており、かつインバータ４５の出力からノード
ｅ＋ ｆ＋ ｇ＋ ｈに４つのバッファ出力ＷＤ
Ｉ、ＷＤ２．ＷＤ３．ＷＤ４が得られることである。こ
の×１構成用のデータ人力バッファ６７は、切換信号Ｂ
ｌ／Ｂ４がｒＨＪレベル（×１構成時）に活性化する。
５
第２２図は、第１６図および第１７図に示されるデータ
出力バッファ６２の回路図である。
出力バッファ６２の回路図である。
出力バッファコントロール信号ＯＥが「Ｌ」レベルのと
き、ＮＡＮＤ回路７８の出力は「Ｈ」レベル、ＮＯＲ回
路７７の出力はｒＬＪレベルとなる。これにより、トラ
ンジスタＮ７０ Ｐ７Ｂはオフする。したがって、ノ
ードｉはフローティング状態すなわち高インピーダンス
状態となる。
き、ＮＡＮＤ回路７８の出力は「Ｈ」レベル、ＮＯＲ回
路７７の出力はｒＬＪレベルとなる。これにより、トラ
ンジスタＮ７０ Ｐ７Ｂはオフする。したがって、ノ
ードｉはフローティング状態すなわち高インピーダンス
状態となる。
逆に、出力バッファコントロール信号ＯＥが「Ｈ」レベ
ルのとき、メモリセルから与えられるデータＲＤＡがＮ
ＡＮＤ回路７８およびＮＯＲ回路７７により反転されて
トランジスタＰ７３．Ｎ７０のゲートに伝達される。こ
れにより、ノードｉからの出力がデータＲＤＡに応じて
変化する。
ルのとき、メモリセルから与えられるデータＲＤＡがＮ
ＡＮＤ回路７８およびＮＯＲ回路７７により反転されて
トランジスタＰ７３．Ｎ７０のゲートに伝達される。こ
れにより、ノードｉからの出力がデータＲＤＡに応じて
変化する。
×１構成用および×４構成用のデータ出力バッファ６２
は共に同一の回路構成を有する。×１構成時には、×１
構戊用出力バッファ６２にｒＨＪレベルの出力バッファ
コントロール信号ＯＥが与えられ、かつ×４構戊用デー
タ出力バッファ６２にｒＬＪレベルの出力バッファコン
トロール信号６ ＯＥが与えられる。×４構成時には、この逆の出力バッ
ファコントロール信号ＯＥが与えられる。
は共に同一の回路構成を有する。×１構成時には、×１
構戊用出力バッファ６２にｒＨＪレベルの出力バッファ
コントロール信号ＯＥが与えられ、かつ×４構戊用デー
タ出力バッファ６２にｒＬＪレベルの出力バッファコン
トロール信号６ ＯＥが与えられる。×４構成時には、この逆の出力バッ
ファコントロール信号ＯＥが与えられる。
このようにして、×１構成時と×４構成時とで活性化す
るデータ出力バッファ６２が切換えられる。
るデータ出力バッファ６２が切換えられる。
第２３図は、この半導体記憶装置の内部回路を示すブロ
ック図である。
ック図である。
メモリセルアレイ８０は、複数行および複数列に配列さ
れた複数のメモリセルを含む。ロウデコーダ７９は、複
数のアドレス人力バッファを介して与えられる複数のア
ドレス信号ＲＡに応答してメモリセルアレイ８０の１行
を選択する。コラムデコーダ８１は、複数のアドレス人
力バッファを介して与えられる複数のアドレス信号ＣＡ
に応答してメモリセルアレイ８０の４つの列を選択する
。
れた複数のメモリセルを含む。ロウデコーダ７９は、複
数のアドレス人力バッファを介して与えられる複数のア
ドレス信号ＲＡに応答してメモリセルアレイ８０の１行
を選択する。コラムデコーダ８１は、複数のアドレス人
力バッファを介して与えられる複数のアドレス信号ＣＡ
に応答してメモリセルアレイ８０の４つの列を選択する
。
読出時に、ロウデコーダ７つおよびコラムデコーダ８１
により選択された４つのメモリセルからデータが読出さ
れる。４つのセンスアンプ８２は、それらのデータを感
知および増幅し、続出データバスＲＤＩ〜ＲＤ４を介し
て信号切換回路８４に与える。信号切換回路８４は、切
換信号Ｂｌ／Ｂ７ ４および反転切換信号Ｂ４／Ｂ１に応答して、続出デー
タバスの接続を×４構成または×１構戊に切換える。
により選択された４つのメモリセルからデータが読出さ
れる。４つのセンスアンプ８２は、それらのデータを感
知および増幅し、続出データバスＲＤＩ〜ＲＤ４を介し
て信号切換回路８４に与える。信号切換回路８４は、切
換信号Ｂｌ／Ｂ７ ４および反転切換信号Ｂ４／Ｂ１に応答して、続出デー
タバスの接続を×４構成または×１構戊に切換える。
×４構成時には、続出データバスＲＤＩ〜ＲＤ４に読出
された４つのデータが、続出データバスＲＤＡ１〜ＲＤ
Ａ４を介して４つの×４構成用のデータ出力バッファ８
５に与えられる。×１構成時には、セレクト信号１０Ｓ
Ｉ〜Ｉ Ｏ８４に応答して続出データバスＲＤＩ〜ＲＤ
４のいずれかのデータが続出データバスＲＤＡを介して
×１構成用のデータ出力バッファ８６に与えられる。セ
レクト信号１０ＳＩ〜Ｉ Ｏ８４はアドレス信号Ａのう
ちの２ビツトから発生される。
された４つのデータが、続出データバスＲＤＡ１〜ＲＤ
Ａ４を介して４つの×４構成用のデータ出力バッファ８
５に与えられる。×１構成時には、セレクト信号１０Ｓ
Ｉ〜Ｉ Ｏ８４に応答して続出データバスＲＤＩ〜ＲＤ
４のいずれかのデータが続出データバスＲＤＡを介して
×１構成用のデータ出力バッファ８６に与えられる。セ
レクト信号１０ＳＩ〜Ｉ Ｏ８４はアドレス信号Ａのう
ちの２ビツトから発生される。
書込時には、データが４つのデータ人力バッファ８７ま
たは１つのデータ人力バッファ８９に勾えられる。×４
構成時には、４つのデータ人力バッファ８７に与えられ
る４つのデータが、それぞれ書込データバスＷＤＩ〜Ｗ
Ｄ４を介して４つの書込回路８３に人力される。これら
の４つのデータは、ロウデコーダ７９およびコラムデコ
ーダ８８ １により選択される４つのメモリセルに書込まれる。
たは１つのデータ人力バッファ８９に勾えられる。×４
構成時には、４つのデータ人力バッファ８７に与えられ
る４つのデータが、それぞれ書込データバスＷＤＩ〜Ｗ
Ｄ４を介して４つの書込回路８３に人力される。これら
の４つのデータは、ロウデコーダ７９およびコラムデコ
ーダ８８ １により選択される４つのメモリセルに書込まれる。
×１構成時には、データ人力バッファ８９に与えられた
データが４つの書込データバスＷＤＩ〜ＷＤ４を介して
４つの書込回路８３に入力される。
データが４つの書込データバスＷＤＩ〜ＷＤ４を介して
４つの書込回路８３に入力される。
アドレス信号Ａのうちの２ビツトにより４つのデータの
うちの１つが選択され、そのデータがロウデコーダ７つ
およびコラムデコーダ８１により選択されたメモリセル
に書込まれる。
うちの１つが選択され、そのデータがロウデコーダ７つ
およびコラムデコーダ８１により選択されたメモリセル
に書込まれる。
第２４図は、第２３図に示される信号切換回路８４の構
成を示す回路図である。
成を示す回路図である。
トランジスタＮ７１〜Ｎ７８およびトランジスタＰ７４
〜Ｐ８１が８つのトランスファゲートＴ１〜Ｔ８を構成
する。
〜Ｐ８１が８つのトランスファゲートＴ１〜Ｔ８を構成
する。
切換信号Ｂｌ／Ｂ４がｒＬＪレベルでありかつ反転切換
信号Ｂ４／Ｂ１がｒＨＪレベルのときには、トランスフ
ァゲートＴ１〜Ｔ４がオンする。
信号Ｂ４／Ｂ１がｒＨＪレベルのときには、トランスフ
ァゲートＴ１〜Ｔ４がオンする。
また、ＮＯＲ回路９０の出力がｒＬＪレベルとなるので
、トランスファゲートＴ５〜Ｔ８がオフする。したがっ
て、続出データバスＲＤＩ〜ＲＤ４９ はそれぞれトランスファゲートＴ１〜Ｔ４を介して続出
データバスＲＤＡＩ〜ＲＤＡ４に接続される。
、トランスファゲートＴ５〜Ｔ８がオフする。したがっ
て、続出データバスＲＤＩ〜ＲＤ４９ はそれぞれトランスファゲートＴ１〜Ｔ４を介して続出
データバスＲＤＡＩ〜ＲＤＡ４に接続される。
逆に、切換信号Ｂｌ／Ｂ４がｒＨＪ レベルでありかつ
反転切換信号Ｂ４／ＢｌがｒＬＪレベルのときには、ト
ランスファゲートＴ１〜Ｔ４がオフする。また、セレク
ト信号ｌ０８Ｉ〜ＩＯ３２に応答してＮＯＲ回路９０の
１つの出力がｒＨＪレベルとなる。これにより、トラン
スファゲートＴ５〜Ｔ８のうち１つがオンする。その結
果、続出データバスＲＤＩ〜ＲＤ４のうち１つがトラン
スファゲートを介して読出データバスＲＤＡに接続され
る。
反転切換信号Ｂ４／ＢｌがｒＬＪレベルのときには、ト
ランスファゲートＴ１〜Ｔ４がオフする。また、セレク
ト信号ｌ０８Ｉ〜ＩＯ３２に応答してＮＯＲ回路９０の
１つの出力がｒＨＪレベルとなる。これにより、トラン
スファゲートＴ５〜Ｔ８のうち１つがオンする。その結
果、続出データバスＲＤＩ〜ＲＤ４のうち１つがトラン
スファゲートを介して読出データバスＲＤＡに接続され
る。
第２５図は、切換信号発生回路の一例を示す図である。
パッド２１ｐに与えられる切換信号Ｂ １／Ｂ４がイン
バータ９２により反転されて反転切換信号Ｂ４／Ｂ１と
なり、さらにインバータ９３により反転されて切換信号
Ｂｌ／Ｂ４となる。
バータ９２により反転されて反転切換信号Ｂ４／Ｂ１と
なり、さらにインバータ９３により反転されて切換信号
Ｂｌ／Ｂ４となる。
この回路を用いると、外部からピン２１に与え０
られる信号によって語構成を変更することが可能となる
。
。
［発明が解決しようとする課８］
第１５図の半導体記憶装置では、ピン１〜ピン１１、ピ
ン２０〜ピン２７は１つの機能を有するのに対して、ピ
ン１２．ピン１３．ピン１５〜ピン１９は複数の機能を
有する。このように多重化された機能を有するピンには
第１６図および第１７図に示されるように、対応するパ
ッドに複数の回路が接続される。そのため、多重化され
た機能を有するピンと１つの機能を有するピンとの間に
は、入力容量の差が生じる。
ン２０〜ピン２７は１つの機能を有するのに対して、ピ
ン１２．ピン１３．ピン１５〜ピン１９は複数の機能を
有する。このように多重化された機能を有するピンには
第１６図および第１７図に示されるように、対応するパ
ッドに複数の回路が接続される。そのため、多重化され
た機能を有するピンと１つの機能を有するピンとの間に
は、入力容量の差が生じる。
たとえば、×１構成時にアドレス信号Ａが与えられるピ
ン１つの人力容量は、アドレス信号Ａが与えられるピン
２０の入力容量とは異なる。これにより、ピン１９に入
力されるアドレス信号Ａの伝達速度は、ピン２０に入力
されるアドレス信号Ａの伝達速度とは穴なる。半導体記
憶装置のアクセス時間は、伝達速度が遅いアドレス信号
Ａにより決定されるので、×１構成時のアクセス時間と
１ ×４構成時のアクセス時間とが異なることになる。
ン１つの人力容量は、アドレス信号Ａが与えられるピン
２０の入力容量とは異なる。これにより、ピン１９に入
力されるアドレス信号Ａの伝達速度は、ピン２０に入力
されるアドレス信号Ａの伝達速度とは穴なる。半導体記
憶装置のアクセス時間は、伝達速度が遅いアドレス信号
Ａにより決定されるので、×１構成時のアクセス時間と
１ ×４構成時のアクセス時間とが異なることになる。
このように、語構成を変更することによって、半導体記
憶装置の特性が変化してしまう。たとえば、テスト時間
の短縮を図るために×４構成に設定された状態で半導体
記憶装置をテストした場合、そのテスト結果は×１構戊
に設定された半導体記憶装置のテスト結果とは異なる。
憶装置の特性が変化してしまう。たとえば、テスト時間
の短縮を図るために×４構成に設定された状態で半導体
記憶装置をテストした場合、そのテスト結果は×１構戊
に設定された半導体記憶装置のテスト結果とは異なる。
したがって、正しいテスト結果が得られない。
また、各ピンごとに人力容量のばらつきがあるので、そ
の半導体記憶装置をボード上に実装したとき、ボード上
の信号配線の浮遊容量が異なる。
の半導体記憶装置をボード上に実装したとき、ボード上
の信号配線の浮遊容量が異なる。
そのため、ボード上の信号に速度差すなわちスキューが
生じる。スキニーの期間には、実質的にシステムの動作
速度を遅＜シ、動作周期を大きくする必要があるので、
このスキューがシステムの性能を低下させる原因となる
。
生じる。スキニーの期間には、実質的にシステムの動作
速度を遅＜シ、動作周期を大きくする必要があるので、
このスキューがシステムの性能を低下させる原因となる
。
この発明の目的は、ピンによって人力容量がばらつかな
い半導体集積回路装置を得ることである。
い半導体集積回路装置を得ることである。
この発明の他の目的は、外部ピンに与える信号により語
構成を変更可能であり、かつピンによっ２ て入出力容量がばらつかない半導体記憶装置を得ること
である。
構成を変更可能であり、かつピンによっ２ て入出力容量がばらつかない半導体記憶装置を得ること
である。
［課題を解決するための手段］
第１の発明にかかる半導体集積回路装置は、同一半導体
チップ上に形成される半導体集積回路装置であって、信
号を入力または出力するための複数の端子、複数の入出
力バッファ手段、および内部回路手段を備える。複数の
入出力バッファ手段は、複数の端子にそれぞれ接続され
、かつ同一の入出力容量を有する。複数の入出力バッフ
ァ手段の各々は、入力バッファ手段および出力バッファ
手段を含む。内部回路手段は、複数の入出力バッファ手
段に結合され、所定の信号処理を行なう。
チップ上に形成される半導体集積回路装置であって、信
号を入力または出力するための複数の端子、複数の入出
力バッファ手段、および内部回路手段を備える。複数の
入出力バッファ手段は、複数の端子にそれぞれ接続され
、かつ同一の入出力容量を有する。複数の入出力バッフ
ァ手段の各々は、入力バッファ手段および出力バッファ
手段を含む。内部回路手段は、複数の入出力バッファ手
段に結合され、所定の信号処理を行なう。
第２の発明にかかる半導体集積回路装置は、同一の半導
体チップ上に形成される半導体集積回路装置であって、
複数のメモリセル、データおよびアドレス信号が与えら
れる複数の端子、複数の入出力バッファ手段、第１の処
理手段、第２の処理手段、切換信号発生手段、および信
号切換手段を備える。
体チップ上に形成される半導体集積回路装置であって、
複数のメモリセル、データおよびアドレス信号が与えら
れる複数の端子、複数の入出力バッファ手段、第１の処
理手段、第２の処理手段、切換信号発生手段、および信
号切換手段を備える。
３
複数の入出力バッファ手段は、複数の端子にそれぞれ接
続され、かつ同一の入出力容量を有する。
続され、かつ同一の入出力容量を有する。
入出力バッファ手段は、人力バッファ手段および出力バ
ッファ手段を含む。
ッファ手段を含む。
第１の処理手段は、複数の入出力バッファ手段のうち予
め定められた入出力バッファ手段に結合され、複数の端
子のいくつかおよび対応する入出力バッファ手段を介し
てアドレス信号が与えられる第１の数のアドレス人力部
とデータが与えられる第２の数のデータ受部とをＨし、
アドレス入力部に与えられるアドレス信号に応答して複
数のメモリセルのうち第２の数のメモリセルを選択し、
その選択したメモリセルにデータ受部に与えられるデー
タを書込むかまたはその選択したメモリセルに記憶され
ているデータをデータ受部に読出す。
め定められた入出力バッファ手段に結合され、複数の端
子のいくつかおよび対応する入出力バッファ手段を介し
てアドレス信号が与えられる第１の数のアドレス人力部
とデータが与えられる第２の数のデータ受部とをＨし、
アドレス入力部に与えられるアドレス信号に応答して複
数のメモリセルのうち第２の数のメモリセルを選択し、
その選択したメモリセルにデータ受部に与えられるデー
タを書込むかまたはその選択したメモリセルに記憶され
ているデータをデータ受部に読出す。
第２の処理手段は、複数の入出力バッファ手段のうち予
め定められた入出力バッファ手段に結合され、複数の端
子のいくつかおよび対応する入出力バッファ手段を介し
てアドレス信号が与えられる第３の数のアドレス人力部
とデータが与えられ４ る第４の数のデータ受部とを有し、アドレス入力部に与
えられるアドレス信号に応答して複数のメモリセルのう
ち第４の数のメモリセルを選択し、その選択したメモリ
セルにデータ受部に与えられるデータを書込むかまたは
その選択したメモリセルに記憶されているデータをデー
タ受部に読出す。
め定められた入出力バッファ手段に結合され、複数の端
子のいくつかおよび対応する入出力バッファ手段を介し
てアドレス信号が与えられる第３の数のアドレス人力部
とデータが与えられ４ る第４の数のデータ受部とを有し、アドレス入力部に与
えられるアドレス信号に応答して複数のメモリセルのう
ち第４の数のメモリセルを選択し、その選択したメモリ
セルにデータ受部に与えられるデータを書込むかまたは
その選択したメモリセルに記憶されているデータをデー
タ受部に読出す。
切換信号発生手段は、切換信号を発生する。信号切換手
段は、切換信号発生手段により発生された切換信号の第
１の状態に応答して第１の処理手段のアドレス入力部お
よびデータ受部を対応する入出力バッファ手段を介して
複数の端子のうちの所定の端子に結合させ、切換信号発
生手段により発生された切換信号の第２の状態に応答し
て第２の処理手段のアドレス入力部およびデータ受部を
対応する入出力バッファ手段を介して複数の端子のうち
の所定の端子に結合させる。
段は、切換信号発生手段により発生された切換信号の第
１の状態に応答して第１の処理手段のアドレス入力部お
よびデータ受部を対応する入出力バッファ手段を介して
複数の端子のうちの所定の端子に結合させ、切換信号発
生手段により発生された切換信号の第２の状態に応答し
て第２の処理手段のアドレス入力部およびデータ受部を
対応する入出力バッファ手段を介して複数の端子のうち
の所定の端子に結合させる。
［作用］
第１の発明にかかる半導体集積回路装置においては、複
数の端子が同一の入出力容量を有する入出力バッファを
介して内部回路手段に結合されて５ いるので、端子ごとの入出力容量のばらつきが生じない
。したがって、各端子に与えられる信号の伝達速度が同
一となる。
数の端子が同一の入出力容量を有する入出力バッファを
介して内部回路手段に結合されて５ いるので、端子ごとの入出力容量のばらつきが生じない
。したがって、各端子に与えられる信号の伝達速度が同
一となる。
この半導体集積回路装置をボード上に実装した場合には
、ボード上の信号配線の浮遊容量も同一となる。したが
って、ボード上の信号にスキューが生じない。
、ボード上の信号配線の浮遊容量も同一となる。したが
って、ボード上の信号にスキューが生じない。
第２の発明にかかる半導体集積回路装置においても、複
数の端子が同一の入出力容量を有する入出力バッファを
介して第１の処理手段または第２の処理手段に結合され
ているので、端子ごとの入出力容量のばらつきが生じな
い。したがって、端子に与えられる信号の伝達速度が同
一となる。
数の端子が同一の入出力容量を有する入出力バッファを
介して第１の処理手段または第２の処理手段に結合され
ているので、端子ごとの入出力容量のばらつきが生じな
い。したがって、端子に与えられる信号の伝達速度が同
一となる。
また、この半導体集積回路装置をボード上に実装した場
合には、ボード上の信号配線の浮遊容量が同一となる。
合には、ボード上の信号配線の浮遊容量が同一となる。
したがって、ボード上の信号にスキューが生じない。
その結果、語構成を変更することができ、正しいテスト
結果を短時間で得ることができる。
結果を短時間で得ることができる。
［実施例コ
６
以下、この発明の実施例を図面を参照しながら詳細に説
明する。
明する。
第１Ａ図はこの発明の一実施例による半導体記憶装置に
含まれる半導体チップを示す図であり、第１Ｂ図は第１
Ａ図の半導体チップ上に形成されるパッドおよびその周
辺を詳細に示す図である。
含まれる半導体チップを示す図であり、第１Ｂ図は第１
Ａ図の半導体チップ上に形成されるパッドおよびその周
辺を詳細に示す図である。
この半導体記憶装置は、ＩＭワード×１ビット構成およ
び２５６にワード×４ビット構成に変更可能になってい
る。
び２５６にワード×４ビット構成に変更可能になってい
る。
第１Ａ図において、半導体チップＣＨ上の周縁部には複
数のパッド１ｐ〜４８ｐが形成されている。複数のパッ
ド１ｐ〜４８ｐは、ボンディングワイヤによりパッケー
ジのピン１−４８に接続される。
数のパッド１ｐ〜４８ｐが形成されている。複数のパッ
ド１ｐ〜４８ｐは、ボンディングワイヤによりパッケー
ジのピン１−４８に接続される。
第１Ｂ図に示すように、パッド１５ｐの側部には入出力
バッファ３１が配置されている。入出力バッファ３１は
入力バッファ部３１ａおよび出力バッファ部３１ｂを含
む。それらの入力バッファ部３１ａおよび出力バッファ
部３１ｂはパッド１５ｐに接続されている。その他のパ
ッドおよび人７ 出力バッファの構成および配置は、第１Ｂ図に示される
構成および配置と全く同様である。
バッファ３１が配置されている。入出力バッファ３１は
入力バッファ部３１ａおよび出力バッファ部３１ｂを含
む。それらの入力バッファ部３１ａおよび出力バッファ
部３１ｂはパッド１５ｐに接続されている。その他のパ
ッドおよび人７ 出力バッファの構成および配置は、第１Ｂ図に示される
構成および配置と全く同様である。
第２図は、各パッドに与えられる信号および蚤パッドに
接続される入出力バッファを示す図である。
接続される入出力バッファを示す図である。
パッド１ｐ〜６ｐ、８ｐ〜ｌｌｐ、２０１）、２２ｐ〜
２７ｐには、×１構成時および×４構成時ともに、外部
からアドレス信号Ａが与えられる。
２７ｐには、×１構成時および×４構成時ともに、外部
からアドレス信号Ａが与えられる。
パッド１２ｐには、×１構成時には内部回路からデータ
Ｑが出力され、×４構成時には外部からアドレス信号Ａ
が与えられる。パッド１３ｐには、×１構成時には外部
から書込読出コントロール信号Ｗが与えられ、×４構成
時には外部からチップセレクト信号Ｃ８が与えられる。
Ｑが出力され、×４構成時には外部からアドレス信号Ａ
が与えられる。パッド１３ｐには、×１構成時には外部
から書込読出コントロール信号Ｗが与えられ、×４構成
時には外部からチップセレクト信号Ｃ８が与えられる。
パッド１５ｐには、×１構成時には外部からチップセレ
クト信号Ｃ８が与えられ、×４構成時には外部から書込
読出コントロール信号Ｗが与えられる。
クト信号Ｃ８が与えられ、×４構成時には外部から書込
読出コントロール信号Ｗが与えられる。
パッド１６ｐには、×１構成時には外部からデータＤが
与えられ、×４構成時には外部からデータＤが与えられ
るかまたは内部回路からデータＱ８ が出力される。パッド１７ｐ〜１９ｐには、×１構成時
には外部からアドレス信号Ａが与えられ、×４構成時に
は外部からデータＤが与えられるかまたは内部回路から
データＱが出力される。パッド２１ｐには、×１構成時
および×４構成時ともに外部から切換信号Ｂｌ／Ｂ４ま
たは切換信号Ｂ１／Ｂ４が与えられる。
与えられ、×４構成時には外部からデータＤが与えられ
るかまたは内部回路からデータＱ８ が出力される。パッド１７ｐ〜１９ｐには、×１構成時
には外部からアドレス信号Ａが与えられ、×４構成時に
は外部からデータＤが与えられるかまたは内部回路から
データＱが出力される。パッド２１ｐには、×１構成時
および×４構成時ともに外部から切換信号Ｂｌ／Ｂ４ま
たは切換信号Ｂ１／Ｂ４が与えられる。
各パッドには、全く同一の回路構成およびレイアウトを
有する入出力バッファ３１が接続されている。各入出力
バッファ３１は、第１Ｂ図に示されるように、入力バッ
ファ部３１ａおよび出力バッファ部３１ｂの両方を備え
ており、接続されるパッドに応じて入力バッファ、出力
バッファまたは入出力バッファとして使用される。パッ
ド１ｐ〜６ｐ、８ｐ〜ｌｌｐ、２０ｐ、２２ｐ〜２７ｐ
に接続される入出力バッファ３１、パッド１３ｐに接続
される入出力バッファ３１、パッド１５ｐに接続される
入出力バッファ３１、パッド２１ｐに接続される入出力
バッファ３１は入力バッファとして用いられるが、それ
らは出力バッファ部３９ １ｂも備えている。これにより、すべてのパッドに接続
される入出力バッファ３１は同じ入出力容量を有する。
有する入出力バッファ３１が接続されている。各入出力
バッファ３１は、第１Ｂ図に示されるように、入力バッ
ファ部３１ａおよび出力バッファ部３１ｂの両方を備え
ており、接続されるパッドに応じて入力バッファ、出力
バッファまたは入出力バッファとして使用される。パッ
ド１ｐ〜６ｐ、８ｐ〜ｌｌｐ、２０ｐ、２２ｐ〜２７ｐ
に接続される入出力バッファ３１、パッド１３ｐに接続
される入出力バッファ３１、パッド１５ｐに接続される
入出力バッファ３１、パッド２１ｐに接続される入出力
バッファ３１は入力バッファとして用いられるが、それ
らは出力バッファ部３９ １ｂも備えている。これにより、すべてのパッドに接続
される入出力バッファ３１は同じ入出力容量を有する。
第３Ａ図は、第２図に示される入出力バッファ３１の回
路図である。
路図である。
入出力バッファ３１は、人力バッファ部３１ａおよび出
力バッファ部３１ｂを含む。人力バッファ部３１ａは、
ＮＯＲ回路３２、インバータ３３゜３４、ｎチャネルト
ランジスタＮｌ、Ｎ２、およびｐチャネルトランジスタ
Ｐ１を含む。ＮＯＲ回路３２の一方の入力端子にはパッ
ドＰを介して入力信号ＩＮが与えられ、他方の入力端子
にはトランジスタＮｌ、ＰＩにより構成されるトランス
ファゲートを介して制御信号ＣＮＴＬが入力される。
力バッファ部３１ｂを含む。人力バッファ部３１ａは、
ＮＯＲ回路３２、インバータ３３゜３４、ｎチャネルト
ランジスタＮｌ、Ｎ２、およびｐチャネルトランジスタ
Ｐ１を含む。ＮＯＲ回路３２の一方の入力端子にはパッ
ドＰを介して入力信号ＩＮが与えられ、他方の入力端子
にはトランジスタＮｌ、ＰＩにより構成されるトランス
ファゲートを介して制御信号ＣＮＴＬが入力される。
活性化信号ＡＣＴおよび反転活性化信号ＡＣＴは互いに
相補な信号である。
相補な信号である。
活性化信号ＡＣＴがｒＨＪレベルでありかつ反転活性化
信号ＡＣＴがｒＬＪレベルのとき、トランジスタＰＩ、
Ｎｌはオフし、トランジスタＮ２はオンする。これによ
り、ＮＯＲ回路３２の一方０ の入力は「Ｌ」レベルに固定される。したがって、ＮＯ
Ｒ回路３２の出力は人力信号ＩＮの変化に応じて変化し
、バッファ出力ＩＮもこれに追随する。
信号ＡＣＴがｒＬＪレベルのとき、トランジスタＰＩ、
Ｎｌはオフし、トランジスタＮ２はオンする。これによ
り、ＮＯＲ回路３２の一方０ の入力は「Ｌ」レベルに固定される。したがって、ＮＯ
Ｒ回路３２の出力は人力信号ＩＮの変化に応じて変化し
、バッファ出力ＩＮもこれに追随する。
逆に、活性化信号ＡＣＴがｒＬＪレベルであり、かつ反
転活性化信号ＡＣＴが「Ｈｊレベルのとき、トランジス
タＰＩ、Ｎｌはオンし、ｌ−ランジスタＮ２はオフする
。これにより、ＮＯＲ回路３２は人力信号ＩＮおよび制
御信号ＣＮＴＬのＮＯＲ論却０結果を出力する。すなわ
ち、制御信号ＣＮＴＬが「Ｌ」レベルのときにはバッフ
ァ出力ＩＮは入力信号ＩＮの反転信号となり、制御信号
ＣＮＴＬがｒＨＪレベルのときにはバッファ出力ＩＮは
ｒＬＪ レベルとなる。
転活性化信号ＡＣＴが「Ｈｊレベルのとき、トランジス
タＰＩ、Ｎｌはオンし、ｌ−ランジスタＮ２はオフする
。これにより、ＮＯＲ回路３２は人力信号ＩＮおよび制
御信号ＣＮＴＬのＮＯＲ論却０結果を出力する。すなわ
ち、制御信号ＣＮＴＬが「Ｌ」レベルのときにはバッフ
ァ出力ＩＮは入力信号ＩＮの反転信号となり、制御信号
ＣＮＴＬがｒＨＪレベルのときにはバッファ出力ＩＮは
ｒＬＪ レベルとなる。
このように、活性化信号ＡＣＴおよび反転活性化信号Ａ
ＣＴは制御信号ＣＮＴＬを伝達するか否かを選択するた
めに使用される。制御信号ＣＮＴＬは、入力信号ＩＮを
内部に伝達するか否かを選択するために用いられる。通
常、活性化信号ＡＣＴおよび反転活性化信号ＡＣＴは、
各ピンごとに、ｒＨＪレベルまたはｒＬＪレベルに固定
されてい３す る。たとえば、アドレス信号Ａを入力するための入出力
バッファ３１においては、活性化信号ＡＣＴおよび反転
活性化信号ＡＣＴはそれぞれｒＨＪレベルおよび「Ｌ」
レベルに固定されている。制御信号ＣＮＴＬが用いられ
るのは、人力バッファおよび出力バッファの両方として
用いられる入出力バッファ３１において、読出時に出力
データが内部回路に伝達されるのを防ぐためである。
ＣＴは制御信号ＣＮＴＬを伝達するか否かを選択するた
めに使用される。制御信号ＣＮＴＬは、入力信号ＩＮを
内部に伝達するか否かを選択するために用いられる。通
常、活性化信号ＡＣＴおよび反転活性化信号ＡＣＴは、
各ピンごとに、ｒＨＪレベルまたはｒＬＪレベルに固定
されてい３す る。たとえば、アドレス信号Ａを入力するための入出力
バッファ３１においては、活性化信号ＡＣＴおよび反転
活性化信号ＡＣＴはそれぞれｒＨＪレベルおよび「Ｌ」
レベルに固定されている。制御信号ＣＮＴＬが用いられ
るのは、人力バッファおよび出力バッファの両方として
用いられる入出力バッファ３１において、読出時に出力
データが内部回路に伝達されるのを防ぐためである。
出力バッファ部３１ｂは、ｎチャネルトランジスタＮ３
．Ｎ４を含む。トランジスタＮ３． Ｎ４のゲートに
は、出力バッファドライバ３５からの出力ＤＰ、ＤＮが
それぞれ与えられる。
．Ｎ４を含む。トランジスタＮ３． Ｎ４のゲートに
は、出力バッファドライバ３５からの出力ＤＰ、ＤＮが
それぞれ与えられる。
出力バッファドライバ３５は、ＮＯＲ回路３６゜３７、
インバータ３８，３９，４０、およびｎチャネルトラン
ジスタＮ５．Ｎ６を含む。
インバータ３８，３９，４０、およびｎチャネルトラン
ジスタＮ５．Ｎ６を含む。
切換信号Ｂｌ／Ｂ４がｒＨＪレベルのとき、トランジス
タＮ５．Ｎ６がオンする。それにより、メモリセルから
与えられるデータ信号ＲＤＡおよび反転データ信号ＲＤ
Ａの変化にかかわらず、インバータ３８．３９の出力は
ｒＨＪレベルとなり、２ ＮＯＲ回路３６．３７の出力ＤＰ、ＤＮはｒＬＪレベル
に固定される。その結果、出力バッフ７部３１ｂのトラ
ンジスタＮ３．Ｎ４はオフし、バッファ出力ＯＵＴはフ
ローティング状態になる。
タＮ５．Ｎ６がオンする。それにより、メモリセルから
与えられるデータ信号ＲＤＡおよび反転データ信号ＲＤ
Ａの変化にかかわらず、インバータ３８．３９の出力は
ｒＨＪレベルとなり、２ ＮＯＲ回路３６．３７の出力ＤＰ、ＤＮはｒＬＪレベル
に固定される。その結果、出力バッフ７部３１ｂのトラ
ンジスタＮ３．Ｎ４はオフし、バッファ出力ＯＵＴはフ
ローティング状態になる。
一方、切換信号Ｂｌ／Ｂ４がｒＬＪレベルのときには、
トランジスタＮ５．Ｎ６はオフする。それにより、デー
タ信号ＲＤＡおよび反転データ信号ＲＤＡはインバータ
３８．３９の入力端子に与えられ、さらにＮＯＲ回路３
６．３７に伝達される。このとき、出力コントロール信
号ＯＥがｒＨＪレベルならば、出力バッファドライバ３
５の出力ＤＮ、ＤＰはデータ信号ＲＤＡおよび反転デー
タ信号ＲＤＡに応じたレベルになる。この場合、出力Ｄ
Ｎおよび出力ＤＰは互いに相補な信号である。
トランジスタＮ５．Ｎ６はオフする。それにより、デー
タ信号ＲＤＡおよび反転データ信号ＲＤＡはインバータ
３８．３９の入力端子に与えられ、さらにＮＯＲ回路３
６．３７に伝達される。このとき、出力コントロール信
号ＯＥがｒＨＪレベルならば、出力バッファドライバ３
５の出力ＤＮ、ＤＰはデータ信号ＲＤＡおよび反転デー
タ信号ＲＤＡに応じたレベルになる。この場合、出力Ｄ
Ｎおよび出力ＤＰは互いに相補な信号である。
そのため、出力バッフ７部３１ｂのトランジスタＮ３．
Ｎ４のいずれか一方がオンし、他方はオフする。したが
って、バッファ出力ＯＵＴはデータ信号ＲＤＡに応じて
ｒＨＪレベルまたはｒＬＪレベルとなり、パッドＰに出
力される。
Ｎ４のいずれか一方がオンし、他方はオフする。したが
って、バッファ出力ＯＵＴはデータ信号ＲＤＡに応じて
ｒＨＪレベルまたはｒＬＪレベルとなり、パッドＰに出
力される。
制御信号ＣＮＴＬおよび出力コントロール信号３
ＯＥは、後述する制御信号発生回路から発生される。
第３Ｂ図に、信号を入力するためにのみ用いられる入出
力バッファ３１の構成が示される。第３Ｂ図に示される
入出力バッファ３１の回路構成およびレイアウトは、第
３Ａ図に示される入出力バッファ３１の回路構成および
レイアウトと全く同一である。ただし、第３Ｂ図の入出
力バッファ３１においては、出力バッファ部３１ｂ内の
トランジスタＮ３．Ｎ４のゲートが接地されている。し
たがって、出力バッファ部３１ｂのバッファ出力ＯＵＴ
はフローティング状態となっている。
力バッファ３１の構成が示される。第３Ｂ図に示される
入出力バッファ３１の回路構成およびレイアウトは、第
３Ａ図に示される入出力バッファ３１の回路構成および
レイアウトと全く同一である。ただし、第３Ｂ図の入出
力バッファ３１においては、出力バッファ部３１ｂ内の
トランジスタＮ３．Ｎ４のゲートが接地されている。し
たがって、出力バッファ部３１ｂのバッファ出力ＯＵＴ
はフローティング状態となっている。
第３Ａ図および第３Ｂ図に示される入出力バッファ３１
内の出力バッファ部３１ｂは、サイズの大きいトランジ
スタにより形成されている。このような出力トランジス
タの容量（キャパシタンス）が大電圧または大電流に対
する入力保護回路として働く。したがって、従来のよう
に、各パッドに特別な入力保護専用の回路を設ける必要
がなくなる。
内の出力バッファ部３１ｂは、サイズの大きいトランジ
スタにより形成されている。このような出力トランジス
タの容量（キャパシタンス）が大電圧または大電流に対
する入力保護回路として働く。したがって、従来のよう
に、各パッドに特別な入力保護専用の回路を設ける必要
がなくなる。
４
第４図は、この実施例の半導体記憶装置の内部回路の構
成を示すブロック図である。
成を示すブロック図である。
メモリセルアレイ４１は、複数行および複数列に配列さ
れた複数のメモリセルを含む。ロウデコーダ４２は、複
数の入力バッファを介して与えられる複数のアドレス信
号ＲＡに応答してメモリセルアレイ４１の１つの行を選
択する。コラムデコーダ４４は、複数の入力バッファを
介して与えられる複数のアドレス信号ＣＡに応答してメ
モリセルアレイ４１の４つの列を選択する。
れた複数のメモリセルを含む。ロウデコーダ４２は、複
数の入力バッファを介して与えられる複数のアドレス信
号ＲＡに応答してメモリセルアレイ４１の１つの行を選
択する。コラムデコーダ４４は、複数の入力バッファを
介して与えられる複数のアドレス信号ＣＡに応答してメ
モリセルアレイ４１の４つの列を選択する。
続出時に、ロウデコーダ４２およびコラムデコーダ４４
により選択された４つのメモリセルからデータが読出さ
れる。４つのセンスアンプ４３は、それらのデータを感
知および増幅し、それぞれ続出データバスＲＤＩ〜ＲＤ
４を介してリードデータバス切換回路４５に与える。リ
ードデータバス切換回路４５は、切換信号Ｂｌ／Ｂ４お
よび反転切換信号Ｂｌ／Ｂ４に応答して、続出データバ
スの接続を×４構成または×１構成に切換える。
により選択された４つのメモリセルからデータが読出さ
れる。４つのセンスアンプ４３は、それらのデータを感
知および増幅し、それぞれ続出データバスＲＤＩ〜ＲＤ
４を介してリードデータバス切換回路４５に与える。リ
ードデータバス切換回路４５は、切換信号Ｂｌ／Ｂ４お
よび反転切換信号Ｂｌ／Ｂ４に応答して、続出データバ
スの接続を×４構成または×１構成に切換える。
×４構成時には、読出データバスＲＤＩ〜ＲＤ５
４に読出された４つのデータが、読出データバスＲＤＡ
１〜ＲＤＡ４を介して出力バッファドライバ３５に与え
られる。
１〜ＲＤＡ４を介して出力バッファドライバ３５に与え
られる。
×１構成時には、セレクト信号１０ＳＳＩ〜ｌ０６Ｓ４
に応答して続出データバスＲＤＩ〜ＲＤ４のいずれかの
データが読出データバスＲＤＡ（×１）を介して×１構
成用の出力バッファドライバ３５に与えられる。セレク
ト信号１０ＳＳＩ〜ｌ０３Ｓ４は、アドレス信号のうち
の２ビツトから発生される。
に応答して続出データバスＲＤＩ〜ＲＤ４のいずれかの
データが読出データバスＲＤＡ（×１）を介して×１構
成用の出力バッファドライバ３５に与えられる。セレク
ト信号１０ＳＳＩ〜ｌ０３Ｓ４は、アドレス信号のうち
の２ビツトから発生される。
書込時には、パッド１６ｐ〜１９ｐを介してデータが４
つの人出ツノバッファ３１に与えられるか、あるいは、
パッド１２ｐを介してデータが１つの入出力バッファ３
１に与えられる。×４構成時には、４つの入出力バッフ
ァ３１に与えられる４つのデータがそれぞれ４つの×４
用データ人カバッファ４７および書込データバスＷＤＩ
〜ＷＤ４を介して４つの書込回路４８に人力される。こ
れらの４つのデータは、ロウデコーダ４２およびコラム
デコーダ４４により選択された４つのメモリセ６ ルに書込まれる。
つの人出ツノバッファ３１に与えられるか、あるいは、
パッド１２ｐを介してデータが１つの入出力バッファ３
１に与えられる。×４構成時には、４つの入出力バッフ
ァ３１に与えられる４つのデータがそれぞれ４つの×４
用データ人カバッファ４７および書込データバスＷＤＩ
〜ＷＤ４を介して４つの書込回路４８に人力される。こ
れらの４つのデータは、ロウデコーダ４２およびコラム
デコーダ４４により選択された４つのメモリセ６ ルに書込まれる。
×１構成時には、入出力バッファ３１に与えられたデー
タが、×１用データ人カバッファ４９および４つの書込
データバスＷＤＩ〜ＷＤ４を介して４つの書込回路４８
に人力される。アドレス信号のうちの２ビツトにより４
つのデータのうちの１つが選択され、そのデータがロウ
デコーダ４２およびコラムデコーダ４４により選択され
たメモリセルに書込まれる。
タが、×１用データ人カバッファ４９および４つの書込
データバスＷＤＩ〜ＷＤ４を介して４つの書込回路４８
に人力される。アドレス信号のうちの２ビツトにより４
つのデータのうちの１つが選択され、そのデータがロウ
デコーダ４２およびコラムデコーダ４４により選択され
たメモリセルに書込まれる。
一方、パッド１３ｐは入出力バッファ３１を介してＣ８
／Ｗ切換回路１００に接続されている。
／Ｗ切換回路１００に接続されている。
また、パッド１５ｐは入出力バッファ３１を介してＣ８
／Ｗ切換回路１００に接続されている。Ｃ８／Ｗ切換回
路１００から出力されるチップセレクト信号Ｃ３Ａは制
御信号発生回路１０１に与えられる。また、Ｃ８／Ｗ切
換回路１００から出力される書込制御信号ＷＥＡは制御
信号発生回路１０２に与えられる。制御信号発生回路１
０１および制御信号発生回路１０２は、半導体記憶装置
の各部分を制御する各種制御信号を発生する。
／Ｗ切換回路１００に接続されている。Ｃ８／Ｗ切換回
路１００から出力されるチップセレクト信号Ｃ３Ａは制
御信号発生回路１０１に与えられる。また、Ｃ８／Ｗ切
換回路１００から出力される書込制御信号ＷＥＡは制御
信号発生回路１０２に与えられる。制御信号発生回路１
０１および制御信号発生回路１０２は、半導体記憶装置
の各部分を制御する各種制御信号を発生する。
７
なお、簡単化のために第４図には示されていないが、メ
モリセルから読出されたデータは、入出力バッファまで
常に相補な反転データ信号とともに伝達される。また、
第４図には、アドレス信号Ａの伝達経路は示されていな
い。
モリセルから読出されたデータは、入出力バッファまで
常に相補な反転データ信号とともに伝達される。また、
第４図には、アドレス信号Ａの伝達経路は示されていな
い。
第５図は、第４図に示されるリードデータバス切換回路
４５の構成を示す回路図である。
４５の構成を示す回路図である。
このリードデータバス切換回路４５は、４つのＮＯＲ回
路５０．４つのインバータ５１、ｎチャネルトランジス
タＮ７〜Ｎ２２およびｐチャネルトランジスタＰ２〜Ｐ
１７を含む。これらのトランジスタＮ７〜Ｎ２２および
トランジスタＰ２〜Ｐ１７が１６組のトランスファゲー
トＴｌａ−Ｔ８ａ、Ｔｌｂ−Ｔ８ｂを構成している。ａ
を含む符号が付されたトランスファゲートとｂを含む符
号が付されたトランスファゲートｂとが対となっており
、６対を構成するトランスファゲートが同時に導通ある
いは遮断する。
路５０．４つのインバータ５１、ｎチャネルトランジス
タＮ７〜Ｎ２２およびｐチャネルトランジスタＰ２〜Ｐ
１７を含む。これらのトランジスタＮ７〜Ｎ２２および
トランジスタＰ２〜Ｐ１７が１６組のトランスファゲー
トＴｌａ−Ｔ８ａ、Ｔｌｂ−Ｔ８ｂを構成している。ａ
を含む符号が付されたトランスファゲートとｂを含む符
号が付されたトランスファゲートｂとが対となっており
、６対を構成するトランスファゲートが同時に導通ある
いは遮断する。
４つのＮＯＲ回路５０の一方の入力端子には反転切換信
号Ｂｌ／Ｂ４が共通に与えられる。４つ８ のＮＯＲ回路５０の他方の入力端子には、それぞれセレ
クト信号ｌ０８ＳＩ〜ｌ０８Ｓ４が与えられる。続出デ
ータバスＲＤＩ〜ＲＤ４．ＲＤ、１〜ＲＤ４はそれぞれ
トランスファゲートＴｌａ−Ｔ４ ａ、 Ｔ １ ｂ
−Ｔ４ ｂを介して続出データバスＲＤＡＩ〜ＲＤＡ４
．ＲＤＡＩ〜ＲＤＡ４に接続されている。また、続出デ
ータバスＲＤＩ〜ＲＤ４゜ＲＤＩ〜ＲＤ４はそれぞれト
ランスファゲートＴ５ ａ −Ｔ ８ ａ 、 Ｔ ５
ｂ ＝ Ｔ ８ ｂを介して続出データバスＲＤＡ
（ｘｌ）、ＲＤＡ （ｘｉ）に共通に接続されている。
号Ｂｌ／Ｂ４が共通に与えられる。４つ８ のＮＯＲ回路５０の他方の入力端子には、それぞれセレ
クト信号ｌ０８ＳＩ〜ｌ０８Ｓ４が与えられる。続出デ
ータバスＲＤＩ〜ＲＤ４．ＲＤ、１〜ＲＤ４はそれぞれ
トランスファゲートＴｌａ−Ｔ４ ａ、 Ｔ １ ｂ
−Ｔ４ ｂを介して続出データバスＲＤＡＩ〜ＲＤＡ４
．ＲＤＡＩ〜ＲＤＡ４に接続されている。また、続出デ
ータバスＲＤＩ〜ＲＤ４゜ＲＤＩ〜ＲＤ４はそれぞれト
ランスファゲートＴ５ ａ −Ｔ ８ ａ 、 Ｔ ５
ｂ ＝ Ｔ ８ ｂを介して続出データバスＲＤＡ
（ｘｌ）、ＲＤＡ （ｘｉ）に共通に接続されている。
ＲＤを含む符号が付された読出データバスとＲＤを含む
符号が付された読出データバスとは対となり、ＲＤＡを
含む符号が付された読出データバスとＲＤＡを含む符号
が付された続出データバスとが対となり、互いに相補な
信号が転達される。
符号が付された読出データバスとは対となり、ＲＤＡを
含む符号が付された読出データバスとＲＤＡを含む符号
が付された続出データバスとが対となり、互いに相補な
信号が転達される。
トランスフアゲ−）Ｔｌａ−Ｔ４ａ、Ｔｌｂ 〜Ｔ４ｂ
の一方のゲートには反転切換信号Ｂｌ／Ｂ４が与えられ
、他方のゲートには切換１６号Ｂｌ／Ｂ４が与えられる
。また、トランスファゲートＴ９ ５ａ−Ｔ８ａ、Ｔ５１：＋−Ｔ８ｂの一方のゲートには
それぞれ４つのＮＯＲ回路５ｏの出力信号が与えられ、
他方のゲートにはそれぞれ４つのＮＯＲ回路５０の出力
信号をインバータ５１により反転させた信号が与えられ
る。
の一方のゲートには反転切換信号Ｂｌ／Ｂ４が与えられ
、他方のゲートには切換１６号Ｂｌ／Ｂ４が与えられる
。また、トランスファゲートＴ９ ５ａ−Ｔ８ａ、Ｔ５１：＋−Ｔ８ｂの一方のゲートには
それぞれ４つのＮＯＲ回路５ｏの出力信号が与えられ、
他方のゲートにはそれぞれ４つのＮＯＲ回路５０の出力
信号をインバータ５１により反転させた信号が与えられ
る。
切換信号Ｂｌ／Ｂ４かｒＬＪ レベルでありかつ反転切
換信号Ｂｌ／Ｂ４がｒＨＪレベルのときには、トランジ
スタＮ７〜Ｎ１４．Ｐ２〜Ｐ９がオンする。また、ＮＯ
Ｒ回路５ｏの出力がｒＬＪレベルとなるので、トランジ
スタＮ１５〜Ｎ２２゜ＰＩＯ−ＰＩ３がオフする。した
がって、読出データバスＲＤＩ〜ＲＤ４．ＲＤＩ〜ＲＤ
４はそれぞれトランスファゲートＴｌａ−Ｔ４ａ、Ｔｌ
ｂ〜Ｔ４ｂを介して読出データバスＲＤＡ１〜ＲＤＡ４
．ＲＤＡＩ〜ＲＤＡ４に接続される。
換信号Ｂｌ／Ｂ４がｒＨＪレベルのときには、トランジ
スタＮ７〜Ｎ１４．Ｐ２〜Ｐ９がオンする。また、ＮＯ
Ｒ回路５ｏの出力がｒＬＪレベルとなるので、トランジ
スタＮ１５〜Ｎ２２゜ＰＩＯ−ＰＩ３がオフする。した
がって、読出データバスＲＤＩ〜ＲＤ４．ＲＤＩ〜ＲＤ
４はそれぞれトランスファゲートＴｌａ−Ｔ４ａ、Ｔｌ
ｂ〜Ｔ４ｂを介して読出データバスＲＤＡ１〜ＲＤＡ４
．ＲＤＡＩ〜ＲＤＡ４に接続される。
逆に、切換信号Ｂｌ／Ｂ４がｒＨＪ レベルでありかつ
反転切換信号Ｂ１〜Ｂ４がｒＬＪレベルのときには、ト
ランジスタＮ７〜Ｎ１４ Ｐ２〜Ｐ９がオフする。ま
た、セレクト信号１０ＳＳＩ〜ｌ０８Ｓ４に応答してＮ
ＯＲ回路５ｏの１つの出０ 力がｒＨＪ レベルとなり、トランスファゲートＴ５ａ
−Ｔ８ａ、Ｔ５ｂ−Ｔ８ｂのうちの１対のトランスファ
ゲートがオンする。これにより、読出データバスＲＤ１
〜ＲＤ４．ＲＤ１〜ＲＤ４のうち１対がトランスファゲ
ートを介して読出データバスＲＤＡ （ｘｉ）、ＲＤＡ
（ｘｉ）に接続される。
反転切換信号Ｂ１〜Ｂ４がｒＬＪレベルのときには、ト
ランジスタＮ７〜Ｎ１４ Ｐ２〜Ｐ９がオフする。ま
た、セレクト信号１０ＳＳＩ〜ｌ０８Ｓ４に応答してＮ
ＯＲ回路５ｏの１つの出０ 力がｒＨＪ レベルとなり、トランスファゲートＴ５ａ
−Ｔ８ａ、Ｔ５ｂ−Ｔ８ｂのうちの１対のトランスファ
ゲートがオンする。これにより、読出データバスＲＤ１
〜ＲＤ４．ＲＤ１〜ＲＤ４のうち１対がトランスファゲ
ートを介して読出データバスＲＤＡ （ｘｉ）、ＲＤＡ
（ｘｉ）に接続される。
第６図は、第４図に示される×４用データ人力バッファ
４７の回路図である。
４７の回路図である。
この×４用データ人カバッファ４７は、ｎチャネルトラ
ンジスタＮ２Ｂ、Ｎ２４、ｐチャネルトランジスタＰ］
、８Ｐ１９、ＮＡＮＤ回路５２およびインバータ５３を
含む。ＮＡＮＤ回路５２の一方の入力端子には、パッド
１６ｐに入力された後入出力バッファにより反転された
反転データＤが与えられ、他方の入力端子には反転切換
信号Ｂ１／Ｂ４が与えられる。
ンジスタＮ２Ｂ、Ｎ２４、ｐチャネルトランジスタＰ］
、８Ｐ１９、ＮＡＮＤ回路５２およびインバータ５３を
含む。ＮＡＮＤ回路５２の一方の入力端子には、パッド
１６ｐに入力された後入出力バッファにより反転された
反転データＤが与えられ、他方の入力端子には反転切換
信号Ｂ１／Ｂ４が与えられる。
切換信号Ｂｌ／Ｂ４がｒＨＪレベルでありかつ反転切換
信号Ｂｌ／Ｂ４がｒＬＪレベルであるとき、トランジス
タＮ２４．ＰＩ３がオフする。こ１ れにより、ＮＡＮＤ回路５２の出力がｒＨＪレベルに固
定されるとともに、バッファ出力ＷＤがフローティング
状態になる。
信号Ｂｌ／Ｂ４がｒＬＪレベルであるとき、トランジス
タＮ２４．ＰＩ３がオフする。こ１ れにより、ＮＡＮＤ回路５２の出力がｒＨＪレベルに固
定されるとともに、バッファ出力ＷＤがフローティング
状態になる。
逆に、切換信号Ｂｌ／Ｂ４がｒＬＪ レベルでありかつ
反転切換信号Ｂｌ／Ｂ４がｒＨＪレベルのとき、トラン
ジスタＮ２４．ＰＩ３がオンする。
反転切換信号Ｂｌ／Ｂ４がｒＨＪレベルのとき、トラン
ジスタＮ２４．ＰＩ３がオンする。
これにより、ＮＡＮＤ回路５２の出力はデータＤに応じ
て変化し、バッファ出力ＷＤもこれに追随するようにな
る。このように、×４用データ人力バッファ４７は、切
換信号Ｂｌ／Ｂ４かｒＬＪレベルのときのみ活性化する
。
て変化し、バッファ出力ＷＤもこれに追随するようにな
る。このように、×４用データ人力バッファ４７は、切
換信号Ｂｌ／Ｂ４かｒＬＪレベルのときのみ活性化する
。
この×４用データ人カバッファ４７は、半導体チップ内
に４個設けられており、×４構成時には４つのバッファ
出力ＷＤが得られる。
に４個設けられており、×４構成時には４つのバッファ
出力ＷＤが得られる。
第７図は、第４図に示される×１用データ人力バッファ
４つの回路図である。
４つの回路図である。
この×１用データ人カバッファ４９は、×４月データ人
カバッファ４７と同様に、ＮＡＮＤ回路５４、インバー
タ５５、ｎチャネルトランジスタＮ２５〜Ｎ３２および
ｐチャネルトランジスタＰ２ ２０〜Ｐ２７を含む。
カバッファ４７と同様に、ＮＡＮＤ回路５４、インバー
タ５５、ｎチャネルトランジスタＮ２５〜Ｎ３２および
ｐチャネルトランジスタＰ２ ２０〜Ｐ２７を含む。
第７図の×１用データ人カバッファ４つが第６図の×４
用データ人カパッファ４７と異なるのは、切換信号Ｂｌ
／Ｂ４および反転切換信号Ｂｌ／Ｂ４が互いに逆に接続
されており、かつインバータ５５の出力から４つのバッ
ファ出力ＷＤＩ、ＷＤ２、ＷＤ３．ＷＤ４が得られるこ
とである。この×１用データ人カバッファ４９は、切換
信号Ｂ１／Ｂ４がｒＨＪレベルのとき（×１構成時）に
、活性化する。
用データ人カパッファ４７と異なるのは、切換信号Ｂｌ
／Ｂ４および反転切換信号Ｂｌ／Ｂ４が互いに逆に接続
されており、かつインバータ５５の出力から４つのバッ
ファ出力ＷＤＩ、ＷＤ２、ＷＤ３．ＷＤ４が得られるこ
とである。この×１用データ人カバッファ４９は、切換
信号Ｂ１／Ｂ４がｒＨＪレベルのとき（×１構成時）に
、活性化する。
第８図は、第４図に示される切換信号発生回路５６の構
成の一例を示す回路図である。
成の一例を示す回路図である。
この切換信号発生回路５６は、２つのインバータ５７お
よび５８を含む。パッド２１ｐ（第４図）から与えられ
て入出力バッファにより反転された反転切換信号Ｂｌ／
Ｂ４がインバータ５７により再度反転されて切換信号Ｂ
１／Ｂ４となり、さらにインバータ５８により反転され
て反転切換信号Ｂｌ／Ｂ４となる。パッド２１ｐ（第４
図）はボンディングワイヤによりパッケージのピン２１
に３ 接続される。
よび５８を含む。パッド２１ｐ（第４図）から与えられ
て入出力バッファにより反転された反転切換信号Ｂｌ／
Ｂ４がインバータ５７により再度反転されて切換信号Ｂ
１／Ｂ４となり、さらにインバータ５８により反転され
て反転切換信号Ｂｌ／Ｂ４となる。パッド２１ｐ（第４
図）はボンディングワイヤによりパッケージのピン２１
に３ 接続される。
この回路を用いると、外部からピン２１に与えられる切
換信号Ｂｌ／Ｂ４により語構成を変更することが可能と
なる。
換信号Ｂｌ／Ｂ４により語構成を変更することが可能と
なる。
この実施例の半導体記憶装置においては、語構成を変更
した際に素子の特性が変化しないように、同一の回路構
成およびレイアウトを有する入出力バッファがすべての
パッドに接続されている。これにより、すべてのピンの
入出力容量が一定となる。
した際に素子の特性が変化しないように、同一の回路構
成およびレイアウトを有する入出力バッファがすべての
パッドに接続されている。これにより、すべてのピンの
入出力容量が一定となる。
さらにこの実施例では、語構成の変更による素子の特性
の変化をさらに小さくするために、各信号の伝達経路が
同一に形成されている。具体的には、信号が通過する論
理ゲートの数や種類などが、同一に統一されている。
の変化をさらに小さくするために、各信号の伝達経路が
同一に形成されている。具体的には、信号が通過する論
理ゲートの数や種類などが、同一に統一されている。
たとえば、×１構成時および×４構成時では、チップセ
レクト信号Ｃ８が入力されるピンと書込読出コントロー
ル信号Ｗが人力されるピンとが互いに入替わる。これら
の両信号は、×１構成時および×４構成時にかかわらず
、同じタイミングで４ 伝達されるように、所望の経路に切換えられる。
レクト信号Ｃ８が入力されるピンと書込読出コントロー
ル信号Ｗが人力されるピンとが互いに入替わる。これら
の両信号は、×１構成時および×４構成時にかかわらず
、同じタイミングで４ 伝達されるように、所望の経路に切換えられる。
第９図は、第４図に示されるＣ８／Ｗ切換回路１００の
回路図である。
回路図である。
このＣ３／Ｗ切換回路１００は、ｎチャネルトランジス
タＮ３３〜Ｎ４０およびｐチャネルトランジスタＰ２８
〜Ｐ３５からなる４つのクロックドＣＭＯＳゲートを含
む。
タＮ３３〜Ｎ４０およびｐチャネルトランジスタＰ２８
〜Ｐ３５からなる４つのクロックドＣＭＯＳゲートを含
む。
切換７５号Ｂｌ／Ｂ４がｒＨＪレベルでありかつ反転切
換信号Ｂ １ ／Ｂ４がｒＬＪレベルのとき、トランジ
スタＮ３４．Ｎ３６．Ｐ２８．Ｐ２Ｏがオンし、トラン
ジスタＮ３８．Ｎ４０．Ｐ３２Ｐ３４かオフする。その
ため、パッド１５ｐから与えられる信号がチップセレク
ト信号Ｃ８Ａとして出力され、パッド１３ｐから与えら
れる信号が書込制御信号ＷＥＡとして出力される。
換信号Ｂ １ ／Ｂ４がｒＬＪレベルのとき、トランジ
スタＮ３４．Ｎ３６．Ｐ２８．Ｐ２Ｏがオンし、トラン
ジスタＮ３８．Ｎ４０．Ｐ３２Ｐ３４かオフする。その
ため、パッド１５ｐから与えられる信号がチップセレク
ト信号Ｃ８Ａとして出力され、パッド１３ｐから与えら
れる信号が書込制御信号ＷＥＡとして出力される。
逆に、切換信号Ｂｌ／Ｂ４がｒＬＪレベルでありかつ反
転切換信号Ｂｌ／Ｂ４がｒＨＪレベルのとき、トランジ
スタＮ３４．Ｎ３６．Ｐ２８．Ｐ２Ｏかオフし、トラン
ジスタＮ３８．Ｎ４０．Ｐ３２、Ｐ３４かオンする。こ
れにより、パッド１５ ５ｐから与えられる信号が書込制御信号ＷＥＡとして出
力され、パッド１３ｐから与えられる信号がチップセレ
クト信号Ｃ８Ａとして出力される。
転切換信号Ｂｌ／Ｂ４がｒＨＪレベルのとき、トランジ
スタＮ３４．Ｎ３６．Ｐ２８．Ｐ２Ｏかオフし、トラン
ジスタＮ３８．Ｎ４０．Ｐ３２、Ｐ３４かオンする。こ
れにより、パッド１５ ５ｐから与えられる信号が書込制御信号ＷＥＡとして出
力され、パッド１３ｐから与えられる信号がチップセレ
クト信号Ｃ８Ａとして出力される。
第９図のＣ８／Ｗ切換回路によれば、語構成を変更して
も、同じタイミングでチップセレクト信号Ｃ８Ａおよび
書込制御信号ＷＥＡを出力することができる。
も、同じタイミングでチップセレクト信号Ｃ８Ａおよび
書込制御信号ＷＥＡを出力することができる。
第１０図は、入出力バッファ３１の構成の他の例を示す
回路図である。
回路図である。
第１０図において、入力バッファ部３１ａは、ＮＡＮＤ
回路１３１、インバータ３３，３４，１３２およびＮＯ
Ｒ回路１３３を含む。
回路１３１、インバータ３３，３４，１３２およびＮＯ
Ｒ回路１３３を含む。
活性化信号ＡＣＴが「Ｈ」レベルのときは、パッドＰに
与えられる入力信号に応じて、バッファ出力ＩＮが変化
する。
与えられる入力信号に応じて、バッファ出力ＩＮが変化
する。
活性化信号ＡＣＴがｒＬＪレベルのときは、制御信号Ｃ
ＮＴＬがＮＡＮＤ回路１３１の一方の入力端子に伝達さ
れる。制御信号ＣＮＴＬがｒＨＪレベルのときに、人力
信号ＩＮに応じてバッファ出力ＩＮが変化する。制御信
号ＣＮＴＬがｒＬＪ６ レベルのときには、バッファ出力ＩＮはｒＨＪレベルに
固定される。
ＮＴＬがＮＡＮＤ回路１３１の一方の入力端子に伝達さ
れる。制御信号ＣＮＴＬがｒＨＪレベルのときに、人力
信号ＩＮに応じてバッファ出力ＩＮが変化する。制御信
号ＣＮＴＬがｒＬＪ６ レベルのときには、バッファ出力ＩＮはｒＨＪレベルに
固定される。
第１１図は、入出力バッファ３１の構成のさらに他の例
を示す回路図である。
を示す回路図である。
第１１図の入出力バッファ３１が第３図の入出力バッフ
ァ３１と異なるのは、インバータ１３４が設けられ、反
転活性化信号ＡＣＴが与えられない点である。ｎチャネ
ルトランジスタＮ１のゲートには活性化信号ＡＣＴの反
転信号が与えられる。
ァ３１と異なるのは、インバータ１３４が設けられ、反
転活性化信号ＡＣＴが与えられない点である。ｎチャネ
ルトランジスタＮ１のゲートには活性化信号ＡＣＴの反
転信号が与えられる。
第１１図の入出力バッファ３１の動作は、第３図の入出
力バッファ３１の動作と同様である。
力バッファ３１の動作と同様である。
第１２図は、入出力バッファの構成のさらに他の例を示
す回路図である。
す回路図である。
第１２図の入出力バッファ３１が第３図の入出力バッフ
ァ３１と異なるのは、入力バッファ部３１ａのトランジ
スタの代わりに、ＮＯＲ回路１３５が設けられている点
である。第１２図の入出力バッファ３１の動作は、第３
図の入出力バツファの動作と同様である。
ァ３１と異なるのは、入力バッファ部３１ａのトランジ
スタの代わりに、ＮＯＲ回路１３５が設けられている点
である。第１２図の入出力バッファ３１の動作は、第３
図の入出力バツファの動作と同様である。
以上の実施例の半導体記憶装置によると、同じ７
構成のピン、パッドおよび入出力バッファを介して伝達
された信号がさらに同じタイミングで伝達される。その
ため、×１構成に設定されて使用される半導体記憶装置
を、×４構成に設定してテストした場合に、各信号が与
えられるピンが変わっても、入力容量および出力容量が
変化しない。また、語構成を変更しても、信号の伝達過
程がほとんど変化しない。したがって、アクセス時間等
の素子の特性が変化しないという利点がある。
された信号がさらに同じタイミングで伝達される。その
ため、×１構成に設定されて使用される半導体記憶装置
を、×４構成に設定してテストした場合に、各信号が与
えられるピンが変わっても、入力容量および出力容量が
変化しない。また、語構成を変更しても、信号の伝達過
程がほとんど変化しない。したがって、アクセス時間等
の素子の特性が変化しないという利点がある。
また、この実施例によれば、各ピンに接続された入出力
バッファ３１に含まれる出力バッファ部３１ｂが人力保
護回路として働くので、特別な入力保護専用の回路が不
要となる。
バッファ３１に含まれる出力バッファ部３１ｂが人力保
護回路として働くので、特別な入力保護専用の回路が不
要となる。
上記実施例では、語構成が異なる２つの素子が同一ピン
数のパッケージに装着されることを想定したが、ピン数
が異なる場合でもアセンブリ前のテスト段階において同
様の効果が得られる。
数のパッケージに装着されることを想定したが、ピン数
が異なる場合でもアセンブリ前のテスト段階において同
様の効果が得られる。
なお、上記実施例では、×１構成および×４構成に変更
可能な半導体記憶装置を説明したか、これに限られず、
この発明は、たとえば×８構成お８ よび×９構成の変更あるいは×１構成、×４構成および
×８構成の３種類の変更等が可能な半導体記憶装置にも
、適用することができ、上記実施例と同様の効果が得ら
れる。
可能な半導体記憶装置を説明したか、これに限られず、
この発明は、たとえば×８構成お８ よび×９構成の変更あるいは×１構成、×４構成および
×８構成の３種類の変更等が可能な半導体記憶装置にも
、適用することができ、上記実施例と同様の効果が得ら
れる。
また、上記実施例では、１ＭビットのＲＡＭについて説
明したが、この発明は、他の記憶容量のＲＡＭにも適用
することができ、同様の効果が得られる。
明したが、この発明は、他の記憶容量のＲＡＭにも適用
することができ、同様の効果が得られる。
さらに、上記実施例では、スタティックＲＡＭについて
説明したか、これに限られず、この発明は、他の記憶装
置、たとえばダイナミックＲＡＭ、ＲＯＭ等にも適用す
ることができ、同様の効果が得られる。
説明したか、これに限られず、この発明は、他の記憶装
置、たとえばダイナミックＲＡＭ、ＲＯＭ等にも適用す
ることができ、同様の効果が得られる。
また、この発明は、半導体記憶装置に限らず、同一の半
導体チップ上に形成され、所定の信号処理を行なうその
他の半導体集積回路装置にも適用することができる。
導体チップ上に形成され、所定の信号処理を行なうその
他の半導体集積回路装置にも適用することができる。
［発明の効果］
以上のように第１の発明によれば、端子ごとの入出力容
量のばらつきがなく、信号間にスキュー９ が生じない。したがって、システムの動作速度を速くし
、システムの性能を向上させることが可能となる。
量のばらつきがなく、信号間にスキュー９ が生じない。したがって、システムの動作速度を速くし
、システムの性能を向上させることが可能となる。
沁２の発明によれば、切換信号により語構成を変更可能
であり、かつ語構成を変更しても素子の特性が変化する
ことがない。したがって、テスト時間を短縮するととも
に、高粘度なテストを行なうことができる。
であり、かつ語構成を変更しても素子の特性が変化する
ことがない。したがって、テスト時間を短縮するととも
に、高粘度なテストを行なうことができる。
さらに、第１および第２の発明における入出力バッファ
手段に含まれる出力バッファ手段が人力保護回路として
働くので、特別な入力保護専用の回路が不要となる。そ
のため、半導体集積回路のレイアウトにおいて有利とな
る。
手段に含まれる出力バッファ手段が人力保護回路として
働くので、特別な入力保護専用の回路が不要となる。そ
のため、半導体集積回路のレイアウトにおいて有利とな
る。
第１Ａ図はこの発明の一実施例による半導体記憶装置に
含まれる半導体チップを示す図である。 第１Ｂ図は第１Ａ図の半導体チップ上に形成されるパッ
ドおよびその周辺の拡大図である。第２図は各パッドに
与えられる信号および入出力バッファを示す図である。 第３Ａ図は入出力バッファの０ 構成の一例を示す回路図である。第３Ｂ図は信号を入力
するためにのみ用いられる入出力バツファの構成を示す
回路図である。第４図は同実施例の半導体記憶装置の内
部回路の構成を示すブロック図である。第５図は第４図
に示されるリードデータバス切換回路の回路図である。 第６図は第４図に示される×４用データ人カバッファの
回路図である。第７図は第４図に示される×１用データ
人カバッファの回路図である。第８図は第４図に示され
る切換信号発生回路の回路図である。第９図は第４図に
示されるＣ８／Ｗ切換回路の回路図である。第１０図は
入出力バッファの構成の他の例を示す回路図である。第
１１図は入出力バツファの構成のさらに他の例を示す回
路図である。第１２図は入出力バッファの構成のさらに
他の例を示す回路図である。第１３図は従来の１Ｍワー
ド×１ビット構成の半導体記憶装置のピン配置を示す図
である。第１４図は従来の２５６にワード×４ビット構
成の半導体記憶装置のピン配置を示す図である。第１５
図は語構成を変更可能な従来の半１ 導体記憶装置のピン配置を示す図である。第１６図は第
１５図のピンの機能を切換えるための手段を示すブロッ
ク図である。第１７図は第１５図の他のピンの機能を切
換えるための手段を示すブロック図である。第１８図は
第１６図および第１−７図に示されるアドレス人力バッ
ファの回路図である。第１９図は第１６図に示される入
力初段の回路図である。第２０図は第１６図および第１
７図に示される×４構成用データ人カバッファの回路図
である。第２１図は第１６図に示される×１構成用デー
タ人カバッファの回路図である。第２２図は第１６図お
よび第１７図に示されるデータ出力バッファの回路図で
ある。第２３図は第１５図の半導体記憶装置の内部回路
の構成を示すブロック図である。第２４図は第２３図に
示される信号切換回路の回路図である。第２５図は切換
信号発生回路の例を示す回路図である。 図において、１ｐ〜４８ｐはパッド、３１は入出力バッ
ファ、３１ａは人力バッファ部、３１ｂは出力バッファ
部、ＣＨは半導体チップ、Ｂ１１２ Ｂ４は切換信号である。 なお、各図中、同一符号は同一または相当部分を示す。 ３ 第１Ｂ図 特開平３ ２６０９９６ （１５） 第１Ａ図 特開平３ ２６０９９６ （１６） ４７ 第６ 図 特開平３ ２６０９９６ （１９） 第１３図 （ＩＭｘｌ 捲Ａ） 第１４図 （２５６ＫＸ４ 様式 ） 第１５図 特開平３ ２６０９９６ （２２） 第１６図 Ｑ、Ａ ＣＳ ＣＳ、Ｗ ・ぐ′・ンド １．Ａ 入力へ・Ｉフ。 （Ｘ４￥ｆＩ） ｐ ２ デ′−タＱ 出力１＜゛・・ｌ’７？ Ｘｌ） ３ ７□謬こ ご陣 内ニ 「１年 ７ 附、 １ 内部回時へ ｍ昔や口許県力゛う 内郷回踵へ 内令や回路へ ２゜ 発明の名称 補正をする者 事件との関係 住所 名称 代表者 ４、代理人 住所 手続補正書（自発） 平成３年５月１７日 平成２年特許願第５８８１５号 半導体集積回路装置
含まれる半導体チップを示す図である。 第１Ｂ図は第１Ａ図の半導体チップ上に形成されるパッ
ドおよびその周辺の拡大図である。第２図は各パッドに
与えられる信号および入出力バッファを示す図である。 第３Ａ図は入出力バッファの０ 構成の一例を示す回路図である。第３Ｂ図は信号を入力
するためにのみ用いられる入出力バツファの構成を示す
回路図である。第４図は同実施例の半導体記憶装置の内
部回路の構成を示すブロック図である。第５図は第４図
に示されるリードデータバス切換回路の回路図である。 第６図は第４図に示される×４用データ人カバッファの
回路図である。第７図は第４図に示される×１用データ
人カバッファの回路図である。第８図は第４図に示され
る切換信号発生回路の回路図である。第９図は第４図に
示されるＣ８／Ｗ切換回路の回路図である。第１０図は
入出力バッファの構成の他の例を示す回路図である。第
１１図は入出力バツファの構成のさらに他の例を示す回
路図である。第１２図は入出力バッファの構成のさらに
他の例を示す回路図である。第１３図は従来の１Ｍワー
ド×１ビット構成の半導体記憶装置のピン配置を示す図
である。第１４図は従来の２５６にワード×４ビット構
成の半導体記憶装置のピン配置を示す図である。第１５
図は語構成を変更可能な従来の半１ 導体記憶装置のピン配置を示す図である。第１６図は第
１５図のピンの機能を切換えるための手段を示すブロッ
ク図である。第１７図は第１５図の他のピンの機能を切
換えるための手段を示すブロック図である。第１８図は
第１６図および第１−７図に示されるアドレス人力バッ
ファの回路図である。第１９図は第１６図に示される入
力初段の回路図である。第２０図は第１６図および第１
７図に示される×４構成用データ人カバッファの回路図
である。第２１図は第１６図に示される×１構成用デー
タ人カバッファの回路図である。第２２図は第１６図お
よび第１７図に示されるデータ出力バッファの回路図で
ある。第２３図は第１５図の半導体記憶装置の内部回路
の構成を示すブロック図である。第２４図は第２３図に
示される信号切換回路の回路図である。第２５図は切換
信号発生回路の例を示す回路図である。 図において、１ｐ〜４８ｐはパッド、３１は入出力バッ
ファ、３１ａは人力バッファ部、３１ｂは出力バッファ
部、ＣＨは半導体チップ、Ｂ１１２ Ｂ４は切換信号である。 なお、各図中、同一符号は同一または相当部分を示す。 ３ 第１Ｂ図 特開平３ ２６０９９６ （１５） 第１Ａ図 特開平３ ２６０９９６ （１６） ４７ 第６ 図 特開平３ ２６０９９６ （１９） 第１３図 （ＩＭｘｌ 捲Ａ） 第１４図 （２５６ＫＸ４ 様式 ） 第１５図 特開平３ ２６０９９６ （２２） 第１６図 Ｑ、Ａ ＣＳ ＣＳ、Ｗ ・ぐ′・ンド １．Ａ 入力へ・Ｉフ。 （Ｘ４￥ｆＩ） ｐ ２ デ′−タＱ 出力１＜゛・・ｌ’７？ Ｘｌ） ３ ７□謬こ ご陣 内ニ 「１年 ７ 附、 １ 内部回時へ ｍ昔や口許県力゛う 内郷回踵へ 内令や回路へ ２゜ 発明の名称 補正をする者 事件との関係 住所 名称 代表者 ４、代理人 住所 手続補正書（自発） 平成３年５月１７日 平成２年特許願第５８８１５号 半導体集積回路装置
Claims (2)
- （１）同一の半導体チップ上に形成される半導体集積回
路装置であって、 信号を入力または出力するための複数の端子、および 前記複数の端子にそれぞれ接続され、かつ同一の入出力
容量を有する複数の入出力バッファ手段を備え、 前記複数の入出力バッファ手段の各々は、入力バッファ
手段および出力バッファ手段を含み、前記複数の入出力
バッファ手段に結合され、所定の信号処理を行なう内部
回路手段をさらに備えた、半導体集積回路装置。 - （２）同一の半導体チップ上に形成される半導体集積回
路装置であって、 複数のメモリセル、 データおよびアドレス信号が与えられる複数の端子、お
よび 前記複数の端子にそれぞれ接続され、かつ同一の入出力
容量を有する複数の入出力バッファ手段を備え、 前記複数の入出力バッファ手段の各々は、入力バッファ
手段および出力バッファ手段を含み、前記複数の入出力
バッファ手段のうち予め定められた入出力バッファ手段
に結合され、前記複数の端子のいくつかおよび対応する
入出力バッファ手段を介してアドレス信号が与えられる
第１の数のアドレス入力部とデータが与えられる第２の
数のデータ受部とを有し、前記アドレス入力部に与えら
れるアドレス信号に応答して前記複数のメモリセルのう
ち前記第２の数のメモリセルを選択し、その選択したメ
モリセルに前記データ受部に与えられるデータを書込む
かまたはその選択したメモリセルに記憶されているデー
タを前記データ受部に読出す第１の処理手段、 前記複数の入出力バッファ手段のうち予め定められた入
出力バッファ手段に結合され、前記複数の端子のいくつ
かおよび対応する入出力バッファ手段を介してアドレス
信号が与えられる第３の数のアドレス入力部とデータが
与えられる第４の数のデータ受部とを有し、前記アドレ
ス入力部に与えられるアドレス信号に応答して前記複数
のメモリセルのうち前記第４の数のメモリセルを選択し
、その選択したメモリセルに前記データ受部に与えられ
るデータを書込むかまたはその選択したメモリセルに記
憶されているデータを前記データ受部に読出す第２の処
理手段、 切換信号を発生する切換信号発生手段、および前記切換
信号発生手段により発生された前記切換信号の第１の状
態に応答して前記第１の処理手段の前記アドレス入力部
および前記データ受部を対応する入出力バッファ手段を
介して前記複数の端子のうちの所定の端子に結合させ、
前記切換信号発生手段により発生された前記切換信号の
第２の状態に応答して前記第２の処理手段の前記アドレ
ス入力部および前記データ受部を対応する入出力バッフ
ァ手段を介して前記複数の端子のうちの所定の端子に結
合させる信号切換手段をさらに備えた、半導体集積回路
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058815A JP2603145B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体集積回路装置 |
| US07/665,944 US5177573A (en) | 1990-03-09 | 1991-03-05 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058815A JP2603145B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03260996A true JPH03260996A (ja) | 1991-11-20 |
| JP2603145B2 JP2603145B2 (ja) | 1997-04-23 |
Family
ID=13095112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058815A Expired - Lifetime JP2603145B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5177573A (ja) |
| JP (1) | JP2603145B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569014A2 (en) * | 1992-05-06 | 1993-11-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2566064B2 (ja) * | 1991-01-17 | 1996-12-25 | 株式会社東芝 | 入出力バッファ回路 |
| JP2743653B2 (ja) * | 1991-09-20 | 1998-04-22 | 富士通株式会社 | 半導体記憶装置 |
| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
| USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
| JPH10208484A (ja) * | 1997-01-29 | 1998-08-07 | Mitsubishi Electric Corp | 半導体記憶装置のデータ読出回路及び半導体記憶装置 |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697560B2 (ja) * | 1987-11-19 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
| US5056005A (en) * | 1988-04-18 | 1991-10-08 | Matsushita Electric Industrial Co., Ltd. | Data buffer device using first-in first-out memory and data buffer array device |
-
1990
- 1990-03-09 JP JP2058815A patent/JP2603145B2/ja not_active Expired - Lifetime
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1991
- 1991-03-05 US US07/665,944 patent/US5177573A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569014A2 (en) * | 1992-05-06 | 1993-11-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a circuit |
| EP0569014A3 (en) * | 1992-05-06 | 1997-04-09 | Toshiba Kk | Semiconductor memory device with a circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5177573A (en) | 1993-01-05 |
| JP2603145B2 (ja) | 1997-04-23 |
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