JP2743653B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2743653B2
JP2743653B2 JP3241043A JP24104391A JP2743653B2 JP 2743653 B2 JP2743653 B2 JP 2743653B2 JP 3241043 A JP3241043 A JP 3241043A JP 24104391 A JP24104391 A JP 24104391A JP 2743653 B2 JP2743653 B2 JP 2743653B2
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    • G—PHYSICS
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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、選択によって出力デー
タの語構成を変えることができる半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来、この種の半導体記憶装置として、
図４にその要部を示すようなものが知られている。この
半導体記憶装置は、出力データの語構成を、選択によっ
て、１ビット構成（×１構成）又は４ビット構成（×４
構成）とすることができるものである。
【０００３】図中、１0〜１3は同一数のメモリセルを配
列させてなるメモリセルアレイ部、ＤＢ0、ＤＢ0バー〜
ＤＢ3、ＤＢ3バーは、それぞれ、メモリセルアレイ部１
0〜１3に対応して設けられたデータバスである。
【０００４】また、２0〜２3は、それぞれ、ＤＢ0、Ｄ
Ｂ0バー〜ＤＢ3、ＤＢ3バーに対応して設けられたセン
スアンプであり、３0〜３3、４0〜４3は入力端子、５0
〜５3、６0〜６3は出力端子である。
【０００５】なお、出力端子５0〜５3は、それぞれ、入
力端子３0〜３3に入力される信号と同相の信号が出力さ
れる正相出力端子である。また、出力端子６0〜６3は、
それぞれ、入力端子３0〜３3に入力される信号と逆相の
信号が出力される逆相出力端子である。
【０００６】これらセンスアンプ２0〜２3は同一構成と
されており、センスアンプ２0を代表して示せば、例え
ば、図５にその回路図を示すように構成されている。図
中、７、８は負荷トランジスタをなすｐＭＯＳ、９、１
０は駆動トランジスタをなすｎＭＯＳ、１１は定電流源
をなすｎＭＯＳ、ＳはｎＭＯＳ１１のオン、オフを制御
することにより、このセンスアンプ２0の活性、不活性
を制御する制御信号である。
【０００７】また、図４において、１２0〜１２3、１３
0〜１３3は切換スイッチであり、１４0〜１４3、１５0
〜１５3は可動接点、１６0〜１６3、１７0〜１７3、１
８0〜１８3、１９0〜１９3は固定接点である。
【０００８】これら切換スイッチ１２0〜１２3、１３0
〜１３3は同一構成とされており、切換スイッチ１２0を
代表して示せば、例えば、図６にその回路図を示すよう
に構成されている。図中、２０、２１はアナログスイッ
チであり、２０Ａ、２１ＡはｎＭＯＳ、２０Ｂ、２１Ｂ
はｐＭＯＳである。また、２４はインバータ、Ｐはアナ
ログスイッチ２０、２１のオン、オフを制御する制御信
号である。
【０００９】また、図４において、ＤＢ4、ＤＢ4バーは
データバス、２５0〜２５3は出力バッファであり、これ
ら出力バッファ２５0〜２５3は、例えば、センスアンプ
２0〜２3と同一に構成される。
【００１０】また、２６0〜２６3は出力端子、Ｄ0〜Ｄ3
は出力端子２６0〜２６3に出力されるデータである。な
お、この半導体記憶装置は、出力データの語構成を１ビ
ット構成とする場合には、出力端子２６0にのみデータ
Ｄ0を出力し、出力データの語構成を４ビット構成とす
る場合には、出力端子２６0〜２６3にデータＤ0〜Ｄ3を
出力するというものである。
【００１１】かかる半導体記憶装置においては、出力デ
ータの語構成を１ビット構成とする場合には、メモリセ
ルアレイ部１0〜１3を１個のメモリセルアレイ部とし
て、これらメモリセルアレイ部１0〜１3の中のメモリセ
ルが１個選択される。
【００１２】したがって、この場合には、選択されたメ
モリセルが含まれているメモリセルアレイ部に対応して
設けられているセンスアンプ及び出力バッファ２５0が
活性化され、これらセンスアンプ及び出力バッファ２５
0が切換スイッチを介して接続される。
【００１３】例えば、メモリセルアレイ部１ 0 のメモリ
セルが選択された場合には、センスアンプ２0が活性、
センスアンプ２1〜２3が不活性とされ、切換スイッチ１
２0、１３0の可動接点１４0、１５0がそれぞれ固定接点
１７0、１９0に接続され、出力バッファ２５0が活性化
される。
【００１４】これに対して、出力データの語構成を４ビ
ット構成とする場合には、メモリセルアレイ部１0〜１3
のそれぞれにおいてメモリセルが１個選択される。した
がって、この場合には、センスアンプ３0〜３3が活性化
され、切換スイッチ１２0〜１２3の可動接点１４0〜１
４3は固定接点１７0〜１７3に接続されると共に切換ス
イッチ１３0〜１３3の可動接点１５0〜１５3は固定接点
１９0〜１９3に接続され、出力バッファ２５0〜２５3が
活性化される。
【００１５】
【発明が解決しようとする課題】かかる従来の半導体記
憶装置は、出力データの語構成を変えるために、切換ス
イッチ１２0〜１２3、１３0〜１３3を設けているが、こ
れら切換スイッチ１２0〜１２3、１３0〜１３3を構成す
るｎＭＯＳ及びｐＭＯＳのオン抵抗と、配線容量のた
め、データ伝達の遅延が大きく、読出しの高速化を図る
ことができないという問題点があった。
【００１６】本発明は、かかる点に鑑み、選択によって
出力データの語構成を変えることができる半導体記憶装
置であって、読出しの高速化を図ることができるように
した半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明による半導体記憶
装置は、メモリセルアレイ部に対応して設けられた複数
のデータバスのそれぞれに、出力データの語構成の種類
に応じて出力バッファとの接続の仕方を異にする複数の
センスアンプを接続し、これら複数のセンスアンプのう
ち、活性化するセンスアンプを、一又は複数のモード信
号、あるいは、一又は複数のモード信号及び一又は複数
のアドレス信号によって選択することにより、前記出力
バッファを介して出力端子に得られる出力データの語構
成を変更できるように構成するというものである。
【００１８】
【作用】本発明においては、切換スイッチを設けず、複
数のセンスアンプの活性、不活性を制御することによ
り、出力データの語構成を変えるとしているので、かか
る切換スイッチを設ける場合に生じるデータ伝達の遅延
をなくし、読出しの高速化を図ることができる。
【００１９】
【実施例】以下、図１〜図３を参照して本発明の第１実
施例及び第２実施例について説明する。なお、図１及び
図２において、図４に対応する部分には同一符号を付
し、その重複説明は省略する。
【００２０】第１実施例・・図１ 図１は本発明の第１実施例の要部を示す回路図であり、
この第１実施例は、図４に示す従来の半導体記憶装置を
改良するものである。但し、出力データの語構成を１ビ
ット構成とする場合には、出力端子２６0にのみデータ
Ｄ0を出力し、出力データの語構成を４ビット構成とす
る場合には、出力端子２６0〜２６3にデータＤ0〜Ｄ3を
出力させるという点については、図４に示す従来の半導
体記憶装置の場合と同様である。
【００２１】図中、２７0〜２７3は出力データの語構成
を１ビット構成とする場合に使用されるセンスアンプ、
２８0〜２８3は出力データの語構成を４ビット構成とす
る場合に使用されるセンスアンプである。
【００２２】また、これらセンスアンプ２７0〜２７3、
２８0〜２８3において、２９0〜２９3、３０0〜３０3、
３１0〜３１3、３２0〜３２3は入力端子、３３0〜３
３3、３４0〜３４3、３５0〜３５3、３６0〜３６3は出
力端子である。
【００２３】なお、出力端子３３0〜３３3は、それぞ
れ、入力端子２９0〜２９3に入力される信号と同相の信
号を出力する正相出力端子である。また、出力端子３４
0〜３４3は、それぞれ、入力端子２９0〜２９3に入力さ
れる信号と逆相の信号を出力する逆相出力端子である。
【００２４】また、出力端子３５0〜３５3は、それぞ
れ、入力端子３１0〜３１3に入力される信号と同相の信
号を出力する正相出力端子である。また、出力端子３６
0〜３６3は、それぞれ、入力端子３１0〜３１3に入力さ
れる信号と逆相の信号を出力する逆相出力端子である。
なお、これらセンスアンプ２７0〜２７3、２８0〜２８3
は、例えば、図５に示すセンスアンプと同一に構成され
る。
【００２５】また、図１において、３７0〜３７3、３８
0〜３８3は、出力バッファ２５0〜２５3の入力端子であ
り、出力端子２６0〜２６3には、入力端子３７0〜３７3
に入力される信号と同相の信号が出力される。即ち、入
力端子３７0〜３７3は正相入力端子、入力端子３８0〜
３８3は逆相入力端子である。
【００２６】ここに、センスアンプ２７0〜２７3は、そ
の正相出力端子３３0〜３３3及び逆相出力端子３４0〜
３４3をそれぞれデータバスＤＢ5及びＤＢ5バーを介し
て出力バッファ２５0の正相入力端子３７0及び逆相入力
端子３８0に接続されている。
【００２７】また、センスアンプ２８0〜２８3は、その
正相出力端子３５0〜３５3及び逆相出力端子３６0〜３
６3をそれぞれ出力バッファ２５0〜２５3に接続されて
いる。その他については、図４に示す従来の半導体記憶
装置と同様に構成されている。
【００２８】ここに、この第１実施例においても、出力
データの語構成を１ビット構成とする場合には、メモリ
セルアレイ部１0〜１3を１個のメモリセルアレイ部とし
て、これらメモリセルアレイ部１0〜１3の中のメモリセ
ルが１個選択される。
【００２９】したがって、この場合には、センスアンプ
２７0〜２７3のうち、選択されたメモリセルが含まれて
いるメモリセルアレイ部に対応して設けられているセン
スアンプのみが活性化されると共に、出力バッファ２５
0が活性化され、選択されたメモリセルのデータが出力
端子２６0に出力される。
【００３０】例えば、メモリセルアレイ部１0のメモリ
セルが選択された場合には、センスアンプ２７0が活
性、センスアンプ２７1〜２７3、２８0〜２８3が不活
性、出力バッファ２５0が活性とされる。
【００３１】これに対して、出力データの語構成を４ビ
ット構成とする場合には、メモリセルアレイ部１0〜１3
のそれぞれにおいてメモリセルが１個選択される。した
がって、この場合には、センスアンプ２７0〜２７3が不
活性、センスアンプ２８0〜２８3が活性、出力バッファ
２５0〜２５3が活性とされる。
【００３２】かかる第１実施例によれば、出力データの
語構成を１ビット構成又は４ビット構成に切り換えるに
つき、切換スイッチを設けず、センスアンプ２７0〜２
７3、２８0〜２８3の活性、不活性を制御することによ
り行うとしているので、かかる切換スイッチを設ける場
合に生じるデータ伝達の遅延をなくし、読出しの高速化
を図ることができる。
【００３３】第２実施例・・図２、図３ 図２は本発明の第２実施例の要部を示す回路図であり、
この第２実施例は、出力の語構成として２ビット構成又
は４ビット構成を選択できるようにしたものである。但
し、ここで言う２ビット構成は、メモリセルからの２ビ
ットのデータのほか、これら２ビットのデータの逆相の
データとを含むものである。
【００３４】即ち、この第２実施例は、出力データの語
構成を２ビット構成とする場合には、例えば、出力端子
２６0、２６1、２６2、２６3にそれぞれデータＤ0、Ｄ0
バー、Ｄ2、Ｄ2バーを出力させ、出力データの語構成を
４ビット構成とする場合には、出力端子２６0、２６1、
２６2、２６3にそれぞれデータＤ0、Ｄ1、Ｄ2、Ｄ3を出
力させるというものである。
【００３５】図中、３９0〜３９3、４０0〜４０3はセン
スアンプであり、また、これらセンスアンプ３９0〜３
９3、４０0〜４０3において、４１0〜４１3、４２0〜４
２3、４３0〜４３3、４４0〜４４3は入力端子、４５0〜
４５3、４６0〜４６3、４７0〜４７3、４８0〜４８3は
出力端子である。
【００３６】なお、出力端子４５0〜４５3は、それぞ
れ、入力端子４１0〜４１3に入力される信号と同相の信
号が出力される正相出力端子である。また、出力端子４
６0〜４６3は、それぞれ、入力端子４１0〜４１3に入力
される信号と逆相の信号が出力される逆相出力端子であ
る。
【００３７】また、出力端子４７0〜４７3は、それぞ
れ、入力端子４３0〜４３3に入力される信号と同相の信
号が出力される正相出力端子である。また、出力端子４
８0〜４８3は、それぞれ、入力端子４３0〜４３3に入力
される信号と逆相の信号が出力される逆相出力端子であ
る。
【００３８】ここに、センスアンプ３９0は、その正相
出力端子４５0及び逆相出力端子４６ 0をそれぞれ出力バ
ッファ２５1の逆相入力端子３８1及び正相入力端子３７
1に接続されている。
【００３９】また、センスアンプ３９1は、その正相出
力端子４５1及び逆相出力端子４６1をそれぞれ出力バッ
ファ２５0の逆相入力端子３８0及び正相入力端子３７0
に接続されている。
【００４０】また、センスアンプ３９2は、その正相出
力端子４５2及び逆相出力端子４６2をそれぞれ出力バッ
ファ２５3の逆相入力端子３８3及び正相入力端子３７3
に接続されている。
【００４１】また、センスアンプ３９3は、その正相出
力端子４５3及び逆相出力端子４６3をそれぞれ出力バッ
ファ２５2の逆相入力端子３８2及び正相入力端子３７2
に接続されている。
【００４２】また、センスアンプ４０0は、その正相出
力端子４７0及び逆相出力端子４８0をそれぞれ出力バッ
ファ２５0の正相入力端子３７0及び逆相入力端子３８0
に接続されている。
【００４３】また、センスアンプ４０1は、その正相出
力端子４７1及び逆相出力端子４８1をそれぞれ出力バッ
ファ２５1の正相入力端子３７1及び逆相入力端子３８1
に接続されている。
【００４４】また、センスアンプ４０2は、その正相出
力端子４７2及び逆相出力端子４８2をそれぞれ出力バッ
ファ２５2の正相入力端子３７2及び逆相入力端子３８2
に接続されている。
【００４５】また、センスアンプ４０3は、その正相出
力端子４７3及び逆相出力端子４８3をそれぞれ出力バッ
ファ２５3の正相入力端子３７3及び逆相入力端子３８3
に接続されている。
【００４６】ここに、センスアンプ３９0〜３９3、４０
0〜４０3は同一構成とされており、例えば、センスアン
プ３９0、４０0を代表して示せば、図３に示すように構
成されている。図中、４９〜５２は駆動トランジスタを
なすｎＭＯＳ、５３、５４は定電流源をなすｎＭＯＳ、
５５はＮＯＲゲート、５６はインバータである。
【００４７】また、Ｑ、Ｒは制御信号であり、制御信号
Ｑは、センスアンプ３９0、４０0を活性化する場合に
は、Ｌレベルとされ、センスアンプ３９0、４０0を不活
性とする場合には、Ｈレベルとされるものである。
【００４８】また、制御信号Ｒは、出力データの語構成
を２ビット構成とする場合には、Ｌレベルとされ、出力
データの語構成を４ビット構成とする場合には、Ｈレベ
ルとされるものである。
【００４９】かかる第２実施例においては、出力データ
の語構成を２ビット構成とする場合において、メモリセ
ルアレイ部１0、１2のメモリセルのデータを読出す場合
には、センスアンプ３９0、４０0が活性、センスアンプ
３９1、４０1が不活性、センスアンプ３９2、４０2が活
性、センスアンプ３９3、４０3が不活性、出力バッファ
２５0〜２５3が活性とされる。
【００５０】したがって、この場合には、センスアンプ
３９0、４０0にはメモリセルアレイ部１0からの同一デ
ータが同相の関係で出力されることになるが、センスア
ンプ３９0は、その正相出力端子４５0及び逆相出力端子
４６0をそれぞれ出力バッファ２５1の逆相入力端子３８
1及び正相入力端子３７1に接続され、センスアンプ４０
0は、その正相出力端子４７0及び逆相出力端子４８0を
それぞれ出力バッファ２５0の正相入力端子３７0及び逆
相入力端子３８0に接続されているので、出力端子２６0
には、メモリセルアレイ部１0のメモリセルのデータが
読出され、出力端子２６1には、これと逆相の信号が出
力される。
【００５１】また、センスアンプ３９2、４０2にはメモ
リセルアレイ部１2からの同一データが同相の関係で出
力されることになるが、センスアンプ３９2は、その正
相出力端子４５2及び逆相出力端子４６2をそれぞれ出力
バッファ２５3の逆相入力端子３８3及び正相入力端子３
７3に接続され、センスアンプ４０2は、その正相出力端
子４７2及び逆相出力端子４８2をそれぞれ出力バッファ
２５2の正相入力端子３７2及び逆相入力端子３８2に接
続されているので、出力端子２６2には、メモリセルア
レイ部１2のメモリセルのデータが読出され、出力端子
２６3には、これと逆相の信号が出力される。
【００５２】また、出力データの語構成を２ビット構成
とする場合において、メモリセルアレイ部１1、１3のメ
モリセルのデータを読出す場合には、センスアンプ３９
0、４０0が不活性、センスアンプ３９1、４０1が活性、
センスアンプ３９2、４０2が不活性、センスアンプ３９
3、４０3が活性、出力バッファ２５0〜２５3が活性とさ
れる。
【００５３】したがって、この場合には、センスアンプ
３９1、４０1にはメモリセルアレイ部１1からの同一の
データが同相の関係で出力されることになるが、センス
アンプ３９1は、その正相出力端子４５1及び逆相出力端
子４６1をそれぞれ出力バッファ２５0の逆相入力端子３
８0及び正相入力端子３７0に接続され、センスアンプ４
０1は、その正相出力端子４７1及び逆相出力端子４８1
をそれぞれ出力バッファ２５1の正相入力端子３７1及び
逆相入力端子３８1に接続されているので、出力端子２
６1には、メモリセルアレイ部１1のメモリセルのデータ
が読出され、出力端子２６0には、これと逆相の信号が
出力される。
【００５４】また、センスアンプ３９3、４０3にはメモ
リセルアレイ部１3からの同一データが同相の関係で出
力されることになるが、センスアンプ３９3は、その正
相出力端子４５3及び逆相出力端子４６3をそれぞれ出力
バッファ２５2の逆相入力端子３８2及び正相入力端子３
７2に接続され、センスアンプ４０3は、その正相出力端
子４７3及び逆相出力端子４８3をそれぞれ出力バッファ
２５3の正相入力端子３７3及び逆相入力端子３８3に接
続されているので、出力端子２６3には、メモリセルア
レイ部１3のメモリセルのデータが読出され、出力端子
２６2には、これと逆相の信号が出力される。
【００５５】なお、出力データの語構成を２ビット構成
とする場合において、メモリセルアレイ部１0、１3のメ
モリセルのデータを読出す場合には、センスアンプ３９
0、４０0が活性、センスアンプ３９1、４０1が不活性、
センスアンプ３９2、４０2が不活性、センスアンプ３９
3、４０3が活性、出力バッファ２５0〜２５3が活性とさ
れる。
【００５６】また、出力データの語構成を２ビット構成
とする場合において、メモリセルアレイ部１1、１2のメ
モリセルのデータを読出す場合には、センスアンプ３９
0、４０0が不活性、センスアンプ３９1、４０1が活性、
センスアンプ３９2、４０2が活性、センスアンプ３
９3、４０3が不活性、出力バッファ２５0〜２５3が活性
とされる。
【００５７】これに対して、出力データの語構成を４ビ
ット構成とする場合には、センスアンプ３９0〜３９3が
不活性、センスアンプ４０0〜４０3が活性、出力バッフ
ァ２５0〜２５3が活性とされる。
【００５８】したがって、この場合には、メモリセルア
レイ部１0〜１3のメモリセルのデータは、それぞれ、セ
ンスアンプ４０0〜４０3、出力バッファ２５0〜２５3を
介して出力される。
【００５９】かかる第２実施例によれば、出力データの
語構成を２ビット構成又は４ビット構成に切り換えるに
つき、切換スイッチを設けず、センスアンプ３９0〜３
９3、４０0〜４０3の活性、不活性を制御することによ
り行うとしているので、かかる切換スイッチを設ける場
合に生じるデータ伝達の遅延をなくし、読出しの高速化
を図ることができる。
【００６０】
【発明の効果】本発明によれば、切換スイッチを設け
ず、複数のセンスアンプの活性、不活性を制御すること
により、出力データの語構成を変えるとしているので、
かかる切換スイッチを設ける場合に生じるデータ伝達の
遅延をなくし、読出しの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の要部を示す回路図であ
る。
【図２】本発明の第２実施例の要部を示す回路図であ
る。
【図３】本発明の第２実施例を構成するセンスアンプを
示す回路図である。
【図４】従来の半導体記憶装置の一例の要部を示す回路
図である。
【図５】図４に示す従来の半導体記憶装置を構成するセ
ンスアンプの回路図である。
【図６】図４に示す従来の半導体記憶装置を構成する切
換スイッチの回路図である。
【符号の説明】
１0〜１3 メモリセルアレイ部 ２５0〜２５3 出力バッファ ２６0〜２６3 出力端子 ２７0〜２７3 センスアンプ ２８0〜２８3 センスアンプ
フロントページの続き (56)参考文献 特開 昭59−175094（ＪＰ，Ａ) 大庭敦 外７名著，”アクセス時間７ ｎｓの１ＭビットＢｉＣＭＯＳ ＥＣＬ ＲＡＭ” 電子情報通信学会技術研究 報告，ＶＯＬ．90 ＮＯ．140 （ＳＤ Ｍ90−62），（1990−７−20） Ｐ．29 −35

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルアレイ部に対応させて、少なく
    とも、第１及び第２のデータバスを設け、前記第１のデ
    ータバスに第１及び第２のセンスアンプを接続すると共
    に、前記第２のデータバスに第３及び第４のセンスアン
    プを接続し、前記第１及び第３のセンスアンプの出力端
    子を第１の出力バッファに共通接続すると共に、前記第
    ２及び第４のセンスアンプの出力端子をそれぞれ第１及
    び第２の出力バッファに接続し、第１のモード時、前記
    第１のセンスアンプを活性、前記第２、第３及び第４の
    センスアンプを不活性、又は、前記第３のセンスアンプ
    を活性、前記第１、第３及び第４のセンスアンプを不活
    性とし、第２のモード時、前記第１及び第３のセンスア
    ンプを不活性、前記第２及び第４のセンスアンプを活性
    とすることを特徴とする半導体記憶装置。
  2. 【請求項２】メモリセルアレイ部に対応させて、少なく
    とも、第１及び第２のデータバスを設け、前記第１のデ
    ータバスに第１及び第２のセンスアンプを接続すると共
    に、前記第２のデータバスに第３及び第４のセンスアン
    プを接続し、前記第２のセンスアンプの正相出力端子及
    び逆相出力端子をそれぞれ第１の出力バッファの正相入
    力端子及び逆相入力端子に接続すると共に、第３のセン
    スアンプの正相出力端子及び逆相出力端子をそれぞれ前
    記第１の出力バッファの逆相入力端子及び正相入力端子
    に接続し、前記第４のセンスアンプの正相出力端子及び
    逆相出力端子をそれぞれ第２の出力バッファの正相入力
    端子及び逆相入力端子に接続すると共に、前記第１のセ
    ンスアンプの正相出力端子及び逆相出力端子をそれぞれ
    前記第２の出力バッファの逆相入力端子及び正相入力端
    子に接続し、第１のモード時、前記第１及び第２のセン
    スアンプを活性、前記第３及び第４のセンスアンプを不
    活性、又は、前記第１及び第２のセンスアンプを不活
    性、前記第３及び第４のセンスアンプを活性とし、第２
    のモード時、前記第１及び第３のセンスアンプを不活
    性、前記第２及び第４のセンスアンプを活性とすること
    を特徴とする半導体記憶装置。
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