KR930006726A - 고속 동작으로 출력체의 변경을 가능케 하는 반도체 기억장치 - Google Patents

고속 동작으로 출력체의 변경을 가능케 하는 반도체 기억장치 Download PDF

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KR930006726A
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Abstract

출력조합의 변경을 가능하게 하는 반도체 기억장치는 데이타를 저장하기 위한 다수의 메모리셀 배열 부위(10내지 13)데이타를 전이하기위한 다수의 데이타 버스(DB0 내지 DB3,/DB0내지 /DB3), 메모리셀 배열 부위(10내지 13)의 선택된 메모리셀의 데이타를 감지하기 위한 다수의 감지 증폭기(270내지 273, 280내지 283; 390내지 393, 400내지 403)및 감지 증폭기 (270내지 273, 280내지 283, 390내지 393, 400내지 403)를 갖는다. 최소한 두개의 감지 증폭기(270내지 273, 280내지 283, 390내지 393, 400내지 403)가 데이타 버스(DB0 내지 DB3, /DB0내지/DB3)를 통해 각각의 메모리셀 배열 부위(10내지 13)에 각각 연결된다. 감지 증폭기(270 내지 273, 280내지 283, 390내지 393, 400내지 403)의 선택은 제어신호(R, Q)에 의해 동작되거나 동작되지 않도록 제어된다. 이로인해 출력조합이 변경된다. 그러므로, 데이타 전송의 지연이 제거될 수 있어 고속 동작이 실현될 수 있다.

Description

고속 동작으로 출력체의 변경을 가능케 하는 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 반도체 기억 장치의 실시예에 대한 기본 부분을 나타내는 회로도,
제5도는 본 발명에 따른 반도체 기억 장치의 다른 실시예에 대한 기본 부분을 나타내는 회로도.

Claims (9)

  1. 출력조합의 변경을 가능하게 하는 반도체 기억장치에 있어서, 데이타를 저장하기 위한 다수의 메모리셀을 가지는 다수의 메모리셀 배열 부위(10내지 13), 데이타를 전송하기 위한 다수의 감지 증폭기(270내지 273, 280내지 283, 390내지 393, 400내지 403), 상기 메모리 셀 배열 부위(10내지 13)의 선택된 메모리셀의 데이타를 감지하기 위한 다수의 감지 증폭기(270내지 273, 280내지 283, 390내지 393, 400내지 403), 그 안에 최소한 두개의 상기 감지 증폭기(270내지 273, 280내지 283, 390내지 393, 400내지 403)는 상기 데이타 버스(DB0 내지 DB3, /DB0내지 /DB3)를 통해 각각의 상기 메모리셀 배열 부위(10내지 13)에 연결되어 있고, 그리고 상기 감지 증폭기(270내지 273, 280내지 283, 390내지 393, 400내지 403)에 연결된 다수의 출력 게이트(250내지 253)를 포함하고 상기 감지 증폭기(270내지 273, 280내지 283, 390내지 393, 400내지 403)는 제어신호(R, Q)에 의해 동작되거나 동작되지 않도록 제어되어 출력조합을 변경시키는 것을 특징으로 하는 고속 동작으로 출력조합의 변경을 가능케 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 감지 증폭기 (270내지 273, 280내지 283)는 상기 상응하는 출력 게이트(250내지 253)에 연결된 다수의 1차 감지 증폭기(280내지 283)와 1비트 출력 조합 데이타 버스(DB5, /DB5)를 통해 상기 출력게니트(250내지 253)의 하나의 출력 게이트에 연결된 다수의 2차 감지 증폭기를 포함하는 것을 특징으로 하는 상기의 반도체 기억장치.
  3. 제2항에 있어서, n비트 출력조합이 선택되고 동작이 되도록 상기 1차 감지증폭기(280내지 283)를 선택하므로서 상기 출력게이트(250내지 253)를 통해 촐력되며, 1비트 출력 조합이 선택되고 동작되도록 상기 2차 감지 증폭기(270내지 273)를 선택하므로서 하나의 상기 출력 게이트(250)를 통해 출력되는 것을 특징으로 하는 상기의 반도체 기억장치.
  4. 제3항에 있어서, 4개의 출력 게이트(250내지 253)가 이용되고, 상기 n비트 출력 조합은 4비트 출력조합인 것을 특징으로하는 상기의 반도체 기억장치.
  5. 제1항에 있어서, 상기 감지 증폭기(390내지 393, 400내지 403)는 상기 상응하는 출력 게이트(250내지 253)에 연결된 다수의 1차 감지 증폭기(400내지 403), 상기 상응하는 출력 게이트(250내지 253)를 제외한 다른 출력 게이트(251, 250, 253, 252)에 연결된 다수의 2차 감지 증폭기(390, 391, 392, 393)를 포함하는 것을 특징으로 하는 상기의 반도체 기억장치.
  6. 제5항에 있어서, n비트 출력조합이 선택되고 동작되도록 상기 1차 감지 증폭기(400내지 403)만을 선택하므로서 상기 출력게이트(250내지 253)를 통해 출력되며, 상보 m비트 출력조합은 선택되고 동작되도록 상기 1차 및 2차 감지 증폭기(400내지 403, 390내지 393)의 부분을 선택하므로서 상기 출력 게이트(250내지 253)를 통해 출력되는 것을 특징으로 하는 상기의 반도체 기억장치.
  7. 제6항에 있어서, 4개의 출력 게이트(250내지 253)가 이용되며, 상기 n비트 출력조합은 4비트 출력조합이고, 상기 상보 m비트 출력조합은 상보 2비트 출력조합인 것을 특징으로 하는 상기의 반도체 기억장치.
  8. 제1항에 있어서, 상기 메모리셀 배열 부위는 최소한 1차 및 2차 메모리셀 부위 (10, 11)를 포함하고, 상기 데이타 버스는 최소한 상기 메모리셀 배열 부위(10, 11)에 상응하는 1차 및 2차 데이타버스(DB0, /DB0, DB1,/DB1),를 포함하며, 상기 출력 게이트는 상기 메모리셀 배열 부위 (10, 11)에 상응하는 최소한 1차 및 2차 출력게이트(250, 251)를 포함하고, 상기 감지 증폭기는 상기 메모리 셀 배열 부위(10, 11)에 상응하는 최소한 1차, 2차 3차 및 4차 증폭기(270, 280, 271, 281)를 포함하며 상기 1차및 2차 감지 증폭기(270, 280)는 상기 1차 데이타버스(DB0, /DB0)에 연결되고 상기 3차 및 4차 감지증폭기(271)은 상기 2차 데이타 버스 (DB1, /DB1)에 연결되며, 상기 1차 및 3차 감지증폭기(270, 271)의 출력단자(330, 340, 331, 341)는 공통으로 상기 1차 출력 게이트(250)에 연결되고, 상기2차 및 4차 감지 증폭기(280, 281)는 상기 1차 및 2차 출력 게이트(250, 251)에 연결되며, 출력데이타의 상기 출력 조합의 1차 모드는 상기 1차 감지증폭기(270)를 동작시키고 반면에 상기 2차, 3차 및 4차 감지 증폭기(280, 271, 281)를 동작시키지 않거나 상기 3차 감지 증폭기(271)를 동작시키고 반면에 상기 1차, 2차 및 4차 감지 증폭기(270, 280, 281)를 동작시키지 않으므로서 이루어질 수 있고, 출력데이타의 상기 출력조합의 2차 모드는 상기 1차 및 3차 감지 증폭기(270, 271)를 동작시키지 않고 반면에 상기 2차 및 4차 감지증폭기(280, 281)를 동작시키므로서 이루어지는 것을 특징으로 하는 상기 반도체 기억장치.
  9. 제1항에 있어서, 메모리셀 배열 부위는 최소한 1차 및 2차 메모리셀 배열부위(10, 11)를 포함하고, 상기 데이타 버스는 상기 메모리셀 배열부위(10,11)에 상응하는 최소한 1차 2차 데이타 버스(DB0, /DB0;DB1, /DB1)를 포함하며, 상기 출력 게이트는 상기 메모리셀 배열부위(10,11)에 상응하는 최소한 1차 및 2차 출력 게이트(250,251)를 포함하고, 상기 감지 증폭기는 상기 메모리셀 배열부위(10,11)에 상응하는 최소한 1차, 2차, 3차, 및 4차 증폭기(390, 400, 391, 401)를 포함하며, 상기 1차 및 2차 감지 증폭기(390, 400)는 상기 1차 데이타 버스에 연결되고 상기 3차 및 4차 감지 증폭기(391,401)는 상기 2차 데이타 버스(DB1, /DB1)에 연결되며, 상기 2차 감지 증폭기(400)의 양위상 및 음위상 신호 출력단자(470, 480)는 상기 1차 출력 게이트(250)의 양위상 및 음위상 신호 입력단자(370, 380)에 연결되고, 상기 3차 감지 증폭기(391)의 양위상 및 음위상신호 출력단자(451, 461)는 상기 1차 출력게이트(250)의 움위상 및 양위상 신호 입력단자(380, 370)에 연결되며, 상기 4차 감지 증폭기(401)의 양위상 및 음위상 신호 출력단자(471, 481)는 상기 2차 게이트(251)의 양위상 및 음위상 신호 입력단자(371, 381)에 연결되고, 상기 1차 감지 증폭기(390)의 양위상 및 음위상 신호 출력단자(450, 460)는 상기 2차 출력 게이트(251)의 음위상 및 양위상신호 입력단자(381, 371)에 연결되며, 출력 데이타의 상기 출력 데이타 1차 모드는 상기 1차 및 2차 감지 증폭기(390, 400)를 동작시키고 반면에 상기 3차 및 4차 증폭기(391, 401)를 동작시키지 않으므로서 또는 상기 1차 및 2차 감지 증폭기(390, 400)를 동작시키므로서 이루어지고, 상기 출력데이타의 상기 조합2차 모드는 상기 1차 및 3차 감지 증폭기(390, 391)를 동작시키지 않고 반면에 상기 2차 및 4차 감지증폭기(400, 401)를 동작시키므로서 이루어지는 것을 특징으로 하는 상기의 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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