KR970012692A - 반도체 메모리장치 및 반도체 데이터 처리장치 - Google Patents
반도체 메모리장치 및 반도체 데이터 처리장치 Download PDFInfo
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Abstract
저 전압화에 의한 속도 저하와, 계층화하였을 때의 회로 규모의 증대문제를 동시에 해결하는 메모리 구조 회로를 제공한다.
정보를 기억하는 복수의 메모리셀이 어레이상으로 형성된 2개 이상의 메모리셀 어레이(제1메모리셀 어레이 MAF와 제2메모리셀 어레이 MAS)의 비트선을 계층 스위치(HS1, HSB1)(증폭기능이 있어도 된다)에 의해 접속된다. 센스앰프(SA1)는 제1의 메모리셀어레이(MAF)의 비트선에 접속된다. 3개의 메모리셀 어레이(제1의 메모리셀 어레이와 제2의 메모리셀 어레이와 제3의 메모리셀 어레이)를 계층스위치에 의해 접속한 경우 제3의 메모리셀 어레이의 비트선에도 센스 앰프(SA1T)를 접속해도 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예인 메모리장치의 구성을 나타내는 도면,
제4도는 본 발명의 제2실시예인 메모리 장치의 구성을 나타내는 도면,
제6도는 본 발명의 제3실시예인 메모리장치의 구성을 나타내는 도면,
제8도는 본 발명의 제4실시예인 메모리장치의 구성을 나타내는 도면,
제9도는 본 발명의 제5실시예인 메모리장치의 구성을 나타내는 도면.
Claims (22)
- 복수의 워드선과, 제1의 비트선 쌍과, 상기 복수의 워드선과 상기 제1의 비트선 쌍의 교점에 배치되는 복수의 메모리셀을 포함하여 구성되는 제1의 메모리 어레이와, 복수의 워드선과, 제2의 비트선 쌍과, 상기 복수의 워드선과 상기 제2의 비트선 쌍의 교점에 배치되는 복수의 메모리셀을 포함하여 구성되는 제2의 메모리 어레이와, 상기 제2의 비트선 쌍에 출력되는 신호를 증폭하는 센스 앰프와, 상기 제1의 비트선 쌍과 상기 제2의 비트선 쌍의 접속을 제어하는 스위치 수단을 가지며, 상기 제1의 비트선 쌍에 출력되는 신호는, 상기 스위치 수단 및 상기 제2의 비트선 쌍을 통하여 상기 센스 앰프에 전달되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 반도체 메모리장치는, 소정의 어드레스신호에 의해 상기 제1의 메모리 어레이 및 상기 제2의 메모리 어레이에 포함되는 복수의 워드선 중에서 단일의 워드선이 선택되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 복수의 워드선과, 제1의 비트선 쌍과, 복수의 워드선과 상기 제1의 비트선 쌍의 교점에 배치된 복수의 메모리셀을 포함하여 구성되는 제1의 메모리 어레이와, 복수의 워드선과, 제2의 비트선 쌍과, 상기 복수의 워드선과 상기 제2의 비트 쌍의 교점에 배치된 복수의 메모리셀을 포함하여 구성되는 제2의 메모리 어레이를 가지며, 상기 제2의 메모리 어레이에 포함되는 워드선의 수는 상기 제1의 메모리 어레이에 포함되는 워드선의 수에 비하여 적은 갯수를 구성되고, 상기 제1의 비트선 쌍과 상기 제2의 비트선 쌍은, 제어신호에 의해 그 도통상태가 제어되도록 스위치 수단을 통하여 접속되어 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 제1의 메모리 어레이에 포함되는 워드선이 선택 상태가 되는 시간은 상기 제2의 메모리 어레이에 포함되는 워드선이 선택상태가 되는 시간에 비해 길게 설정되어 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 제2의 비트선 쌍의 길이는, 상기 제1의 비트선 쌍의 길이에 비하여 짧은 것을 특징으로 하는 반도체 메모리 장치.
- 복수의 워드선으로 이루어지는 제1 및 제2의 워드선 군(群)과, 복수의 비트선 쌍으로 이루어지는 제1 및 제2의 비트선쌍 군과, 상기 제1의 워드선 군과 상기 제1의 비트선쌍 군의 교점 및 상기 제2의 워드선 군과 상기 제2의 비트선쌍 군의 교점에 메트릭스상으로 배치된 복수의 메모리셀가, 상기 제1의 비트선쌍 군의 각 비트선 쌍과 상기 제2의 비트선쌍 군의 각 비트선 쌍은 제1의 스위치 수단을 통하여 접속되어 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 제2의 비트선쌍 군(群)의 각 비트선 쌍은 제2의 스위치 수단을 통하여 센스 앰프에 접속되어 있고, 상기 제1의 비트선쌍 군의 비트선의 신호는 상기 제2의 비트선쌍 군의 비트선을 통하여 상기 센스 앰프에 전달되는 것을 특징으로 하는 반도체 메모리 장치.
- 제7항에 있어서, 상기 센스 앰프는, 상기 제2의 비트선쌍 군의 비트선에 대응하여 복수 설치된 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 제2의 워드선군의 워드선의 수는 상기 제1의 워드선군의 워드선의 수보다 적은 것을 특징으로 하는 반도체 메모리 장치.
- 제1, 제2 및 제3의 메모리셀 어레이와 비교기를 가지고, 상기 제1, 제2 및 제3의 메모리셀 어레이는 각각, 복수의 워드선과, 복수의 비트선 쌍과, 상기 복수의 워드선과 상기 복수의 비트선 쌍의 교점에 배치된 복수의 메모리셀을 가지며, 상기 제1의 메모리셀 어레이의 각 비트선 쌍과 상기 제2의 메모리셀 어레이의 각 비트선 쌍은 스위치 수단을 통하여 접속하고, 상기 비교기는 어드레스 신호와 상기 제3의 메모리셀 어레이의 기억내용을 비교하며, 상기 스위치 수단은 상기 비교기에서의 비교결과가 일치하지 않는 경우에 도통상태가 되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1, 제2 및 제3의 메모리셀 어레이를 가지고, 상기 제1, 제2 및 제3의 메모리셀 어레이는 각각 복수의 워드선과, 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 교점에 배치된 복수의 메모리셀을 포함하여 구성되며, 상기 제1의 메모리셀 어레이의 비트선과 상기 제2의 메모리셀 어레이의 비트선은 각각 제1의 스위치 수단을 통하여 접속되고, 상기 제1의 메모리셀 어레이의 비트선과 상기 제3의 메모리셀 어레이의 비트선은 각각 제2의 스위치 수단을 통하여 접속되어 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
- 제11항에 있어서, 상기 제2의 메모리셀 어레이의 비트선에 대응하여 설치된 복수의 센스 앰프 회로를 더 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 제12항에 있어서, 상기 제2의 메모리셀 어레이에 포함되는 워드선의 수는, 상기 제1의 메모리셀 어레이에 포함되는 워드선의 수에 비해 적게 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제11항에 있어서, 상기 제2의 메모리셀 어레이에 포함되는 비트선과 전기적으로 접속된 제1의 센스 앰프와, 상기 제3의 메모리셀 어레이에 포함되는 비트선과 전기적으로 접속된 제2의 센스 앰프를 더 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 제14항에 있어서, 상기 제1의 메모리셀 어레이에 포함되는 메모리셀의 정보는, 상기 제1의 스위치 수단을 통하여 상기 제1의 센스 앰프에 전달되거나 혹은 상기 제2의 스위치수단을 통하여 상기 제2의 센스 앰프에 전달되는 것을 특징으로 하는 반도체 메모리 장치.
- 제14항에 있어서, 상기 제2의 메모리셀 어레이에 포함되는 각 비트선의 길이는, 상기 제1의 메모리셀 어레이에 포함되는 각 비트선의 길이보다 짧게 구성되고, 상기 제3의 메모리셀에 포함되는 각 비트선의 길이는, 상기 제1의 메모리셀 어레이에 포함되는 각 비트선의 길이보다 짧게 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 복수의 제1의 워드선과, 제1의 비트선 쌍과, 상기 복수의 워드선과 상기 제1의 비트선 쌍의 교점에 배치되는 복수의 메모리셀을 포함하여 구성되는 제1의 메모리 어레이와, 복수의 제2의 워드선과, 제2 및 제3의 비트선 쌍과, 상기 복수의 워드선과 상기 제2 및 제3의 비트선쌍의 교점에 배치되고, 상기 제2 및 제3의 비트선쌍에 접속되는 복수의 듀얼포트 메모리셀을 포함하여 구성되는 제2의 메모리 어레이와, 상기 제1의 비트선 쌍과 상기 제2의 비트선 쌍과의 사이에 접속된 제1의 스위치 수단과, 상기 제1의 비트선 쌍과 상기 제3의 비트선 쌍과의 사이에 접속된 제2의 스위치 수단과, 상기 제2의 비트선 쌍의 출력을 증폭하는 제1의 센스 앰프회로와, 상기 제3의 비트선 쌍의 출력을 증폭하는 제2의 센스 앰프회로를 가지고 있는 것을 특징으로 하는 반도체 메모리 장치.
- 복수의 제1의 워드선과, 제1의 비트선 쌍과, 상기 복수의 워드선과 상기 제1의 비트선 쌍의 교점에 배치되는 복수의 메모리셀을 포함하여 구성되는 제1의 메모리 어레이와, 복수의 제2의 워드선과, 제2의 비트선 쌍과, 상기 복수의 워드선과 상기 제2의 비트선쌍의 교점에 배치되는 복수의 메모리셀을 포함하여 구성되는 제2의 메모리 어레이와, 상기 제1의 비트선 쌍과 제1의 스위치 수단을 통하여 접속되고, 상기 제2의 비트선쌍과 제2의 스위치 수단을 통하여 접속되는 제3의 비트선 쌍을 가지며, 상기 제2의 비트선 쌍의 길이는 상기 제1의 비트선 쌍의 길이에 비하여 짧게 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제18항에 있어서, 상기 반도체 메모리장치는 센스앰프를 더 가지며, 상기 센스 앰프는 상기 제3의 비트성 쌍과 전기적으로 접속되고, 상기 제1 또는 제2의 비트선 쌍의 출력을 상기 제3의 비트성 쌍을 통하여 상기 센스 앰프에 전달되어 증폭되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제1, 제2, 제3 및 제4의 메모리셀 어레이와 비교기를 가지고, 상기 제1, 제2, 제3 및 제4의 메모리셀 어레이는 각각, 복수의 워드선과, 복수의 비트선 쌍과, 상기 복수의 워드선과 상기 복수의 비트선 쌍의 교점에 배치된 복수의 메모리셀을 가지며, 상기 제1의 메모리셀 어레이의 각 비트선 쌍과 상기 제2의 메모리셀 어레이의 각 비트선쌍과는 제1의 스위치 수단을 통하여 접속되고, 상기 제3의 메모리셀 어레이의 각 비트선 쌍과 상기 제4의 메모리셀 어레이의 각 비트선쌍과는 제2의 스위치 수단을 통하여 접속되며, 어드레스 신호와 상기 제2의 메모리셀 어레이의 기억 내용을 상기 비교기로 비교하여, 상기 비교기에서의 비교결과가 일치하지 않는 경우에는 상기 제1 및 제2의 스위치 수단은 도통상태가 되도록 구성된 것을 특징으로 하는 반도체 장치.
- CPU와, 상기 CPU에 버스를 통하여 접속되는 기억장치를 단일의 반도체 기판상에 형성하는 반도체 데이터 처리장치에 있어서, 상기 기억장치는 동일 어드레스에 복수의 어드레스 데이터를 저장하는 제1의 태그 어레이와, 동일 어드레스에 복수의 데이터를 저장하는 제1의 데이터어레이와, 동일 어드레스에 복수의 어드레스데이터를 저장하는 제2의 태그 어레이와, 동일 어드레스에 복수의 데이터를 저장하는 제2의 데이터 어레이와,상기 버스에서 입력되는 어드레스 신호와 상기 제1 또는 제2의 태그 어레이에 저장되는 어드래스 데이터를비교하는 복수의 비교기를 가지고, 상기 제1의 태그 어레이의 비트선과 상기 제2의 태그 어레이의 비트선은 제1의 스위치 수단을 통하여 접속되고, 상기 제1의 데이터 어레이의 비트선과 상기 제2의 데이터 어레이의 비트선은 제2의 스위치 수단을 통하여 접속되며, 상기 제1의 태그 어레이 및 제1의 데이터 어레이의 비트선에 센스 앰프가 각각 접속되고, 상기 제1의 데이터 어레이의 비트선에 접속되는 센스 앰프의 출력은 상기 버스에 접속되어 있는 것을 특징으로 하는 반도체 데이터 처리장치.
- 제21항에 있어서, 제1 및 제2의 태그 어레이와 제1 및 제2의 데이터 어레이를 구성하는 메모리셀은, 입출력이 교차 접속된 한 쌍의 CMOS 인버터 회로와 상기 인버터 회로의 출력을 상기 비트선과 선택적으로 접속하는 한 쌍의 트랜스퍼 게이트 회로로 구성되어 있는 것을 특징으로 하는 반도체 데이터 처리장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22301595 | 1995-08-31 | ||
| JP95-223015 | 1995-08-31 | ||
| JP12307096A JP3560266B2 (ja) | 1995-08-31 | 1996-05-17 | 半導体装置及び半導体データ装置 |
| JP96-123070 | 1996-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970012692A true KR970012692A (ko) | 1997-03-29 |
| KR100397678B1 KR100397678B1 (ko) | 2003-11-20 |
Family
ID=49381759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960038230A KR100397678B1 (ko) | 1995-08-31 | 1996-08-30 | 반도체메모리장치및반도체데이터처리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100397678B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102526621B1 (ko) * | 2018-04-23 | 2023-04-28 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
| KR102594411B1 (ko) * | 2018-07-31 | 2023-10-27 | 삼성전자주식회사 | 전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치 |
-
1996
- 1996-08-30 KR KR1019960038230A patent/KR100397678B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100397678B1 (ko) | 2003-11-20 |
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