KR102594411B1

KR102594411B1 - 전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치

Info

Publication number: KR102594411B1
Application number: KR1020180167133A
Authority: KR
Inventors: 신호영
Original assignee: 삼성전자주식회사
Priority date: 2018-07-31
Filing date: 2018-12-21
Publication date: 2023-10-27
Also published as: KR20200014174A

Abstract

본 발명은 전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치를 개시한다. 전하 펌프는 제1 클럭신호에 응답하여 제1 노드를 펌핑하는 제1 펌핑 캐패시터, 제2 클럭신호에 응답하여 제2 노드를 펌핑하는 게이트 펌핑 캐패시터, 제3 노드 또는 제1 노드에 연결된 소스, 제2 노드에 연결된 게이트, 및 제1 노드 또는 제3 노드에 연결된 드레인을 가진 전하 전송 트랜지스터, 제3 노드 또는 제1 노드에 연결된 소스, 제1 노드 상기 제3 노드에 연결된 게이트, 및 상기 제2 노드에 연결된 드레인을 가진 게이트 제어 트랜지스터, 및 상기 제2 노드의 전하를 방전하거나 충전하는 게이트 방전 또는 충전부를 포함한다.

Description

전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치{CHARGE PUMP, AND HIGH VOLTAGE GENERATOR AND FLASH MEMORY DEVICE HAVING THE SAME}

본 발명은 전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치에 관한 것이다.

플래쉬 메모리 장치는 외부로부터 인가되는 소정의 전압 보다 높거나 낮은 양의 고전압 및 음의 고전압이 필요할 수 있다. 이를 위해, 플래쉬 메모리 장치는 인가되는 소정의 전압을 펌핑하여 양의 고전압을 발생하는 양의 고전압 발생기 및 음의 고전압을 발생하는 음의 고전압 발생기를 각각 포함할 수 있다. 이에 따라, 플래쉬 메모리 장치의 회로 구성이 복잡해 질 수 있다.

본 개시에 따른 실시예들의 과제는 서로 다른 양(음)의 고전압들을 발생하거나, 양의 고전압 또는 음의 고전압을 발생하는 전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치를 제공하는데 있다.

본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 개시에 따른 실시예들의 전하 펌프는 제1 클럭신호에 응답하여 제1 노드를 펌핑하는 제1 펌핑 캐패시터; 제2 클럭신호에 응답하여 제2 노드를 펌핑하는 게이트 펌핑 캐패시터; 제3 노드 또는 제1 노드에 연결된 소스, 상기 제2 노드에 연결된 게이트, 상기 제1 노드 또는 상기 제3 노드에 연결된 드레인, 및 제4 노드에 연결된 바디를 가진 전하 전송 트랜지스터; 상기 제3 노드 또는 상기 제1 노드에 연결된 소스, 상기 제1 노드 또는 상기 제3 노드에 연결된 게이트, 상기 제2 노드에 연결된 드레인, 및 상기 제4 노드에 연결된 바디를 가진 게이트 제어 트랜지스터; 상기 제2 노드의 전하를 방전하거나 충전하고, 상기 제2 노드에 연결된 게이트 및 소스, 상기 제1 노드 또는 상기 제3 노드에 연결된 드레인, 및 상기 제4 노드에 연결된 바디를 가지는 적어도 하나의 게이트 방전 또는 충전 트랜지스터를 포함하는 게이트 방전 또는 충전부; 및 상기 제3 노드 또는 상기 제1 노드에 연결된 소스, 상기 제1 노드 또는 상기 제3 노드에 연결된 게이트, 상기 제4 노드에 연결된 드레인 및 바디를 가진 제1 바디 제어 트랜지스터를 포함할 수 있다.

본 개시에 따른 실시예들의 고전압 발생기는 입력 단자와 제1 출력 단자 사이에 직렬 연결되고, 상기 입력 단자로 공급되는 제1 전압을 펌핑하여 제1 출력 단자로 중간 양 또는 음의 고전압을 발생하는 제1 소정 개수의 승압 또는 감압 펌프들; 및 상기 제1 출력 단자와 제2 출력 단자 사이에 직렬로 연결되고, 상기 중간 양 또는 음의 고전압을 펌핑하여 상기 제2 출력 단자로 최종 양 또는 음의 고전압을 발생하는 제2 소정 개수의 승압 또는 감압 펌프들을 포함하고, 상기 제1 소정 개수의 승압 또는 감압 펌프들 및 상기 제2 소정 개수의 승압 또는 감압 펌프들 각각은 제1 클럭신호 또는 제3 클럭신호에 응답하여 제1 노드의 제1 전압을 펌핑하는 펌핑 캐패시터; 제2 클럭신호 또는 제4 클럭신호에 응답하여 제2 노드의 제2 전압을 펌핑하는 게이트 펌핑 캐패시터; 제3 노드 또는 상기 제1 노드에 연결된 소스, 상기 제2 노드에 연결된 게이트, 상기 제1 노드 또는 상기 제3 노드에 연결된 드레인, 및 제4 노드에 연결된 바디를 가진 전하 전송 트랜지스터; 상기 제3 노드 또는 상기 제1 노드에 연결된 소스, 상기 제1 노드 또는 상기 제3 노드에 연결된 게이트, 상기 제2 노드에 연결된 드레인, 및 상기 제4 노드에 연결된 바디를 가진 게이트 제어 트랜지스터; 상기 제2 노드의 전하를 방전하거나 충전하고, 상기 제2 노드에 연결된 게이트 및 소스, 상기 제1 노드 또는 상기 제3 노드에 연결된 드레인, 및 상기 제4 노드에 연결된 바디를 가지는 적어도 하나의 게이트 방전 또는 충전 트랜지스터를 포함하는 게이트 방전 또는 충전부; 및 상기 제3 노드 또는 상기 제1 노드에 연결된 소스, 상기 제1 노드 또는 상기 제3 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제1 바디 제어 트랜지스터를 포함할 수 있다.

본 개시에 따른 실시예들의 고전압 발생기는 입력 단자와 출력 단자 사이에 직렬 연결되고, 상기 입력 단자로 공급되는 제1 전압을 승압하여 상기 출력 단자로 양의 고전압을 발생하거나, 상기 출력 단자로 공급되는 제2 전압을 감압하여 상기 입력 단자로 음의 고전압을 발생하는 소정 개수의 승압 및 감압 펌프들을 포함하고, 상기 소정 개수의 승압 및 감압 펌프들 각각은 제1 클럭신호에 응답하여 제1 노드의 제1 전압을 펌핑하는 제1 펌핑 캐패시터; 제3 클럭신호에 응답하여 제3 노드의 제3 전압을 펌핑하는 제2 펌핑 캐패시터; 제2 클럭신호 또는 제2 클럭신호에 응답하여 제2 노드의 제2 전압을 펌핑하는 게이트 펌핑 캐패시터; 상기 제3 노드에 연결된 소스, 상기 제2 노드에 연결된 게이트, 및 상기 제1 노드에 연결된 드레인을 가진 전하 전송 트랜지스터; 상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제2 노드에 연결된 드레인을 가진 게이트 제어 트랜지스터; 상기 제2 노드의 전하를 방전하거나 충전하는 게이트 방전 또는 충전부; 승압 동작 시에 제1 인에이블 신호에 응답하여 상기 제1 내지 상기 제4 클럭신호들을 발생하는 클럭 발생기; 상기 승압 동작 시에 제1 레귤레이터 인에이블 신호에 응답하여 상기 출력 단자의 전압을 분배하여 제1 분배된 전압을 발생하는 제1 레귤레이터; 상기 제1 분배된 전압과 제1 기준 전압을 비교하여 상기 제1 인에이블 신호를 발생하는 제1 비교기; 및 상기 승압 동작 후의 방전 동작 시에 상기 양의 고전압을 방전하는 고전압 방전부를 포함할 수 있다.

본 개시에 따른 실시예들의 플래쉬 메모리 장치는 복수개의 플래쉬 메모리 셀들을 포함하는 플래쉬 메모리 셀 어레이; 직렬 연결된 제1 소정 개수의 승압 펌프들을 포함하는 제1 전하 펌프를 구비하고, 프로그램 동작 시에 상기 제1 입력 단자로 공급되는 제1 전압을 승압하여 제1 출력 단자로 중간 고전압을 발생하고, 소거 동작 시에 상기 제1 입력 단자로 공급되는 상기 제1 전압을 승압하여 제2 출력 단자로 제1 양의 고전압을 발생하는 제1 고전압 발생기; 직렬 연결된 제2 소정 개수의 직렬 연결된 승압 및 감압 펌프들을 포함하는 전하 펌프를 구비하고, 상기 프로그램 동작 시에 상기 제2 입력 단자로 공급되는 상기 제1 전압을 승압하여 제3 출력 단자로 제2 양의 고전압을 발생하고, 상기 소거 동작 시에 상기 제3 출력 단자로 공급되는 제2 전압을 감압하여 상기 제2 입력 단자로 음의 고전압을 발생하는 제2 고전압 발생기; 및 상기 프로그램 동작 시에 상기 중간 고전압 및 상기 제2 양의 고전압을 상기 플래쉬 메모리 셀 어레이로 제공하고, 상기 소거 동작 시에 상기 제1 양의 고전압 및 상기 음의 고전압을 상기 플래쉬 메모리 셀 어레이로 제공하는 로우 드라이버를 포함할 수 있다.

본 개시에 따른 실시예들에 따르면, 고전압 발생기는 모드에 따라 서로 다른 양(음)의 고전압들을 발생하거나, 양의 고전압 또는 음의 고전압을 발생할 수 있다. 이 경우, 고전압 발생기의 전하 펌프가 승압 동작 또는 감압 동작 후에 전하 전송 트랜지스터의 게이트의 전하를 방전 또는 충전할 수 있으므로, 승압 동작 후에 감압 동작 수행 시 또는 감압 동작 후에 승압 동작 시에 정확한 동작이 수행될 수 있다.

본 개시에 따른 실시예들에 따르면, 플래쉬 메모리 장치는 하나의 고전압 발생기를 사용하여 프로그램 동작 및 소거 동작 시에 서로 다른 양의 고전압들을 발생하거나, 양의 고전압과 음의 고전압을 발생할 수 있으므로, 회로 구성이 간단해 질 수 있다.

도 1은 본 개시에 따른 실시예의 전하 펌프의 구성을 나타내는 회로도이다.
도 2는 도 1의 전하 펌프로 인가되는 제1 내지 제4 클럭신호들을 나타내는 타이밍도이다.
도 3은 본 개시에 따른 실시예의 고전압 발생기를 나타내는 도면이다.
도 4는 본 개시에 따른 실시예의 전하 펌프의 구성을 나타내는 도면이다.
도 5는 본 개시에 따른 실시예의 고전압 발생기를 나타내는 도면이다.
도 6은 본 개시에 따른 실시예의 전하 펌프의 구성을 나타내는 도면이다.
도 7은 본 개시에 따른 실시예의 고전압 발생기를 나타내는 블록도이다.
도 8은 본 개시에 따른 실시예의 고전압 발생기를 나타내는 블록도이다.
도 9는 본 개시에 따른 실시예의 고전압 발생기를 나타내는 블록도이다.
도 10은 본 개시에 따른 실시예의 고전압 발생기의 전하 펌프의 제1 바디 제어 트랜지스터의 단면도이다.
도 11은 본 개시에 따른 실시예의 플래쉬 메모리 장치의 블록도이다.
도 12는 본 개시에 따른 플래쉬 메모리 셀 어레이의 구성을 나타내는 회로도이다.

이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치를 설명하면 다음과 같다.

도 1은 본 개시에 따른 실시예의 전하 펌프의 구성을 나타내는 회로도이고, 도 2는 도 1의 전하 펌프로 인가되는 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)을 나타내는 타이밍도이다.

도 1을 참조하면, 전하 펌프(10)는 제1 및 제2 승압 펌프들(PU1, PU2), 제1 및 제2 감압 펌프들(PD1, PD2), 및 제1 및 제2 스위치들(SW1, SW2)을 포함할 수 있다.

제1 승압 펌프(PU1)는 제1 펌핑 캐패시터(Cp1), 제1 게이트 펌핑 캐패시터(Cb1), 제1 전하 전송 트랜지스터(CT1), 제1 게이트 제어 트랜지스터(GC1), 제1 및 제2 바디 제어 트랜지스터들(BC1, BC2), 및 제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2)을 포함할 수 있다. 제2 감압 펌프(PD2)는 제1 승압 펌프(PU1)의 제1 펌핑 캐패시터(Cp2)를 제외하고 제3 펌핑 캐패시터(Cp3), 및 제1 스위치(SW1)를 포함할 수 있다. 제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2)은 게이트 방전 또는 충전부의 실시예의 구성일 수 있다. 제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2)은 도시된 것과 달리, 1개 또는 직렬 연결된 적어도 3개의 게이트 방전 또는 충전 트랜지스터들을 포함할 수 있다. 즉, 적어도 하나의 방전 및 충전 트랜지스터를 포함할 수 있다.

제2 승압 펌프(PU2)는 제2 펌핑 캐패시터(Cp2), 제2 게이트 펌핑 캐패시터(Cb2), 제2 전하 전송 트랜지스터(CT2), 제2 게이트 제어 트랜지스터(GC2), 제3 및 제4 바디 제어 트랜지스터들(BC3, BC4), 제3 및 제4 게이트 방전 또는 충전 트랜지스터들(DT3, DT4), 및 제2 스위치(SW2)를 포함할 수 있다. 제1 감압 펌프(PD1)는 제2 승압 펌프(PU2)의 제2 펌핑 캐패시터(Cp2)를 제외하고 제1 승압 펌프(PU1)의 제1 펌핑 캐패시터(Cp2)을 포함할 수 있다. 제3 및 제4 게이트 방전 또는 충전 트랜지스터들(DT3, DT4)은 게이트 방전 또는 충전부의 실시예의 구성일 수 있다. 제3 및 제4 게이트 방전 또는 충전 트랜지스터들(DT3, DT4)은 도시된 것과 달리, 1개 또는 직렬 연결된 3개의 게이트 방전 또는 충전 트랜지스터들을 포함할 수 있다. 즉, 적어도 하나의 방전 및 충전 트랜지스터를 포함할 수 있다.

제1 전하 전송 트랜지스터(CT1), 제1 게이트 제어 트랜지스터(GC1), 제1 및 제2 바디 제어 트랜지스터들(BC1, BC2), 제2 전하 전송 트랜지스터(CT2), 제2 게이트 제어 트랜지스터(GC2), 및 제3 및 제4 바디 제어 트랜지스터들(BC3, BC4) 각각은 NMOS트랜지스터일 수 있다.도 1 및 2를 참조하면, 모드 신호(M)가 “로우”레벨인 경우에 제1 스위치(SW1)가 오프되고, 제2 스위치(SW2)가 온될 수 있다. 제2 클럭신호(CLK2)가 “로우”레벨(예를 들면, 접지전압(VSS))일 때 제1 클럭신호(CLK1)가 “하이”레벨(예를 들면, 전원전압(VDD) 또는 2VDD)일 수 있고, 제1 클럭신호(CLK1)가 “로우”레벨일 때 제2 클럭신호(CLK2)가 “하이”레벨일 수 있다. 마찬가지로, 제4 클럭신호(CLK4)가 “로우”레벨일 때 제3 클럭신호(CLK3)가 “하이”레벨일 수 있고, 제3 클럭신호(CLK3)가 “로우”레벨일 때 제4 클럭신호(CLK4)가 “하이”레벨일 수 있다. 제1 및 제2 승압 펌프들(PU1, PU2)는 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 입력/출력 단자(VIN/VOUT)를 통하여 인가되는 전압(예를 들면, 전원전압(VDD))을 승압하여 출력/입력 단자(VOUT/VIN)를 통하여 양의 고전압(예를 들면, 3VDD)을 발생하는 승압 동작을 수행할 수 있다.

반면에, 모드 신호(M)가 “하이”레벨인 경우에 제1 스위치(SW1)이 온되고, 제2 스위치(SW2)가 오프될 수 있다. 제1 및 제2 감압 펌프들(PD1, PD2)은 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 출력/입력 단자(VOUT/VIN)를 통하여 인가되는 전압(예를 들면, 접지전압(VSS))을 감압하여 입력/출력 단자(VIN/VOUT)를 통하여 음의 고전압(예를 들면, -2VDD)을 발생하는 감압 동작을 수행할 수 있다.

도 1에 도시된 각 소자의 기능을 설명하면 다음과 같다.

제1 펌핑 캐패시터(Cp1)는 제1 노드(n11)에 연결되고, 제1 클럭신호(CLK1)에 응답하여 제1 노드(n11)의 전압을 펌핑할 수 있다.

제1 게이트 펌핑 캐패시터(Cb1)는 제2 노드(n12)에 연결되고, 제2 클럭신호(CLK2)에 응답하여 제2 노드(n12)의 전압을 펌핑할 수 있다.

제1 전하 전송 트랜지스터(CT1)는 제3 노드(n13)에 연결된 소스, 제2 노드(n12)에 연결된 게이트, 제1 노드(n11)에 연결된 드레인, 및 제4 노드(n14)에 연결된 바디를 가지고, 제2 노드(n12)의 전압에 응답하여 온되어 입력 단자인 제3 노드(n13)로부터 제1 노드(n11)로 전하를 전송할 수 있다.

제1 게이트 제어 트랜지스터(GC1)는 제1 노드(n11)에 연결된 게이트, 제3 노드(n13)에 연결된 소스, 제2 노드(n12)에 연결된 드레인, 및 제4 노드(n14)에 연결된 바디를 가지고, 제1 노드(n11)의 전압에 응답하여 온되어 제3 노드(n13)로부터 제2 노드(n12)로 전하를 전송할 수 있다.

제1 바디 제어 트랜지스터(BC1)는 제3 노드(n13)에 연결된 소스, 제1 노드(n11)에 연결된 게이트, 및 제4 노드(n14)에 연결된 드레인과 바디를 가지고, 제3 노드(n13)의 전압에 응답하여 온되어 제3 노드(n13)로부터 바디인 제4 노드(n14)로 전하를 전송할 수 있다.

제2 바디 제어 트랜지스터(BC2)는 제1 노드(n11)에 연결된 소스, 제3 노드(n13)에 연결된 게이트, 및 제4 노드(n14)에 연결된 드레인과 바디를 가지고, 제3 노드(n13)의 전압에 응답하여 온되어 제1 노드(n13)로부터 제4 노드(n14)로 전하를 전송할 수 있다.

제3 펌핑 캐패시터(Cp3)는 제3 노드(n13)에 연결되고, 제3 클럭신호(CLK3)에 응답하여 제3 노드(n13)의 전압을 펌핑할 수 있다.

제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2)은 제2 노드(n12)와 제1 노드(n11) 사이에 직렬 연결되고, 제4 노드(n14)에 연결된 바디를 가질 수 있다. 제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2)은 다이오드 구성을 가지고 제2 노드(n12)의 전하를 방전하거나 충전할 수 있다. 방전 동작 또는 충전 동작 시에 제2 노드(n12)는 제1 노드(n11)의 전압에 2Vth(Vth는 제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2) 각각의 문턱전압일 수 있다)의 전압을 더한 전압일 수 있다. 제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2)은 제1 노드(n11)의 전압이 제2 노드(n12)의 전압 보다 2Vth 이상이 아니면 동작하지 않을 수 있다. 즉, 펌핑 동작(승압 동작 또는 감압 동작) 후의 방전 동작 또는 충전 동작 시에만 동작하며 펌핑 동작 시에는 동작하지 않을 수 있다. 도시된 것과 달리, 제2 노드(n12)와 제1 노드(n11) 사이에 3개 이상의 게이트 충전 및 방전 트랜지스터들이 연결되어 구성될 수 있다.

결과적으로, 제1 승압 펌프(PU1)는 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)에 응답하여 승압 동작을 수행하여 제1 노드(n11)로 승압 전압을 발생할 수 있고, 제2 감압 펌프(PD2)는 제3 클럭신호(CLK3) 및 제2 클럭신호(CLK2)에 응답하여 감압 동작을 수행하여 제3 노드(n13)로 감압 전압을 발생할 수 있다.

제2 승압 펌프(PU2)는 제1 노드(n1), 제5 노드(n15), 제6 노드(n16), 및 제7 노드(n17) 사이에 제1 승압 펌프(PU1)와 동일하게 구성될 수 있다. 제1 감압 펌프(PD1) 또한 제1 노드(n1), 제5 노드(n15), 제6 노드(n16), 및 제7 노드(n17) 사이에 제2 감압 펌프(PD2)와 동일하게 구성될 수 있다. 제2 펌핑 캐패시터(Cp2), 제2 게이트 펌핑 캐패시터(Cb2), 제2 전하 전송 트랜지스터(CT2), 제2 게이트 제어 트랜지스터(GC2), 제3 및 제4 바디 제어 트랜지스터들(BC3, BC4), 제3 및 제4 게이트 방전 또는 충전 트랜지스터들(DT3, DT4), 및 제1 펌핑 캐패시터(Cp1)는 상술한 제1 펌핑 캐패시터(Cp1), 제1 게이트 펌핑 캐패시터(Cb1), 제2 전하 전송 트랜지스터(CT1), 제2 게이트 제어 트랜지스터(GC1), 제1 및 제2 바디 제어 트랜지스터들(BC1, BC2), 제1 및 제2 게이트 방전 또는 충전 트랜지스터들(DT1, DT2, 및 제3 펌핑 캐패시터(Cp3)에 대응하는 기능을 수행할 수 있다.

결과적으로, 제2 승압 펌프(PU2)는 제3 클럭신호(CLK3) 및 제4 클럭신호(CLK4)에 응답하여 승압 동작을 수행하여 제5 노드(n15)로 승압 전압을 발생할 수 있고, 제1 감압 펌프(PD1)는 제1 클럭신호(CLK1) 및 제4 클럭신호(CLK4)에 응답하여 감압 동작을 수행하여 제1 노드(n11)로 감압 전압을 발생할 수 있다.

도 1 및 2를 참조하여 본 개시에 따른 실시예의 전하 펌프(10)의 승압 동작을 설명하면 다음과 같다.

제2 기간(T2)에서, 제1 클럭신호(CLK1)가 “하이”레벨이고, 제2 클럭신호(CLK2)가 “로우”레벨이면, 제1 펌핑 캐패시터(Cp1)는 펌핑 동작을 수행하여 제1 노드(n11)(VDD의 전압으로 미리 충전됨)를 2VDD의 전압으로 펌핑하고, 제1 게이트 펌핑 캐패시터(Cb1)는 제2 노드(n12)로 0V의 전압을 제공할 수 있다. 제1 게이트 제어 트랜지스터(GC1)가 온되어 제2 노드(n12)로 VDD의 전하를 전송할 수 있다. 제1 전하 전송 트랜지스터(CT1)는 오프될 수 있다.

이 경우, 제1 노드(n11)의 전압이 제3 노드(n13)의 전압 보다 클 수 있고, 이에 따라, 제1 바디 제어 트랜지스터(BC1)가 온되어 바디인 제4 노드(n14)가 VDD의 전압에 의해서 바이어스될 수 있다. 이에 따라, 제1 게이트 제어 트랜지스터(GC1)의 바디 효과에 의한 원하지 않는 문턱전압(Vth)의 증가가 방지될 수 있다.

또한, 제2 기간(T2)에서, 제3 클럭신호(CLK3)가 “로우”레벨이고, 제4 클럭신호(CLK4)가 “하이”레벨이면, 제2 게이트 펌핑 캐패시터(Cb2)가 펌핑 동작을 수행하여 제6 노드(n16)(2VDD의 전압으로 미리 충전됨)를 3VDD의 전압으로 펌핑할 수 있다. 이에 따라, 제2 전하 전송 트랜지스터(CT2)가 온되어 제1 노드(n11)로부터 제5 노드(n15)로 전하를 전송할 수 있다. 이에 따라, 제2 게이트 제어 트랜지스터(GC2)가 오프될 수 있다.

이 경우, 제1 노드(n12)의 전압이 제5 노드(n15)의 전압 보다 클 수 있고, 이에 따라, 제4 바디 제어 트랜지스터(BC4)가 온되어 제7 노드(n17)가 2VDD의 전압에 의해서 바이어스될 수 있다. 따라서, 제2 전하 전송 트랜지스터(CT2)의 바디 효과에 의한 원하지 않는 문턱전압의 증가가 방지될 수 있다.

제3 기간(T3)에서, 제1 클럭신호(CLK1)가 “로우”레벨이고, 제2 클럭신호(CLK2)가 “하이”레벨이면, 제1 게이트 펌핑 캐패시터(Cb1)가 펌핑 동작을 수행하여 제2 노드(n12)(VDD의 전압으로 미리 충전됨)를 2VDD의 전압으로 펌핑할 수 있다. 제1 전하 전송 트랜지스터(CT1)가 온되어 제3 노드(n13)로부터 제1 노드(n11)로 전하가 전송될 수 있다. 이에 따라, 제1 게이트 제어 트랜지스터(GC1)가 오프될 수 있다.

이 경우, 제3 노드(n13)의 전압이 제1 노드(n11)의 전압 보다 클 수 있고, 이에 따라, 제2 바디 제어 트랜지스터(BC2)가 온되어 제4 노드(n14)가 VDD의 전압에 의해서 바이어스될 수 있다. 따라서, 제1 전하 전송 트랜지스터(CT1)의 바디 효과에 의한 원하지 않는 문턱전압의 증가가 방지될 수 있다.

또한, 제3 기간(T3)에서, 제3 클럭신호(CLK3)가 “하이”레벨이고, 제4 클럭신호(CLK4)가 “로우”레벨이면, 제2 펌핑 캐패시터(Cp2)는 펌핑 동작을 수행하여 제5 노드(n15)(2VDD의 전압으로 미리 충전됨)를 3VDD의 전압으로 펌핑하고, 제2 게이트 펌핑 캐패시터(Cb2)는 제6 노드(n16)로 0V의 전압을 제공할 수 있다. 제2 전하 전송 트랜지스터(CT2)는 오프될 수 있다. 제2 게이트 제어 트랜지스터(GC2)가 온되어 제6 노드(n16)로 2VDD의 전압을 전송할 수 있다.

이 경우, 제5 노드(n15)의 전압이 제1 노드(n12)의 전압 보다 클 수 있고, 이에 따라, 제3 바디 제어 트랜지스터(BC3)이 온되어 제7 노드(n17)가 2VDD의 전압에 의해서 바이어스될 수 있다. 이에 따라, 제2 게이트 제어 트랜지스터(GC2)의 바디 효과에 의한 원하지 않는 문턱전압의 증가가 방지될 수 있다.

제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 제1 승압 펌프(PU1) 및 제2 승압 펌프(PU2)는 승압 동작을 반복적으로 수행하여 제1 노드(n11)를 2VDD의 전압으로 승압하고, 제5 노드(n15)를 3VDD의 전압으로 승압할 수 있다.

도 1 및 2를 참조하여 본 개시에 따른 실시예의 전하 펌프(10)의 감압 동작을 설명하면 다음과 같다.

제2 기간(T2)에서, 제1 클럭신호(CLK1)가 “하이”레벨이고, 제4 클럭신호(CLK4)가 “하이”레벨이면, 제2 게이트 펌핑 캐패시터(Cb2)가 제6 노드(n16)(-VDD의 전압으로 미리 방전됨)로 0V의 전압을 제공할 수 있다. 제2 전하 전송 트랜지스터(CT2)가 온되어 제1 노드(n11)로부터 제5 노드(n15)로 전하가 전송될 수 있다. 제1 펌핑 캐패시터(Cp1)는 펌핑 동작을 수행하여 제1 노드(n11)를 -VDD의 전압으로 펌핑할 수 있다. 이 때, 제2 게이트 제어 트랜지스터(GC2)가 온되어 제6 노드(n16)로 -VDD의 전압을 전송할 수 있다. 제2 전하 전송 트랜지스터(CT2)가 오프될 수 있다.

이 경우, 제5 노드(n11)의 전압이 제1 노드(n15)의 전압 보다 클 수 있고, 이에 따라, 제3 바디 제어 트랜지스터(BC3)가 온되어 제7 노드(n17)가 -VDD의 전압에 의해서 바이어스될 수 있다. 이에 따라, 제2 게이트 제어 트랜지스터(GC2)의 바디 효과에 의한 원하지 않는 문턱전압의 증가가 방지될 수 있다.

또한, 제2 기간(T2)에서, 제2 클럭신호(CLK2)가 “하이”레벨이고, 제3 클럭신호(CLK3)가 “로우”레벨이면, 제3 펌핑 캐패시터(Cp3) 및 제1 게이트 펌핑 캐패시터(Cb1)은 펌핑 동작을 수행하지 않을 수 있다.

제3 기간(T3)에서, 제1 클럭신호(CLK1)가 “로우”레벨이고, 제4 클럭신호(CLK4)가 “로우”레벨이면, 제1 펌핑 캐패시터(Cp1) 및 제2 게이트 펌핑 캐패시터(Cb2)가 펌핑 동작을 수행하지 않을 수 있다.

또한, 제3 기간(T3)에서, 제2 클럭신호(CLK2)가 “하이”레벨이고, 제3 클럭신호(CLK3)가 “하이”레벨이면, 제1 게이트 펌핑 캐패시터(Cb1)가 펌핑 동작을 수행하여 제2 노드(n12)(-2VDD의 전압으로 미리 방전됨)를 -VDD의 전압으로 펌핑할 수 있다. 제1 전하 전송 트랜지스터(CT1)가 온되어 제3 노드(n13)로부터 제1 노드(n11)로 전하가 전송될 수 있다. 제3 펌핑 캐패시터(Cp3)는 펌핑 동작을 수행하여 제3 노드(n13)(-VDD의 전압으로 미리 방전됨)를 -2VDD의 전압으로 펌핑할 수 있다. 이 때, 제1 게이트 제어 트랜지스터(GC1)가 온되어 제2 노드(n16)로 -2VDD의 전압을 전송할 수 있다. 제1 전하 전송 트랜지스터(CT1)가 오프될 수 있다.

이 경우, 제3 노드(n13)의 전압이 제1 노드(n11)의 전압 보다 클 수 있고, 이에 따라, 제1 바디 제어 트랜지스터(BC1)가 온되어 제4 노드(n14)가 -2VDD의 전압에 의해서 바이어스될 수 있다. 이에 따라, 제1 게이트 제어 트랜지스터(GC1)의 바디 효과에 의한 원하지 않는 문턱전압의 증가가 방지될 수 있다.

제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 제1 감압 펌프(PD1) 및 제2 감압 펌프(PD2)가 감압 동작을 반복적으로 수행하여 제3 노드(n13)로 -2VDD의 전압을 발생할 수 있다.

상술한 승압 동작 또는 감압 동작 후에 전하 펌프(10)는 방전 동작 또는 충전 동작을 수행할 수 있다. 방전 동작 또는 충전 동작 시에 제1 및 제2 전하 전송 트랜지스터들(CT1, CT2)을 통하여 입력/출력 단자(VIN/VOUT)로부터 출력/입력 단자(VOUT/VIN)로 전하가 방전되거나 충전될 수 있다.

방전 동작 시에 제1 노드(n11) 및 제5 노드(n15) 각각의 전압이 감소함에 따라 제1 및 제2 게이트 방전 및 충전 트랜지스터들(DT1, DT2)와 제3 및 제4 게이트 방전 및 충전 트랜지스터들(DT3, DT4)에 의해서 제2 노드(n12) 및 제6 노드(n16) 각각의 전압이 감소될 수 있다. 예를 들면, 제1 노드(n11) 및 제5 노드(n15) 각각의 전압이 1V로 감소하면, 제2 노드(n12) 및 제6 노드(n16) 각각의 전압 1V+2Vth로 감소할 수 있다. 충전 동작 시에 제1 노드(n11) 및 제5 노드(n15) 각각의 전압이 증가함에 따라 제1 및 제2 게이트 방전 및 충전 트랜지스터들(DT1, DT2)와 제3 및 제4 게이트 방전 및 충전 트랜지스터들(DT3, DT4)에 의해서 제2 노드(n12) 및 제6 노드(n16) 각각의 전압이 증가될 수 있다. 예를 들면, 제1 노드(n11) 및 제5 노드(n15) 각각의 전압이 1V로 증가하면, 제2 노드(n12) 및 제6 노드(n16) 각각의 전압 1V+2Vth로 증가할 수 있다.

이에 따라, 본 개시에 따른 실시예의 전하 펌프(10)는 승압 동작 후 방전 동작 시 및 감압 동작 후 충전 동작 시에 제1 노드(n11) 및 제5 노드(n15) 뿐만 아니라 제2 노드(n12) 및 제6 노드(n16)도 방전 또는 충전됨으로 인해서 감압 동작 및 승압 동작이 정확하게 수행될 수 있다.

설명의 편의를 위하여, 승압 펌프와 감압 펌프로 나누어서 도시하고 설명하였지만, 실질적으로 본 개시에 따른 실시예의 전하 펌프는 복수개의 승압 펌프들을 직렬로 연결한 구성을 가질 수 있다.

또한, 상술한 도 1의 전하 펌프(10)는 2단 승압 및 감압 펌프들(PU1, PU2, PD1, PD2)로 구성된 것으로 도시하였으나, 도시된 것과 달리, 본 개시에 따른 실시예의 전하 펌프는 1단 승압 펌프(PU1)로 구성되거나, 1단 감압 펌프(PD1)로 구성되거나, 1단 승압 및 감압 펌프들(PU1, PD2)로 구성될 수 있다. 1단 승압 및 감압 펌프(PU1, PD2)로 구성되는 경우, 제1 노드(n11)가 출력/입력 단자(VOUT/VIN)로 사용될 수 있다. 도 1의 전하 펌프(10)가 1단 승압 및 감압 펌프들(PU1, PD2)로 구성되는 경우의 승압 동작은 도 2의 “하이”레벨의 제1 클럭신호(CLK1) 및 “로우”레벨의 제2 클럭신호(CLK2)에 응답하여 수행되고, 감압 동작은 도 2의 “하이”레벨의 제3 클럭신호(CLK3) 및 “하이”레벨의 제2 클럭신호(CLK2)에 응답하여 수행될 수 있으며, 상술한 승압 동작 및 감압 동작을 참조하면 쉽게 이해될 수 있을 것이다.

추가적으로, 상술한 도 1의 전하 펌프(10)는 제1 및 제2 바디 제어 트랜지스터들(BC1, BC2), 및 제3 및 제4 바디 제어 트랜지스터들(BC3, BC4)을 포함하는 구성을 가지나, 도시된 것과 달리, 제1 내지 제4 바디 제어 트랜지스터들(BC1 ~ BC4)을 제외한 구성을 가질 수 있다.

도 3은 본 개시에 따른 실시예의 고전압 발생기를 나타내는 도면으로, 고전압 발생기(100)는 전하 펌프(10'), 클럭 발생기(12), 제1 비교기(14), 제1 레귤레이터(16), 및 고전압 방전부(18)를 포함할 수 있다. 제1 레귤레이터(16)는 제1 및 제2 저항들(R1, R2), 및 제3 스위치(SW3)를 포함할 수 있다.

도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

전하 펌프(10')는 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 입력 단자(VIN)를 통하여 인가되는 전압(예를 들면, 전원전압(VDD))을 펌핑하여 출력 단자(VOUT)를 통하여 양의 고전압을 발생할 수 있다. 전하 펌프(10')는 도 1에 도시된 제1 승압 펌프(PU1) 및 제2 승압 펌프(PU2)를 포함하되, 제2 스위치(SW2)를 포함하지 않고 제2 펌프 캐패시터(Cp2)가 제5 노드(n15)에 직접 연결될 수 있다.

전하 펌프(10')는 도 4에 도시된 바와 같이 제1 내지 제n 승압 펌프들(PU1 ~ PUn)을 직렬 연결한 구성을 가질 수 있다. 이 경우, 제1 내지 제n 승압 펌프들(PU1 ~ PUn) 중 홀수번째 승압 펌프들 각각은 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)에 응답하고, 짝수번째 승압 펌프들 각각은 제3 클럭신호(CLK3) 및 제4 클럭신호(CLK4)에 응답하여 승압 동작을 수행하여 입력 단자(VIN)를 통하여 전원전압(VDD)이 인가되면 출력 단자(VOUT)를 통하여 (n+1)VDD의 양의 고전압을 발생할 수 있다. 예를 들면, 전하 펌프(10')는 n이 10인 경우 11VDD의 양의 고전압을 발생할 수 있다.

클럭 발생기(12)는 제1 인에이블 신호(EN1)에 응답하여 인에이블되어 도 2에 도시된 것과 같은 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)을 발생할 수 있다.

제1 비교기(14)는 제8 노드(n18)의 전압과 제1 기준전압(Vref1)을 비교하여 제8 노드(n18)의 전압이 제1 기준전압(Vref1) 보다 낮으면 제1 인에이블 신호(EN1)를 활성화하고, 제8 노드(n18)의 전압이 제1 기준전압(Vref1) 이상이면 제1 인에이블 신호(EN1)를 비활성화할 수 있다.

제1 레귤레이터(16)는 제1 레귤레이터 인에이블 신호(REN1)에 응답하여 제3 스위치(SW3)가 온되면 인에이블되어 제1 및 제2 저항들(R1, R2)에 의해서 출력 전압(VOUT)을 분배하여 분배된 전압을 제8 노드(n18)을 통하여 발생할 수 있다.

고전압 방전부(18)는 출력 전압(VOUT)을 방전할 수 있다. 예를 들면, 출력 전압(VOUT)이 목표로 하는 양의 고전압(VPP)에 도달 한 후 제1 레귤레이터 인에이블 신호(REN1)에 응답하여 제3 스위치(SW3)가 오프되면, 출력 단자(VOUT)에 양의 고전압(VPP)을 방전할 수 있다.

도 5는 본 개시에 따른 실시예의 고전압 발생기를 나타내는 블록도로서, 고전압 발생기(200)는 전하 펌프(10”), 클럭 발생기(12), 제2 비교기(20), 제2 레귤레이터(22), 및 고전압 충전부(24)를 포함할 수 있다. 제2 레귤레이터(22)는 제4 스위치(SW4), 및 제3 및 제4 저항들(R3, R4)을 포함할 수 있다.

도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

전하 펌프(10”)는 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 입력 단자(VIN)를 통하여 인가되는 전압(예를 들면, 접지전압(VSS))을 펌핑하여 출력 단자(VOUT)를 통하여 음의 고전압을 발생할 수 있다. 전하 펌프(10”)는 도 1에 도시된 제1 감압 펌프(PD1) 및 제2 감압 펌프(PD2)를 포함하되, 제2 스위치(SW2)를 포함하지 않고 제3 펌프 캐패시터(Cp3)가 제3 노드(n13)에 연결될 수 있다.

전하 펌프(10”)는 도 6에 도시된 바와 같이 제1 내지 제k 감압 펌프들(PD1 ~ PDk)을 직렬 연결한 구성을 가질 수 있다. 이 경우, 제1 내지 제k 감압 펌프들(PD1 ~ PDk) 중 홀수번째 감압 펌프들 각각은 제1 클럭신호(CLK1) 및 제4 클럭신호(CLK4)에 응답하고, 짝수번째 감압 펌프들 각각은 제3 클럭신호(CLK3) 및 제2 클럭신호(CLK2)에 응답하여 감압 동작을 수행하여 입력 단자(VIN)를 통하여 접지전압(VSS)이 인가되면 출력 단자(VOUT)를 통하여 -nVDD의 음의 고전압을 발생할 수 있다. 예를 들면, 전하 펌프(10”)는 k가 10인 경우 -10VDD의 음의 고전압을 발생할 수 있다.

클럭 발생기(12)는 제2 인에이블 신호(EN2)에 응답하여 인에이블되어 도 2에 도시된 것과 같은 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)을 발생할 수 있다.

제2 비교기(20)는 제9 노드(n19)의 전압과 제2 기준전압(Vref2)을 비교하여 제9 노드(n19)의 전압이 제2 기준전압(Vref2) 보다 높으면 제2 인에이블 신호(EN2)를 활성화하고, 제9 노드(n19)의 전압이 제2 기준전압(Vref2) 이하이면 제2 인에이블 신호(EN2)를 비활성화할 수 있다.

제2 레귤레이터(22)는 제2 레귤레이터 인에이블 신호(REN2)에 응답하여 제4 스위치(SW4)가 온되면 인에이블되어 제3 및 제4 저항들(R3, R4)에 의해서 입력 단자(VIN)의 전압을 분배하여 분배된 전압을 제9 노드(n19)를 통하여 발생할 수 있다.

고전압 충전부(24)는 입력 단자(VIN)에 음의 고전압을 충전할 수 있다. 예를 들면, 입력 단자(VIN)의 전압이 목표로 하는 음의 고전압에 도달 한 후 제2 레귤레이터 인에이블 신호(REN2)에 응답하여 제4 스위치(SW4)가 오프되면, 입력 단자(VIN)에 음의 고전압을 충전할 수 있다.

도 7은 본 개시에 따른 실시예의 고전압 발생기를 나타내는 블록도로서, 고전압 발생기(300)는 제1 및 제2 고전압 발생부들(310, 320), 및 스위칭부(330)를 포함할 수 있다. 스위칭부(330)는 제5 내지 제8 스위치들(SW5 ~ SW8)를 포함할 수 있다.

도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

제1 고전압 발생부(310)는 입력 단자(IN)로 공급되는 입력 전압(예를 들면, 전원전압(VDD))을 펌핑하여 중간 고전압(VM)을 발생할 수 있다.

제2 고전압 발생부(320)는 제5 스위치(SW5)를 통하여 공급되는 입력 전압(IN) 또는 중간 고전압(VM)을 펌핑하여 최종 고전압(VP)을 발생할 수 있다.

제1 및 제2 고전압 발생부들(310, 320) 각각은 도 3 또는 도 4에 도시된 고전압 발생기(100 또는 200)의 구성을 가질 수 있다.

제5 스위치(SW5)는 모드 신호(M)가 “로우”레벨이면 입력 전압(IN)을 제2 고전압 발생부(320)로 출력하고, 모드 신호(M)가 “하이”레벨이면 중간 고전압(VM)을 제2 고전압 발생부(320)로 출력할 수 있다.

제6 스위치(SW6)는 모드 신호(M)가 “로우”레벨이면 온되어 중간 고전압(VM)을 제1 출력 단자(OUT1)로 출력할 수 있다.

제7 스위치(SW7)는 모드 신호(M)가 “로우”레벨이면 온되어 중간 고전압(VM)을 제1 출력 전압(OUT1)로 출력할 수 있다.

제8 스위치(SW8)는 모드 신호(M)가 “하이”레벨이면 온되어 최종 고전압(VP)을 제2 출력 단자(OUT2)로 출력할 수 있다.

즉, 도 7에 도시된 고전압 발생기(300)는 모드 신호(M)가 “로우”레벨이면, 제1 고전압 발생부(310) 및 제2 고전압 발생부(320) 각각으로부터 출력되는 중간 고전압(VM)을 제1 출력 단자(OUT1)로 출력하고, 모드 신호(M)가 “하이”레벨이면, 제1 고전압 발생부(310) 및 제2 고전압 발생부(320)을 통하여 출력되는 최종 고전압(VP)을 제2 출력 단자(OUT2)로 출력할 수 있다.

도 7에 도시된 고전압 발생기(300)는 모드 신호(M)에 따라 서로 다른 2개의 양의 고전압을 발생하거나, 서로 다른 2개의 음의 고전압을 발생할 수 있다. 예를 들면, 중간 고전압(VM)은 5VDD이고, 고전압(VP)은 10VDD일 수 있다. 또는, 중간 고전압(VM)은 -5VDD이고, 고전압(VP)은 -10VDD일 수 있다.

도 7에 도시된 고전압 발생기(300)는 중간 고전압(VM)을 발생하기 위하여 동일한 중간 고전압(VM)을 발생하는 제1 고전압 발생부(310)와 제2 고전압 발생부(320)를 병렬로 연결한 구성을 가질 수 있다. 그러나, 도시된 것과 달리, 제1 고전압 발생부(310) 또는 제2 고전압 발생부(320) 중의 하나가 입력 전압(VIN)을 펌핑하여 중간 고전압(VM)을 발생하도록 구성될 수 있다.

도 8은 본 개시에 따른 실시예의 고전압 발생기를 나타내는 블록도로서, 고전압 발생기(400)는 도 3에 도시된 고전압 발생기(100)의 구성에 도 5에 도시된 제2 비교기(20), 제2 레귤레이터(22), 및 고전압 충전부(24)를 추가적으로 포함할 수 있다.

제 8에 나타낸 블록들 각각의 기능은 상술한 도 3 및 5에 나타낸 블록들 각각의 기능을 참고로 하면 쉽게 이해될 것이므로, 이에 대한 설명을 생략하기로 한다.

전하 펌프(10)는 모드 신호(M)가 “로우”레벨이면, 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 입력 단자(VIN)를 통하여 인가되는 입력 전압(예를 들면, 전원전압(VDD))을 승압하여 출력 단자(VOUT)를 통하여 양의 고전압을 발생할 수 있다.

반면에, 전하 펌프(10)는 모드 신호(M)가 “하이”레벨이면, 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)에 응답하여 출력 단자(VOUT)를 통하여 인가되는 입력 전압(예를 들면, 접지전압(VSS))을 감압하여 입력 단자(VIN)를 통하여 음의 고전압을 발생할 수 있다.

전하 펌프(10)는 도 1에 도시된 것처럼 구성되거나, 도 1에 도시된 것과 달리, i개의 승압 펌프들(PU1 ~ PUn) 또는 i개의 감압 펌프들(PD1 ~ PDn)을 직렬 연결한 구성을 가질 수 있다.

클럭 발생기(12)는 모드 신호(M)가 “하이”레벨인 경우에 제1 인에이블 신호(EN1)에 응답하여 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)을 발생하고, 모드 신호(M)가 “로우”레벨인 경우에 제2 인에이블 신호(EN2)에 응답하여 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)을 발생할 수 있다. 제1 내지 제4 클럭신호들(CLK1 ~ CLK4)은 도 2에 도시된 것처럼 발생될 수 있다.

모드 신호(M)가 “로우”레벨인 경우에, 제1 비교기(14), 제1 레귤레이터(16), 및 고전압 방전부(18)는 도 3을 참조하여 설명한 것과 같은 동작을 수행할 수 있다.

모드 신호(M)가 “하이”레벨인 경우에, 제2 비교기(20), 제2 레귤레이터(22), 및 고전압 충전부(24)는 도 5를 참조하여 설명한 것과 같은 동작을 수행할 수 있다.

즉, 도 8에 도시된 고전압 발생기(400)는 모드 신호(M)가 “로우”레벨이면, 입력 단자(VIN)를 통하여 인가되는 입력 전압(예를 들면, 전원전압(VDD))을 승압하여 출력 단자(VOUT)를 통하여 양의 고전압을 발생할 수 있다. 또한, 고전압 발생기(400)는 모드 신호(M)가 “하이”레벨이면 출력 단자(VOUT)를 통하여 인가되는 입력 전압(예를 들면, 접지전압(VSS))을 감압하여 입력 단자(VIN)를 통하여 음의 고전압을 발생할 수 있다.

도 9는 본 개시에 따른 실시예의 고전압 발생기를 나타내는 블록도로서, 고전압 발생기(500)는 고전압 발생부(510), 및 스위칭부(520)를 포함할 수 있다. 스위칭부(520)는 제9 내지 제12 스위치들(SW9 ~ SW12)를 포함할 수 있다.

도 9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

고전압 발생부(510)는 모드 신호(M)가 “로우”레벨이면 제1 입력 단자(IN1)를 통하여 공급되는 제1 입력 전압(예를 들면, 전원전압(VDD))을 펌핑하여 양의 고전압을 발생할 수 있다. 또한, 고전압 발생부(510)는 모드 신호(M)가 “하이”레벨이면 제2 입력 전압(예를 들면, 접지전압(VSS))을 펌핑하여 음의 고전압을 발생할 수 있다.

제9 스위치(SW9)는 모드 신호(M)가 “로우”레벨이면 온되어 제1 입력 전압을 고전압 발생부(510)로 전송할 수 있다.

제10 스위치(SW2)는 모드 신호(M)가 “하이”레벨이면 온되어 고전압 발생부(510)로부터 출력되는 음의 고전압을 제2 출력 단자(OUT2)로 출력할 수 있다.

제11 스위치(SW11)는 모드 신호(M)가 “로우”레벨이면 온되어 고전압 발생부(510)로부터 출력되는 양의 고전압을 제1 출력 단자(OUT1)로 출력할 수 있다.

제12 스위치(SW12)는 모드 신호(M)가 “하이”레벨이면 온되어 제2 입력 단자(IN2)를 통하여 공급되는 제2 입력 전압(IN2)을 고전압 발생부(510)로 전송할 수 있다.

즉, 도 9에 도시된 고전압 발생기(500)는 모드 신호(M)가 “로우”레벨이면 제1 입력 전압을 승압하여 양의 고전압을 제1 출력 단자(OUT1)으로 발생하고, 모드 신호(M)가 “하이”레벨이면 제2 입력 전압을 감압하여 음의 고전압을 제2 출력 단자(OUT2)로 발생할 수 있다.

도 10은 본 개시에 따른 실시예의 고전압 발생기의 전하 펌프의 제1 바디 제어 트랜지스터(BC1)의 단면도이다.

도 10을 참조하면, 제1 바디 제어 트랜지스터(BC1)는 P형 기판(P SUB) 내에 형성된 N+ 웰(N+ WELL), 및 N+ 웰 내에 형성된 P+ 웰(P+ WELL)을 포함하는 트리플 웰 구조의 P+ 웰 내에 형성될 수 있다. 제1 바디 제어 트랜지스터(BC1)는 P+ 웰 내에 형성된 n+ 소스(S) 및 n+ 드레인(D), n+ 소스(S)와 n+ 드레인(D) 사이의 P+ 웰의 상부에 형성된 게이트(G), 및 p+ 바디(B1)로 형성될 수 있다. p+ 바디(B1)는 제1 바디 노드(예를 들면, 제4 노드(n14) 또는 제7 노드(n17))에 연결될 수 있다. N+ 웰 내에 형성된 n+ 바디(B2)는 가장 높은 전압이 발생되는 단자(예를 들면, 출력 단자(VOUT) 또는 입력 단자(VIN))에 연결될 수 있다. 그리고, P형 기판(P SUB)에 형성된 p+ 바디(B3)에는 접지전압이 연결될 수 있다.

도시하지는 않았지만, 전하 펌프의 하나인 승압 펌프 또는 감압 펌프를 구성하는 제1 게이트 제어 트랜지스터(GC1), 제1 전하 전송 트랜지스터(CT1), 및 제2 바디 제어 트랜지스터(BC2) 또한 제1 바디 제어 트랜지스터(BC1)와 마찬가지로 트리플 웰 구조 내에 형성될 수 있다. 즉, 전하 펌프를 구성하는 승압 펌프들 또는 감압 펌프들 각각의 NMOS트랜지스터들이 동일한 하나의 트리플 웰 구조의 P+ 웰 내에 형성될 수 있다.

또한, 도시하지는 않았지만, 제1 게이트 제어 트랜지스터(GC1), 제1 전하 전송 트랜지스터(CT1), 제1 및 제2 바디 제어 트랜지스터들(BC1, BC2), 제2 전하 전송 트랜지스터(CT2), 제2 게이트 제어 트랜지스터(GC2), 및 제3 및 제4 바디 제어 트랜지스터들(BC3, BC4)은 PMOS트랜지스터들로 구성될 수 있다. 이 경우, 도 10의 트리플 웰 구조는 P형 기판, N+ 웰, 및 P+ 웰 각각이 N형 기판, P+ 웰, 및 N+ 웰로 형성되고, P+ 웰 내에 형성된 n+ 소스(S), n+ 드레인(D), p+ 바디(B1) 각각이 p+ 드레인, p+ 소스, n+ 바디로 형성되고, N+ 웰 내에 형성된 n+ 바디(B2)는 p+ 바디로 형성되고, N형 기판 내에 형성된 p+ 바디(B3)는 n+ 바디로 형성될 수 있다.

도 11은 본 개시에 따른 실시예의 플래쉬 메모리 장치의 구성을 나타내는 블록도로서, 플래쉬 메모리 장치(600)는 로우 디코더(60), 로우 드라이버(62), 구동 전압 발생부(64), 제어 로직부(66), 플래쉬 메모리 셀 어레이(68), 컬럼 디코더(70), 및 페이지 버퍼(72)를 포함할 수 있다. 로우 드라이버(62)는 소거 라인 드라이버(62-2), 소스 라인 드라이버(62-4), 커플링 라인 드라이버(62-6), 및 워드라인 드라이버(62-8)을 포함할 수 있다. 구동 전압 발생부(64)는 제1 고전압 발생기(64-2), 제2 고전압 발생기(64-4), 및 전압 발생기(64-6)을 포함할 수 있다.

도 11에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.

로우 디코더(60)는 로우 어드레스(RA)를 디코딩하여 로우 라인들을 선택하기 위한 로우 선택신호들(rl)을 발생할 수 있다. 도시되지는 않았지만, 로우 라인들은 워드 라인들, 커플링 라인들, 소스 라인들, 및 소거 라인들을 포함할 수 있다.

소거 라인 드라이버(62-2)는 로우 선택신호들(rl)에 응답하여 소거 라인 선택신호들(el)을 발생할 수 있다.

소스 라인 드라이버(62-4)는 로우 선택신호들(rl)에 응답하여 소스 라인 선택신호들(sl)을 발생할 수 있다.

커플링 라인 드라이버(62-6)는 로우 선택신호들(rl)에 응답하여 커플링 라인 선택신호들(cl)을 발생할 수 있다.

워드라인 드라이버(62-8)는 로우 선택신호들(rl)에 응답하여 워드라인 선택신호들(wl)을 발생할 수 있다.

제1 고전압 발생기(64-2)는 프로그램 명령(PGM)에 응답하여 전원전압(VDD)을 승압하여 중간 고전압(VM)를 발생하고, 소거 명령(ERS)에 응답하여 전원전압(VDD)을 승압하여 제1 양의 고전압(VP1)을 발생할 수 있다. 제1 고전압 발생기(64-2)는 도 7에 도시된 고전압 발생기와 같이 구성될 수 있다. 예를 들면, 제1 고전압 발생기(64-2)는 프로그램 명령(PGM)에 응답하여 (도 7에 도시된 모드 신호(M)가 “로우”레벨이면) 5V의 중간 고전압(VM)을 발생하고, 소거 명령(ERS)에 응답하여 (도 7에 도시된 모드 신호(M)가 “하이”레벨이면) 10V의 제1 양의 고전압(VP1)을 발생할 수 있다.

제2 고전압 발생기(64-4)는 프로그램 명령(PGM)에 응답하여 전원전압(VDD)을 승압하여 제2 양의 고전압(VP2)을 발생하고, 소거 명령(ERS)에 응답하여 접지전압(VSS)을 승압하여 음의 고전압(VN)을 발생할 수 있다. 제2 고전압 발생기(64-4)는 프로그램 명령(PGM)에 응답하여 (도 9에 도시된 모드 신호(M)가 “로우”레벨이면) 제2 양의 고전압(VP2)을 발생하고, 소거 명령(ERS)에 응답하여(도 9에 도시된 모드 신호(M)가 “하이”레벨이면) -8V의 음의 고전압(VN)을 발생할 수 있다.

전압 발생기(64)는 프로그램 명령(PGM)에 응답하여 전원전압(VDD)을 입력하여 워드라인 선택 전압(VH)을 발생하고, 소거 명령(ERS)에 응답하여 접지전압(VSS)을 입력하여 발생할 수 있다.

제어 로직부(66)는 명령 신호(COM)를 디코딩하여 프로그램 명령(PRM) 및 소거 명령(ERS)을 발생할 수 있다. 도시하지는 않았지만, 제어부(66)는 명령 신호(COM)를 디코딩하여 리드 명령을 추가적으로 발생할 수 있다. 또한, 제어 로직부(66)는 어드레스 신호(ADD)를 입력하여 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 발생할 수 있다.

플래쉬 메모리 셀 어레이(68)는 프로그램 명령(PGM)에 응답하여 워드라인 선택신호들(wl), 커플링 라인 선택신호들(cl), 소스 라인 선택신호들(sl), 및 소거 라인 선택신호들(el)과 컬럼 선택신호들(csl)에 의해서 선택된 메모리 셀들로 데이터를 프로그램하고, 소거 명령(ERS)에 응답하여 모든 메모리 셀들에 프로그램된 데이터를 소거할 수 있다.

컬럼 디코더(70)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호들(csl)을 발생할 수 있다.

페이지 버퍼(72)는 프로그램 명령(PGM)에 응답하여 데이터(DATA)를 임시적으로 저장하고, 데이터 라인들(DL)을 통하여 플래쉬 메모리 셀 어레이(68)의 선택된 메모리 셀들로 데이터(DATA)를 전송할 수 있다. 추가적으로, 페이지 버퍼(72)는 리드 명령(미도시)에 응답하여 데이터 라인들(DL)을 통하여 플래쉬 메모리 셀 어레이(68)의 선택된 메모리 셀들로부터 출력되는 데이터를 임시적으로 저장하고, 데이터(DATA)를 출력할 수 있다.

도 12는 도 11에 도시된 플래쉬 메모리 셀 어레이의 실시예의 구성을 나타내는 도면으로, 플래쉬 메모리 셀 어레이(68)는 매트릭스 형태로 배치된 x×y 개의 단위 메모리 셀들(UM11 ~ UMxy)을 포함할 수 있다. 단위 메모리 셀들(UM11 ~ UMxy) 각각은 2개의 메모리 셀들을 포함할 수 있다.

도 12를 참조하면, 단위 메모리 셀들(UM11 ~ UMxy) 각각은 제1 워드 게이트 트랜지스터(WT1), 제1 커플링 게이트 트랜지스터(CT1), 소거 게이트 트랜지스터(EG), 제2 커플링 게이트 트랜지스터(CT2), 및 제2 워드 게이트 트랜지스터(WT2)를 포함할 수 있다. 제1 워드 게이트 트랜지스터(WT1)는 해당 워드라인(WL1, WL2, ..., 또는 WLx)에 연결된 게이트 및 해당 비트라인(BL1, BL2, ..., 또는 BLy)에 연결된 드레인을 포함하고, 제2 워드 게이트 트랜지스터(WT2)는 해당 워드라인(WL1', WL2', ..., 또는 WLx')에 연결된 게이트 및 해당 비트라인(BL1, BL2, ..., 또는 BLy)에 연결된 드레인을 포함할 수 있다. 소거 게이트 트랜지스터(EG)는 해당 소거 라인(EG1, EG2, ..., 또는 EGy)에 연결된 게이트 및 해당 소스 라인(SL1, SL2, ..., 또는 SLy)에 연결된 소스 및 드레인을 포함할 수 있다. 제1 커플링 게이트 트랜지스터(CT1)는 해당 제1 워드 게이트 트랜지스터(WT1)와 해당 소거 라인(SL1, SL2, ..., 또는 SLy) 사이에 연결된 플로팅 게이트 트랜지스터이고, 제2 커플링 게이트 트랜지스터(CT2)는 해당 제2 워드 게이트 트랜지스터(WT2)와 해당 소거 라인(SL1, SL2, ..., 또는 SLy) 사이에 연결된 플로팅 게이트 트랜지스터일 수 있다.

도 11 및 12를 참조하여 플래쉬 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.

로우 선택신호들(rl)에 응답하여 워드라인(WL1), 커플링 라인(CL1), 소거 라인(EG1), 및 소스 라인(SL1)이 선택될 수 있다. 이 때, 프로그램 명령(PGM)에 응답하여 워드라인(WL1)으로 워드라인 선택 전압(VH)(예를 들면, 0.7V)이 인가되고, 커플링 라인(CL1)으로 제2 양의 고전압(VP2)(예를 들면, 10V)가 인가되고, 소거 라인(EG1) 및 소스 라인(SL1)으로 중간 고전압(VM)(예를 들면, 5V)이 인가될 수 있다. 컬럼 선택신호들(csl)에 응답하여 j(예를 들면, j는 y보다 작은 수로서 16(즉, 1워드)일 수 있다)의 비트 라인들(BL1 ~ BL16)이 선택되고, 비트 라인들(BL1 ~ BL16)를 통하여 소정의 전압(예를 들면, 0.3V)이 제공될 수 있다. 이 때, 선택되지 않은 워드라인들, 커플링 라인들, 소거 라인들, 및 소스 라인들로 소정의 전압(예를 들면, OV)가 인가될 수 있다. 이 경우, 단위 메모리 셀들(UM11 ~ UM16)의 제1 커플링 게이트 트랜지스터들(CT1)의 플로팅 게이트들로 핫-캐리어 주입(HCI: hot-carrier injection)에 의해서 프로그램 동작이 수행될 수 있다. 즉, 단위 메모리 셀들(UM11 ~ UM16)의 제1 커플링 게이트 트랜지스터들(CT1)에 데이터(예를 들면, "0")가 프로그램될 수 있다.

도 11 및 12를 참조하여 플래쉬 메모리 장치의 소거 동작을 설명하면 다음과 같다.

워드라인들(WL1 ~ WLx, WL1'~ WLx') 및 소스 라인들(SL1 ~ SLx)로 접지전압(0V)이 인가되고, 커플링 라인들(CL1~CLx, CL1'~CLx')로 음의 고전압(VN)(예를 들면, -8V)이 인가되고, 소거 라인들(EG1 ~ EGx)로 제1 양의 고전압(VP1)(예를 들면, 10V)이 인가될 수 있다. 또한, 비트 라인들(BL1 ~ BLy)로 접지전압(0V)이 인가될 수 있다. 이 때, 모든 단위 메모리 셀들(UM11 ~ UMxy)의 제1 커플링 게이트 트랜지스터들(CT1) 및 제2 커플링 게이트 트랜지스터들(CT2)이 FN 터널링(Fowler-Nordheim tunneling)을 통하여 플로팅 게이트들의 전자를 잃을 수 있다. 이에 따라, 모든 단위 메모리 셀들(UM11 ~ UMxy)의 데이터가 소거될 수 있다. 즉, 모든 단위 메모리 셀들(UM11 ~ UMxy)의 제1 및 제2 커플링 게이트 트랜지스터들(CT1, CT2)의 데이터가 소거될 수 있다(즉, 데이터(예를 들면, "1")가 프로그램 될 수 있다).

상술한 바와 같이 본 개시에 따른 실시예의 플래쉬 메모리 장치는 프로그램 동작 및 소거 동작 시에 사용되는 중간 고전압(VM), 제1 및 제2 양의 고전압들(VP1, VP2), 및 음의 고전압(VN)을 2개의 제1 고전압 발생기(64-2) 및 제2 고전압 발생기(64-4)를 사용하여 발생할 수 있다.

상술한 본 개시에 따른 실시예의 제1 고전압 발생기 또는 제2 고전압 발생기는 다른 종류의 플래쉬 메모리 장치에 적용이 가능할 수 있다. 또한, 플래쉬 메모리 장치 뿐만 아니라 동작 모드에 따라 서로 다른 양의 고전압이 사용되거나, 양의 고전압 또는 음의 고전압이 사용되는 다른 소자 또는 다른 전자 장치에도 적용이 가능함은 물론이다.

이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

10: 전하 펌프 12: 클럭 발생기
14: 제1 비교기 16: 제1 레귤레이터
18: 고전압 방전부 22: 제2 레귤레이터
20: 제2 비교기 22: 제2 레귤레이터
24: 고전압 충전부
100, 200, 300, 400, 500: 고전압 발생기
310: 제1 고전압 발생부 320: 제2 고전압 발생부
510: 고전압 발생부 330, 520: 스위칭부
60: 로우 디코더 62: 로우 드라이버
64: 구동 전압 발생부 66: 제어 로직부
68: 플래쉬 메모리 셀 어레이 70: 컬럼 디코더
72: 페이지 버퍼

Claims

제1 클럭신호에 응답하여 제1 노드를 펌핑하는 제1 펌핑 캐패시터;
제2 클럭신호에 응답하여 제2 노드를 펌핑하는 게이트 펌핑 캐패시터;
제3 노드에 연결된 소스, 상기 제2 노드에 연결된 게이트, 상기 제1 노드에 연결된 드레인, 및 제4 노드에 연결된 바디를 가진 전하 전송 트랜지스터;
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 상기 제2 노드에 연결된 드레인, 및 상기 제4 노드에 연결된 바디를 가진 게이트 제어 트랜지스터;
상기 제4 노드에 연결된 바디를 가지고 상기 제2 노드와 상기 제1 노드 사이에 직렬 연결되며, 각각의 소스와 게이트가 연결된 적어도 하나의 게이트 방전 또는 충전 트랜지스터를 포함하며, 상기 제2 노드의 전하를 방전하거나 충전하는 게이트 방전 또는 충전부; 및
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 상기 제4 노드에 연결된 드레인 및 바디를 가진 제1 바디 제어 트랜지스터를 포함하는 전하 펌프.
삭제
제1 항에 있어서, 상기 전하 펌프는
상기 제1 노드에 연결된 소스, 상기 제3 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제2 바디 제어 트랜지스터를 추가적으로 포함하는 전하 펌프.
제3 항에 있어서, 상기 게이트 제어 트랜지스터, 상기 전하 전송 트랜지스터, 상기 제1 바디 제어 트랜지스터, 상기 제2 바디 제어 트랜지스터, 및 상기 적어도 하나의 게이트 방전 또는 충전 트랜지스터는 트리플 웰 구조를 가지고 형성되는 전하 펌프.
입력 단자와 제1 출력 단자 사이에 직렬 연결되고, 상기 입력 단자로 공급되는 제1 전압을 펌핑하여 제1 출력 단자로 중간 양 또는 음의 고전압을 발생하는 제1 소정 개수의 승압 또는 감압 펌프들; 및
상기 제1 출력 단자와 제2 출력 단자 사이에 직렬로 연결되고, 상기 중간 양 또는 음의 고전압을 펌핑하여 상기 제2 출력 단자로 최종 양 또는 음의 고전압을 발생하는 제2 소정 개수의 승압 또는 감압 펌프들을 포함하고,
상기 제1 소정 개수의 승압 또는 감압 펌프들 및 상기 제2 소정 개수의 승압 또는 감압 펌프들 각각은
제1 클럭신호 또는 제3 클럭신호에 응답하여 제1 노드의 제1 전압을 펌핑하는 펌핑 캐패시터;
제2 클럭신호 또는 제4 클럭신호에 응답하여 제2 노드의 제2 전압을 펌핑하는 게이트 펌핑 캐패시터;
제3 노드에 연결된 소스, 상기 제2 노드에 연결된 게이트, 상기 제1 노드에 연결된 드레인, 및 제4 노드에 연결된 바디를 가진 전하 전송 트랜지스터;
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 상기 제2 노드에 연결된 드레인, 및 상기 제4 노드에 연결된 바디를 가진 게이트 제어 트랜지스터;
상기 제4 노드에 연결된 바디를 가지며, 상기 제2 노드와 상기 제1 노드 사이에 직렬 연결되며, 각각의 소스와 게이트가 연결된 적어도 하나의 게이트 방전 또는 충전 트랜지스터를 포함하며, 상기 제2 노드의 전하를 방전하거나 충전하는 게이트 방전 또는 충전부; 및
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제1 바디 제어 트랜지스터를 포함하는 고전압 발생기.
삭제
제5 항에 있어서, 상기 소정 개수의 승압 또는 감압 펌프들 각각은
상기 제1 노드에 연결된 소스, 상기 제3 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제2 바디 제어 트랜지스터를 추가적으로 포함하는 고전압 발생기.
제7 항에 있어서, 상기 제1 소정 개수의 승압 또는 감압 펌프들 및 상기 제2 소정 개수의 승압 또는 감압 펌프들 각각의 상기 게이트 제어 트랜지스터, 상기 전하 전송 트랜지스터, 상기 제1 바디 제어 트랜지스터, 상기 제2 바디 제어 트랜지스터, 및 상기 적어도 하나의 게이트 방전 또는 충전 트랜지스터는 트리플 웰 구조를 가지고 형성되는 고전압 발생기.
입력 단자와 출력 단자 사이에 직렬 연결되고, 상기 입력 단자로 공급되는 제1 전압을 승압하여 상기 출력 단자로 양의 고전압을 발생하거나, 상기 출력 단자로 공급되는 제2 전압을 감압하여 상기 입력 단자로 음의 고전압을 발생하는 소정 개수의 승압 및 감압 펌프들을 포함하고,
상기 소정 개수의 승압 및 감압 펌프들 각각은
제1 클럭신호에 응답하여 제1 노드의 제1 전압을 펌핑하는 제1 펌핑 캐패시터;
제3 클럭신호에 응답하여 제3 노드의 제3 전압을 펌핑하는 제2 펌핑 캐패시터;
제2 클럭신호 또는 제4 클럭신호에 응답하여 제2 노드의 제2 전압을 펌핑하는 게이트 펌핑 캐패시터;
상기 제3 노드에 연결된 소스, 상기 제2 노드에 연결된 게이트, 및 상기 제1 노드에 연결된 드레인을 가진 전하 전송 트랜지스터;
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제2 노드에 연결된 드레인을 가진 게이트 제어 트랜지스터;
상기 제2 노드의 전하를 방전하거나 충전하는 게이트 방전 또는 충전부;
승압 동작 시에 제1 인에이블 신호에 응답하여 상기 제1 내지 상기 제4 클럭신호들을 발생하는 클럭 발생기;
상기 승압 동작 시에 제1 레귤레이터 인에이블 신호에 응답하여 상기 출력 단자의 전압을 분배하여 제1 분배된 전압을 발생하는 제1 레귤레이터;
상기 제1 분배된 전압과 제1 기준 전압을 비교하여 상기 제1 인에이블 신호를 발생하는 제1 비교기; 및
상기 승압 동작 후의 방전 동작 시에 상기 양의 고전압을 방전하는 고전압 방전부를 포함하는 고전압 발생기.
제9 항에 있어서, 상기 게이트 방전 또는 충전부는
상기 제2 노드 및 상기 제1 노드 사이에 직렬 연결되고, 각각의 소스와 게이트가 연결되는 적어도 하나의 게이트 방전 또는 충전 트랜지스터를 포함하는 고전압 발생기.
제10 항에 있어서, 상기 전하 전송 트랜지스터는 제4 노드에 연결된 바디를 가지고, 상기 게이트 제어 트랜지스터는 상기 제4 노드에 연결된 바디를 가지고, 상기 적어도 하나의 게이트 방전 또는 충전 트랜지스터는 상기 제4 노드에 연결된 바디를 가지고,
상기 소정 개수의 승압 및 감압 펌프들 각각은
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제1 바디 제어 트랜지스터; 및
상기 제1 노드에 연결된 소스, 상기 제3 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제2 바디 제어 트랜지스터를 추가적으로 포함하는 고전압 발생기.
제11 항에 있어서, 상기 소정 개수의 승압 및 감압 펌프들 각각의 상기 게이트 제어 트랜지스터, 상기 전하 전송 트랜지스터, 상기 제1 바디 제어 트랜지스터, 상기 제2 바디 제어 트랜지스터, 및 상기 적어도 하나의 게이트 방전 또는 충전 트랜지스터는 트리플 웰 구조를 가지고 형성되는 고전압 발생기.
제11 항에 있어서, 상기 클럭 발생기는 감압 동작 시에 제2 인에이블 신호에 응답하여 상기 제1 내지 상기 제4 클럭신호들을 추가적으로 발생하고,
상기 고전압 발생기는
상기 감압 동작 시에 제2 레귤레이터 인에이블 신호에 응답하여 상기 입력 단자의 전압을 분배하여 제2 분배된 전압을 발생하는 제2 레귤레이터;
상기 제2 분배된 전압과 제2 기준 전압을 비교하여 상기 제2 인에이블 신호를 발생하는 제2 비교기; 및
상기 감압 동작 후의 충전 동작 시에 상기 음의 고전압을 충전하는 고전압 충전부를 추가적으로 포함하는 고전압 발생기.
복수개의 플래쉬 메모리 셀들을 포함하는 플래쉬 메모리 셀 어레이;
직렬 연결된 제1 소정 개수의 승압 펌프들을 포함하는 제1 전하 펌프를 구비하고, 프로그램 동작 시에 제1 입력 단자로 공급되는 제1 전압을 승압하여 제1 출력 단자로 중간 고전압을 발생하고, 소거 동작 시에 상기 제1 입력 단자로 공급되는 상기 제1 전압을 승압하여 제2 출력 단자로 제1 양의 고전압을 발생하는 제1 고전압 발생기;
직렬 연결된 제2 소정 개수의 승압 및 감압 펌프들을 포함하는 제2 전하 펌프를 구비하고, 상기 프로그램 동작 시에 제2 입력 단자로 공급되는 상기 제1 전압을 승압하여 제3 출력 단자로 제2 양의 고전압을 발생하고, 상기 소거 동작 시에 상기 제3 출력 단자로 공급되는 제2 전압을 감압하여 상기 제2 입력 단자로 음의 고전압을 발생하는 제2 고전압 발생기; 및
상기 프로그램 동작 시에 상기 중간 고전압 및 상기 제2 양의 고전압을 상기 플래쉬 메모리 셀 어레이로 제공하고, 상기 소거 동작 시에 상기 제1 양의 고전압 및 상기 음의 고전압을 상기 플래쉬 메모리 셀 어레이로 제공하는 로우 드라이버를 포함하는 플래쉬 메모리 장치.
제14 항에 있어서, 상기 소정 개수의 승압 펌프들 각각은
제1 클럭신호 또는 제3 클럭신호에 응답하여 제1 노드를 펌핑하는 펌핑 캐패시터;
제2 클럭신호 또는 제4 클럭신호에 응답하여 제2 노드를 펌핑하는 게이트 펌핑 캐패시터;
제3 노드에 연결된 소스, 상기 제2 노드에 연결된 게이트, 및 상기 제1 노드에 연결된 드레인을 가진 전하 전송 트랜지스터;
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제2 노드에 연결된 드레인을 가진 게이트 제어 트랜지스터; 및
상기 제2 노드의 전하를 방전하는 게이트 방전부를 포함하는 플래쉬 메모리 장치.
제15 항에 있어서, 상기 게이트 방전부는
상기 제2 노드와 상기 제1 노드 사이에 직렬 연결되며, 각각의 소스와 게이트가 연결된 적어도 하나의 게이트 방전 트랜지스터인 플래쉬 메모리 장치.
제16 항에 있어서, 상기 전하 전송 트랜지스터는 제4 노드에 연결된 바디를 가지고, 상기 게이트 제어 트랜지스터는 상기 제4 노드에 연결된 바디를 가지고, 상기 적어도 하나의 게이트 방전 트랜지스터는 상기 제4 노드에 연결된 바디를 가지고,
상기 전하 펌프는
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제1 바디 제어 트랜지스터; 및
상기 제1 노드에 연결된 소스, 상기 제3 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제2 바디 제어 트랜지스터를 추가적으로 포함하는 플래쉬 메모리 장치.
제14 항에 있어서, 상기 소정 개수의 승압 및 감압 펌프들 각각은
제1 클럭신호에 응답하여 제1 노드를 펌핑하는 제1 펌핑 캐패시터 또는 제3 클럭신호에 응답하여 제3 노드를 펌핑하는 제2 펌핑 캐패시터;
제2 클럭신호 또는 제4 클럭신호에 응답하여 제2 노드를 펌핑하는 게이트 펌핑 캐패시터;
상기 제2 노드에 연결된 소스, 상기 제3 노드에 연결된 게이트, 및 상기 제1 노드에 연결된 드레인을 가진 전하 전송 트랜지스터;
상기 제2 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제3 노드에 연결된 드레인을 가진 게이트 제어 트랜지스터; 및
상기 제3 노드의 전하를 방전하거나 충전하는 게이트 방전 또는 충전부를 포함하는 플래쉬 메모리 장치.
제18 항에 있어서, 상기 게이트 방전 또는 충전부는
상기 제2 노드와 상기 제1 노드 사이에 직렬 연결되며, 각각의 소스와 게이트가 연결된 적어도 하나의 게이트 방전 또는 충전 트랜지스터인 플래쉬 메모리 장치.
제19 항에 있어서, 상기 전하 전송 트랜지스터는 제4 노드에 연결된 바디를 가지고, 상기 게이트 제어 트랜지스터는 상기 제4 노드에 연결된 바디를 가지고, 상기 적어도 하나의 게이트 방전 또는 충전 트랜지스터는 상기 제4 노드에 연결된 바디를 가지고,
상기 전하 펌프는
상기 제3 노드에 연결된 소스, 상기 제1 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제1 바디 제어 트랜지스터; 및
상기 제1 노드에 연결된 소스, 상기 제3 노드에 연결된 게이트, 및 상기 제4 노드에 연결된 드레인 및 바디를 가진 제2 바디 제어 트랜지스터를 추가적으로 포함하는 플래쉬 메모리 장치.