JP3763590B2 - 正電源 - Google Patents
正電源 Download PDFInfo
- Publication number
- JP3763590B2 JP3763590B2 JP26249493A JP26249493A JP3763590B2 JP 3763590 B2 JP3763590 B2 JP 3763590B2 JP 26249493 A JP26249493 A JP 26249493A JP 26249493 A JP26249493 A JP 26249493A JP 3763590 B2 JP3763590 B2 JP 3763590B2
- Authority
- JP
- Japan
- Prior art keywords
- positive
- voltage
- signal
- transistor
- negative protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の分野】
この発明は一般的には、フラッシュＥＥＰＲＯＭ（電気的に消去可能かつプログラム可能な読出専用メモリ）セルのアレイのようなフローティングゲートメモリ装置に関する。より特定的には、この発明はプログラミングの間に、調整された正電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された正電源に関する。
【０００２】
【先行技術に関する論議】
サミア・エス・ハダド（Sameer S. Haddad) らに、１９９１年１２月３１日に発行された、米国特許第5,077,691 号では、正電圧チャージポンプ２０６を含むフラッシュＥＥＰＲＯＭアレイが開示されている。′６９１号特許はこの発明と同一の譲受人に譲渡され、かつ引用により援用される。動作のセクタプログラミングモードの間、′６９１特許の図２Ｂのチャージポンプ２０６は比較的高い正電位（すなわち＋１２Ｖ）を生成し、それは選択されたセクタのワードラインを通してコントロールゲートに与えられ、一方では０Ｖが非選択セクタのメモリセルのコントロールゲートに与えられる。さらに、選択されたセクタのすべてのトランジスタのソース領域は０Ｖの接地電位に引かれ、かつそのドレイン領域は約＋６．５Ｖの高い正レベルに上昇させられる。
【０００３】
′６９１号特許の図５Ｂでは、約＋１２Ｖないし＋１５Ｖの高い正電位を生成するための４の単一段５０２からなる正のチャージポンプ回路の概略回路図が示される。図５Ｂの正のチャージポンプ回路は′６９１号特許の図２Ｂに示されるチャージポンプブロック２０６に用いられる。さらに、図４Ｃでは約−２．０Ｖの比較的低いレベルの負電圧を生成するための単一段４０２からなる低い負のチャージポンプ回路が示される。図４Ｃの負のポンプ回路は図２Ｂに示されるチャージポンプブロック２０８に用いられる。
【０００４】
アントニオ・ジェイ・モンタルボ(Antonio J. Montalvo) らに、１９９２年６月３０日に発行された、米国特許第5,126,808 号では、これも正電圧チャージポンプを含むページ消去アーキテクチュアを備えたフラッシュＥＥＰＲＯＭアレイが開示されている。′８０８号特許もこの発明と同一の譲受人に譲渡され、かつ引用により援用される。′８０８号特許の図７Ｅでは、′６９１号特許の図５Ｂと類似した、約＋１２Ｖの高い正電位を生成するための正電圧チャージポンプの概略回路図が示されている。さらに、図７Ｂでは５の相互接続された単一段チャージポンプ５６０からなる−１３Ｖのチャージポンプ５６５が示される。チャージポンプ５６５の第１の段５６０−１の出力は、約−２．０Ｖである。
【０００５】
この発明は、上述のそれぞれ′６９１号および′８０８号特許に示されるチャージポンプ回路に加えられる重大な改良を示す。この発明の正電源は、プログラミングの間に、調整された正電位を生成し、かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるのに用いられる。正電源は高い正電圧を生成するための４のチャージポンプ段からなる正のチャージポンプ回路を含む。正電源はさらに、高い正電圧および基準電位に応答して電源電位ＶＣＣと独立した調整された正電位を生成するための調整回路を含む。
【０００６】
【発明の概要】
したがって、この発明の一般的な目的は、プログラミングの間に、調整された正電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された正電源を提供することであるが、それはさらに先行技術の電源の欠点を克服する。
【０００７】
この発明の目的は、高い正電圧を生成するための正のチャージポンプ回路および外部電源電位ＶＣＣと独立した調整された正電位を制御するための正の調整器回路を含む、調整された正電位を生成しかつ与えるための改良された正電源を提供することである。
【０００８】
この発明のさらなる目的は、その出力上の小さな負の保護電圧を生成して接地電位にプルダウンされる非選択メモリセルのコントロールゲートにワードラインを結合させるための負の保護ポンプ回路を含む、調整された正電位を生成しかつ与えるための改良された正電源を提供することである。
【０００９】
これらの狙いおよび目的によると、この発明はプログラミングの間に、調整された正電圧を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための正電源の提供に関する。正電源は１対の非重複クロック信号を生成するためのクロック回路、および外部電源電位ＶＣＣと非重複クロック信号とに応答して高い正電圧を生成するためのチャージポンプ回路を含む。調整器回路は高い正電圧および基準電圧に応答して、チャージポンプ回路が高い正電位を増加させることが可能なようにローのレベルであるか高い正電圧を減少させることが可能なようにハイのレベルであるかのいずれかである正のコンパレータ信号を生成し、かつ電源電位ＶＣＣと独立した調整された正電位を生成する。
【００１０】
一貫して対応する部分を示す同じ参照番号が記された添付図面を見ながら以下の詳細な記述を読むと、この発明のこれらおよび他の目的ならびに利点がより十分に明らかとなるだろう。
【００１１】
【実施例の詳細な説明】
ここで図面をよく参照すると、図１にはブロック図の形で、この発明の原理により構成される、動作のプログラミングモードの間に、調整された正電位を生成しかつそれをワードラインを通して、選択されたメモリセルトランジスタのコントロールゲートに与えるための正電源１０が示される。正電源１０は、多数のフラッシュＥＥＰＲＯＭメモリセルがＮ×Ｍマトリックスとして配列されたアレイを含む１個の集積回路チップ（図示せず）の部分として形成される。外部またはオフチップ電源電位ＶＣＣ（これも図示せず）は典型的に＋５．０Ｖであるが、それは集積回路チップに与えられ、かつ正電源１０の入力に与えられる。
【００１２】
フラッシュＥＥＰＲＯＭメモリセルのアレイは基板上に形成されて列および行を規定するが、そこでは基板は少なくとも行の１つに沿って延びる共通ソースラインおよびそれぞれの列に沿って延びる複数のビットラインを含む。メモリセルの各々は共通ソースラインに結合されたＮ型ソース領域、コントロールゲート、フローティングゲート、ビットラインのそれぞれ１つに結合されたＮ型ドレイン領域およびチャネル領域を含む。さらに、メモリセルの各々は主としてホットエレクトロンをそのフローティングゲートに転送することによりプログラム可能であり、かつ主としてエレクトロンをそのフローティングゲートからそのソース領域にトンネリングすることにより消去可能である。
【００１３】
正電源１０は比較的高い正電圧ＶＰＰおよび比較的低い負電圧ＶＮＰを生成するが、それらは行デコーダ回路１４を介してワードラインＷＬｎに結合される。プログラミングの間に、行デコーダ回路はワードラインを通して選択されたメモリセルトランジスタのコントロールゲートに高い正電圧を与えるべく動作する。行デコーダ回路は非選択メモリセルトランジスタのコントロールゲートに結合されたワードラインを接地電位ＶＳＳ（０Ｖ）にプルダウンさせる。正またはＶＰＰ電源は負の保護ポンプ回路１６を含み、それは、負の保護電圧ＶＮＰを生成するのに用いられ、消去の間に行デコーダ回路１４のＮチャネルプルダウン装置の基板ダイオードの順方向バイアスを妨げる。この保護電圧はさらに、プログラミングの間に選択されないワードラインが接地に引かれることを可能にし、かつ（プログラミングの間に）適切な電圧を与えてＶＮＰ Ｐチャネルトランジスタそれ自体の酸化物を保護する。
【００１４】
ＶＰＰ電源はさらに、高い正電圧を生成するための高いレベルの正のチャージポンプ回路１８および内部基準電圧ＶＲＥＦ（＋２．０Ｖ）に関して高い正電圧を調節するための正の調整器回路２０を含む。正の調整器回路は動作のプログラムベリファイモードの間に高い正電圧ＶＰＰを＋６．０Ｖに調整するための手段を含む。さらに、ＶＰＰ電源は、動作の読出モードの間に高い正電圧ＶＰＰを電源電位ＶＣＣに引くための読出レベルＶＰＰ発生器回路２２を含む。
【００１５】
図１のＶＰＰ電源１０の動作は、一般的に図２のタイミング図に関して述べられる。述べられた機能を実行するために図１のブロック１４、１６、１８、２０および２２で利用されるのに適する特定的な回路は、図４ないし図８の概略回路図について示される。
【００１６】
再び図１を参照すると、正ポンプ回路１８は、それぞれライン２４、２６、２８および３０上のプログラムベリファイ信号ＰＧＭＶ、イネーブルデータバーポーリング信号ＥＮＰＯＬＬ、イネーブルプログラミング信号ＰＧＭ、および２０ＭＨｚクロック信号ＯＳＣからなる４つの入力信号を受け取る。正ポンプ回路１８はライン３２上に約＋１２Ｖの高い正電圧ＶＰＰを生成するのに用いられる。正電圧は行デコーダ回路１４を介しライン３４上のワードラインＷＬｎに渡される。
【００１７】
プログラミングフィールド（フローティングゲート上の電圧）は、正の調整器回路２０により調整され、それは外部電源電位ＶＣＣに依存しないようにノード３６を制御する。プログラミングモードに入るのに先立って、信号ＩＮＩＴＩＡＬＩＺＥはハイにされ、約＋２．０Ｖの基準電圧ＶＲＥＦがキャパシタＣｎおよびＣｐを充電可能にする。プログラミングモードの間、信号ＩＮＩＴＩＡＬＩＺＥはローにされ、基準電圧ＶＲＥＦを分離する。正のコンパレータ３８はノード４０での電圧ＶＰＰＤＩＶをノード４２での基準電圧ＶＲＥＦと比較するのに用いられる。電圧ＶＰＰＤＩＶが電圧ＶＲＥＦよりも大きければ、コンパレータ３８の出力電圧ＶＯＵＴは高く、それはプルダウントランジスタ４４をオンにし、ノード３６での高い正電圧を電源電位ＶＣＣにプルダウンする。他方で、電圧ＶＰＰＤＩＶが基準電圧ＶＲＥＦよりも小さければ、出力電圧ＶＯＵＴは低く、それはプルダウントランジスタ４４をオフにし、それにより高い正電圧がポンピングアップされることを可能にする。
【００１８】
読出レベルＶＰＰ発生器回路２２は、その入力として、ライン４６上のプログラムベリファイ信号ＰＧＭＶ、ライン４８上のＶＰＰポンプイネーブル信号ＥＮＶＰＰ、ライン５０上の２０ＭＨｚクロック信号ＯＳＣ、およびライン５２上のパワーダウン信号ＰＤを受け取る。さらに、読出レベルＶＰＰ発生器回路２２は、その入力として、ライン５４上の低周波クロック信号ＯＳＣＬＦ、ライン５６上のプログラムリセット信号ＰＧＭＲ、ライン５８上のポンプイネーブル信号ＶＰＥＯＮ、およびライン６０上の基準電圧ＶＲＥＦを受け取る。読出発生器回路２２は、動作の読出モードの間に、ノード３６での高い正電圧ＶＰＰを正電位ＶＣＣ（＋５．０Ｖ）にプルアップするのに用いられる。読出発生器回路はさらに、出力ライン６２上のプログラムリセットバー信号ＰＧＭＲを与える。
【００１９】
負の保護ポンプ回路１６は、その入力として、ライン６４上の低周波クロック信号ＯＳＣＬＦ、ライン６６上の負の保護イネーブル信号ＶＮＰＯＫ、ライン６８上のパワーダウン信号ＰＤ、ライン７０上の２０ＭＨｚクロック信号ＯＳＣ、およびライン７２上のプログラム信号ＰＧＭを受け取る。負の保護ポンプ回路はさらに、その入力として、ライン７４上のテスト信号ＨＴＲＢ、およびライン７６上の消去制御信号ＥＲを含む。負の保護ポンプ回路は、ライン７８上の負の保護信号ＶＮＰを生成し、それは非選択メモリセルのコントロールゲートに結合されたワードラインがプログラミングの間に０Ｖにプルダウンされるように約−２．０Ｖで維持される。消去の間、選択されたメモリセルのコントロールゲートに結合されたワードラインには−１２Ｖの印加が要求される。したがって、負の保護信号ＶＮＰは接地電位に引かれ、Ｎチャネルプルダウントランジスタ上の基板ダイオードを順方向バイアスおよび負のワードライン電圧放電から妨げるだろう。
【００２０】
図２をここで参照すると、正ポンプ回路１８の各段の出力波形が示され、ＰＭＰＡ、ＰＭＰＢ、ＰＭＰＣおよびＰＭＰＤとラベルが付けられている。時間ｔ１とｔ２との間の正ポンプ回路動作については、正電圧ＶＰＰは＋１０Ｖよりも僅かに高くポンピングされるだろう。時間ｔ２では、正の調整器回路２０はワードラインＷＬｎ上の電圧が約＋１０Ｖで維持されるべく制御されるように、その動作を開始するだろう。正電圧ＶＰＰが＋１０．１Ｖよりも上になると、時間ｔ３の場合のように、正のコンパレータ信号ＶＯＵＴ（ＶＰＰＣＯＭＰ）はハイとなり、ワードライン上の電圧と同じく正電圧ＶＰＰをプルダウンするかまたは減少させる。時間ｔ４のような場合には、正のコンパレータ信号はローとなり正電圧ＶＰＰが再び増加するかまたは高くなることを可能にする。このサイクルはワードラインＷＬｎ上の調整された正電位を与えるために何度も何度も繰返される。
【００２１】
図１の負の保護ポンプ回路１６の詳細な回路図は図４に示される。負の保護ポンプ回路１６は主ＶＮＰポンプ部分１６ａ、予備ＶＮＰポンプ部分１６ｂ、およびＶＮＰクランプ部分１６ｃからなる。主ＶＮＰポンプ部分１６ａはＮＯＲ論理ゲートＧ１、ＮＡＮＤ論理ゲートＧ２およびＧ３、ならびにインバータゲートＧ４ないしＧ８により形成されたポンプクロック発生器８０を含む。ポンプクロック発生器８０はライン７０上の２０ＭＨｚクロック信号ＯＳＣおよびライン８２上のイネーブル信号ＧＮＤＶＮＰを受け取り、かつ応答してそれぞれノードｃおよびａで１対の複位相クロック信号を生成する。これらのクロック信号はそれぞれのキャパシタＣ３０１およびＣ３０２の一方の側に接続される。キャパシタの他方の側は１対のパストランジスタＰ３０１およびＰ３０３のゲートに接続される。初期化トランジスタＰ３０２はノードＰＭＰゲートをプリチャージし、かつパストランジスタＰ３０１のしきい値降下Ｖtpを相殺する。トランジスタＰ３０１およびＰ３０３のＮウェルはノードに結合され、切換可能なウェルを規定することに留意されたい。これはパストランジスタ上の基板効果を減じ、かつポンプ部分１６ａの効率を良くするのに役立つ。ライン７８上の電圧ＶＮＰはポンプ部分１６ａによってパストランジスタＰ３０３のしきい値降下の損失により、約−４Ｖにすばやくポンピングされる。
【００２２】
主ＶＮＰポンプ部分１６ａはさらにＮＯＲ論理ゲートＧ９およびインバータゲートＧ１０からなるイネーブル論理回路１６ｄを含む。動作のテストモードの間に、ライン７４上の信号ＨＴＲＢはハイとなり、かつ消去モードの間にライン７６上の消去制御信号ＥＲはハイとなる。こうしてイネーブル信号ＧＮＤＶＮＰはハイにされ、それにより負の保護ポンプ回路１６を不能化する。
【００２３】
予備ＶＮＰポンプ部分１６ｂは第２のポンプであり、それは主ＶＮＰポンプ部分１６ａと並列に接続される。ポンプ部分１６ｂはＮＡＮＤ論理ゲートＧ１１、インバータＧ１２、および伝送ゲートＧ１３、Ｇ１４からなるクロックポンプ発生器８４を含む。伝送ゲートＧ１３はＰチャネルトランジスタＰ３０４およびＮチャネルトランジスタＮ３０１からなる。伝送ゲートＧ１４はＰチャネルトランジスタＰ３０５およびＮチャネルトランジスタＮ３０２からなる。ポンプ部分１６ｂはライン６４上の低周波クロック信号ＯＳＣＬＦ（約１００ＫＨｚ）、ライン６６上の負の保護イネーブル信号ＶＮＰＯＫ、およびライン６８上のパワーダウン信号ＰＤを受け取る。伝送ゲートＧ１３の入力はポンプ部分１６ａのＮＯＲゲートＧ１の出力から信号ＶＮＰＯＳＣを受け取る。伝送ゲートＧ１３およびＧ１４の出力はともに接続され、かつノード８６に接続され、８６はキャパシタＣ３０３の一方の側に接合される。キャパシタＣ３０３の他方の側はダイオード接続されたパストランジスタＰ３０４ａのゲートに接続される。再び、トランジスタＰ３０４ａのＮウェルがノード８６に結合され、切換可能なウェルを規定しそれによりその基板効果を減じることがわかるだろう。
【００２４】
ライン６６上のイネーブル信号ＶＮＰＯＫは負の保護信号ＶＮＰが十分に負ではないときローとなるが、それは信号ＶＮＰＯＳＣ（高速発振器）がノード８６を駆動することを引き起こし、電圧ＶＮＰを速やかに負に充電する。電圧ＶＮＰが十分に負であると、信号ＶＮＰＯＫはハイとなる。したがって、パワーダウンの間信号ＰＤもハイとなるだろう。結果として、予備ポンプ部分１６ｂの左側は不能化され、かつノード８６は低周波クロック信号ＯＳＣＬＦにより駆動され、それにより電圧ＶＮＰを約−２Ｖで維持しかつ回路の電力消費を減じる。
【００２５】
ＶＮＰクランプ部分１６ｃはＮＯＲ論理ゲートＧ１５、ＮＡＮＤ論理ゲートＧ１６、およびインバータゲートＧ１７からなるポンプクロックドライバ８８を含む。クロックドライバ８８はライン９０上の信号ＧＮＤＶＮＰ、ライン７２上のプログラム信号ＰＧＭ、およびライン９２上の２０ＭＨｚクロック信号ＯＳＣを受け取る。ＮＡＮＤゲート１６の出力での信号ＯＳＣＥＲＳＬはキャパシタＣ３０４の一方の側に与えられる。キャパシタＣ３０４の他方の側はダイオード接続されたトランジスタＰ３０６のゲートに接続される。プリチャージトランジスタＰ３０５のゲートおよびソースはＮＯＲゲートＧ１５の出力に接続される。ノード９４での出力信号ＶＮＰＣＬＭＰは非プログラミングモードクランプトランジスタＰ３０７およびプログラミングモードクランプトランジスタＰ３０８のゲートに与えられる。クランプトランジスタＰ３０７のソースは接地電位（ＶＳＳ）に接続され、かつそのドレインはライン７８に接続される。ダイオード接続されたトランジスタＰ３０９はクランプトランジスタＰ３０８のドレインとライン７８との間に接続される。消去の間、信号ＧＮＤＶＮＰはハイであり、かつノード９４は約−２Ｖにポンピングされるだろう。これはクランプトランジスタＰ３０７をオンにし、それによりライン７８（ＶＮＰ）を接地電位に引く。プログラミングの間、信号ＰＧＭはハイであり、かつノード９４はやはり約−２Ｖにポンピングされる。これは大型クランプトランジスタＰ３０８がＶＮＰラインを約−２Ｖにクランプすることを可能にするが、それはポンプ部分１６ａおよび１６ｂがオンとなるからである。
【００２６】
図５は、図１のＶＰＰポンプ回路１８の回路を示した回路図である。ポンプ回路１８はイネーブル論理回路１８ａ、ポンプクロックドライバ回路１８ｂ、および正のチャージポンプ回路１８ｃからなる。イネーブル論理回路１８ａはＮＡＮＤ論理ゲートＧ１８、Ｇ１９およびインバータゲートＧ２０を含む。論理回路１８ａはライン２４上の信号ＰＧＭＶ、ライン２６上の信号ＥＮＰＯＬＬ、およびライン２８上の信号ＰＧＭを受け取る。回路１８ａはライン９６上のイネーブル信号ＶＰＰＥＮを生成するが、それはクロックドライバ回路１８ｂおよびチャージポンプ回路１８ｃに与えられる。
【００２７】
ポンプクロックドライバ回路１８ｂはＮＡＮＤ論理ゲートＧ２１、ＮＯＲ論理ゲートＧ２２、およびＧ２３、ならびにインバータゲートＧ２４ないしＧ２８を含む。ドライバ回路１８ｂはライン３０上のクロック信号ＯＳＣおよびライン９６上の内部ポンプイネーブル信号ＶＰＰＥＮを論理回路１８ａから受け取る。ドライバ回路１８ｂはインバータゲートＧ２６およびＧ２８のそれぞれの出力で１対の非重複クロック信号ＯＳＣＶＰ１およびＯＳＣＶＰ２を生成する。
【００２８】
チャージポンプ回路１８ｃは、ダイオード接続されたパストランジスタＮ４０１ないしＮ４０４およびパストランジスタ間で並列に接続されたキャパシタＣ４０１ないしＣ４０４の連鎖からなる従来の４段のチャージポンプである。クロック信号ＯＳＣＶＰ１はキャパシタＣ４０１およびＣ４０３の一方の側に接続され、かつクロック信号ＯＳＣＶＰ２はキャパシタＣ４０２およびＣ４０４の一方の側に接続される。キャパシタＣ４０１およびＣ４０３の他方の側はそれぞれのノードＰＭＰＡおよびＰＭＰＣに接続される。キャパシタＣ４０２およびＣ４０４の他方の側はそれぞれのノードＰＭＰＢおよびＰＭＰＤに接続される。充電トランジスタＮ４０５のドレインは電源電位ＶＣＣに接続され、そのゲートは内部ポンプイネーブル信号ＶＰＰＥＮを受け取るべく接続され、かつそのソースはノードＰＭＰＡに接続される。ポンプ回路１８ｃはライン３２上に高い正電圧ＶＰＰを与える。
【００２９】
正ポンプ回路１８の動作がここで述べられる。チャージポンプ回路１８ｃは内部ポンプイネーブル信号ＶＰＰＥＮがハイになると動作を開始し正電位ＶＣＣがノードＰＭＰＡを充電して上げることを可能にする。ノードＰＭＰＡはトランジスタＮ４０５により電圧ＶＣＣ−Ｖtpに充電されたと仮定される。したがって、クロック信号ＯＳＣＶＰ１が０ボルトからＶＣＣボルトに遷移を行なうとき、パストランジスタＮ４０１がオンになるという事実は別として、ノードＰＭＰＡもまた電位を上昇させられかつ２ＶＣＣ−Ｖtpに達し、ノードＰＭＰＡ上の電荷がノードＰＭＰＢと共有されることを引き起こす。同様に、クロック信号ＯＳＣＶＰ２が０ボルトからＶＣＣボルトに遷移を行なうとき、ノードＰＭＰＢは電位を上昇させられかつその電荷はノードＰＭＰＣと共有される。この態様で、ライン３２（ＶＰＰ）はポンプイネーブル信号ＶＰＰＥＮの持続期間を通じて徐々に高い電圧にポンピングされる。この従来のチャージポンプ設計を用いて達成され得る制限電位は４ＶＣＣ−４Ｖtpである。しきい値電圧Ｖtpが＋１．５Ｖの高さであるかもしれないので、高い正電圧ＶＰＰは＋５．０Ｖの電源電位ＶＣＣに対し約＋１２．５Ｖに制限される。
【００３０】
従来の電圧逓倍器についてより詳しく述べるため、ジョン・エフ・ディクソン（John F. Dickson)による論文、固体回路についてのＩＥＥＥジャーナル、１９７６年６月ＳＣ−１１巻、３号、３７４ないし３７８頁、「改良された電圧逓倍器技術を用いるＭＮＯＳ集積回路のオンチップ高電圧発生(On-Chip High-Voltage Generation in MNOS Integrated Circuits Using An Improved Voltage multiplier Technique)」を参照する。クロック信号ＯＳＣＶＰ１およびＰＳＣＶＰ２、ならびにチャージポンプ回路１８ｃの様々なノードＰＭＰＡないしＰＭＰＤでの電圧の初期サイクルの波形は図３に示され、高い正電圧ＶＰＰをポンピングアップするためのポンプ回路１８の動作を示す。
【００３１】
図１のプログラミングレベルＶＰＰ発生器および調整器回路（正の調整器回路）２０および読出レベルＶＰＰ発生器回路２２は図６の概略回路図に示されている。読出発生器回路２２は、動作の読出モードの間にノード３６上の高い正電圧ＶＰＰを電源電位ＶＣＣ（＋５．０Ｖ）にプルアップするのに利用される。読出発生器回路はクロックドライバ部分９８、およびドライバ部分９８により駆動されるチャージポンプ部分１００を含む。読出モードの間、ノードＶＢＧ２は、高周波クロック信号ＯＳＣにより約＋８Ｖにポンピングアップされるだろう。パワーダウン状態では、信号ＰＤはハイでありポンプ部分１００が低周波クロック信号ＯＳＣＬＦにより駆動され、ノードＶＢＧ２での電圧を維持する。結果として、プルアップトランジスタＮ５０１はノード３６（ＶＰＰ）を電源電位ＶＣＣに引くためにオンにされるだろう。外部の高電圧ポンプイネーブル信号（ＶＰＥＯＮ＝１）またはイネーブル信号ＥＮＶＰＰがハイであるとき（すなわち非プログラミングの間）、ノードＶＢＧ２はトランジスタＮ５０２を介し接地電位に引かれる。
【００３２】
正の調整器回路２０は外部電源電位ＶＣＣに依存しないようノード３６（ＶＰＰ）を制御することによりプログラミングフィールドを調整するのに利用される。調整器回路は基準電圧ＶＲＥＦ、プリチャージ回路５０１、差動コンパレータ５０２、プルダウントランジスタ５０３、および分離トランジスタ５０４からなる。基準電圧はライン６０上に与えられかつ約＋２．０Ｖである。プリチャージ回路５０１はプリチャージトランジスタＮ５０１、Ｎ５０２、Ｎ５０３、Ｎウェル型キャパシタＣｐ、ＭＯＳキャパシタＣｎ、センストランジスタＰ５０１、および放電トランジスタＰ５０２、Ｎ５０３、Ｎ５０４を含む。プログラミングモードの前に、信号ＥＮＶＰＰＢは始めはハイにされ、ノードＶＰＰＤＩＶを接地電位ＶＳＳ（０ボルト）にプリチャージし、かつノードＶＰＰＣＡＰを＋２．０Ｖの基準電圧にプリチャージする。したがって、信号ＥＮＶＰＰはローにされ、基準電圧を分離する。見られるように、キャパシタＣｎはノードＶＰＰＣＡＰとＶＰＰＤＩＶとの間に接続され、かつオンにされる。キャパシタＣｐはノードＶＰＰＤＩＶと接地電位との間に接続される。したがって、ノードＶＰＰＣＡＰでの電圧はキャパシタＣｎおよびＣｐにより形成された容量性分割器により分割され、ノード１０２でのより小さな電圧を与える。プログラムリセットの間、トランジスタＰ５０２、Ｐ５０３およびＮ５０４はライン３６を放電するのに利用される。
【００３３】
動作において、差動コンパレータ５０２はノード１０２での電圧（ＶＰＰＤＩＶ）をノード１０４上の基準電圧と比較し、ライン１０６上に正のコンパレータ出力信号ＶＰＰＣＯＭＰを生成する。キャパシタのサイズはコンパレータのトリップポイントが約＋１０Ｖであるように比率決めされる。高い正電圧ＶＰＰが＋１０Ｖより上に上昇すると、センストランジスタはオンにされ、ノードＶＰＰＣＡＰでの電圧およびしたがってノード１０２での電圧を上昇させる。ノードＶＰＰＤＩＶでの電圧がノード１０４での基準電圧よりも大きいので、出力信号ＶＰＰＣＯＭＰはハイとなり、トランジスタ５０３をオンにし、それにより電圧ＶＰＰを正電源電位ＶＣＣにプルダウンする。他方で、高い正電圧ＶＰＰが＋１０Ｖより下に降下すると、センストランジスタはオフにされノードＶＰＰＣＡＰおよびノード１０２での電圧をより低くする。電圧ＶＰＰＤＩＶがここではノード１０４での基準電圧よりも低いので、出力信号ＶＰＰＣＯＭＰはローとなりトランジスタ５０３をオフにする。結果として、ライン３８上の電圧ＶＰＰはより高くポンピングされることが可能である。
【００３４】
図７では、図６の差動コンパレータ５０２の詳細な回路図が示されている。差動コンパレータは電流源トランジスタＰ６０１、Ｐ６０２、入力トランジスタＰ６０３、Ｐ６０４、および負荷トランジスタＮ６０１、Ｎ６０２を含む。入力トランジスタＰ６０３のゲートはノード１０２に接続され、かつ入力トランジスタＰ６０４のゲートはノード１０４に接続される。コンパレータ５０２の出力ノード１０８はインバータゲート６０１を介してライン１０６に結合される。インバータ６０１の出力は正のコンパレータ出力信号ＶＰＰＣＯＭＰである。
【００３５】
ここで図８を参照すると、行デコーダ回路１４の回路図が示されている。行デコーダ回路１４は高い正電圧ＶＰＰ、負の保護電圧ＶＮＰ、およびデコードされたアドレス信号ＸT 、ＸINに基づいてワードラインＷＬｎに適当な電圧を与える。デコードされたアドレス信号ＸINはアドレス回路７０１により生成され、デコードされたアドレス信号ＸT は類似のアドレス回路（図示せず）により生成される。メモリアレイが１０２４の行×１０２４の列であるマトリックスとして物理的に配列される場合、メモリアレイの各行はそれ自身の行デコーダ回路により駆動されるということが理解されるべきである。したがって、行デコーダ回路１４は１０２４の行デコーダ回路のただ１つを示す。行デコーダ回路１４は左側デコーダ１１２および右側デコーダ１１４からなる。左右両側のデコーダは同一であるので、左側デコーダ１１２のみについて述べるだけで十分である。
【００３６】
左側デコーダ１１２はパストランジスタＮ７０１、入力トランジスタＰ７０１、プルアップトランジスタＰ７０２、プルアップトランジスタＰ７０３、負の保護トランジスタＰ７０４、およびプルダウントランジスタＮ５０２を含む。プログラミングモードの間、選択された行に対し、デコードされた信号ＸT はハイでありかつデコードされた信号ＸINはローである。さらに、選択された行では、信号ＶＰＸは高い正電圧ＶＰＰ（＋１０Ｖ）に等しく、かつ信号ＶＮＰは−２Ｖである。したがって、ノード１１６はローとなり、プルダウントランジスタＮ７０２をオフにし、かつプルアップトランジスタＰ７０３をオンにして、それにより高い電圧ＶＰＰをワードラインＷＬｎ（ライン３４）に与える。負の保護トランジスタＰ７０４は、ワードラインが、消去の間に高い負電圧を与えられているとき、ＮチャネルプルダウントランジスタＮ７０２の基板ダイオードを保護するのに役立つ。
【００３７】
しかしながら、プログラミングモードの間、非選択行に対し、デコードされた信号ＸT はローであり、かつデコードされた信号ＸINはハイである。結果として、ノード１１６は、入力トランジスタＰ７０１がオンにされるのでハイとなるだろう。これはプルアップトランジスタＰ７０３をオフにし、かつプルダウントランジスタＮ７０２をオンにする。−２Ｖの電圧ＶＮＰは負の保護トランジスタＰ７０４をさらにオンにし、それによりワードラインＷＬｎ（ライン３４）を接地電位ＶＳＳにまで引く。
【００３８】
前述の詳細な説明から、この発明がプログラミングの間に、調整された正電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された正電源を提供することがわかる。正電源は高い正電圧を生成するためのチャージポンプ手段と、高い正電圧および基準電圧に応答して電源電位ＶＣＣと独立した調整された正電位を生成するための調整器手段とを含む。
目下この発明の好ましい実施例として考えられているものが図示され述べられてきたが、様々な変更および修正がなされ得ることが当業者により理解され、均等物はこの発明の真の範囲から逸脱することなくその要素の代わりに用いられてもよい。さらに、主要な範囲から逸脱することなく、特定の状況または物質をこの発明の教示に適合させるべく多くの修正がなされてもよい。したがって、この発明は発明の実施にあたって考慮された最良の態様として開示される特定の実施例に制限されないことを意図するものであるが、この発明は前掲の特許請求の範囲内のすべての実施例を含むことが意図される。
【図面の簡単な説明】
【図１】この発明の原理により構成された行デコーダ回路を利用する正電源の簡素化されたブロック図である。
【図２】この発明の動作を理解するのに役立つ、様々な信号の状態を示すタイミング図である。
【図３】正ポンプ回路の動作を理解するのに役立つ、図５のある内部ノードでの様々な信号の状態を示すタイミング図である。
【図４】図１の負の保護ポンプ回路の詳細な概略回路図である。
【図５】図１の正ポンプ回路の詳細な回路図である。
【図６】図１の正電圧調整器回路の詳細な回路図である。
【図７】図６の正のコンパレータ回路の詳細な概略回路図である。
【図８】図１の行デコーダ回路の回路図である。
【符号の説明】
１８ｂ ポンプクロックドライバ回路
１８ｃ チャージポンプ回路
ＶＣＣ 電源電圧
２０ 正の調整器回路
【発明の分野】
この発明は一般的には、フラッシュＥＥＰＲＯＭ（電気的に消去可能かつプログラム可能な読出専用メモリ）セルのアレイのようなフローティングゲートメモリ装置に関する。より特定的には、この発明はプログラミングの間に、調整された正電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された正電源に関する。
【０００２】
【先行技術に関する論議】
サミア・エス・ハダド（Sameer S. Haddad) らに、１９９１年１２月３１日に発行された、米国特許第5,077,691 号では、正電圧チャージポンプ２０６を含むフラッシュＥＥＰＲＯＭアレイが開示されている。′６９１号特許はこの発明と同一の譲受人に譲渡され、かつ引用により援用される。動作のセクタプログラミングモードの間、′６９１特許の図２Ｂのチャージポンプ２０６は比較的高い正電位（すなわち＋１２Ｖ）を生成し、それは選択されたセクタのワードラインを通してコントロールゲートに与えられ、一方では０Ｖが非選択セクタのメモリセルのコントロールゲートに与えられる。さらに、選択されたセクタのすべてのトランジスタのソース領域は０Ｖの接地電位に引かれ、かつそのドレイン領域は約＋６．５Ｖの高い正レベルに上昇させられる。
【０００３】
′６９１号特許の図５Ｂでは、約＋１２Ｖないし＋１５Ｖの高い正電位を生成するための４の単一段５０２からなる正のチャージポンプ回路の概略回路図が示される。図５Ｂの正のチャージポンプ回路は′６９１号特許の図２Ｂに示されるチャージポンプブロック２０６に用いられる。さらに、図４Ｃでは約−２．０Ｖの比較的低いレベルの負電圧を生成するための単一段４０２からなる低い負のチャージポンプ回路が示される。図４Ｃの負のポンプ回路は図２Ｂに示されるチャージポンプブロック２０８に用いられる。
【０００４】
アントニオ・ジェイ・モンタルボ(Antonio J. Montalvo) らに、１９９２年６月３０日に発行された、米国特許第5,126,808 号では、これも正電圧チャージポンプを含むページ消去アーキテクチュアを備えたフラッシュＥＥＰＲＯＭアレイが開示されている。′８０８号特許もこの発明と同一の譲受人に譲渡され、かつ引用により援用される。′８０８号特許の図７Ｅでは、′６９１号特許の図５Ｂと類似した、約＋１２Ｖの高い正電位を生成するための正電圧チャージポンプの概略回路図が示されている。さらに、図７Ｂでは５の相互接続された単一段チャージポンプ５６０からなる−１３Ｖのチャージポンプ５６５が示される。チャージポンプ５６５の第１の段５６０−１の出力は、約−２．０Ｖである。
【０００５】
この発明は、上述のそれぞれ′６９１号および′８０８号特許に示されるチャージポンプ回路に加えられる重大な改良を示す。この発明の正電源は、プログラミングの間に、調整された正電位を生成し、かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるのに用いられる。正電源は高い正電圧を生成するための４のチャージポンプ段からなる正のチャージポンプ回路を含む。正電源はさらに、高い正電圧および基準電位に応答して電源電位ＶＣＣと独立した調整された正電位を生成するための調整回路を含む。
【０００６】
【発明の概要】
したがって、この発明の一般的な目的は、プログラミングの間に、調整された正電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された正電源を提供することであるが、それはさらに先行技術の電源の欠点を克服する。
【０００７】
この発明の目的は、高い正電圧を生成するための正のチャージポンプ回路および外部電源電位ＶＣＣと独立した調整された正電位を制御するための正の調整器回路を含む、調整された正電位を生成しかつ与えるための改良された正電源を提供することである。
【０００８】
この発明のさらなる目的は、その出力上の小さな負の保護電圧を生成して接地電位にプルダウンされる非選択メモリセルのコントロールゲートにワードラインを結合させるための負の保護ポンプ回路を含む、調整された正電位を生成しかつ与えるための改良された正電源を提供することである。
【０００９】
これらの狙いおよび目的によると、この発明はプログラミングの間に、調整された正電圧を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための正電源の提供に関する。正電源は１対の非重複クロック信号を生成するためのクロック回路、および外部電源電位ＶＣＣと非重複クロック信号とに応答して高い正電圧を生成するためのチャージポンプ回路を含む。調整器回路は高い正電圧および基準電圧に応答して、チャージポンプ回路が高い正電位を増加させることが可能なようにローのレベルであるか高い正電圧を減少させることが可能なようにハイのレベルであるかのいずれかである正のコンパレータ信号を生成し、かつ電源電位ＶＣＣと独立した調整された正電位を生成する。
【００１０】
一貫して対応する部分を示す同じ参照番号が記された添付図面を見ながら以下の詳細な記述を読むと、この発明のこれらおよび他の目的ならびに利点がより十分に明らかとなるだろう。
【００１１】
【実施例の詳細な説明】
ここで図面をよく参照すると、図１にはブロック図の形で、この発明の原理により構成される、動作のプログラミングモードの間に、調整された正電位を生成しかつそれをワードラインを通して、選択されたメモリセルトランジスタのコントロールゲートに与えるための正電源１０が示される。正電源１０は、多数のフラッシュＥＥＰＲＯＭメモリセルがＮ×Ｍマトリックスとして配列されたアレイを含む１個の集積回路チップ（図示せず）の部分として形成される。外部またはオフチップ電源電位ＶＣＣ（これも図示せず）は典型的に＋５．０Ｖであるが、それは集積回路チップに与えられ、かつ正電源１０の入力に与えられる。
【００１２】
フラッシュＥＥＰＲＯＭメモリセルのアレイは基板上に形成されて列および行を規定するが、そこでは基板は少なくとも行の１つに沿って延びる共通ソースラインおよびそれぞれの列に沿って延びる複数のビットラインを含む。メモリセルの各々は共通ソースラインに結合されたＮ型ソース領域、コントロールゲート、フローティングゲート、ビットラインのそれぞれ１つに結合されたＮ型ドレイン領域およびチャネル領域を含む。さらに、メモリセルの各々は主としてホットエレクトロンをそのフローティングゲートに転送することによりプログラム可能であり、かつ主としてエレクトロンをそのフローティングゲートからそのソース領域にトンネリングすることにより消去可能である。
【００１３】
正電源１０は比較的高い正電圧ＶＰＰおよび比較的低い負電圧ＶＮＰを生成するが、それらは行デコーダ回路１４を介してワードラインＷＬｎに結合される。プログラミングの間に、行デコーダ回路はワードラインを通して選択されたメモリセルトランジスタのコントロールゲートに高い正電圧を与えるべく動作する。行デコーダ回路は非選択メモリセルトランジスタのコントロールゲートに結合されたワードラインを接地電位ＶＳＳ（０Ｖ）にプルダウンさせる。正またはＶＰＰ電源は負の保護ポンプ回路１６を含み、それは、負の保護電圧ＶＮＰを生成するのに用いられ、消去の間に行デコーダ回路１４のＮチャネルプルダウン装置の基板ダイオードの順方向バイアスを妨げる。この保護電圧はさらに、プログラミングの間に選択されないワードラインが接地に引かれることを可能にし、かつ（プログラミングの間に）適切な電圧を与えてＶＮＰ Ｐチャネルトランジスタそれ自体の酸化物を保護する。
【００１４】
ＶＰＰ電源はさらに、高い正電圧を生成するための高いレベルの正のチャージポンプ回路１８および内部基準電圧ＶＲＥＦ（＋２．０Ｖ）に関して高い正電圧を調節するための正の調整器回路２０を含む。正の調整器回路は動作のプログラムベリファイモードの間に高い正電圧ＶＰＰを＋６．０Ｖに調整するための手段を含む。さらに、ＶＰＰ電源は、動作の読出モードの間に高い正電圧ＶＰＰを電源電位ＶＣＣに引くための読出レベルＶＰＰ発生器回路２２を含む。
【００１５】
図１のＶＰＰ電源１０の動作は、一般的に図２のタイミング図に関して述べられる。述べられた機能を実行するために図１のブロック１４、１６、１８、２０および２２で利用されるのに適する特定的な回路は、図４ないし図８の概略回路図について示される。
【００１６】
再び図１を参照すると、正ポンプ回路１８は、それぞれライン２４、２６、２８および３０上のプログラムベリファイ信号ＰＧＭＶ、イネーブルデータバーポーリング信号ＥＮＰＯＬＬ、イネーブルプログラミング信号ＰＧＭ、および２０ＭＨｚクロック信号ＯＳＣからなる４つの入力信号を受け取る。正ポンプ回路１８はライン３２上に約＋１２Ｖの高い正電圧ＶＰＰを生成するのに用いられる。正電圧は行デコーダ回路１４を介しライン３４上のワードラインＷＬｎに渡される。
【００１７】
プログラミングフィールド（フローティングゲート上の電圧）は、正の調整器回路２０により調整され、それは外部電源電位ＶＣＣに依存しないようにノード３６を制御する。プログラミングモードに入るのに先立って、信号ＩＮＩＴＩＡＬＩＺＥはハイにされ、約＋２．０Ｖの基準電圧ＶＲＥＦがキャパシタＣｎおよびＣｐを充電可能にする。プログラミングモードの間、信号ＩＮＩＴＩＡＬＩＺＥはローにされ、基準電圧ＶＲＥＦを分離する。正のコンパレータ３８はノード４０での電圧ＶＰＰＤＩＶをノード４２での基準電圧ＶＲＥＦと比較するのに用いられる。電圧ＶＰＰＤＩＶが電圧ＶＲＥＦよりも大きければ、コンパレータ３８の出力電圧ＶＯＵＴは高く、それはプルダウントランジスタ４４をオンにし、ノード３６での高い正電圧を電源電位ＶＣＣにプルダウンする。他方で、電圧ＶＰＰＤＩＶが基準電圧ＶＲＥＦよりも小さければ、出力電圧ＶＯＵＴは低く、それはプルダウントランジスタ４４をオフにし、それにより高い正電圧がポンピングアップされることを可能にする。
【００１８】
読出レベルＶＰＰ発生器回路２２は、その入力として、ライン４６上のプログラムベリファイ信号ＰＧＭＶ、ライン４８上のＶＰＰポンプイネーブル信号ＥＮＶＰＰ、ライン５０上の２０ＭＨｚクロック信号ＯＳＣ、およびライン５２上のパワーダウン信号ＰＤを受け取る。さらに、読出レベルＶＰＰ発生器回路２２は、その入力として、ライン５４上の低周波クロック信号ＯＳＣＬＦ、ライン５６上のプログラムリセット信号ＰＧＭＲ、ライン５８上のポンプイネーブル信号ＶＰＥＯＮ、およびライン６０上の基準電圧ＶＲＥＦを受け取る。読出発生器回路２２は、動作の読出モードの間に、ノード３６での高い正電圧ＶＰＰを正電位ＶＣＣ（＋５．０Ｖ）にプルアップするのに用いられる。読出発生器回路はさらに、出力ライン６２上のプログラムリセットバー信号ＰＧＭＲを与える。
【００１９】
負の保護ポンプ回路１６は、その入力として、ライン６４上の低周波クロック信号ＯＳＣＬＦ、ライン６６上の負の保護イネーブル信号ＶＮＰＯＫ、ライン６８上のパワーダウン信号ＰＤ、ライン７０上の２０ＭＨｚクロック信号ＯＳＣ、およびライン７２上のプログラム信号ＰＧＭを受け取る。負の保護ポンプ回路はさらに、その入力として、ライン７４上のテスト信号ＨＴＲＢ、およびライン７６上の消去制御信号ＥＲを含む。負の保護ポンプ回路は、ライン７８上の負の保護信号ＶＮＰを生成し、それは非選択メモリセルのコントロールゲートに結合されたワードラインがプログラミングの間に０Ｖにプルダウンされるように約−２．０Ｖで維持される。消去の間、選択されたメモリセルのコントロールゲートに結合されたワードラインには−１２Ｖの印加が要求される。したがって、負の保護信号ＶＮＰは接地電位に引かれ、Ｎチャネルプルダウントランジスタ上の基板ダイオードを順方向バイアスおよび負のワードライン電圧放電から妨げるだろう。
【００２０】
図２をここで参照すると、正ポンプ回路１８の各段の出力波形が示され、ＰＭＰＡ、ＰＭＰＢ、ＰＭＰＣおよびＰＭＰＤとラベルが付けられている。時間ｔ１とｔ２との間の正ポンプ回路動作については、正電圧ＶＰＰは＋１０Ｖよりも僅かに高くポンピングされるだろう。時間ｔ２では、正の調整器回路２０はワードラインＷＬｎ上の電圧が約＋１０Ｖで維持されるべく制御されるように、その動作を開始するだろう。正電圧ＶＰＰが＋１０．１Ｖよりも上になると、時間ｔ３の場合のように、正のコンパレータ信号ＶＯＵＴ（ＶＰＰＣＯＭＰ）はハイとなり、ワードライン上の電圧と同じく正電圧ＶＰＰをプルダウンするかまたは減少させる。時間ｔ４のような場合には、正のコンパレータ信号はローとなり正電圧ＶＰＰが再び増加するかまたは高くなることを可能にする。このサイクルはワードラインＷＬｎ上の調整された正電位を与えるために何度も何度も繰返される。
【００２１】
図１の負の保護ポンプ回路１６の詳細な回路図は図４に示される。負の保護ポンプ回路１６は主ＶＮＰポンプ部分１６ａ、予備ＶＮＰポンプ部分１６ｂ、およびＶＮＰクランプ部分１６ｃからなる。主ＶＮＰポンプ部分１６ａはＮＯＲ論理ゲートＧ１、ＮＡＮＤ論理ゲートＧ２およびＧ３、ならびにインバータゲートＧ４ないしＧ８により形成されたポンプクロック発生器８０を含む。ポンプクロック発生器８０はライン７０上の２０ＭＨｚクロック信号ＯＳＣおよびライン８２上のイネーブル信号ＧＮＤＶＮＰを受け取り、かつ応答してそれぞれノードｃおよびａで１対の複位相クロック信号を生成する。これらのクロック信号はそれぞれのキャパシタＣ３０１およびＣ３０２の一方の側に接続される。キャパシタの他方の側は１対のパストランジスタＰ３０１およびＰ３０３のゲートに接続される。初期化トランジスタＰ３０２はノードＰＭＰゲートをプリチャージし、かつパストランジスタＰ３０１のしきい値降下Ｖtpを相殺する。トランジスタＰ３０１およびＰ３０３のＮウェルはノードに結合され、切換可能なウェルを規定することに留意されたい。これはパストランジスタ上の基板効果を減じ、かつポンプ部分１６ａの効率を良くするのに役立つ。ライン７８上の電圧ＶＮＰはポンプ部分１６ａによってパストランジスタＰ３０３のしきい値降下の損失により、約−４Ｖにすばやくポンピングされる。
【００２２】
主ＶＮＰポンプ部分１６ａはさらにＮＯＲ論理ゲートＧ９およびインバータゲートＧ１０からなるイネーブル論理回路１６ｄを含む。動作のテストモードの間に、ライン７４上の信号ＨＴＲＢはハイとなり、かつ消去モードの間にライン７６上の消去制御信号ＥＲはハイとなる。こうしてイネーブル信号ＧＮＤＶＮＰはハイにされ、それにより負の保護ポンプ回路１６を不能化する。
【００２３】
予備ＶＮＰポンプ部分１６ｂは第２のポンプであり、それは主ＶＮＰポンプ部分１６ａと並列に接続される。ポンプ部分１６ｂはＮＡＮＤ論理ゲートＧ１１、インバータＧ１２、および伝送ゲートＧ１３、Ｇ１４からなるクロックポンプ発生器８４を含む。伝送ゲートＧ１３はＰチャネルトランジスタＰ３０４およびＮチャネルトランジスタＮ３０１からなる。伝送ゲートＧ１４はＰチャネルトランジスタＰ３０５およびＮチャネルトランジスタＮ３０２からなる。ポンプ部分１６ｂはライン６４上の低周波クロック信号ＯＳＣＬＦ（約１００ＫＨｚ）、ライン６６上の負の保護イネーブル信号ＶＮＰＯＫ、およびライン６８上のパワーダウン信号ＰＤを受け取る。伝送ゲートＧ１３の入力はポンプ部分１６ａのＮＯＲゲートＧ１の出力から信号ＶＮＰＯＳＣを受け取る。伝送ゲートＧ１３およびＧ１４の出力はともに接続され、かつノード８６に接続され、８６はキャパシタＣ３０３の一方の側に接合される。キャパシタＣ３０３の他方の側はダイオード接続されたパストランジスタＰ３０４ａのゲートに接続される。再び、トランジスタＰ３０４ａのＮウェルがノード８６に結合され、切換可能なウェルを規定しそれによりその基板効果を減じることがわかるだろう。
【００２４】
ライン６６上のイネーブル信号ＶＮＰＯＫは負の保護信号ＶＮＰが十分に負ではないときローとなるが、それは信号ＶＮＰＯＳＣ（高速発振器）がノード８６を駆動することを引き起こし、電圧ＶＮＰを速やかに負に充電する。電圧ＶＮＰが十分に負であると、信号ＶＮＰＯＫはハイとなる。したがって、パワーダウンの間信号ＰＤもハイとなるだろう。結果として、予備ポンプ部分１６ｂの左側は不能化され、かつノード８６は低周波クロック信号ＯＳＣＬＦにより駆動され、それにより電圧ＶＮＰを約−２Ｖで維持しかつ回路の電力消費を減じる。
【００２５】
ＶＮＰクランプ部分１６ｃはＮＯＲ論理ゲートＧ１５、ＮＡＮＤ論理ゲートＧ１６、およびインバータゲートＧ１７からなるポンプクロックドライバ８８を含む。クロックドライバ８８はライン９０上の信号ＧＮＤＶＮＰ、ライン７２上のプログラム信号ＰＧＭ、およびライン９２上の２０ＭＨｚクロック信号ＯＳＣを受け取る。ＮＡＮＤゲート１６の出力での信号ＯＳＣＥＲＳＬはキャパシタＣ３０４の一方の側に与えられる。キャパシタＣ３０４の他方の側はダイオード接続されたトランジスタＰ３０６のゲートに接続される。プリチャージトランジスタＰ３０５のゲートおよびソースはＮＯＲゲートＧ１５の出力に接続される。ノード９４での出力信号ＶＮＰＣＬＭＰは非プログラミングモードクランプトランジスタＰ３０７およびプログラミングモードクランプトランジスタＰ３０８のゲートに与えられる。クランプトランジスタＰ３０７のソースは接地電位（ＶＳＳ）に接続され、かつそのドレインはライン７８に接続される。ダイオード接続されたトランジスタＰ３０９はクランプトランジスタＰ３０８のドレインとライン７８との間に接続される。消去の間、信号ＧＮＤＶＮＰはハイであり、かつノード９４は約−２Ｖにポンピングされるだろう。これはクランプトランジスタＰ３０７をオンにし、それによりライン７８（ＶＮＰ）を接地電位に引く。プログラミングの間、信号ＰＧＭはハイであり、かつノード９４はやはり約−２Ｖにポンピングされる。これは大型クランプトランジスタＰ３０８がＶＮＰラインを約−２Ｖにクランプすることを可能にするが、それはポンプ部分１６ａおよび１６ｂがオンとなるからである。
【００２６】
図５は、図１のＶＰＰポンプ回路１８の回路を示した回路図である。ポンプ回路１８はイネーブル論理回路１８ａ、ポンプクロックドライバ回路１８ｂ、および正のチャージポンプ回路１８ｃからなる。イネーブル論理回路１８ａはＮＡＮＤ論理ゲートＧ１８、Ｇ１９およびインバータゲートＧ２０を含む。論理回路１８ａはライン２４上の信号ＰＧＭＶ、ライン２６上の信号ＥＮＰＯＬＬ、およびライン２８上の信号ＰＧＭを受け取る。回路１８ａはライン９６上のイネーブル信号ＶＰＰＥＮを生成するが、それはクロックドライバ回路１８ｂおよびチャージポンプ回路１８ｃに与えられる。
【００２７】
ポンプクロックドライバ回路１８ｂはＮＡＮＤ論理ゲートＧ２１、ＮＯＲ論理ゲートＧ２２、およびＧ２３、ならびにインバータゲートＧ２４ないしＧ２８を含む。ドライバ回路１８ｂはライン３０上のクロック信号ＯＳＣおよびライン９６上の内部ポンプイネーブル信号ＶＰＰＥＮを論理回路１８ａから受け取る。ドライバ回路１８ｂはインバータゲートＧ２６およびＧ２８のそれぞれの出力で１対の非重複クロック信号ＯＳＣＶＰ１およびＯＳＣＶＰ２を生成する。
【００２８】
チャージポンプ回路１８ｃは、ダイオード接続されたパストランジスタＮ４０１ないしＮ４０４およびパストランジスタ間で並列に接続されたキャパシタＣ４０１ないしＣ４０４の連鎖からなる従来の４段のチャージポンプである。クロック信号ＯＳＣＶＰ１はキャパシタＣ４０１およびＣ４０３の一方の側に接続され、かつクロック信号ＯＳＣＶＰ２はキャパシタＣ４０２およびＣ４０４の一方の側に接続される。キャパシタＣ４０１およびＣ４０３の他方の側はそれぞれのノードＰＭＰＡおよびＰＭＰＣに接続される。キャパシタＣ４０２およびＣ４０４の他方の側はそれぞれのノードＰＭＰＢおよびＰＭＰＤに接続される。充電トランジスタＮ４０５のドレインは電源電位ＶＣＣに接続され、そのゲートは内部ポンプイネーブル信号ＶＰＰＥＮを受け取るべく接続され、かつそのソースはノードＰＭＰＡに接続される。ポンプ回路１８ｃはライン３２上に高い正電圧ＶＰＰを与える。
【００２９】
正ポンプ回路１８の動作がここで述べられる。チャージポンプ回路１８ｃは内部ポンプイネーブル信号ＶＰＰＥＮがハイになると動作を開始し正電位ＶＣＣがノードＰＭＰＡを充電して上げることを可能にする。ノードＰＭＰＡはトランジスタＮ４０５により電圧ＶＣＣ−Ｖtpに充電されたと仮定される。したがって、クロック信号ＯＳＣＶＰ１が０ボルトからＶＣＣボルトに遷移を行なうとき、パストランジスタＮ４０１がオンになるという事実は別として、ノードＰＭＰＡもまた電位を上昇させられかつ２ＶＣＣ−Ｖtpに達し、ノードＰＭＰＡ上の電荷がノードＰＭＰＢと共有されることを引き起こす。同様に、クロック信号ＯＳＣＶＰ２が０ボルトからＶＣＣボルトに遷移を行なうとき、ノードＰＭＰＢは電位を上昇させられかつその電荷はノードＰＭＰＣと共有される。この態様で、ライン３２（ＶＰＰ）はポンプイネーブル信号ＶＰＰＥＮの持続期間を通じて徐々に高い電圧にポンピングされる。この従来のチャージポンプ設計を用いて達成され得る制限電位は４ＶＣＣ−４Ｖtpである。しきい値電圧Ｖtpが＋１．５Ｖの高さであるかもしれないので、高い正電圧ＶＰＰは＋５．０Ｖの電源電位ＶＣＣに対し約＋１２．５Ｖに制限される。
【００３０】
従来の電圧逓倍器についてより詳しく述べるため、ジョン・エフ・ディクソン（John F. Dickson)による論文、固体回路についてのＩＥＥＥジャーナル、１９７６年６月ＳＣ−１１巻、３号、３７４ないし３７８頁、「改良された電圧逓倍器技術を用いるＭＮＯＳ集積回路のオンチップ高電圧発生(On-Chip High-Voltage Generation in MNOS Integrated Circuits Using An Improved Voltage multiplier Technique)」を参照する。クロック信号ＯＳＣＶＰ１およびＰＳＣＶＰ２、ならびにチャージポンプ回路１８ｃの様々なノードＰＭＰＡないしＰＭＰＤでの電圧の初期サイクルの波形は図３に示され、高い正電圧ＶＰＰをポンピングアップするためのポンプ回路１８の動作を示す。
【００３１】
図１のプログラミングレベルＶＰＰ発生器および調整器回路（正の調整器回路）２０および読出レベルＶＰＰ発生器回路２２は図６の概略回路図に示されている。読出発生器回路２２は、動作の読出モードの間にノード３６上の高い正電圧ＶＰＰを電源電位ＶＣＣ（＋５．０Ｖ）にプルアップするのに利用される。読出発生器回路はクロックドライバ部分９８、およびドライバ部分９８により駆動されるチャージポンプ部分１００を含む。読出モードの間、ノードＶＢＧ２は、高周波クロック信号ＯＳＣにより約＋８Ｖにポンピングアップされるだろう。パワーダウン状態では、信号ＰＤはハイでありポンプ部分１００が低周波クロック信号ＯＳＣＬＦにより駆動され、ノードＶＢＧ２での電圧を維持する。結果として、プルアップトランジスタＮ５０１はノード３６（ＶＰＰ）を電源電位ＶＣＣに引くためにオンにされるだろう。外部の高電圧ポンプイネーブル信号（ＶＰＥＯＮ＝１）またはイネーブル信号ＥＮＶＰＰがハイであるとき（すなわち非プログラミングの間）、ノードＶＢＧ２はトランジスタＮ５０２を介し接地電位に引かれる。
【００３２】
正の調整器回路２０は外部電源電位ＶＣＣに依存しないようノード３６（ＶＰＰ）を制御することによりプログラミングフィールドを調整するのに利用される。調整器回路は基準電圧ＶＲＥＦ、プリチャージ回路５０１、差動コンパレータ５０２、プルダウントランジスタ５０３、および分離トランジスタ５０４からなる。基準電圧はライン６０上に与えられかつ約＋２．０Ｖである。プリチャージ回路５０１はプリチャージトランジスタＮ５０１、Ｎ５０２、Ｎ５０３、Ｎウェル型キャパシタＣｐ、ＭＯＳキャパシタＣｎ、センストランジスタＰ５０１、および放電トランジスタＰ５０２、Ｎ５０３、Ｎ５０４を含む。プログラミングモードの前に、信号ＥＮＶＰＰＢは始めはハイにされ、ノードＶＰＰＤＩＶを接地電位ＶＳＳ（０ボルト）にプリチャージし、かつノードＶＰＰＣＡＰを＋２．０Ｖの基準電圧にプリチャージする。したがって、信号ＥＮＶＰＰはローにされ、基準電圧を分離する。見られるように、キャパシタＣｎはノードＶＰＰＣＡＰとＶＰＰＤＩＶとの間に接続され、かつオンにされる。キャパシタＣｐはノードＶＰＰＤＩＶと接地電位との間に接続される。したがって、ノードＶＰＰＣＡＰでの電圧はキャパシタＣｎおよびＣｐにより形成された容量性分割器により分割され、ノード１０２でのより小さな電圧を与える。プログラムリセットの間、トランジスタＰ５０２、Ｐ５０３およびＮ５０４はライン３６を放電するのに利用される。
【００３３】
動作において、差動コンパレータ５０２はノード１０２での電圧（ＶＰＰＤＩＶ）をノード１０４上の基準電圧と比較し、ライン１０６上に正のコンパレータ出力信号ＶＰＰＣＯＭＰを生成する。キャパシタのサイズはコンパレータのトリップポイントが約＋１０Ｖであるように比率決めされる。高い正電圧ＶＰＰが＋１０Ｖより上に上昇すると、センストランジスタはオンにされ、ノードＶＰＰＣＡＰでの電圧およびしたがってノード１０２での電圧を上昇させる。ノードＶＰＰＤＩＶでの電圧がノード１０４での基準電圧よりも大きいので、出力信号ＶＰＰＣＯＭＰはハイとなり、トランジスタ５０３をオンにし、それにより電圧ＶＰＰを正電源電位ＶＣＣにプルダウンする。他方で、高い正電圧ＶＰＰが＋１０Ｖより下に降下すると、センストランジスタはオフにされノードＶＰＰＣＡＰおよびノード１０２での電圧をより低くする。電圧ＶＰＰＤＩＶがここではノード１０４での基準電圧よりも低いので、出力信号ＶＰＰＣＯＭＰはローとなりトランジスタ５０３をオフにする。結果として、ライン３８上の電圧ＶＰＰはより高くポンピングされることが可能である。
【００３４】
図７では、図６の差動コンパレータ５０２の詳細な回路図が示されている。差動コンパレータは電流源トランジスタＰ６０１、Ｐ６０２、入力トランジスタＰ６０３、Ｐ６０４、および負荷トランジスタＮ６０１、Ｎ６０２を含む。入力トランジスタＰ６０３のゲートはノード１０２に接続され、かつ入力トランジスタＰ６０４のゲートはノード１０４に接続される。コンパレータ５０２の出力ノード１０８はインバータゲート６０１を介してライン１０６に結合される。インバータ６０１の出力は正のコンパレータ出力信号ＶＰＰＣＯＭＰである。
【００３５】
ここで図８を参照すると、行デコーダ回路１４の回路図が示されている。行デコーダ回路１４は高い正電圧ＶＰＰ、負の保護電圧ＶＮＰ、およびデコードされたアドレス信号ＸT 、ＸINに基づいてワードラインＷＬｎに適当な電圧を与える。デコードされたアドレス信号ＸINはアドレス回路７０１により生成され、デコードされたアドレス信号ＸT は類似のアドレス回路（図示せず）により生成される。メモリアレイが１０２４の行×１０２４の列であるマトリックスとして物理的に配列される場合、メモリアレイの各行はそれ自身の行デコーダ回路により駆動されるということが理解されるべきである。したがって、行デコーダ回路１４は１０２４の行デコーダ回路のただ１つを示す。行デコーダ回路１４は左側デコーダ１１２および右側デコーダ１１４からなる。左右両側のデコーダは同一であるので、左側デコーダ１１２のみについて述べるだけで十分である。
【００３６】
左側デコーダ１１２はパストランジスタＮ７０１、入力トランジスタＰ７０１、プルアップトランジスタＰ７０２、プルアップトランジスタＰ７０３、負の保護トランジスタＰ７０４、およびプルダウントランジスタＮ５０２を含む。プログラミングモードの間、選択された行に対し、デコードされた信号ＸT はハイでありかつデコードされた信号ＸINはローである。さらに、選択された行では、信号ＶＰＸは高い正電圧ＶＰＰ（＋１０Ｖ）に等しく、かつ信号ＶＮＰは−２Ｖである。したがって、ノード１１６はローとなり、プルダウントランジスタＮ７０２をオフにし、かつプルアップトランジスタＰ７０３をオンにして、それにより高い電圧ＶＰＰをワードラインＷＬｎ（ライン３４）に与える。負の保護トランジスタＰ７０４は、ワードラインが、消去の間に高い負電圧を与えられているとき、ＮチャネルプルダウントランジスタＮ７０２の基板ダイオードを保護するのに役立つ。
【００３７】
しかしながら、プログラミングモードの間、非選択行に対し、デコードされた信号ＸT はローであり、かつデコードされた信号ＸINはハイである。結果として、ノード１１６は、入力トランジスタＰ７０１がオンにされるのでハイとなるだろう。これはプルアップトランジスタＰ７０３をオフにし、かつプルダウントランジスタＮ７０２をオンにする。−２Ｖの電圧ＶＮＰは負の保護トランジスタＰ７０４をさらにオンにし、それによりワードラインＷＬｎ（ライン３４）を接地電位ＶＳＳにまで引く。
【００３８】
前述の詳細な説明から、この発明がプログラミングの間に、調整された正電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された正電源を提供することがわかる。正電源は高い正電圧を生成するためのチャージポンプ手段と、高い正電圧および基準電圧に応答して電源電位ＶＣＣと独立した調整された正電位を生成するための調整器手段とを含む。
目下この発明の好ましい実施例として考えられているものが図示され述べられてきたが、様々な変更および修正がなされ得ることが当業者により理解され、均等物はこの発明の真の範囲から逸脱することなくその要素の代わりに用いられてもよい。さらに、主要な範囲から逸脱することなく、特定の状況または物質をこの発明の教示に適合させるべく多くの修正がなされてもよい。したがって、この発明は発明の実施にあたって考慮された最良の態様として開示される特定の実施例に制限されないことを意図するものであるが、この発明は前掲の特許請求の範囲内のすべての実施例を含むことが意図される。
【図面の簡単な説明】
【図１】この発明の原理により構成された行デコーダ回路を利用する正電源の簡素化されたブロック図である。
【図２】この発明の動作を理解するのに役立つ、様々な信号の状態を示すタイミング図である。
【図３】正ポンプ回路の動作を理解するのに役立つ、図５のある内部ノードでの様々な信号の状態を示すタイミング図である。
【図４】図１の負の保護ポンプ回路の詳細な概略回路図である。
【図５】図１の正ポンプ回路の詳細な回路図である。
【図６】図１の正電圧調整器回路の詳細な回路図である。
【図７】図６の正のコンパレータ回路の詳細な概略回路図である。
【図８】図１の行デコーダ回路の回路図である。
【符号の説明】
１８ｂ ポンプクロックドライバ回路
１８ｃ チャージポンプ回路
ＶＣＣ 電源電圧
２０ 正の調整器回路
Claims (5)
- プログラム時に、調整された正の電位を生成してフラッシュＥＥＰＲＯＭメモリセルのアレイの選択メモリセルのコントロールゲートへワード線を介して供給する正電源であって、
外部電源電圧（ＶＣＣ）と互いに重なり合わないクロック信号（ＯＳＣＶＰ１、ＯＳＣＶＰ２）とに応答して正の高電圧（ＶＰＰ）を生成するチャージポンプ手段（１８ｃ）と、
前記正の高電圧（ＶＰＰ）と基準電位（ＶＲＥＦ）とに応答して、前記チャージポンプ手段に前記正の高電圧を上昇させるローレベルおよび前記正の高電圧を低下させるハイレベルのいずれかのレベルの正のコンパレータ信号（ＶＯＵＴ）を発生して前記調整された正の高電圧が前記外部電源電圧と独立となるように制御する調整手段（２０）と、
非選択メモリセルのコントロールゲートに結合されるワードラインが接地電位（ＶＳＳ）にプルダウンされるように負の保護電圧（ＶＮＰ）をその出力に発生する負の保護回路手段（１６）と、
ワードラインに結合され、前記正の調整された電圧、前記負の保護電圧、およびデコード信号に応動し、前記デコード信号と前記正の調整された電圧とに従って選択的に選択メモリセルのコントロールゲートに前記正の調整された電圧を印加し、かつ前記デコード信号と前記負の保護電圧とに従って非選択メモリセルのコントロールゲートに接地電位を供給する行デコーダ手段（１４）を備え、
前記行デコーダ手段は、ワードラインと接地電位源との間に直列に接続される負の保護トランジスタ（Ｐ７０４）およびプルダウントランジスタ（Ｎ７０２）を含み、前記負の保護トランジスタは、そのゲートに前記負の保護回路手段からの負の保護電圧を受け、前記プルダウントランジスタは、そのゲートにデコード信号を受け、前記負の保護トランジスタおよびプルダウントランジスタ両者がともに導通状態となると非選択メモリセルのコントロールゲートに結合されるワードラインを接地電位源に結合し、
前記調整手段（２０）が、非反転入力、反転入力および出力を有する差動コンパレータ（５０２）と、Ｎチャネルプルダウントランジスタ（５０３）とを含み、前記差動コンパレータの出力が前記Ｎチャネルプルダウントランジスタのゲートに結合され、前記Ｎチャネルプルダウントランジスタのソースが接地電位（ＶＳＳ）に結合され、前記Ｎチャネル
プルダウントランジスタのドレインが前記チャージポンプ手段の出力に結合されて前記調整された正電位を与え、
前記負の保護回路手段（１６）が、高周波クロック信号に応答して前記出力を前記負の保護電圧へと高速でポンピングする主チャージポンプ手段（１６ａ）を含み、
前記負の保護回路手段が、さらに、パワーダウンモード指示信号（ＰＤ）および前記負の保護電圧が充分に負の時にハイレベルとされかつ前記負の保護電圧のレベルが不十分なときにローレベルとされるイネーブル信号（ＶＮＰＯＫ）に従って選択的に前記高周波クロック信号および低周波クロック信号に応動する予備チャージポンプ手段（１６ｂ）をさらに備え、前記予備チャージポンプ手段は、前記パワーダウンモード指示信号がローレベルまたは前記イネーブル信号がローレベルのときに前記高周波クロック信号に応答して前記出力の前記負の保護電圧へのポンピングを促進し、かつ前記パワーダウンモード指示信号がハイレベルでありパワーダウンモードを指示しかつ前記イネーブル信号がハイレベルのときに前記低周波クロック信号に応答して前記出力を前記負の保護電圧レベルに維持する、正電源。 - 前記調整された正の高電位が、約＋１０．５Ｖである、請求項１に記載の正電源。
- 前記チャージポンプ手段（１８ｃ）に結合され、読出動作モードの間前記正の高電圧を前記電源電位（ＶＣＣ）にプルダウンするための読出レベル発生器（２２）をさらに備える、請求項１に記載の正電源。
- 前記調整手段が、プログラムベリファイ動作モードの間、前記正の高電圧を約＋６．０Ｖに調整するための手段を含む、請求項１に記載の正電源。
- 前記負の保護回路手段（１６）が、前記出力に結合され、前記負の保護電圧を予め定められたレベルにクランプするための負のクランプ手段（１６ｃ）をさらに含む、請求項１に記載の正電源。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/964,684 US5291446A (en) | 1992-10-22 | 1992-10-22 | VPP power supply having a regulator circuit for controlling a regulated positive potential |
| US964684 | 1992-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259979A JPH06259979A (ja) | 1994-09-16 |
| JP3763590B2 true JP3763590B2 (ja) | 2006-04-05 |
Family
ID=25508849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26249493A Expired - Fee Related JP3763590B2 (ja) | 1992-10-22 | 1993-10-20 | 正電源 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5291446A (ja) |
| EP (1) | EP0594294B1 (ja) |
| JP (1) | JP3763590B2 (ja) |
| KR (1) | KR100317647B1 (ja) |
| DE (1) | DE69319991T2 (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681180B1 (fr) * | 1991-09-05 | 1996-10-25 | Gemplus Card Int | Circuit de regulation de tension de programmation, pour memoires programmables. |
| US5511026A (en) * | 1993-12-01 | 1996-04-23 | Advanced Micro Devices, Inc. | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
| EP0661717B1 (en) * | 1993-12-31 | 2000-03-29 | STMicroelectronics S.r.l. | Voltage regulator for programming non-volatile and electrically programmable memory cells |
| US5365479A (en) * | 1994-03-03 | 1994-11-15 | National Semiconductor Corp. | Row decoder and driver with switched-bias bulk regions |
| US5608314A (en) * | 1994-04-11 | 1997-03-04 | Advanced Micro Devices, Inc. | Incremental output current generation circuit |
| KR0142368B1 (ko) * | 1994-09-09 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리장치의 자동프로그램 회로 |
| US5508971A (en) * | 1994-10-17 | 1996-04-16 | Sandisk Corporation | Programmable power generation circuit for flash EEPROM memory systems |
| GB9423033D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage reference circuit |
| GB9423034D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A reference circuit |
| EP0806045B1 (en) * | 1995-01-26 | 2001-11-28 | Macronix International Co., Ltd. | Decoded wordline driver with positive and negative voltage modes |
| US6366519B1 (en) | 1995-03-09 | 2002-04-02 | Macronix International Co., Ltd. | Regulated reference voltage circuit for flash memory device and other integrated circuit applications |
| US5587951A (en) * | 1995-08-04 | 1996-12-24 | Atmel Corporation | High speed, low voltage non-volatile memory |
| DE69530773D1 (de) * | 1995-10-30 | 2003-06-18 | St Microelectronics Srl | Interface-Schaltung zum Steuern von elektronischen Schaltern mit Signalen erhöhter Spannung |
| DE69515669T2 (de) * | 1995-10-31 | 2000-07-27 | St Microelectronics Srl | Negative Ladungspumpenschaltung für elektrisch löschbare Halbleiterspeichervorrichtung |
| EP0782149B1 (en) * | 1995-12-29 | 2003-05-28 | STMicroelectronics S.r.l. | Device for generating and regulating a gate voltage in a non-volatile memory |
| EP0782148B1 (en) | 1995-12-29 | 2003-02-26 | STMicroelectronics S.r.l. | Method to prevent disturbances during the programming and erasing phases in a non-volatile memory device |
| US5821771A (en) * | 1996-05-21 | 1998-10-13 | Altera Corporation | Method and apparatus for monitoring or forcing an internal node in a programmable device |
| US5805507A (en) * | 1996-10-01 | 1998-09-08 | Microchip Technology Incorporated | Voltage reference generator for EPROM memory array |
| US5835438A (en) * | 1996-12-24 | 1998-11-10 | Mosaid Technologies Incorporated | Precharge-enable self boosting word line driver for an embedded DRAM |
| US5835420A (en) * | 1997-06-27 | 1998-11-10 | Aplus Flash Technology, Inc. | Node-precise voltage regulation for a MOS memory system |
| US6021083A (en) * | 1997-12-05 | 2000-02-01 | Macronix International Co., Ltd. | Block decoded wordline driver with positive and negative voltage modes |
| US6028780A (en) | 1998-03-12 | 2000-02-22 | Eon Silicon Devices, Inc. | Two-phase clock charge pump with power regulation |
| KR100268887B1 (ko) | 1998-06-17 | 2000-10-16 | 김영환 | 차아지 펌프 회로 |
| BR9815918A (pt) | 1998-06-24 | 2001-02-20 | Infineon Technologies Ag | Instalação eletrônica de memória |
| IT1306963B1 (it) * | 1999-01-19 | 2001-10-11 | St Microelectronics Srl | Circuito a compensazione capacitativa per la regolazione dellatensione di lettura di riga in memorie non-volatili |
| JP3713401B2 (ja) * | 1999-03-18 | 2005-11-09 | 株式会社東芝 | チャージポンプ回路 |
| US6327181B1 (en) | 1999-10-19 | 2001-12-04 | Advanced Micro Devices Inc. | Reference cell bitline path architecture for a simultaneous operation flash memory device |
| US6571307B1 (en) | 1999-10-19 | 2003-05-27 | Advanced Micro Devices, Inc. | Multiple purpose bus for a simultaneous operation flash memory device |
| US6111787A (en) | 1999-10-19 | 2000-08-29 | Advanced Micro Devices, Inc. | Address transistion detect timing architecture for a simultaneous operation flash memory device |
| US6118698A (en) * | 1999-10-19 | 2000-09-12 | Advanced Micro Devices, Inc. | Output multiplexing implementation for a simultaneous operation flash memory device |
| US6185128B1 (en) | 1999-10-19 | 2001-02-06 | Advanced Micro Devices, Inc. | Reference cell four-way switch for a simultaneous operation flash memory device |
| US6259633B1 (en) | 1999-10-19 | 2001-07-10 | Advanced Micro Devices, Inc. | Sense amplifier architecture for sliding banks for a simultaneous operation flash memory device |
| US6285585B1 (en) | 1999-10-19 | 2001-09-04 | Advaned Micro Devices, Inc. | Output switching implementation for a flash memory device |
| US6201753B1 (en) | 1999-10-19 | 2001-03-13 | Advanced Micro Devices, Inc. | Latching CAM data in a flash memory device |
| US6359808B1 (en) | 1999-10-19 | 2002-03-19 | Advanced Micro Devices, Inc. | Low voltage read cascode for 2V/3V and different bank combinations without metal options for a simultaneous operation flash memory device |
| US6331950B1 (en) | 1999-10-19 | 2001-12-18 | Fujitsu Limited | Write protect input implementation for a simultaneous operation flash memory device |
| US6163478A (en) | 1999-10-19 | 2000-12-19 | Advanced Micro Devices, Inc. | Common flash interface implementation for a simultaneous operation flash memory device |
| US6662262B1 (en) * | 1999-10-19 | 2003-12-09 | Advanced Micro Devices, Inc. | OTP sector double protection for a simultaneous operation flash memory |
| US6550028B1 (en) | 1999-10-19 | 2003-04-15 | Advanced Micro Devices, Inc. | Array VT mode implementation for a simultaneous operation flash memory device |
| KR100332114B1 (ko) * | 1999-12-27 | 2002-04-10 | 박종섭 | 플래쉬 메모리 소자의 바이어스 레벨 생성회로 |
| US6266281B1 (en) | 2000-02-16 | 2001-07-24 | Advanced Micro Devices, Inc. | Method of erasing non-volatile memory cells |
| US6285583B1 (en) | 2000-02-17 | 2001-09-04 | Advanced Micro Devices, Inc. | High speed sensing to detect write protect state in a flash memory device |
| US6353566B1 (en) | 2000-04-25 | 2002-03-05 | Advanced Micro Devices | System and method for tracking sensing speed by an equalization pulse for a high density flash memory device |
| US6285627B1 (en) | 2000-04-25 | 2001-09-04 | Advanced Micro Devices, Inc. | Address transition detector architecture for a high density flash memory device |
| US6327194B1 (en) | 2000-04-25 | 2001-12-04 | Advanced Micro Devices, Inc. | Precise reference wordline loading compensation for a high density flash memory device |
| US6463516B1 (en) | 2000-04-25 | 2002-10-08 | Advanced Micro Devices, Inc. | Variable sector size for a high density flash memory device |
| US6297993B1 (en) | 2000-04-25 | 2001-10-02 | Advanced Micro Devices, Inc. | Acceleration voltage implementation for a high density flash memory device |
| US6577535B2 (en) | 2001-02-16 | 2003-06-10 | Sandisk Corporation | Method and system for distributed power generation in multi-chip memory systems |
| KR100439045B1 (ko) * | 2001-06-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 워드 라인 전압 클램핑 회로 |
| US6515903B1 (en) | 2002-01-16 | 2003-02-04 | Advanced Micro Devices, Inc. | Negative pump regulator using MOS capacitor |
| US7057949B1 (en) * | 2002-01-16 | 2006-06-06 | Advanced Micro Devices, Inc. | Method and apparatus for pre-charging negative pump MOS regulation capacitors |
| US7114084B2 (en) * | 2002-03-06 | 2006-09-26 | Micron Technology, Inc. | Data controlled programmable power supply |
| US6891764B2 (en) * | 2003-04-11 | 2005-05-10 | Intel Corporation | Apparatus and method to read a nonvolatile memory |
| JP4698592B2 (ja) * | 2004-06-25 | 2011-06-08 | スパンション エルエルシー | 電圧制御回路および半導体装置 |
| US7352626B1 (en) | 2005-08-29 | 2008-04-01 | Spansion Llc | Voltage regulator with less overshoot and faster settling time |
| US7307878B1 (en) | 2005-08-29 | 2007-12-11 | Spansion Llc | Flash memory device having improved program rate |
| US8358543B1 (en) | 2005-09-20 | 2013-01-22 | Spansion Llc | Flash memory programming with data dependent control of source lines |
| US7295475B2 (en) * | 2005-09-20 | 2007-11-13 | Spansion Llc | Flash memory programming using an indication bit to interpret state |
| US7433228B2 (en) * | 2005-09-20 | 2008-10-07 | Spansion Llc | Multi-bit flash memory device having improved program rate |
| US7957204B1 (en) | 2005-09-20 | 2011-06-07 | Spansion Llc | Flash memory programming power reduction |
| US7279961B2 (en) * | 2005-11-21 | 2007-10-09 | Atmel Corporation | Charge pump for intermediate voltage |
| WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
| TWI331342B (en) * | 2007-04-24 | 2010-10-01 | Nanya Technology Corp | Voltage booster and a memory structure applying the same |
| KR100909637B1 (ko) * | 2008-03-18 | 2009-07-27 | 주식회사 하이닉스반도체 | 고전압 펌핑회로 및 이를 이용한 고전압 펌핑방법 |
| ITMI20111201A1 (it) | 2011-06-29 | 2012-12-30 | St Microelectronics Srl | Sistema di controllo per dispositivo di memoria |
| US9491151B2 (en) | 2015-01-07 | 2016-11-08 | Ememory Technology Inc. | Memory apparatus, charge pump circuit and voltage pumping method thereof |
| KR102374841B1 (ko) | 2015-05-28 | 2022-03-16 | 삼성전자주식회사 | 가변 전압 발생 회로 및 이를 포함하는 메모리 장치 |
| EP3157011B1 (en) * | 2015-10-13 | 2019-08-07 | Nxp B.V. | Charge pump regulation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166161A (ja) * | 1985-01-18 | 1986-07-26 | Mitsubishi Electric Corp | 半導体装置 |
| US4710647A (en) * | 1986-02-18 | 1987-12-01 | Intel Corporation | Substrate bias generator including multivibrator having frequency independent of supply voltage |
| JPS6445157A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor integrated circuit |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| US5077815A (en) * | 1988-09-30 | 1991-12-31 | Fujitsu Limited | Apparatus for optically connecting a single-mode optical fiber to a multi-mode optical fiber |
| JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| DE4237589C2 (de) * | 1991-11-07 | 1999-10-28 | Samsung Electronics Co Ltd | Spannungspumpschaltung |
-
1992
- 1992-10-22 US US07/964,684 patent/US5291446A/en not_active Expired - Lifetime
-
1993
- 1993-09-07 DE DE69319991T patent/DE69319991T2/de not_active Expired - Fee Related
- 1993-09-07 EP EP93307048A patent/EP0594294B1/en not_active Expired - Lifetime
- 1993-09-25 KR KR1019930019775A patent/KR100317647B1/ko not_active IP Right Cessation
- 1993-10-20 JP JP26249493A patent/JP3763590B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5291446A (en) | 1994-03-01 |
| DE69319991D1 (de) | 1998-09-03 |
| EP0594294B1 (en) | 1998-07-29 |
| DE69319991T2 (de) | 1999-03-25 |
| KR940010473A (ko) | 1994-05-26 |
| KR100317647B1 (ko) | 2002-03-21 |
| JPH06259979A (ja) | 1994-09-16 |
| EP0594294A2 (en) | 1994-04-27 |
| EP0594294A3 (en) | 1994-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3763590B2 (ja) | 正電源 | |
| US7336545B2 (en) | Semiconductor device having switch circuit to supply voltage | |
| JP3638623B2 (ja) | 負電源 | |
| US6600692B2 (en) | Semiconductor device with a voltage regulator | |
| US6996024B2 (en) | Boosted voltage generating circuit and semiconductor memory device having the same | |
| US6438034B1 (en) | Semiconductor device | |
| US5917757A (en) | Flash memory with high speed erasing structure using thin oxide semiconductor devices | |
| JP2007080478A (ja) | 半導体集積回路装置 | |
| US6281665B1 (en) | High speed internal voltage generator with reduced current draw | |
| US6278639B1 (en) | Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit | |
| US5659502A (en) | Negative word line voltage regulation circuit for electrically erasable semiconductor memory devices | |
| US5914896A (en) | Flash memory with high speed erasing structure using thin oxide and thick oxide semiconductor devices | |
| JP2003208794A (ja) | 不揮発性半導体記憶装置 | |
| JP3836787B2 (ja) | 半導体装置 | |
| US6836178B2 (en) | Boosting circuit | |
| KR102594411B1 (ko) | 전하 펌프, 및 이를 포함하는 고전압 발생기 및 플래쉬 메모리 장치 | |
| JP3378478B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US5994948A (en) | CMOS twin-tub negative voltage switching architecture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050830 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050902 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |