JP3638623B2 - 負電源 - Google Patents
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Description
【０００１】
【発明の分野】
この発明は一般的には、フラッシュＥＥＰＲＯＭ（電気的に消去可能かつプログラム可能な読出専用メモリ）セルのアレイのようなフローティングゲートメモリ装置に関する。より特定的には、この発明はフラッシュ消去の間に、調整された負電位を生成し、かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された負電源に関する。
【０００２】
【先行技術に関する論議】
サミア・エス・ハダド（Sammer S. Haddad）らに１９９１年１２月３１日に発行された、米国特許第5,077,691 号では、負のゲート電圧消去動作を有するフラッシュＥＥＰＲＯＭアレイが開示されている。’６９１号特許はこの発明と同一の譲受人に譲渡され、かつ引用により援用される。正の消去電圧をソース共通ラインを通して同時にフラッシュＥＥＰＲＯＭアレイのすべてのメモリセルのソース領域に与えるのではなく、負の消去電圧をワードラインを通してコントロールゲートに与えることで得られる利点の１つは、同時にチップのすべてのメモリセルを消去しなければならないのではなく、消去を行単位で選択的に起こし得るということである。好ましくは、行の群は、セクタを規定する各群がページ選択可能消去ブロックを与えるように形成される。たとえば、Ｎ×Ｍ（すなわち、１０００またはそれより多い）多数のそのようなメモリセルからなるメモリアレイは、Ｎが列の数に等しく、Ｍが行の数に等しいＮ×Ｍマトリックスの形態の、１個の集積回路チップ上に典型的に形成される。マトリックスが１００万のセル（すなわち、１０２４×１０２４）を有するとすれば、１２８の行の群の各々はマトリックスを８のセクタに分割するように形成され得る。ゆえに、メモリアレイはすべてのメモリセルが同時に消去されるのではなく、セクタごとにか、または何らかの所与の数のセクタが選択的に消去され得る。
【０００３】
動作のセクタ消去モードの間に、比較的高い負電位（すなわち、−１２Ｖ）が選択されたセクタのワードラインを通してコントロールゲートに与えられ、一方ＶＣＣボルトが非選択セクタのメモリセルのコントロールゲートに与えられる。さらに、選択されたセクタのすべてのトランジスタのソース領域は約＋０．５Ｖないし＋５．０Ｖの正のレベルに上昇させられ、かつそのドレイン領域はフローティングにされる。’６９１号の図４では、そのような５の段を含む図４Ｃの負のチャージ回路を形成するのに用いられて約−１３Ｖないし−１５Ｖのハイレベルの負電位を生成する単一段の概略回路図が示される。図４Ｃの負のチャージポンプ回路は、’６９１号特許の図２Ｂに示されるチャージポンプブロック２０４に用いられる。各チャージポンプ段は１対のキャパシタおよび１対のＰチャネルトランジスタ素子からなる。Ｐチャネルトランジスタ素子がそのような大きな基板効果係数を有しかつ逆バイアスが非常に高いので、しきい値電圧Ｖtpは−２．５ボルトとなり得る。結果として、図４Ｃの５段のチャージポンプ回路は非現実的となる。
【０００４】
アントニオ・ジェイ・モンタルボ（Antonio J. Montalvo ）らに、１９９２年６月３０日に発行された、米国特許第5,126,808 号では、ページを付けられた消去アーキテクチュアを備えるフラッシュＥＥＰＲＯＭアレイが教示されている。’８０８号特許もこの発明と同一の譲受人に譲渡され、かつ引用により援用される。’８０８号特許の図７Ａでは、’６９１号特許の図４と類似した、負のゲート消去電圧を生成するための単一段のチャージポンプ回路の概略回路図が示されている。図７Ｂは、ともに接続されてチャージポンプ回路を形成し、−１３Ｖを生成するための５のそのようなチャージポンプ段を示す。ここでも、各チャージポンプ段は１対のキャパシタおよび１対のＰチャネルトランジスタから構成される。
【０００５】
この発明は、上述のそれぞれ’６９１号および’８０８号特許に示されるチャージポンプ回路に加えられる重大な改良を示す。この発明の負電源は、フラッシュ消去の間に、調整された負電位を生成し、かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるのに用いられる。負電源は、高い負電圧を生成するための複数のチャージポンプ段からなる負のチャージポンプ回路、およびチャージポンプ回路に結合されてチャージポンプ回路におけるしきい値電圧降下を効果的に相殺するための相殺回路を含む。負電源はさらに、高い負電圧および基準電位に応答して電源電位ＶＣＣと独立した調整された負電位を生成するための調整回路を含む。
【０００６】
【発明の概要】
したがって、この発明の一般的な目的は、先行技術の電源の欠点を克服しながらフラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された負電源を提供することである。
【０００７】
この発明の目的は、高い負電圧を生成するため負のチャージポンプ回路、およびチャージポンプ回路におけるしきい値電圧降下を効果的に相殺するための相殺回路を含む、調整された負電位を生成し、かつ与えるための改良された負電源を提供することである。
【０００８】
この発明のさらなる目的は、外部電源電位ＶＣＣと独立した調整された負電位を制御するための負の調整器回路を含む、調整された負電位を生成しかつ与えるための改良された負電源を提供することである。
【０００９】
この発明のさらなる目的は、複数のチャージポンプ段からなるチャージポンプ回路を含み、各段がパストランジスタ、初期化トランジスタ、プリチャージトランジスタ、第１の結合キャパシタ、および第２の結合キャパシタを有し、前記パストランジスタがであるしきい値電圧降下Ｖtpなしに入力ノードを出力ノードに結合する、調整された負電位を生成しかつ与えるための改良された負電源を提供することである。
【００１０】
これらの狙いおよび目的によると、この発明はフラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための負電源の提供に関する。負電源は、複数のクロック信号を生成するためのクロック回路および外部電源電位ＶＣＣとクロック信号とに応答して高い負電圧を生成するためのチャージポンプ回路を含む。相殺回路はチャージポンプ回路に結合されてチャージポンプ回路におけるしきい値電圧降下を効果的に相殺する。
【００１１】
チャージポンプ回路は複数のチャージポンプ段からなる。負ウェル回路は複数のチャージポンプ段に結合されて、消去の間に複数のチャージポンプ段のうちのある数の動作を始めは妨げる。調整器回路は高い負電圧および基準電位に応答して、チャージポンプ回路が高い負電圧を増すことが可能なようにハイレベルであるか高い負電圧を減じることが可能なようにローレベルであるかのいずれかである負のコンパレータ信号を生成し、かつ電源電位ＶＣＣと独立した調整された負電位を生成する。
【００１２】
一貫して対応する部分を示す同じ参照番号が示された添付図面を見ながら以下の詳細な記述を読むと、この発明のこれらおよび他の目的ならびに利点がより十分に明らかとなるだろう。
【００１３】
【実施例の詳細な説明】
ここで図面をよく参照すると、図１にはブロック図の形で、この発明の原理により構成される、動作のフラッシュ消去モードの間に、調整された負電位を生成しかつそれをワードラインを通して、選択されたメモリセルトランジスタのコントロールゲートに与えるための負電源１０が示される。負電源１０は、多数のフラッシュＥＥＰＲＯＭメモリセルがＮ×Ｍマトリックスとして配列されたアレイを含む１個の集積回路チップ（図示せず）の一部として形成される。外部またはオフチップ電源電位ＶＣＣ（これも図示せず）は典型的に＋５．０Ｖであるが、それは集積回路チップに与えられ、かつ負電源１０の入力に与えられる。フラッシュＥＥＰＲＯＭメモリセルのアレイは基板上に形成されて列および行を規定するが、そこでは基板は少なくとも行の１つに沿って延びる共通ソースラインおよびそれぞれの列に沿って延びる複数のビットラインを含む。メモリセルの各々は共通ソースラインに結合されたＮ型ソース領域、コントロールゲート、フローティングゲート、ビットラインのそれぞれ１つに結合されたＮ型ドレイン領域およびチャネル領域を含む。さらに、メモリセルの各々は主としてホットエレクトロンをそのフローティングゲートに転送することによりプログラム可能であり、かつ主としてエレクトロンをそのフローティングゲートからそのソース領域にトンネリングすることにより消去可能である。
【００１４】
負電源１０はＰチャネルチャージポンプ回路１２を利用して比較的高い負電圧ＮＥＧＯＵＴを生成し、それは４段の負のクロック回路１４に応答してチャージポンプ回路のパストランジスタのゲート上で電圧の揺れを起こし、しきい値電圧降下Ｖtpを効果的に相殺する。電源１０は負の調整器回路１６を含み、それは消去フィールドが電源電圧ＶＣＣと独立するように高い負のゲート電圧を外部電源電位ＶＣＣ（＋５．０ボルト）について調整するため用いられる。電源はさらに保護回路１８を含み、それは、負ウェル電圧ＶＮＷを生成するのに利用される負ウェル回路２０においてＰチャネルプルアップ素子の酸化物を適切に保護する。さらに、負電源は、消去の間に選択されたメモリセルのソース領域に＋５．０ボルトを与えるのに利用されるアレイＶＳＳ回路２２を含む。
【００１５】
図１の負電源１０の動作は、一般的に図２および図３のタイミング図に関して述べられる。述べられた機能を実行するために図１のブロック１２、１４、１６、１８、２０および２２で利用されるのに適する特定的な回路は、図５ないし図１４の概略回路図について示される。
【００１６】
再び図１を参照すると、負ポンプ回路１２は、それぞれライン２４、２６、２８、および３０上で入力クロック信号ＰＨＩ１、ＰＨＩ２、ＰＨＩＡ、およびＰＨＩ２Ａからなる４つの入力クロック信号を受取る。その波形が図２の（ｄ）ないし（ｇ）に示されている入力クロック信号は負のクロック回路１４から生成される。チャージポンプ回路１２は、負ウェル回路２０により生成されるライン３２上の入力選択信号ＰＭＰＳＥＬｎｍにより選択される。メモリアレイが、１０２４の行×１０２４の列であるマトリックスとして物理的に配列される場合、行は各セクタが１２８の行からなる８のセクタに分割されてもよいことがわかるだろう。したがって、ポンプ回路１２は１６のチャージポンプ回路のうちのただ１つを示し、１つのポンプ回路は８のセクタの各々の（左右）両側に形成される。ここで使われているように、参照符号Ｎは０、１、…７であり、かつ参照符号Ｍは左または右セクタのいずれかである。ポンプ回路はさらに負ウェル回路２０により生成されるライン３４上のＮウェル電圧ＶＮＭｎｍを受取る。同様に、そのような１６の負ウェル回路２０は、集積回路チップ上に、各セクタの左右両側に形成される。
【００１７】
ポンプ回路１２は約−１２ボルトである高い負電圧ＮＥＧＯＵＴをライン３６上に生成するのに用いられる。この負電圧は複数のダイオード接続されたトランジスタを介しライン３８上の１２８のワードラインＷＬＮにわたされ、各ワードラインに対し１つのダイオード接続トランジスタが与えられる。さらに負電圧は２つのダイオードを通してライン４０上の出力ノードＲＥＧＩＮにわたされる。
【００１８】
消去フィールド（フローティングゲート上の電圧）は、負の調整器回路１６により調整され、それは外部電源電位ＶＣＣに依存しないようにノード４２を制御する。消去モードに先立って、信号ＩＮＩＴＩＡＬＩＺＥはハイにされ、ノードＲＥＧＩＮでの出力信号が接地される状態で、約＋２．０ボルトの基準電圧ＶＲＥＦがキャパシタＣ１およびＣ２を充電して上げることを可能にする。消去モードの間、信号ＩＮＩＴＩＡＬＩＺＥはローにされ、基準電圧ＶＲＥＦを分離する。負のコンパレータ４６はノード１０８での電圧ＮＥＧＤＩＶをノード１０４での電圧ＶＣＣＤＩＶと比較するのに用いられる。電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも大きければ、コンパレータの出力電圧ＶＯＵＴはハイで、それはプルアップトランジスタ４８をオフにし、電源電位ＶＣＣをノード４４から分離する。他方で、電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも小さければ、出力電圧ＶＯＵＴはローで、それはプルアップトランジスタ４８をオンにし、ノード４４を電源電位ＶＣＣに引く。
【００１９】
負のクロック回路１４はライン５０上の２０ＭＨｚクロック信号およびノードＥＲＳＥＬに接続されるライン５２上の消去制御信号ＤＯ ＥＲＡＳＥを受取る。クロック信号ＰＨＩ１、ＰＨＩ２、ＰＨＩＡ、およびＰＨ２Ａの波形は負のクロック回路１４の出力で生成され、それは図１４の（ａ）ないし（ｅ）の概略回路図の集合において示される。
【００２０】
負クロックウェル回路２０は、その入力として、ライン５４を通してノードＳＮ１ｍ上のセクタ制御信号ＳＥＣＴＯＲ ＳＥＬＥＣＴ Ｎ、ライン５６上の消去前記信号ＤＯ ＥＲＡＳＥ、ライン５８でノードＥＲＤｍ上の入力遅延された消去信号、およびライン６０上の保護信号ＶＮＰＥｍを受取る。ノードＥＲＤｍでの信号が、アレイＶＳＳ回路２２のノードＥＲに接続される消去制御信号ＤＯＥＲＡＳＥの遅延されたものであることに留意されたい。消去制御信号ＤＯ ＥＲＡＳＥはライン５６を通してノードＮＷＲＥＬに与えられる。消去モードの間、ノードＥＲＤｍ上の信号はハイであり、かつノードＳＮ１ｍ上のセクタ制御信号はライン３２上のポンプ選択信号ＰＭＰＳＥＬｎｍをハイにすることによりポンプ回路１２を選択するのに用いられる。結果として、ポンプ回路のＮチャネルトランジスタはオンにされ、より低い電源電位ＶＳＳ（接地）に対し電流経路を与える。さらに、（ライン６２上の）ノードＥＲＰＵＢｎｍ上の出力信号はローとなり、それはノードＥＲＰＵＢφにあたえられる。結果として、ライン６４上のアレイＶＳＳ信号は、消去の間＋５．０ボルトに引かれる。
【００２１】
アレイＶＳＳ回路２２も、ノードＥＲに接続されるライン６６上の消去制御信号ＤＯ ＥＲＡＳＥを受取る。アレイＶＳＳ回路２２はさらに、入力ノードＥＲＰＵＢ０ｍないしＥＲＰＵＢ７ｍを含み、それらは（ライン６２上の）ノードＥＲＰＵＢｎｍの上の出力信号と類似した、負ウェル回路上の他の対応する出力信号に接続される。アレイ回路２２は図１１の消去遅延回路を含み、かつノードＥＲＤｍ上に、入力遅延された消去信号を生成する。アレイ回路２２はさらに、ライン６４上にアレイＶＳＳ信号を生成する。
【００２２】
保護回路１８は、その第１の入力ノードＲＥＧＩＮ上で、ノード４２およびライン６８を通してノード４４での出力信号を受取る。ノードＲＥＧＩＮでの出力信号に応答して、ライン６０上の保護信号ＶＮＰＥｍは消去の間に接地電位より下に引かれ、負ウェル回路２０のプルアップトランジスタのゲート酸化物のフィールドを減じる。保護回路１８は、ライン７０に接続されてリセット信号ＲＥＳＥＴを受取り、非消去モードの間に保護信号ＶＮＰＥｍの電圧を放電する、第２の入力ノードＰＧＭＲを含む。
【００２３】
ここで図３を参照すると、時間ｔ０では、消去制御信号ＤＯ ＥＲＡＳＥ（ＥＲＤ）はハイ（＋５．０ボルト）となる。結果として、出力ノードＡＲＶＳＳｍ（ライン６６）でのアレイＶＳＳ信号は０ボルトから＋５．０ボルトに増加し始める。高い負電圧ＮＥＧＯＵＴは＋５．０ボルトのレベルから減り始める。Ｎウェル電圧ＶＮＷも＋５．０ボルトから減り始める。負電圧ＮＥＧＯＵＴが、時間ｔ１で０ボルトに減らされることが可能となる前に約１μｓの間電源電位ＶＣＣ（＋５．０ボルト）で維持され、それにより図５に示されるポンプ回路の後の段をポンピングしないようにすることに留意されたい。
【００２４】
時間ｔ１では、保護電圧ＶＮＰＥが約−３．０ボルトへ負に引かれ、負ウェル回路２０のプルアップトランジスタの酸化物を保護する。時間ｔ１およびｔ２間では、ポンプ回路１２が動作し、電圧ＮＥＧＯＵＴを約−１２ボルトにポンピングする。ノードＲＥＧＩＮ上の出力信号は電圧ＮＥＧＯＵＴに従い、時間ｔ２で約−８ボルトである。さらに、調整された負電位を規定するワードラインＷＬ上の信号は負電圧ＮＥＧＯＵＴに従い、時間ｔ２で約−１０ボルトである。
【００２５】
時間ｔ２では、調整器回路１６はその動作を開始し、ワードラインＷＬ上の電圧を約−１０ボルトで維持されるべく制御するだろう。負電圧ＮＥＧＯＵＴが−１２ボルトよりも下になると、時間ｔ３の場合のように、負のコンパレータ信号ＮＥＧＣＯＭＰはローとなり電圧ＮＥＧＯＵＴおよびノードＲＥＧＩＮでの出力信号をプルアップするかまたは減じる。それから、時間ｔ４の場合のように、負のコンパレータ信号ＮＥＧＣＯＮＰはハイとなり、負電圧ＮＥＧＯＵＴが再び増加するかまたは低くなることを可能にする。このサイクルはワードラインＷＬ上の調整された負電位を与えるために何度も何度も繰り返される。
【００２６】
図１の負ポンプ回路１２の詳細な概略回路図は図５ないし図７に示される。ここで図５を参照すると、負ポンプ回路１２は４の段４０１、４０２、４０３、および４０４ならびに出力ノード７２上に約−１２ボルトの高い負電圧ＮＥＧＯＵＴを生成するための出力バッファ段４０５を含む。ポンプ回路の入力は入力ノード７４においてである。Ｎチャネルポンプ選択トランジスタＰＳのドレインは入力ノード７４に接続され、そのゲートは入力選択信号ＰＭＰＳＥＬｎｍを受取るべく接続され、かつそのソースはより低い電源電位ＶＳＳ（接地）に接続される。信号ＰＭＰＳＥＬｎｍがハイとなり選択トランジスタＰＳをオンにするとポンプ回路１２が選択され、それによりより低い電源電位ＶＳＳへの電流経路ができる。非消去モードにおいて、選択トランジスタＰＳはオフとなり上の方の電源電位ＶＰＰからのいかなるｄｃ電流経路をも妨げる。出力ノード７２での負電圧ＮＥＧＯＵＴも、非消去モードの間に上の方の電源電位ＶＰＰに引かれる。さらに、消去モードの間に選択されない負ウェルおよび負ポンプ回路の出力は上の方の電源電位ＶＰＰに引かれる。
【００２７】
第１の段４０１はＰチャネルパストランジスタＰ１１、Ｐチャネル初期化トランジスタＰ１２、ＰチャネルプリチャージトランジスタＰ１３、および１対の結合キャパシタＣ１、Ｃ７からなる。パストランジスタＰ１１のソースは入力ノード７４に接続され、そのドレインは出力ノードｂｂに接続され、かつそのゲートは内部ノードａａに接続される。初期化トランジスタＰ１２は、そのドレインおよびゲートがともに接続されかつトランジスタＰ１１のソースに接続されるダイオード接続されたトランジスタである。トランジスタＰ１２のソースはトランジスタＰ１１のドレインおよびトランジスタＰ１３のゲートに接続される。トランジスタＰ１３のドレインは内部ノードａａおよびトランジスタＰ１１のゲートに接続される。トランジスタＰ１３のソースはトランジスタＰ１１のソースおよびトランジスタＰ１２のドレインに接続される。トランジスタＰ１１ないしＰ１３のＮウェルは上の方の電源電位ＶＰＰに接続される。結合キャパシタＣ１は出力ノードｂｂと入力ノード７６との間に結合されてクロック信号ＰＨＩ１を受取る。結合キャパシタＣ７は内部ノードａａと入力ノード７８との間に結合されてクロック信号ＰＨＩ２Ａを受取る。結合キャパシタＣ１およびＣ７の各々はＭＯＳトランジスタから形成される。
【００２８】
第２の段４０２はその構造において第１の段４０１と同一であり、かつＰチャネルトランジスタＰ２１、Ｐ２２およびＰ２３ならびに結合キャパシタＣ２、Ｃ８をを含む。第２の段４０２の入力は入力ノードｂｂにおいてであり、その出力はノードｄにおいてである。結合キャパシタＣ２は出力ノードｄと入力ノード８０との間に結合されてクロック信号ＰＨＩ２を受取る。結合キャパシタＣ８は内部ノードｂと入力ノード８２との間に結合されてクロック信号ＰＨＩ１Ａを受取る。第３の段４０３は同様にその構造において第１の段４０１と同一であり、かつＰチャネルトランジスタＰ３１、Ｐ３２、Ｐ３３および結合キャパシタＣ３、Ｃ９を含む。第３の段４０３の入力はノードｄにおいてであり、かつその出力はノードｇにおいてである。結合キャパシタＣ３は出力ノードｇと入力ノード７６との間に接続されてクロック信号ＰＨＩ１を受取る。結合キャパシタＣ９は内部ノードｅと入力ノード７８との間に結合されてクロック信号ＰＨＩ２Ａを受取る。しかしながら、トランジスタＰ３１、Ｐ３２およびＰ３３のＮウェルが、接合ブレークダウンを防ぐために、電源電位ＶＰＰに結合されるのではなく負ウェル電圧ＶＮＷｎｍに結合されることに留意するべきである。
【００２９】
第４の段４０４はその構造において第１の段４０１に類似しており、かつＰチャネルトランジスタＰ４１、Ｐ４２、Ｐ４３および結合キャパシタＣ４、Ｃ１０を含む。第４の段の入力はノードｇにおいてでありかつその出力は出力ノードｊにおいてである。結合キャパシタＣ４はノードｊと入力ノード８０との間に結合されてクロック信号ＰＨＩ２を受取る。結合キャパシタＣ１０は内部ノードｈと入力ノード８２との間に接続されてクロック信号ＰＨＩ１Ａを受取る。ノードｊでのフィールドが非常に高いのでキャパシタＣ４はスタックキャパシタＣ４ａおよびＣ４ｂからなることに留意されたい。内部ノードｉｎｔ−ｊは始めはダイオード接続されたトランジスタＤ１を介し電源電位ＶＣＣに結合される。これは、第４の段のポンピングを妨げるが、第１、第２および第３の段のポンピングは妨げられないのでノードｇを負にポンピングする。負ウェル電圧ＶＮＷｎｍが消去の間に接地に引かれると、内部ノードは解除されて第４の段４０４のポンピングを可能にする。内部ノードはトランジスタＤ１により１ボルトで初期化されてキャパシタＣ４をオンにする。トランジスタＰ４１、Ｐ４２およびＰ４３のソース／ドレイン接合は接合ブレークダウン電圧を増すために「ドーナツ状」である。「ドーナツ（donut ）」という言葉はポリシリコンでソース／ドレイン接合を囲むことを指す。
【００３０】
出力バッファ段４０５は第１のバッファ段４０５ａ、第２のバッファ段４０５ｂ、第１の放電トランジスタＰ５および第２の放電トランジスタＰ６を含む。第１および第２のバッファ段４０５ａおよび４０５ｂはその構造において第４のポンプ段４０４と類似している。バッファ段４０５ａはｐチャネルトランジスタＰ５１、Ｐ５２およびＰ５３ならびにスタックトキャパシタＣ５、Ｃ１１から形成される。段４０５ａの入力はノードｊにおいてでありかつその出力はノードｍである。内部ノードｉｎｔ−ｍおよびｉｎｔ−ｋはダイオード接続されたトランジスタＤ２、Ｄ３により初期化される。同様に、バッファ段４０５ｂはＰチャネルトランジスタＰ６１、Ｐ６２およびＰ６３ならびにスタックトキャパシタＣ６、Ｃ１２からなる。段４０５ｂの入力はノードｍにおいてでありかつその出力は出力ノード７２においてである。内部ノードｉｎｔ−ｏおよびｉｎｔ−ｎはダイオード接続されたトランジスタＤ４、Ｄ５により初期化される。
【００３１】
トランジスタＰ５およびＰ６は放電経路を与えるダイオード接続されたトランジスタである。消去モードの後に、負電圧はポンプ回路１２から放電されなければならない。トランジスタＰ５およびＰ６が省かれると、出力バッファ段４０５の出力ノード７２はハイに引かれ、プリチャージトランジスタＰ６３はオフになり内部ノードｎでの負電圧はプリチャージキャパシタＣ１２上でトラップされる。この問題を取除くため、トランジスタＰ５およびＰ６が出力バッファ段４０５に加えられた。トランジスタＰ６２のソースが出力ノード７２に接続されないことに留意されたい。ポンピングの間、ノードｏとノード７２との電圧差は約４ボルトである。トランジスタＰ６３はオンにされるが、それは非常に弱くポンプにほとんど影響を及ぼさない。消去の後、出力ノード７２は負ウェル回路２０により電源電位ＶＰＰに引かれる。これによりトランジスタＰ６３のゲートソース電圧Ｖgsを増加し、かつノードｏをゆっくりと放電する。放電がゆっくりしているので、トランジスタＰ６３はオンにされかつノードｎはノードｍに従う。しかしながら、これにより内部ノードｋは負電圧によりトラップされたままになる。この問題はＰＧＭＲの部分の間にクロックを駆動し続けかつクロック信号ＰＨＩ２Ａが確実にハイで終るようにすることにより解決される。結果として、消去フィールドは−１３ボルトより下に制限される。ダイオード接続された初期化トランジスタＰ１２ないしＰ６２がポンプの初期化を助けるだけでなくポンプの放電を容易にすることに留意されたい。
【００３２】
図５に示される負ポンプ回路１２の動作はここでは図２の（ｄ）ないし（ｇ）および図４の波形に関して示される。第１のチャージポンプ段４０１を参照すると、ポンプ回路１２が、ポンプ選択信号ＰＭＰＳＥＬｎｍがハイになることにより始動されて、選択トランジスタＰＳを介し入力ノード７４を接地に引く。動作サイクルの始動に先立って（すなわち、図２の時間ｔ１の前に）、クロック信号ＰＨＩ１およびＰＨＩ２Ａは両方ともハイレベル（＋５．０ボルト）であると仮定される。したがって、ノード７４がロー（０ボルト）に引かれると、初期化トランジスタＰ１２はノードｂｂをノード７４より１しきい値降下だけ上または１ボルトにする。さらに、プリチャージトランジスタＰ１３はノードａａをノードｂｂよりさらにしきい値降下分だけ上に、または＋２ボルトにする。したがって、ｔ１に先立つ時間において、トランジスタＰ１２およびＰ１３は両方ともわずかにオンにされるが、トランジスタＰ１１はオフにされる。
【００３３】
結果として、図２（ｇ）のクロック信号ＰＨＩ２Ａが時間ｔ１でキャパシタＣ７を＋５ボルトから０ボルトに駆動すると、ノードａａも同じ５ボルトで降下して−３ボルトになる。これにより、パストランジスタＰ１１のゲート上で大きな電圧の揺れが起こり、このトランジスタはしっかりとオンにされるのでトランジスタＰ１１からのしきい値降下Ｖtpの損失なしで、入力ノード７４での０ボルトが出力ノードｂｂに渡される。結果として、ノードｂｂは０ボルトに引かれ、それによりトランジスタＰ１２およびＰ１３をオフにする。
【００３４】
トランジスタＰ１１ないしＰ４１ならびにキャパシタＣ１ないしＣ４は、並列に接続されたキャパシタを介しクロック信号が入力に結合されるダイオードチェーン型の従来の電圧逓倍器として接続される。ゆえに、各トランジスタにはしきい値電圧Ｖtpの損失がある。従来の電圧逓倍器についてより詳しく述べるため、ジョン・エフ・ディクソン（John F. Dickson ）による論文、固体回路についてのＩＥＥＥジャーナル、１９７６年６月ＳＣ−１１巻、３号、３７４ないし３７８頁、「改良された電圧逓倍器技術を用いるＭＮＯＳ集積回路のオンチップ高電圧発生（On-CHip High-Voltage Generation in MNOS Integrated Circuits Using An Improved Voltage Multiplier Technique）」を参照する。先行技術の電圧逓倍器と異なり、この発明による負ポンプ回路はその第１の段に初期化トランジスタ（Ｐ１２）、プリチャージトランジスタ（Ｐ１３）、およびしきい値電圧降下Ｖtpを効果的に相殺するための相殺手段として機能するキャパシタＣ７を含む。トランジスタＰ１２、Ｐ１３およびキャパシタＣ７がなければ、パストランジスタＰ１１からのしきい値電圧降下Ｖtpの分だけ、ノードｂｂでの電圧はノード７４上の電圧とは異なるだろう。同様のしきい値電圧降下は他のポンプ段のパストランジスタＰ２１ないしＰ４１でも起こるだろう。
【００３５】
図２（ｇ）のクロック信号ＰＨＩ２Ａが時間ｔ２で＋５ボルトに戻ると、ノードａａは＋２ボルトに戻りトランジスタＰ１１をオフにする。同時にプリチャージトランジスタＰ１３はオンにされて、しきい値電圧降下なしでノード７４での電圧をノードａａに渡す。次に、図２（ｄ）のクロック信号ＰＨＩ１がキャパシタＣ１を時間ｔ３で＋５ボルトから０ボルトに駆動するとノードｂｂは−５ボルトへと、より低くされるだろう。この態様において、第１の段の出力ノードｂｂは−５ボルトにポンピングされた。結果として、第２のチャージポンプ段４０２はその出力ノードｄを、それぞれ図２の（ｆ）および（ｅ）のクロック信号ＰＨＩＡおよびＰＨＩ２によりより高い負電位（すなわち、−７．３ボルト）にポンピングする。第３のポンプ段４０３はその出力ノードｇをクロック信号ＰＨＩ１およびＰＨＩ２Ａにより約−８．５ボルトのより高い負電圧にポンピングする。第４の段４０４はその出力ノードｊをクロック信号ＰＨＩ１ＡおよびＰＨＩ２により−１１ボルトにポンピングする。図５のポンプ回路の様々な内部ノードの波形は図４に示される出力ノード７２での電圧ＮＥＧＯＵＴのそれと同様である。
【００３６】
図６では、２つのダイオード接続されたＰチャネルトランジスタＰ７およびＰ８を介し出力ノード７２上の負電圧ＮＥＧＯＵＴがノードＲＥＧＩＮ（４０）に結合されることがわかる。図７では、セクタごとの１２８のワードラインの各々に対し１つ与えられる複数のダイオード接続されたＰチャネルトランジスタＰ９を介し負電圧ＮＥＧＯＵＴがさらにワードラインＷＬｎに結合される。
【００３７】
図８は図１の保護回路１８の回路構成を示す回路図である。保護回路は第１の対のレベルシフトするダイオード接続されたＰチャネルトランジスタＰ５０１、Ｐ５０２、クランプするダイオード接続されたＰチャネルトランジスタＰ５０３、フィルタキャパシタＣ５０１、第２の対のレベルシフトするダイオード接続されたＰチャネルトランジスタＰ５０４、Ｐ５０５、および放電トランジスタＰ５０６を含む。保護回路は、ノードＲＥＧＩＮ（入力ノード８４）上で調整された負電圧を受取り、これはトランジスタＰ５０１およびＰ５０２を介して出力ノード８６に渡されて保護信号ＶＮＰＥｍを生成する。消去の間、ノードＲＥＧＩＮ上の調整された負電圧は約−９ボルトであり、かつ電圧ＶＮＰＥｍは約−５ボルトであるがそれは負ウェル回路２０のプルアップ素子の酸化物を保護するのに用いられる。消去の後、ノード８８（ＰＧＭＲ）に与えられるリセット信号ＲＥＳＥＴはハイにされてトランジスタＰ５０６をオンにし、ノード８６上の電圧を放電する。トランジスタＰ５０３はノード８６を小さな正電圧にクランプするのに役立つ。キャパシタＣ５０３はいかなる容量的に導入された雑音をも取除いて妨害を回避する。
【００３８】
図１の負ウェル回路２０は図９の回路図によって示される。負ウェル回路２０は第１のＮＡＮＤ論理ゲート６０１、インバータゲート６０２、プルアップトランジスタＰ６０１、保護トランジスタＰ６０２および第２のＮＡＮＤ論理ゲート６０３を含む。第２のＮＡＮＤゲート６０３はＰチャネルトランジスタＰ６０３、Ｐ６０４およびＮチャネルトランジスタＮ６０１、Ｎ６０２からなる。第１のＮＡＮＤゲート６０１はノード９０（Ｓｎ１ｍ）上に第１の入力を有し、消去の間に選択されたセクタにおいてハイにされる消去選択制御信号ＳＥＣＴＯＲ ＳＥＬＥＣＴ Ｎを受取る。第１のＮＡＮＤゲート６０１はノード９２上に第２の入力を有し、消去信号ＥＲの遅延されたものである信号ＥＲＤｍを受取る。信号ＤＯ ＥＲＡＳＥは入力ノード９４（ＮＷＲＥＬ）に与えられるが、それも信号ＥＲの遅延されたものである。ノードＮＷＲＥＬでの信号は約１μｓの間ローに保たれ、ポンプ回路１２の初期化を助ける。その後、ノードＮＷＲＥＬでの信号は消去信号ＥＲに従う。
【００３９】
Ｓｎ１ｍおよびＥＲＤｍに与えられた信号の両方ともが消去の間ハイであるので、ゲート６０１の出力はローとなり、それは出力ノード９６上の信号ＥＲＰＵＢｎｍである。この信号ＥＲＰＵＢｎｍは消去モードの間にアレイ回路２２の負荷抵抗器をデコードするのに用いられる。インバータ６０２の出力は高くなり、それは負ポンプ回路１２のＮチャネルポンプ選択トランジスタＰＳ（図５）をオンにするノード９７上の信号ＰＭＰＳＥＬｎｍである。非消去モードの間、信号ＰＭＯＳＥＬｎｍはローとなりプルアップトランジスタＰ６０１をオンにし、それによりポンプ回路の負電圧ＮＥＧＯＵＴが電源電位ＶＰＰに接続された出力ノード９８をプルアップする。電源電位ＶＰＰが電源電位ＶＣＣ（すなわち、＋５ボルト）と同じであることに留意すべきである。しかしながら、消去の間負電圧ＮＥＧＯＵＴは−１３ボルトよりも高いかもしれない。保護トランジスタＰ６０２がなければ、この負電圧は直接プルアップトランジスタＰ６０１のドレインに与えられ、それは酸化物に１３ボルトの過応力をかける。トランジスタＰ６０２のゲートに与えられた約−５ボルトの電圧ＶＮＰＥｍにより、酸化物にかかるフィールドはたったの約８ボルトである。
【００４０】
消去の間、ノード９４（ＮＷＲＥＬ）に与えられた信号ＥＲＤｍもハイとなってＮウェル電圧ＶＮＷｎｍである出力ノード１００をより低い電源電位ＶＳＳ（０ボルト）に引くことにも留意されたい。消去の後、負電圧ＮＥＧＯＵＴ（ノード９８）は遅延された消去制御信号ＥＲＤｍによりゲートされる経路によってプルアップされ、ノード９８での負電圧ＮＥＧＯＵＴが正に引かれるまでにノード１００でのＮウェル電圧ＶＮＷｎｍが確実に正電圧（すなわちＶＰＰ）になるようにする。
【００４１】
図１の負の調整器回路１６は図１０の回路図に示される。負の調整器回路は外部電源電位ＶＣＣに依存しないようノード４２（ＲＥＧＩＮ）を制御することにより消去フィールドを調整するのに利用される。負の調整器回路は基準回路７０１、プリチャージ回路７０２、差動コンパレータ７０３、プリチャージプルアップトランジスタＰ７０４、およびダイオード接続されたトランジスタＰ７０５からなる。基準回路７０１はＰチャネルトランジスタ７０１および抵抗器Ｒ１、Ｒ２からなる分圧器を含む。トランジスタＰ７０１のソースは電源電位ＶＣＣに接続され、そのゲートはノード１０２上の信号ＥＲＢを受取るべく接続され、かつそのドレインは抵抗器Ｒ１の一方の端に接続される。抵抗器Ｒ１の他方の端はノード１０４で抵抗器Ｒ２の一方の端に接続される。抵抗器Ｒ２の他方の端は電源電位ＶＳＳに接続される。信号ＥＲＢがローであるので、電圧ＶＣＣＤＩＶは消去の間にノード１０４上で発生する。
【００４２】
プリチャージ回路７０２はＮチャネル制御トランジスタＮ１０１、Ｎ１０２、Ｎウェル型キャパシタＣ１、ＭＯＳキャパシタＣ２、および放電トランジスタＰ７０６、Ｎ１０３を含む。入力ノード１０８に与えられた電圧ＶＲＥＦは約＋２ボルトである。ノード４４（ＲＥＧＩＮ）が非消去モードの間に接地されたときに、電圧ＶＲＥＦはキャパシタＣ１およびＣ２をプリチャージするのに用いられる。見られるように、キャパシタＣ１はノード１０８と電源電位ＶＳＳとの間に接続され、かつキャパシタＣ２はノード１０８とノード４４との間に接続される。消去の間、トランジスタＮ１０１およびＮ１０２はオフにされ、かつ電圧ＮＥＧＤＩＶはノード１０８上で発生する。消去の後、トランジスタＰ７０６およびＮ１０３はノード４４を放電するのに用いられる。
【００４３】
動作において、差動コンパレータ７０３はノード１０８上の電圧ＮＥＧＤＩＶをノード１０４上の電圧ＶＣＣＤＩＶと比較し、ライン１１０上の負のコンパレータ出力信号ＮＥＧＣＯＭＰを生成する。電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも大きければ、出力信号ＮＥＧＣＯＭＰはハイとなり、ＰチャネルプルアップトランジスタＰ７０４をオフにする。他方で、電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも小さければ、出力信号ＮＥＧＣＯＭＰはローとなってトランジスタＰ７０４をオンにし、それによりノード４４を電源電位ＶＣＣに接続する。結果として、チャージポンプ回路の負電圧ＮＥＧＯＵＴはプルアップされる。
【００４４】
図１１では、図１０の差動コンパレータ７０３の詳細な概略回路図が示されている。差動コンパレータは電流源トランジスタＰ８０１、Ｐ８０２、入力トランジスタＰ８０３、Ｐ８０４、および負荷トランジスタＮ８０１、Ｎ８０２を含む。入力トランジスタＰ８０３のゲートはノード１０８に接続され、かつ入力トランジスタＰ８０４のゲートはノード１０４に接続される。コンパレータ７０３の出力ノード１１２はＮＯＲゲート８０５および１対の直列接続されたインバータ８０６、８０７を介しノード１１４に結合される。インバータ８０７の出力は信号ＮＥＧＣＯＭＰである。
【００４５】
ここで図１２を参照すると、図１のアレイＶＳＳ回路２２の回路図が示されている。アレイ回路２２は複数のＰチャネル消去プルアップトランジスタＰ９００ないしＰ９０７を有する。トランジスタＰ９００ないしＰ９０７のソースは電源電位ＶＣＣに接続される。これらのトランジスタのゲートは、消去モードの間選択されたセクタに対しローであるデコード信号ＥＲＰＵＢ０ｍ−ＥＲＰＵＢ７ｍのうちのそれぞれ１つを受取るべく接続される。これらのトランジスタのドレインは負荷抵抗器Ｒ９００ないしＲ９０７のうちのそれぞれ１つを介し共通ノード１１６に結合される。ノード１１６は信号ＡＲＶＳＳｍを与え、それは電源電位ＶＣＣに引かれて、アレイのセルのソースは消去の間に＋５．０ボルトを与えられる。非消去モードの間に、信号ＡＲＶＳＳｍは接地される。プルアップトランジスタＮ９０１はノード１１６を接地に引くのに用いられる。しかしながら、トランジスタＮ９０１のゲートに与えられた信号が信号ＥＲＤｍにより遅延されて、プルアップトランジスタＰ９００ないしＰ９０７がオフにされてしまうまでトランジスタＮ９０１をオフのまま維持することに留意されたい。
【００４６】
図１３では、アレイ回路２２の一部でありかつ遅延消去信号ＥＲに応答してノード１２０上の遅延された消去制御信号ＥＲＤｍを生成するのに用いられる、遅延された消去回路１１８の回路図が示されている。遅延回路１１８はインバータＩ１、Ｉ２、Ｉ３、キャパシタＣ１１０、およびトランジスタＴ１０１、Ｔ１０２、Ｔ１０３、Ｔ１０４を含む。インバータＩ１の入力での消去制御信号ＥＲの立下り縁では、その出力はキャパシタＣ１１０を充電して上げなければならず、その後トランジスタおよびインバータを介してノード１２０に送られる。
【００４７】
図２の（ｄ）ないし（ｇ）のクロック波形ＰＨＩ１、ＰＨＩ２、ＰＨＩ１ＡおよびＰＨＩ２Ａは、図１の負のクロック回路１４の回路図である図１４の（ａ）ないし（ｅ）に概略的かつ図解的に示される回路において生成される。これらのクロック波形ＰＨＩ１、ＰＨＩ２、ＰＨＩ１ＡおよびＰＨＩ２Ａはそれぞれ出力ノード７６、８０、８２および７８（図５）に結合される。特定的には、図２（ｃ）の信号ＥＲＯＳＣＢは図１４（ａ）において、入力信号ＯＳＣ（図２（ｂ））およびＥＲＳＥＬ（図２（ａ））に応答して生成される。図１４（ａ）の回路はインバータゲートＧ１、Ｇ２およびＮＯＲ論理ゲートＧ３を含む。クロック信号ＰＨＩ１は図１４（ｂ）において入力信号ＰＨＩ２（図２（ｅ））、ＥＲＯＳＣＢ（図２（ｃ））およびＰＨＩ２Ａ（図２（ｇ））に応答して生成される。図１４（ｂ）の回路は、ＡＮＤ論理ゲートＧ４、ＮＯＲ論理ゲートＧ５、およびインバータゲートＧ６ないしＧ８を含む。クロック信号ＰＨＩ１Ａは図１４（ｃ）において入力信号ＥＲＯＳＣＢおよびＰＨＩ２（図２（ｅ））に応答して生成される。図１４（ｅ）の回路はＮＡＮＤ論理ゲートＧ９およびインバータＧ１０、Ｇ１１およびＧ１２を含む。
【００４８】
図１４（ｄ）では、クロック信号ＰＨＩ２は入力信号ＰＨＩ１ＡＢ、ＥＲＯＳＢ、およびＰＨＩ１ＤＢに応答して生成される。図１４（ｄ）の回路はＡＮＤ論理ゲートＧ１３、ＮＯＲ論理ゲートＧ１４、およびインバータゲートＧ１５ないしＧ１７を含む。図１４（ｅ）においては、クロック信号ＰＨＩ２Ａは信号ＥＲＯＳＣＢおよびＰＨＩ１ＤＢに応答して生成される。図１４（ｅ）の回路はＮＯＲ論理ゲートＧ１８、およびインバータＧ１９ないしＧ２１を含む。
【００４９】
前述の詳細な説明から、この発明がフラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された負電源を提供することがわかる。負電源は複数のチャージポンプ段からなり高い負電圧を生成するためのチャージポンプ手段と、チャージポンプ手段に結合されてチャージポンプ手段におけるしきい値電圧降下を効果的に相殺するための相殺手段とを含む。さらに、調整器回路は高い負電圧および基準電位に応答して電源電位ＶＣＣに依存しないよう調整された負電位を生成するために与えられる。
【００５０】
目下この発明の好ましい実施例として考えられているものが図示され述べられてきたが、様々な変更および修正がなされ得ることが当業者により理解され、均等物はこの発明の真の範囲から逸脱することなくその要素の代わりに用いられてもよい。さらに、主要な範囲から逸脱することなく、特定の状況または物質をこの発明の教示に適合させるべく多くの修正がなされても良い。したがって、この発明は発明の実施にあたって考慮された最良の態様として開示される特定の実施例に限定されないことを意図するものであるが、この発明は前掲の特許請求の範囲内のすべての実施例を含むことが意図される。
【図面の簡単な説明】
【図１】この発明の原理により構成される、負電源のブロック図である。
【図２】様々な制御信号およびクロック信号のタイミング図である。
【図３】この発明の動作を理解するのに役立つ、図１の様々な信号の状態を示すタイミング図である。
【図４】負ポンプ回路の動作を理解するのに役立つ、図５のある内部ノードでの様々な信号の状態を示すタイミング図である。
【図５】図１の負ポンプ回路の詳細な概略回路図である。
【図６】信号ＲＥＧＩＮを生成するための回路図である。
【図７】ワードラインに結合された信号ＮＥＧＯＵＴを図示する回路図である。
【図８】信号ＶＮＰＥを生成する図１の保護回路の概略回路図である。
【図９】信号ＶＮＷを生成する図１の負ウェル回路の回路図である。
【図１０】図１の負の調整器回路の回路図である。
【図１１】図１０の負のコンパレータ回路の詳細な概略回路図である。
【図１２】図１のアレイＶＳＳ回路の回路図である。
【図１３】遅延された消去信号ＥＲＤｍを生成するための消去遅延回路の回路図である。
【図１４】図５で利用される４相クロック信号を生成するための負のクロック回路の回路図である。
【符号の説明】
ＶＣＣ 電源電位
１２ Ｐチャネルチャージポンプ回路
１４ ４段の負のクロック回路
１６ 負の調整器回路
２０ 負ウェル回路
【発明の分野】
この発明は一般的には、フラッシュＥＥＰＲＯＭ（電気的に消去可能かつプログラム可能な読出専用メモリ）セルのアレイのようなフローティングゲートメモリ装置に関する。より特定的には、この発明はフラッシュ消去の間に、調整された負電位を生成し、かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された負電源に関する。
【０００２】
【先行技術に関する論議】
サミア・エス・ハダド（Sammer S. Haddad）らに１９９１年１２月３１日に発行された、米国特許第5,077,691 号では、負のゲート電圧消去動作を有するフラッシュＥＥＰＲＯＭアレイが開示されている。’６９１号特許はこの発明と同一の譲受人に譲渡され、かつ引用により援用される。正の消去電圧をソース共通ラインを通して同時にフラッシュＥＥＰＲＯＭアレイのすべてのメモリセルのソース領域に与えるのではなく、負の消去電圧をワードラインを通してコントロールゲートに与えることで得られる利点の１つは、同時にチップのすべてのメモリセルを消去しなければならないのではなく、消去を行単位で選択的に起こし得るということである。好ましくは、行の群は、セクタを規定する各群がページ選択可能消去ブロックを与えるように形成される。たとえば、Ｎ×Ｍ（すなわち、１０００またはそれより多い）多数のそのようなメモリセルからなるメモリアレイは、Ｎが列の数に等しく、Ｍが行の数に等しいＮ×Ｍマトリックスの形態の、１個の集積回路チップ上に典型的に形成される。マトリックスが１００万のセル（すなわち、１０２４×１０２４）を有するとすれば、１２８の行の群の各々はマトリックスを８のセクタに分割するように形成され得る。ゆえに、メモリアレイはすべてのメモリセルが同時に消去されるのではなく、セクタごとにか、または何らかの所与の数のセクタが選択的に消去され得る。
【０００３】
動作のセクタ消去モードの間に、比較的高い負電位（すなわち、−１２Ｖ）が選択されたセクタのワードラインを通してコントロールゲートに与えられ、一方ＶＣＣボルトが非選択セクタのメモリセルのコントロールゲートに与えられる。さらに、選択されたセクタのすべてのトランジスタのソース領域は約＋０．５Ｖないし＋５．０Ｖの正のレベルに上昇させられ、かつそのドレイン領域はフローティングにされる。’６９１号の図４では、そのような５の段を含む図４Ｃの負のチャージ回路を形成するのに用いられて約−１３Ｖないし−１５Ｖのハイレベルの負電位を生成する単一段の概略回路図が示される。図４Ｃの負のチャージポンプ回路は、’６９１号特許の図２Ｂに示されるチャージポンプブロック２０４に用いられる。各チャージポンプ段は１対のキャパシタおよび１対のＰチャネルトランジスタ素子からなる。Ｐチャネルトランジスタ素子がそのような大きな基板効果係数を有しかつ逆バイアスが非常に高いので、しきい値電圧Ｖtpは−２．５ボルトとなり得る。結果として、図４Ｃの５段のチャージポンプ回路は非現実的となる。
【０００４】
アントニオ・ジェイ・モンタルボ（Antonio J. Montalvo ）らに、１９９２年６月３０日に発行された、米国特許第5,126,808 号では、ページを付けられた消去アーキテクチュアを備えるフラッシュＥＥＰＲＯＭアレイが教示されている。’８０８号特許もこの発明と同一の譲受人に譲渡され、かつ引用により援用される。’８０８号特許の図７Ａでは、’６９１号特許の図４と類似した、負のゲート消去電圧を生成するための単一段のチャージポンプ回路の概略回路図が示されている。図７Ｂは、ともに接続されてチャージポンプ回路を形成し、−１３Ｖを生成するための５のそのようなチャージポンプ段を示す。ここでも、各チャージポンプ段は１対のキャパシタおよび１対のＰチャネルトランジスタから構成される。
【０００５】
この発明は、上述のそれぞれ’６９１号および’８０８号特許に示されるチャージポンプ回路に加えられる重大な改良を示す。この発明の負電源は、フラッシュ消去の間に、調整された負電位を生成し、かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるのに用いられる。負電源は、高い負電圧を生成するための複数のチャージポンプ段からなる負のチャージポンプ回路、およびチャージポンプ回路に結合されてチャージポンプ回路におけるしきい値電圧降下を効果的に相殺するための相殺回路を含む。負電源はさらに、高い負電圧および基準電位に応答して電源電位ＶＣＣと独立した調整された負電位を生成するための調整回路を含む。
【０００６】
【発明の概要】
したがって、この発明の一般的な目的は、先行技術の電源の欠点を克服しながらフラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された負電源を提供することである。
【０００７】
この発明の目的は、高い負電圧を生成するため負のチャージポンプ回路、およびチャージポンプ回路におけるしきい値電圧降下を効果的に相殺するための相殺回路を含む、調整された負電位を生成し、かつ与えるための改良された負電源を提供することである。
【０００８】
この発明のさらなる目的は、外部電源電位ＶＣＣと独立した調整された負電位を制御するための負の調整器回路を含む、調整された負電位を生成しかつ与えるための改良された負電源を提供することである。
【０００９】
この発明のさらなる目的は、複数のチャージポンプ段からなるチャージポンプ回路を含み、各段がパストランジスタ、初期化トランジスタ、プリチャージトランジスタ、第１の結合キャパシタ、および第２の結合キャパシタを有し、前記パストランジスタがであるしきい値電圧降下Ｖtpなしに入力ノードを出力ノードに結合する、調整された負電位を生成しかつ与えるための改良された負電源を提供することである。
【００１０】
これらの狙いおよび目的によると、この発明はフラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための負電源の提供に関する。負電源は、複数のクロック信号を生成するためのクロック回路および外部電源電位ＶＣＣとクロック信号とに応答して高い負電圧を生成するためのチャージポンプ回路を含む。相殺回路はチャージポンプ回路に結合されてチャージポンプ回路におけるしきい値電圧降下を効果的に相殺する。
【００１１】
チャージポンプ回路は複数のチャージポンプ段からなる。負ウェル回路は複数のチャージポンプ段に結合されて、消去の間に複数のチャージポンプ段のうちのある数の動作を始めは妨げる。調整器回路は高い負電圧および基準電位に応答して、チャージポンプ回路が高い負電圧を増すことが可能なようにハイレベルであるか高い負電圧を減じることが可能なようにローレベルであるかのいずれかである負のコンパレータ信号を生成し、かつ電源電位ＶＣＣと独立した調整された負電位を生成する。
【００１２】
一貫して対応する部分を示す同じ参照番号が示された添付図面を見ながら以下の詳細な記述を読むと、この発明のこれらおよび他の目的ならびに利点がより十分に明らかとなるだろう。
【００１３】
【実施例の詳細な説明】
ここで図面をよく参照すると、図１にはブロック図の形で、この発明の原理により構成される、動作のフラッシュ消去モードの間に、調整された負電位を生成しかつそれをワードラインを通して、選択されたメモリセルトランジスタのコントロールゲートに与えるための負電源１０が示される。負電源１０は、多数のフラッシュＥＥＰＲＯＭメモリセルがＮ×Ｍマトリックスとして配列されたアレイを含む１個の集積回路チップ（図示せず）の一部として形成される。外部またはオフチップ電源電位ＶＣＣ（これも図示せず）は典型的に＋５．０Ｖであるが、それは集積回路チップに与えられ、かつ負電源１０の入力に与えられる。フラッシュＥＥＰＲＯＭメモリセルのアレイは基板上に形成されて列および行を規定するが、そこでは基板は少なくとも行の１つに沿って延びる共通ソースラインおよびそれぞれの列に沿って延びる複数のビットラインを含む。メモリセルの各々は共通ソースラインに結合されたＮ型ソース領域、コントロールゲート、フローティングゲート、ビットラインのそれぞれ１つに結合されたＮ型ドレイン領域およびチャネル領域を含む。さらに、メモリセルの各々は主としてホットエレクトロンをそのフローティングゲートに転送することによりプログラム可能であり、かつ主としてエレクトロンをそのフローティングゲートからそのソース領域にトンネリングすることにより消去可能である。
【００１４】
負電源１０はＰチャネルチャージポンプ回路１２を利用して比較的高い負電圧ＮＥＧＯＵＴを生成し、それは４段の負のクロック回路１４に応答してチャージポンプ回路のパストランジスタのゲート上で電圧の揺れを起こし、しきい値電圧降下Ｖtpを効果的に相殺する。電源１０は負の調整器回路１６を含み、それは消去フィールドが電源電圧ＶＣＣと独立するように高い負のゲート電圧を外部電源電位ＶＣＣ（＋５．０ボルト）について調整するため用いられる。電源はさらに保護回路１８を含み、それは、負ウェル電圧ＶＮＷを生成するのに利用される負ウェル回路２０においてＰチャネルプルアップ素子の酸化物を適切に保護する。さらに、負電源は、消去の間に選択されたメモリセルのソース領域に＋５．０ボルトを与えるのに利用されるアレイＶＳＳ回路２２を含む。
【００１５】
図１の負電源１０の動作は、一般的に図２および図３のタイミング図に関して述べられる。述べられた機能を実行するために図１のブロック１２、１４、１６、１８、２０および２２で利用されるのに適する特定的な回路は、図５ないし図１４の概略回路図について示される。
【００１６】
再び図１を参照すると、負ポンプ回路１２は、それぞれライン２４、２６、２８、および３０上で入力クロック信号ＰＨＩ１、ＰＨＩ２、ＰＨＩＡ、およびＰＨＩ２Ａからなる４つの入力クロック信号を受取る。その波形が図２の（ｄ）ないし（ｇ）に示されている入力クロック信号は負のクロック回路１４から生成される。チャージポンプ回路１２は、負ウェル回路２０により生成されるライン３２上の入力選択信号ＰＭＰＳＥＬｎｍにより選択される。メモリアレイが、１０２４の行×１０２４の列であるマトリックスとして物理的に配列される場合、行は各セクタが１２８の行からなる８のセクタに分割されてもよいことがわかるだろう。したがって、ポンプ回路１２は１６のチャージポンプ回路のうちのただ１つを示し、１つのポンプ回路は８のセクタの各々の（左右）両側に形成される。ここで使われているように、参照符号Ｎは０、１、…７であり、かつ参照符号Ｍは左または右セクタのいずれかである。ポンプ回路はさらに負ウェル回路２０により生成されるライン３４上のＮウェル電圧ＶＮＭｎｍを受取る。同様に、そのような１６の負ウェル回路２０は、集積回路チップ上に、各セクタの左右両側に形成される。
【００１７】
ポンプ回路１２は約−１２ボルトである高い負電圧ＮＥＧＯＵＴをライン３６上に生成するのに用いられる。この負電圧は複数のダイオード接続されたトランジスタを介しライン３８上の１２８のワードラインＷＬＮにわたされ、各ワードラインに対し１つのダイオード接続トランジスタが与えられる。さらに負電圧は２つのダイオードを通してライン４０上の出力ノードＲＥＧＩＮにわたされる。
【００１８】
消去フィールド（フローティングゲート上の電圧）は、負の調整器回路１６により調整され、それは外部電源電位ＶＣＣに依存しないようにノード４２を制御する。消去モードに先立って、信号ＩＮＩＴＩＡＬＩＺＥはハイにされ、ノードＲＥＧＩＮでの出力信号が接地される状態で、約＋２．０ボルトの基準電圧ＶＲＥＦがキャパシタＣ１およびＣ２を充電して上げることを可能にする。消去モードの間、信号ＩＮＩＴＩＡＬＩＺＥはローにされ、基準電圧ＶＲＥＦを分離する。負のコンパレータ４６はノード１０８での電圧ＮＥＧＤＩＶをノード１０４での電圧ＶＣＣＤＩＶと比較するのに用いられる。電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも大きければ、コンパレータの出力電圧ＶＯＵＴはハイで、それはプルアップトランジスタ４８をオフにし、電源電位ＶＣＣをノード４４から分離する。他方で、電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも小さければ、出力電圧ＶＯＵＴはローで、それはプルアップトランジスタ４８をオンにし、ノード４４を電源電位ＶＣＣに引く。
【００１９】
負のクロック回路１４はライン５０上の２０ＭＨｚクロック信号およびノードＥＲＳＥＬに接続されるライン５２上の消去制御信号ＤＯ ＥＲＡＳＥを受取る。クロック信号ＰＨＩ１、ＰＨＩ２、ＰＨＩＡ、およびＰＨ２Ａの波形は負のクロック回路１４の出力で生成され、それは図１４の（ａ）ないし（ｅ）の概略回路図の集合において示される。
【００２０】
負クロックウェル回路２０は、その入力として、ライン５４を通してノードＳＮ１ｍ上のセクタ制御信号ＳＥＣＴＯＲ ＳＥＬＥＣＴ Ｎ、ライン５６上の消去前記信号ＤＯ ＥＲＡＳＥ、ライン５８でノードＥＲＤｍ上の入力遅延された消去信号、およびライン６０上の保護信号ＶＮＰＥｍを受取る。ノードＥＲＤｍでの信号が、アレイＶＳＳ回路２２のノードＥＲに接続される消去制御信号ＤＯＥＲＡＳＥの遅延されたものであることに留意されたい。消去制御信号ＤＯ ＥＲＡＳＥはライン５６を通してノードＮＷＲＥＬに与えられる。消去モードの間、ノードＥＲＤｍ上の信号はハイであり、かつノードＳＮ１ｍ上のセクタ制御信号はライン３２上のポンプ選択信号ＰＭＰＳＥＬｎｍをハイにすることによりポンプ回路１２を選択するのに用いられる。結果として、ポンプ回路のＮチャネルトランジスタはオンにされ、より低い電源電位ＶＳＳ（接地）に対し電流経路を与える。さらに、（ライン６２上の）ノードＥＲＰＵＢｎｍ上の出力信号はローとなり、それはノードＥＲＰＵＢφにあたえられる。結果として、ライン６４上のアレイＶＳＳ信号は、消去の間＋５．０ボルトに引かれる。
【００２１】
アレイＶＳＳ回路２２も、ノードＥＲに接続されるライン６６上の消去制御信号ＤＯ ＥＲＡＳＥを受取る。アレイＶＳＳ回路２２はさらに、入力ノードＥＲＰＵＢ０ｍないしＥＲＰＵＢ７ｍを含み、それらは（ライン６２上の）ノードＥＲＰＵＢｎｍの上の出力信号と類似した、負ウェル回路上の他の対応する出力信号に接続される。アレイ回路２２は図１１の消去遅延回路を含み、かつノードＥＲＤｍ上に、入力遅延された消去信号を生成する。アレイ回路２２はさらに、ライン６４上にアレイＶＳＳ信号を生成する。
【００２２】
保護回路１８は、その第１の入力ノードＲＥＧＩＮ上で、ノード４２およびライン６８を通してノード４４での出力信号を受取る。ノードＲＥＧＩＮでの出力信号に応答して、ライン６０上の保護信号ＶＮＰＥｍは消去の間に接地電位より下に引かれ、負ウェル回路２０のプルアップトランジスタのゲート酸化物のフィールドを減じる。保護回路１８は、ライン７０に接続されてリセット信号ＲＥＳＥＴを受取り、非消去モードの間に保護信号ＶＮＰＥｍの電圧を放電する、第２の入力ノードＰＧＭＲを含む。
【００２３】
ここで図３を参照すると、時間ｔ０では、消去制御信号ＤＯ ＥＲＡＳＥ（ＥＲＤ）はハイ（＋５．０ボルト）となる。結果として、出力ノードＡＲＶＳＳｍ（ライン６６）でのアレイＶＳＳ信号は０ボルトから＋５．０ボルトに増加し始める。高い負電圧ＮＥＧＯＵＴは＋５．０ボルトのレベルから減り始める。Ｎウェル電圧ＶＮＷも＋５．０ボルトから減り始める。負電圧ＮＥＧＯＵＴが、時間ｔ１で０ボルトに減らされることが可能となる前に約１μｓの間電源電位ＶＣＣ（＋５．０ボルト）で維持され、それにより図５に示されるポンプ回路の後の段をポンピングしないようにすることに留意されたい。
【００２４】
時間ｔ１では、保護電圧ＶＮＰＥが約−３．０ボルトへ負に引かれ、負ウェル回路２０のプルアップトランジスタの酸化物を保護する。時間ｔ１およびｔ２間では、ポンプ回路１２が動作し、電圧ＮＥＧＯＵＴを約−１２ボルトにポンピングする。ノードＲＥＧＩＮ上の出力信号は電圧ＮＥＧＯＵＴに従い、時間ｔ２で約−８ボルトである。さらに、調整された負電位を規定するワードラインＷＬ上の信号は負電圧ＮＥＧＯＵＴに従い、時間ｔ２で約−１０ボルトである。
【００２５】
時間ｔ２では、調整器回路１６はその動作を開始し、ワードラインＷＬ上の電圧を約−１０ボルトで維持されるべく制御するだろう。負電圧ＮＥＧＯＵＴが−１２ボルトよりも下になると、時間ｔ３の場合のように、負のコンパレータ信号ＮＥＧＣＯＭＰはローとなり電圧ＮＥＧＯＵＴおよびノードＲＥＧＩＮでの出力信号をプルアップするかまたは減じる。それから、時間ｔ４の場合のように、負のコンパレータ信号ＮＥＧＣＯＮＰはハイとなり、負電圧ＮＥＧＯＵＴが再び増加するかまたは低くなることを可能にする。このサイクルはワードラインＷＬ上の調整された負電位を与えるために何度も何度も繰り返される。
【００２６】
図１の負ポンプ回路１２の詳細な概略回路図は図５ないし図７に示される。ここで図５を参照すると、負ポンプ回路１２は４の段４０１、４０２、４０３、および４０４ならびに出力ノード７２上に約−１２ボルトの高い負電圧ＮＥＧＯＵＴを生成するための出力バッファ段４０５を含む。ポンプ回路の入力は入力ノード７４においてである。Ｎチャネルポンプ選択トランジスタＰＳのドレインは入力ノード７４に接続され、そのゲートは入力選択信号ＰＭＰＳＥＬｎｍを受取るべく接続され、かつそのソースはより低い電源電位ＶＳＳ（接地）に接続される。信号ＰＭＰＳＥＬｎｍがハイとなり選択トランジスタＰＳをオンにするとポンプ回路１２が選択され、それによりより低い電源電位ＶＳＳへの電流経路ができる。非消去モードにおいて、選択トランジスタＰＳはオフとなり上の方の電源電位ＶＰＰからのいかなるｄｃ電流経路をも妨げる。出力ノード７２での負電圧ＮＥＧＯＵＴも、非消去モードの間に上の方の電源電位ＶＰＰに引かれる。さらに、消去モードの間に選択されない負ウェルおよび負ポンプ回路の出力は上の方の電源電位ＶＰＰに引かれる。
【００２７】
第１の段４０１はＰチャネルパストランジスタＰ１１、Ｐチャネル初期化トランジスタＰ１２、ＰチャネルプリチャージトランジスタＰ１３、および１対の結合キャパシタＣ１、Ｃ７からなる。パストランジスタＰ１１のソースは入力ノード７４に接続され、そのドレインは出力ノードｂｂに接続され、かつそのゲートは内部ノードａａに接続される。初期化トランジスタＰ１２は、そのドレインおよびゲートがともに接続されかつトランジスタＰ１１のソースに接続されるダイオード接続されたトランジスタである。トランジスタＰ１２のソースはトランジスタＰ１１のドレインおよびトランジスタＰ１３のゲートに接続される。トランジスタＰ１３のドレインは内部ノードａａおよびトランジスタＰ１１のゲートに接続される。トランジスタＰ１３のソースはトランジスタＰ１１のソースおよびトランジスタＰ１２のドレインに接続される。トランジスタＰ１１ないしＰ１３のＮウェルは上の方の電源電位ＶＰＰに接続される。結合キャパシタＣ１は出力ノードｂｂと入力ノード７６との間に結合されてクロック信号ＰＨＩ１を受取る。結合キャパシタＣ７は内部ノードａａと入力ノード７８との間に結合されてクロック信号ＰＨＩ２Ａを受取る。結合キャパシタＣ１およびＣ７の各々はＭＯＳトランジスタから形成される。
【００２８】
第２の段４０２はその構造において第１の段４０１と同一であり、かつＰチャネルトランジスタＰ２１、Ｐ２２およびＰ２３ならびに結合キャパシタＣ２、Ｃ８をを含む。第２の段４０２の入力は入力ノードｂｂにおいてであり、その出力はノードｄにおいてである。結合キャパシタＣ２は出力ノードｄと入力ノード８０との間に結合されてクロック信号ＰＨＩ２を受取る。結合キャパシタＣ８は内部ノードｂと入力ノード８２との間に結合されてクロック信号ＰＨＩ１Ａを受取る。第３の段４０３は同様にその構造において第１の段４０１と同一であり、かつＰチャネルトランジスタＰ３１、Ｐ３２、Ｐ３３および結合キャパシタＣ３、Ｃ９を含む。第３の段４０３の入力はノードｄにおいてであり、かつその出力はノードｇにおいてである。結合キャパシタＣ３は出力ノードｇと入力ノード７６との間に接続されてクロック信号ＰＨＩ１を受取る。結合キャパシタＣ９は内部ノードｅと入力ノード７８との間に結合されてクロック信号ＰＨＩ２Ａを受取る。しかしながら、トランジスタＰ３１、Ｐ３２およびＰ３３のＮウェルが、接合ブレークダウンを防ぐために、電源電位ＶＰＰに結合されるのではなく負ウェル電圧ＶＮＷｎｍに結合されることに留意するべきである。
【００２９】
第４の段４０４はその構造において第１の段４０１に類似しており、かつＰチャネルトランジスタＰ４１、Ｐ４２、Ｐ４３および結合キャパシタＣ４、Ｃ１０を含む。第４の段の入力はノードｇにおいてでありかつその出力は出力ノードｊにおいてである。結合キャパシタＣ４はノードｊと入力ノード８０との間に結合されてクロック信号ＰＨＩ２を受取る。結合キャパシタＣ１０は内部ノードｈと入力ノード８２との間に接続されてクロック信号ＰＨＩ１Ａを受取る。ノードｊでのフィールドが非常に高いのでキャパシタＣ４はスタックキャパシタＣ４ａおよびＣ４ｂからなることに留意されたい。内部ノードｉｎｔ−ｊは始めはダイオード接続されたトランジスタＤ１を介し電源電位ＶＣＣに結合される。これは、第４の段のポンピングを妨げるが、第１、第２および第３の段のポンピングは妨げられないのでノードｇを負にポンピングする。負ウェル電圧ＶＮＷｎｍが消去の間に接地に引かれると、内部ノードは解除されて第４の段４０４のポンピングを可能にする。内部ノードはトランジスタＤ１により１ボルトで初期化されてキャパシタＣ４をオンにする。トランジスタＰ４１、Ｐ４２およびＰ４３のソース／ドレイン接合は接合ブレークダウン電圧を増すために「ドーナツ状」である。「ドーナツ（donut ）」という言葉はポリシリコンでソース／ドレイン接合を囲むことを指す。
【００３０】
出力バッファ段４０５は第１のバッファ段４０５ａ、第２のバッファ段４０５ｂ、第１の放電トランジスタＰ５および第２の放電トランジスタＰ６を含む。第１および第２のバッファ段４０５ａおよび４０５ｂはその構造において第４のポンプ段４０４と類似している。バッファ段４０５ａはｐチャネルトランジスタＰ５１、Ｐ５２およびＰ５３ならびにスタックトキャパシタＣ５、Ｃ１１から形成される。段４０５ａの入力はノードｊにおいてでありかつその出力はノードｍである。内部ノードｉｎｔ−ｍおよびｉｎｔ−ｋはダイオード接続されたトランジスタＤ２、Ｄ３により初期化される。同様に、バッファ段４０５ｂはＰチャネルトランジスタＰ６１、Ｐ６２およびＰ６３ならびにスタックトキャパシタＣ６、Ｃ１２からなる。段４０５ｂの入力はノードｍにおいてでありかつその出力は出力ノード７２においてである。内部ノードｉｎｔ−ｏおよびｉｎｔ−ｎはダイオード接続されたトランジスタＤ４、Ｄ５により初期化される。
【００３１】
トランジスタＰ５およびＰ６は放電経路を与えるダイオード接続されたトランジスタである。消去モードの後に、負電圧はポンプ回路１２から放電されなければならない。トランジスタＰ５およびＰ６が省かれると、出力バッファ段４０５の出力ノード７２はハイに引かれ、プリチャージトランジスタＰ６３はオフになり内部ノードｎでの負電圧はプリチャージキャパシタＣ１２上でトラップされる。この問題を取除くため、トランジスタＰ５およびＰ６が出力バッファ段４０５に加えられた。トランジスタＰ６２のソースが出力ノード７２に接続されないことに留意されたい。ポンピングの間、ノードｏとノード７２との電圧差は約４ボルトである。トランジスタＰ６３はオンにされるが、それは非常に弱くポンプにほとんど影響を及ぼさない。消去の後、出力ノード７２は負ウェル回路２０により電源電位ＶＰＰに引かれる。これによりトランジスタＰ６３のゲートソース電圧Ｖgsを増加し、かつノードｏをゆっくりと放電する。放電がゆっくりしているので、トランジスタＰ６３はオンにされかつノードｎはノードｍに従う。しかしながら、これにより内部ノードｋは負電圧によりトラップされたままになる。この問題はＰＧＭＲの部分の間にクロックを駆動し続けかつクロック信号ＰＨＩ２Ａが確実にハイで終るようにすることにより解決される。結果として、消去フィールドは−１３ボルトより下に制限される。ダイオード接続された初期化トランジスタＰ１２ないしＰ６２がポンプの初期化を助けるだけでなくポンプの放電を容易にすることに留意されたい。
【００３２】
図５に示される負ポンプ回路１２の動作はここでは図２の（ｄ）ないし（ｇ）および図４の波形に関して示される。第１のチャージポンプ段４０１を参照すると、ポンプ回路１２が、ポンプ選択信号ＰＭＰＳＥＬｎｍがハイになることにより始動されて、選択トランジスタＰＳを介し入力ノード７４を接地に引く。動作サイクルの始動に先立って（すなわち、図２の時間ｔ１の前に）、クロック信号ＰＨＩ１およびＰＨＩ２Ａは両方ともハイレベル（＋５．０ボルト）であると仮定される。したがって、ノード７４がロー（０ボルト）に引かれると、初期化トランジスタＰ１２はノードｂｂをノード７４より１しきい値降下だけ上または１ボルトにする。さらに、プリチャージトランジスタＰ１３はノードａａをノードｂｂよりさらにしきい値降下分だけ上に、または＋２ボルトにする。したがって、ｔ１に先立つ時間において、トランジスタＰ１２およびＰ１３は両方ともわずかにオンにされるが、トランジスタＰ１１はオフにされる。
【００３３】
結果として、図２（ｇ）のクロック信号ＰＨＩ２Ａが時間ｔ１でキャパシタＣ７を＋５ボルトから０ボルトに駆動すると、ノードａａも同じ５ボルトで降下して−３ボルトになる。これにより、パストランジスタＰ１１のゲート上で大きな電圧の揺れが起こり、このトランジスタはしっかりとオンにされるのでトランジスタＰ１１からのしきい値降下Ｖtpの損失なしで、入力ノード７４での０ボルトが出力ノードｂｂに渡される。結果として、ノードｂｂは０ボルトに引かれ、それによりトランジスタＰ１２およびＰ１３をオフにする。
【００３４】
トランジスタＰ１１ないしＰ４１ならびにキャパシタＣ１ないしＣ４は、並列に接続されたキャパシタを介しクロック信号が入力に結合されるダイオードチェーン型の従来の電圧逓倍器として接続される。ゆえに、各トランジスタにはしきい値電圧Ｖtpの損失がある。従来の電圧逓倍器についてより詳しく述べるため、ジョン・エフ・ディクソン（John F. Dickson ）による論文、固体回路についてのＩＥＥＥジャーナル、１９７６年６月ＳＣ−１１巻、３号、３７４ないし３７８頁、「改良された電圧逓倍器技術を用いるＭＮＯＳ集積回路のオンチップ高電圧発生（On-CHip High-Voltage Generation in MNOS Integrated Circuits Using An Improved Voltage Multiplier Technique）」を参照する。先行技術の電圧逓倍器と異なり、この発明による負ポンプ回路はその第１の段に初期化トランジスタ（Ｐ１２）、プリチャージトランジスタ（Ｐ１３）、およびしきい値電圧降下Ｖtpを効果的に相殺するための相殺手段として機能するキャパシタＣ７を含む。トランジスタＰ１２、Ｐ１３およびキャパシタＣ７がなければ、パストランジスタＰ１１からのしきい値電圧降下Ｖtpの分だけ、ノードｂｂでの電圧はノード７４上の電圧とは異なるだろう。同様のしきい値電圧降下は他のポンプ段のパストランジスタＰ２１ないしＰ４１でも起こるだろう。
【００３５】
図２（ｇ）のクロック信号ＰＨＩ２Ａが時間ｔ２で＋５ボルトに戻ると、ノードａａは＋２ボルトに戻りトランジスタＰ１１をオフにする。同時にプリチャージトランジスタＰ１３はオンにされて、しきい値電圧降下なしでノード７４での電圧をノードａａに渡す。次に、図２（ｄ）のクロック信号ＰＨＩ１がキャパシタＣ１を時間ｔ３で＋５ボルトから０ボルトに駆動するとノードｂｂは−５ボルトへと、より低くされるだろう。この態様において、第１の段の出力ノードｂｂは−５ボルトにポンピングされた。結果として、第２のチャージポンプ段４０２はその出力ノードｄを、それぞれ図２の（ｆ）および（ｅ）のクロック信号ＰＨＩＡおよびＰＨＩ２によりより高い負電位（すなわち、−７．３ボルト）にポンピングする。第３のポンプ段４０３はその出力ノードｇをクロック信号ＰＨＩ１およびＰＨＩ２Ａにより約−８．５ボルトのより高い負電圧にポンピングする。第４の段４０４はその出力ノードｊをクロック信号ＰＨＩ１ＡおよびＰＨＩ２により−１１ボルトにポンピングする。図５のポンプ回路の様々な内部ノードの波形は図４に示される出力ノード７２での電圧ＮＥＧＯＵＴのそれと同様である。
【００３６】
図６では、２つのダイオード接続されたＰチャネルトランジスタＰ７およびＰ８を介し出力ノード７２上の負電圧ＮＥＧＯＵＴがノードＲＥＧＩＮ（４０）に結合されることがわかる。図７では、セクタごとの１２８のワードラインの各々に対し１つ与えられる複数のダイオード接続されたＰチャネルトランジスタＰ９を介し負電圧ＮＥＧＯＵＴがさらにワードラインＷＬｎに結合される。
【００３７】
図８は図１の保護回路１８の回路構成を示す回路図である。保護回路は第１の対のレベルシフトするダイオード接続されたＰチャネルトランジスタＰ５０１、Ｐ５０２、クランプするダイオード接続されたＰチャネルトランジスタＰ５０３、フィルタキャパシタＣ５０１、第２の対のレベルシフトするダイオード接続されたＰチャネルトランジスタＰ５０４、Ｐ５０５、および放電トランジスタＰ５０６を含む。保護回路は、ノードＲＥＧＩＮ（入力ノード８４）上で調整された負電圧を受取り、これはトランジスタＰ５０１およびＰ５０２を介して出力ノード８６に渡されて保護信号ＶＮＰＥｍを生成する。消去の間、ノードＲＥＧＩＮ上の調整された負電圧は約−９ボルトであり、かつ電圧ＶＮＰＥｍは約−５ボルトであるがそれは負ウェル回路２０のプルアップ素子の酸化物を保護するのに用いられる。消去の後、ノード８８（ＰＧＭＲ）に与えられるリセット信号ＲＥＳＥＴはハイにされてトランジスタＰ５０６をオンにし、ノード８６上の電圧を放電する。トランジスタＰ５０３はノード８６を小さな正電圧にクランプするのに役立つ。キャパシタＣ５０３はいかなる容量的に導入された雑音をも取除いて妨害を回避する。
【００３８】
図１の負ウェル回路２０は図９の回路図によって示される。負ウェル回路２０は第１のＮＡＮＤ論理ゲート６０１、インバータゲート６０２、プルアップトランジスタＰ６０１、保護トランジスタＰ６０２および第２のＮＡＮＤ論理ゲート６０３を含む。第２のＮＡＮＤゲート６０３はＰチャネルトランジスタＰ６０３、Ｐ６０４およびＮチャネルトランジスタＮ６０１、Ｎ６０２からなる。第１のＮＡＮＤゲート６０１はノード９０（Ｓｎ１ｍ）上に第１の入力を有し、消去の間に選択されたセクタにおいてハイにされる消去選択制御信号ＳＥＣＴＯＲ ＳＥＬＥＣＴ Ｎを受取る。第１のＮＡＮＤゲート６０１はノード９２上に第２の入力を有し、消去信号ＥＲの遅延されたものである信号ＥＲＤｍを受取る。信号ＤＯ ＥＲＡＳＥは入力ノード９４（ＮＷＲＥＬ）に与えられるが、それも信号ＥＲの遅延されたものである。ノードＮＷＲＥＬでの信号は約１μｓの間ローに保たれ、ポンプ回路１２の初期化を助ける。その後、ノードＮＷＲＥＬでの信号は消去信号ＥＲに従う。
【００３９】
Ｓｎ１ｍおよびＥＲＤｍに与えられた信号の両方ともが消去の間ハイであるので、ゲート６０１の出力はローとなり、それは出力ノード９６上の信号ＥＲＰＵＢｎｍである。この信号ＥＲＰＵＢｎｍは消去モードの間にアレイ回路２２の負荷抵抗器をデコードするのに用いられる。インバータ６０２の出力は高くなり、それは負ポンプ回路１２のＮチャネルポンプ選択トランジスタＰＳ（図５）をオンにするノード９７上の信号ＰＭＰＳＥＬｎｍである。非消去モードの間、信号ＰＭＯＳＥＬｎｍはローとなりプルアップトランジスタＰ６０１をオンにし、それによりポンプ回路の負電圧ＮＥＧＯＵＴが電源電位ＶＰＰに接続された出力ノード９８をプルアップする。電源電位ＶＰＰが電源電位ＶＣＣ（すなわち、＋５ボルト）と同じであることに留意すべきである。しかしながら、消去の間負電圧ＮＥＧＯＵＴは−１３ボルトよりも高いかもしれない。保護トランジスタＰ６０２がなければ、この負電圧は直接プルアップトランジスタＰ６０１のドレインに与えられ、それは酸化物に１３ボルトの過応力をかける。トランジスタＰ６０２のゲートに与えられた約−５ボルトの電圧ＶＮＰＥｍにより、酸化物にかかるフィールドはたったの約８ボルトである。
【００４０】
消去の間、ノード９４（ＮＷＲＥＬ）に与えられた信号ＥＲＤｍもハイとなってＮウェル電圧ＶＮＷｎｍである出力ノード１００をより低い電源電位ＶＳＳ（０ボルト）に引くことにも留意されたい。消去の後、負電圧ＮＥＧＯＵＴ（ノード９８）は遅延された消去制御信号ＥＲＤｍによりゲートされる経路によってプルアップされ、ノード９８での負電圧ＮＥＧＯＵＴが正に引かれるまでにノード１００でのＮウェル電圧ＶＮＷｎｍが確実に正電圧（すなわちＶＰＰ）になるようにする。
【００４１】
図１の負の調整器回路１６は図１０の回路図に示される。負の調整器回路は外部電源電位ＶＣＣに依存しないようノード４２（ＲＥＧＩＮ）を制御することにより消去フィールドを調整するのに利用される。負の調整器回路は基準回路７０１、プリチャージ回路７０２、差動コンパレータ７０３、プリチャージプルアップトランジスタＰ７０４、およびダイオード接続されたトランジスタＰ７０５からなる。基準回路７０１はＰチャネルトランジスタ７０１および抵抗器Ｒ１、Ｒ２からなる分圧器を含む。トランジスタＰ７０１のソースは電源電位ＶＣＣに接続され、そのゲートはノード１０２上の信号ＥＲＢを受取るべく接続され、かつそのドレインは抵抗器Ｒ１の一方の端に接続される。抵抗器Ｒ１の他方の端はノード１０４で抵抗器Ｒ２の一方の端に接続される。抵抗器Ｒ２の他方の端は電源電位ＶＳＳに接続される。信号ＥＲＢがローであるので、電圧ＶＣＣＤＩＶは消去の間にノード１０４上で発生する。
【００４２】
プリチャージ回路７０２はＮチャネル制御トランジスタＮ１０１、Ｎ１０２、Ｎウェル型キャパシタＣ１、ＭＯＳキャパシタＣ２、および放電トランジスタＰ７０６、Ｎ１０３を含む。入力ノード１０８に与えられた電圧ＶＲＥＦは約＋２ボルトである。ノード４４（ＲＥＧＩＮ）が非消去モードの間に接地されたときに、電圧ＶＲＥＦはキャパシタＣ１およびＣ２をプリチャージするのに用いられる。見られるように、キャパシタＣ１はノード１０８と電源電位ＶＳＳとの間に接続され、かつキャパシタＣ２はノード１０８とノード４４との間に接続される。消去の間、トランジスタＮ１０１およびＮ１０２はオフにされ、かつ電圧ＮＥＧＤＩＶはノード１０８上で発生する。消去の後、トランジスタＰ７０６およびＮ１０３はノード４４を放電するのに用いられる。
【００４３】
動作において、差動コンパレータ７０３はノード１０８上の電圧ＮＥＧＤＩＶをノード１０４上の電圧ＶＣＣＤＩＶと比較し、ライン１１０上の負のコンパレータ出力信号ＮＥＧＣＯＭＰを生成する。電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも大きければ、出力信号ＮＥＧＣＯＭＰはハイとなり、ＰチャネルプルアップトランジスタＰ７０４をオフにする。他方で、電圧ＮＥＧＤＩＶが電圧ＶＣＣＤＩＶよりも小さければ、出力信号ＮＥＧＣＯＭＰはローとなってトランジスタＰ７０４をオンにし、それによりノード４４を電源電位ＶＣＣに接続する。結果として、チャージポンプ回路の負電圧ＮＥＧＯＵＴはプルアップされる。
【００４４】
図１１では、図１０の差動コンパレータ７０３の詳細な概略回路図が示されている。差動コンパレータは電流源トランジスタＰ８０１、Ｐ８０２、入力トランジスタＰ８０３、Ｐ８０４、および負荷トランジスタＮ８０１、Ｎ８０２を含む。入力トランジスタＰ８０３のゲートはノード１０８に接続され、かつ入力トランジスタＰ８０４のゲートはノード１０４に接続される。コンパレータ７０３の出力ノード１１２はＮＯＲゲート８０５および１対の直列接続されたインバータ８０６、８０７を介しノード１１４に結合される。インバータ８０７の出力は信号ＮＥＧＣＯＭＰである。
【００４５】
ここで図１２を参照すると、図１のアレイＶＳＳ回路２２の回路図が示されている。アレイ回路２２は複数のＰチャネル消去プルアップトランジスタＰ９００ないしＰ９０７を有する。トランジスタＰ９００ないしＰ９０７のソースは電源電位ＶＣＣに接続される。これらのトランジスタのゲートは、消去モードの間選択されたセクタに対しローであるデコード信号ＥＲＰＵＢ０ｍ−ＥＲＰＵＢ７ｍのうちのそれぞれ１つを受取るべく接続される。これらのトランジスタのドレインは負荷抵抗器Ｒ９００ないしＲ９０７のうちのそれぞれ１つを介し共通ノード１１６に結合される。ノード１１６は信号ＡＲＶＳＳｍを与え、それは電源電位ＶＣＣに引かれて、アレイのセルのソースは消去の間に＋５．０ボルトを与えられる。非消去モードの間に、信号ＡＲＶＳＳｍは接地される。プルアップトランジスタＮ９０１はノード１１６を接地に引くのに用いられる。しかしながら、トランジスタＮ９０１のゲートに与えられた信号が信号ＥＲＤｍにより遅延されて、プルアップトランジスタＰ９００ないしＰ９０７がオフにされてしまうまでトランジスタＮ９０１をオフのまま維持することに留意されたい。
【００４６】
図１３では、アレイ回路２２の一部でありかつ遅延消去信号ＥＲに応答してノード１２０上の遅延された消去制御信号ＥＲＤｍを生成するのに用いられる、遅延された消去回路１１８の回路図が示されている。遅延回路１１８はインバータＩ１、Ｉ２、Ｉ３、キャパシタＣ１１０、およびトランジスタＴ１０１、Ｔ１０２、Ｔ１０３、Ｔ１０４を含む。インバータＩ１の入力での消去制御信号ＥＲの立下り縁では、その出力はキャパシタＣ１１０を充電して上げなければならず、その後トランジスタおよびインバータを介してノード１２０に送られる。
【００４７】
図２の（ｄ）ないし（ｇ）のクロック波形ＰＨＩ１、ＰＨＩ２、ＰＨＩ１ＡおよびＰＨＩ２Ａは、図１の負のクロック回路１４の回路図である図１４の（ａ）ないし（ｅ）に概略的かつ図解的に示される回路において生成される。これらのクロック波形ＰＨＩ１、ＰＨＩ２、ＰＨＩ１ＡおよびＰＨＩ２Ａはそれぞれ出力ノード７６、８０、８２および７８（図５）に結合される。特定的には、図２（ｃ）の信号ＥＲＯＳＣＢは図１４（ａ）において、入力信号ＯＳＣ（図２（ｂ））およびＥＲＳＥＬ（図２（ａ））に応答して生成される。図１４（ａ）の回路はインバータゲートＧ１、Ｇ２およびＮＯＲ論理ゲートＧ３を含む。クロック信号ＰＨＩ１は図１４（ｂ）において入力信号ＰＨＩ２（図２（ｅ））、ＥＲＯＳＣＢ（図２（ｃ））およびＰＨＩ２Ａ（図２（ｇ））に応答して生成される。図１４（ｂ）の回路は、ＡＮＤ論理ゲートＧ４、ＮＯＲ論理ゲートＧ５、およびインバータゲートＧ６ないしＧ８を含む。クロック信号ＰＨＩ１Ａは図１４（ｃ）において入力信号ＥＲＯＳＣＢおよびＰＨＩ２（図２（ｅ））に応答して生成される。図１４（ｅ）の回路はＮＡＮＤ論理ゲートＧ９およびインバータＧ１０、Ｇ１１およびＧ１２を含む。
【００４８】
図１４（ｄ）では、クロック信号ＰＨＩ２は入力信号ＰＨＩ１ＡＢ、ＥＲＯＳＢ、およびＰＨＩ１ＤＢに応答して生成される。図１４（ｄ）の回路はＡＮＤ論理ゲートＧ１３、ＮＯＲ論理ゲートＧ１４、およびインバータゲートＧ１５ないしＧ１７を含む。図１４（ｅ）においては、クロック信号ＰＨＩ２Ａは信号ＥＲＯＳＣＢおよびＰＨＩ１ＤＢに応答して生成される。図１４（ｅ）の回路はＮＯＲ論理ゲートＧ１８、およびインバータＧ１９ないしＧ２１を含む。
【００４９】
前述の詳細な説明から、この発明がフラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための改良された負電源を提供することがわかる。負電源は複数のチャージポンプ段からなり高い負電圧を生成するためのチャージポンプ手段と、チャージポンプ手段に結合されてチャージポンプ手段におけるしきい値電圧降下を効果的に相殺するための相殺手段とを含む。さらに、調整器回路は高い負電圧および基準電位に応答して電源電位ＶＣＣに依存しないよう調整された負電位を生成するために与えられる。
【００５０】
目下この発明の好ましい実施例として考えられているものが図示され述べられてきたが、様々な変更および修正がなされ得ることが当業者により理解され、均等物はこの発明の真の範囲から逸脱することなくその要素の代わりに用いられてもよい。さらに、主要な範囲から逸脱することなく、特定の状況または物質をこの発明の教示に適合させるべく多くの修正がなされても良い。したがって、この発明は発明の実施にあたって考慮された最良の態様として開示される特定の実施例に限定されないことを意図するものであるが、この発明は前掲の特許請求の範囲内のすべての実施例を含むことが意図される。
【図面の簡単な説明】
【図１】この発明の原理により構成される、負電源のブロック図である。
【図２】様々な制御信号およびクロック信号のタイミング図である。
【図３】この発明の動作を理解するのに役立つ、図１の様々な信号の状態を示すタイミング図である。
【図４】負ポンプ回路の動作を理解するのに役立つ、図５のある内部ノードでの様々な信号の状態を示すタイミング図である。
【図５】図１の負ポンプ回路の詳細な概略回路図である。
【図６】信号ＲＥＧＩＮを生成するための回路図である。
【図７】ワードラインに結合された信号ＮＥＧＯＵＴを図示する回路図である。
【図８】信号ＶＮＰＥを生成する図１の保護回路の概略回路図である。
【図９】信号ＶＮＷを生成する図１の負ウェル回路の回路図である。
【図１０】図１の負の調整器回路の回路図である。
【図１１】図１０の負のコンパレータ回路の詳細な概略回路図である。
【図１２】図１のアレイＶＳＳ回路の回路図である。
【図１３】遅延された消去信号ＥＲＤｍを生成するための消去遅延回路の回路図である。
【図１４】図５で利用される４相クロック信号を生成するための負のクロック回路の回路図である。
【符号の説明】
ＶＣＣ 電源電位
１２ Ｐチャネルチャージポンプ回路
１４ ４段の負のクロック回路
１６ 負の調整器回路
２０ 負ウェル回路
Claims (15)
- フラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための負電源であって、
複数のクロック信号を生成するためのクロック手段（１４）と、
外部電源電位（ＶＣＣ）および前記クロック信号に応答して高い負電圧を生成するためのチャージポンプ手段（１２）とを含み、
前記チャージポンプ手段が複数のチャージポンプ段（４０１ないし４０４）からなり、
前記複数のチャージポンプ段（４０１ないし４０４）の各々は、Ｐチャネルパストランジスタ（Ｐ１１…Ｐ４１）および第１の結合キャパシタ（Ｃ１…Ｃ４）からなり、前記パストランジスタのソースが入力ノード（７４）に接続され、そのドレインが出力ノード（ｂｂ）に接続されかつそのゲートが内部ゲート（ａａ）に接続され、前記第１の結合キャパシタの一方の側が出力ノードに接続されかつその他方の側が前記複数のクロック信号のうちの第１のものを受取るべく接続され、
前記負電源は、さらに、
前記チャージポンプ手段の各段に結合されて前記チャージポンプ手段におけるしきい値電圧降下を効果的に相殺するための相殺手段を含み、
前記相殺手段は、各々がＰチャネル初期化トランジスタ（Ｐ１２…Ｐ４２）、Ｐチャネルプリチャージトランジスタ（Ｐ１３…Ｐ４３）、および第２の結合キャパシタ（Ｃ７…Ｃ１０）を含む前記チャージポンプ手段の各段に結合され、前記初期化トランジスタのドレインおよびゲートが入力ノードに接続されかつそのソースが出力ノードに接続され、前記プリチャージトランジスタのソースが入力ノードに接続され、そのゲートが出力ノードに接続され、かつそのドレインが内部ノードに接続され、前記第２の結合キャパシタの一方の側も内部ノードに接続されかつその他方の側が前記複数のクロック信号のうちの第２のものを受取るべく接続され、さらに
前記複数のチャージポンプ段に結合されて消去の間に前記複数のチャージポンプ段のうちのある数の動作を始めのうちは妨げるための負ウェル手段（２０）と、
前記高い負電圧および基準電位に応答して前記チャージポンプ手段が前記高い負電圧を増すことが可能なようにハイレベルであるか、または前記高い負電圧を減じるようにローレベルであるかのいずれかである負のコンパレータ信号を生成し、かつ電源電位（ＶＣＣ）と独立した前記調整された負電位を生成するための調整手段（１６）とを含む、負電源。 - 前記高い負電圧が約−１２ボルトである、請求項１に記載の負電源。
- 前記調整された負電位が約−１０ボルトである、請求項１に記載の負電源。
- 前記負ウェル手段が消去の始めでの短時間の間電源電位（ＶＣＣ）に維持される負ウェル信号を生成する、請求項１に記載の負電源。
- 前記調整器手段が非反転入力、反転入力、および出力を有する差動コンパレータならびにＰチャネルプルアップトランジスタからなり、前記差動コンパレータの非反転入力が前記高い負電圧に結合され、その反転入力が基準電位に結合され、かつその出力が前記Ｐチャネルプルアップトランジスタのゲートに結合され、前記Ｐチャネルプルアップトランジスタのソースが電源電位（ＶＣＣ）に接続され、前記Ｐチャネルプルアップトランジスタのドレインが前記チャージポンプ手段に結合されて前記調整された負電位を与える、請求項１に記載の負電源。
- 前記負ウェル手段に結合されて前記負ウェル手段のプルアップ素子の酸化物を保護する保護信号を生成するための手段をさらに含む、請求項１に記載の負電源。
- 消去の間比較的低い正電圧にありかつ選択されたメモリセルのソース領域に与えられるアレイ信号を生成するためのアレイ回路手段をさらに含む、請求項１に記載の負電源。
- 基板上に形成されて列および行を規定するフラッシュＥＥＰＲＯＭメモリセルのアレイであって、基板は行の少なくとも１つに沿って延びる共通ソースライン、それぞれの列に沿って延びる複数のビットラインを含み、各メモリセルは共通ソースラインに結合されたＮ型ソース領域、コントロールゲート、フローティングゲート、ビットラインのそれぞれ１つに結合されたＮ型ドレイン領域およびチャネル領域を含み、各メモリセルは主としてエレクトロンをそのフローティングゲートからそのソース領域に転送することにより消去可能である、アレイにおいて、フラッシュ消去の間に、調整された負電位を生成しかつそれをワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための負電源であって、
複数のクロック信号を生成するためのクロック手段（１４）と、
外部電源電位（ＶＣＣ）および前記クロック信号に応答して高い負電圧を生成するためのチャージポンプ手段（１２）とを含み、
前記チャージポンプ手段が複数のチャージポンプ段（４０１ないし４０４）からなり、
前記複数のチャージポンプ段（４０１ないし４０４）の各々は、Ｐチャネルパストランジスタ（Ｐ１１…Ｐ４１）および第１の結合キャパシタ（Ｃ１…Ｃ４）からなり、前記パストランジスタのソースが入力ノード（７４）に接続され、そのドレインが出力ノード（ｂｂ）に接続されかつそのゲートが内部ゲート（ａａ）に接続され、前記第１の結合キャパシタの一方の側が出力ノードに接続されかつその他方の側が前記複数のクロック信号のうちの第１のものを受取るべく接続され、
前記負電源は、さらに、
前記チャージポンプ手段の各段に結合されて前記チャージポンプ手段におけるしきい値電圧降下を効果的に相殺するための相殺手段を含み、
前記相殺手段は、各々がＰチャネル初期化トランジスタ（Ｐ１２…Ｐ４２）、Ｐチャネルプリチャージトランジスタ（Ｐ１３…Ｐ４３）、および第２の結合キャパシタ（Ｃ７…Ｃ１０）を含む前記チャージポンプ手段の各段に結合され、前記初期化トランジスタのドレインおよびゲートが入力ノードに接続されかつそのソースが出力ノードに接続され、前記プリチャージトランジスタのソースが入力ノードに接続され、そのゲートが出力ノードに接続され、かつそのドレインが内部ノードに接続され、前記第２の結合キャパシタの一方の側も内部ノードに接続されかつその他方の側が前記複数のクロック信号のうちの第２のものを受取るべく接続され、さらに
前記複数のチャージポンプ段に結合されて消去の間に前記複数のチャージポンプ段のうちのある数の動作を始めのうちは妨げるための負ウェル手段（２０）と、
前記高い負電圧および基準電位に応答して、前記チャージポンプ手段が前記高い負電圧を増すことが可能なようにハイレベルであるかまたは前記高い負電圧を減じるようにローレベルであるかのいずれかである負のコンパレータ信号を生成し、かつ電源電位（ＶＣＣ）と独立した前記調整さたれ負電位を生成するための調整手段（１６）とを含む、負電源。 - フラッシュＥＥＰＲＯＭメモリセルのアレイにおいて、前記高い負電圧が約−１２ボルトである、請求項８に記載の負電源。
- フラッシュＥＥＰＲＯＭメモリセルのアレイにおいて、前記調整された負電位が約−１０ボルトである、請求項８記載の負電源。
- フラッシュＥＥＰＲＯＭメモリセルのアレイにおいて、前記負ウェル手段が消去の始めでの短時間の間電源電位（ＶＣＣ）に維持されその後０ボルトに下げられる負ウェル信号を生成する、請求項８に記載の負電源。
- フラッシュＥＥＰＲＯＭメモリセルのアレイにおいて、前記調整器手段が、非反転入力、反転入力、および出力を有する差動コンパレータならびにＰチャネルプルアップトランジスタからなり、前記差動コンパレータの非反転入力が前記高い負電圧に結合され、その反転入力が基準電位に結合され、かつその出力が前記Ｐチャネルプルアップトランジスタのゲートに結合され、前記Ｐチャネルプルアップトランジスタのソースが電源電位（ＶＣＣ）に接続され、前記Ｐチャネルプルアップトランジスタのドレインが前記チャージポンプ手段に結合されて前記調整された負電位を与える、請求項８に記載の負電源。
- フラッシュＥＥＰＲＯＭメモリセルのアレイにおいて、前記負ウェル手段に結合されて前記負ウェル手段のプルアップ素子の酸化物を保護する保護信号を生成するための手段をさらに含む、請求項８に記載の負電源。
- フラッシュＥＥＰＲＯＭメモリセルのアレイにおいて、フラッシュ消去の間比較的低い正電圧にありかつ選択されたメモリセルのソース領域に与えられるアレイ信号を生成するためのアレイ回路手段をさらに含む、請求項８に記載の負電源。
- フラッシュ消去の間に、調整された負電位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイのワードラインを通して、選択されたメモリセルのコントロールゲートに与えるための負電源であって、
外部電源電位（ＶＣＣ）およびクロック信号に応答して高い負電圧を生成するためのチャージポンプ手段（１２）を含み、
前記チャージポンプ手段（１２）は、関連のしきい値電圧を有する複数のＰチャネルパストランジスタ（Ｐ１１…Ｐ４１）を含み、さらに
前記チャージポンプ手段に結合されて、前記複数のＰチャネルパストランジスタ（Ｐ１１…Ｐ４１）のしきい値電圧による前記チャージポンプ手段におけるしきい値電圧降下を効果的に相殺するための相殺手段と、
前記高い負電圧および基準電位に応答して、前記チャージポンプ手段が前記高い負電圧を増すことが可能なようにハイレベルであるか、または前記高い負電圧を減じるようにローレベルであるかのいずれかである負のコンパレータ信号を生成し、かつ電源電位（ＶＣＣ）と独立した前記調整された負電位を生成するための調整手段（１６）とを含む、負電源。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399928A (en) * | 1993-05-28 | 1995-03-21 | Macronix International Co., Ltd. | Negative voltage generator for flash EPROM design |
| US5406517A (en) * | 1993-08-23 | 1995-04-11 | Advanced Micro Devices, Inc. | Distributed negative gate power supply |
| US5365484A (en) * | 1993-08-23 | 1994-11-15 | Advanced Micro Devices, Inc. | Independent array grounds for flash EEPROM array with paged erase architechture |
| US5537350A (en) * | 1993-09-10 | 1996-07-16 | Intel Corporation | Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array |
| TW271011B (ja) | 1994-04-20 | 1996-02-21 | Nippon Steel Corp | |
| KR0145758B1 (ko) * | 1994-08-24 | 1998-08-01 | 김주용 | 반도체 소자의 전압 조정 회로 |
| JP2590764B2 (ja) * | 1994-11-29 | 1997-03-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH11507463A (ja) * | 1995-06-07 | 1999-06-29 | インテル・コーポレーション | 負電圧スイッチング回路 |
| DE69514788T2 (de) * | 1995-06-19 | 2000-06-15 | St Microelectronics Srl | Negative Wortleitung-Spannungsregelungschaltung für elektrisch löschbare Halbleiterspeicheranordnungen |
| FR2735885B1 (fr) * | 1995-06-21 | 1997-08-01 | Sgs Thomson Microelectronics | Circuit generateur de tension negative du type pompe de charge comprenant un circuit de regulation |
| DE69515669T2 (de) * | 1995-10-31 | 2000-07-27 | St Microelectronics Srl | Negative Ladungspumpenschaltung für elektrisch löschbare Halbleiterspeichervorrichtung |
| DE69531349D1 (de) * | 1995-10-31 | 2003-08-28 | St Microelectronics Srl | Spannungsgenerator für nichtflüchtige elektrisch-programmierbare Speicherzellen |
| AU1332097A (en) * | 1995-12-20 | 1997-07-14 | Intel Corporation | A negative voltage switch architecture for a nonvolatile memory |
| US5736891A (en) * | 1996-01-11 | 1998-04-07 | International Business Machines Corporation | Discharge circuit in a semiconductor memory |
| US5703807A (en) * | 1996-07-19 | 1997-12-30 | Texas Instruments Incorporated | EEPROM with enhanced reliability by selectable VPP for write and erase |
| US5818764A (en) * | 1997-02-06 | 1998-10-06 | Macronix International Co., Ltd. | Block-level wordline enablement to reduce negative wordline stress |
| US6134144A (en) * | 1997-09-19 | 2000-10-17 | Integrated Memory Technologies, Inc. | Flash memory array |
| US6021083A (en) * | 1997-12-05 | 2000-02-01 | Macronix International Co., Ltd. | Block decoded wordline driver with positive and negative voltage modes |
| US6028780A (en) | 1998-03-12 | 2000-02-22 | Eon Silicon Devices, Inc. | Two-phase clock charge pump with power regulation |
| KR100293455B1 (ko) * | 1998-08-31 | 2001-07-12 | 김영환 | 반도체메모리소자의전압공급장치 |
| US6229732B1 (en) | 1998-09-03 | 2001-05-08 | Macronix International Co., Ltd. | Regulated voltage supply circuit for inducing tunneling current in floating gate memory devices |
| WO2000014747A1 (en) * | 1998-09-03 | 2000-03-16 | Macronix International Co., Ltd. | Regulated voltage supply circuit for inducing tunneling current in floating gate memory devices |
| EP0986166B1 (de) * | 1998-09-10 | 2010-03-31 | Infineon Technologies AG | Ladungspumpenschaltung |
| US6573780B2 (en) | 1999-02-02 | 2003-06-03 | Macronix International Co., Ltd. | Four-phase charge pump with lower peak current |
| CN1138333C (zh) * | 1999-02-02 | 2004-02-11 | 旺宏电子股份有限公司 | 电荷泵及其集成电路以及减小电荷泵的峰值电流的方法 |
| US6266281B1 (en) | 2000-02-16 | 2001-07-24 | Advanced Micro Devices, Inc. | Method of erasing non-volatile memory cells |
| JP3718106B2 (ja) * | 2000-05-22 | 2005-11-16 | 松下電器産業株式会社 | 半導体集積回路 |
| KR100427536B1 (ko) * | 2001-12-26 | 2004-04-28 | 주식회사 하이닉스반도체 | 프로텍션 회로 |
| US7057949B1 (en) * | 2002-01-16 | 2006-06-06 | Advanced Micro Devices, Inc. | Method and apparatus for pre-charging negative pump MOS regulation capacitors |
| JP3987856B2 (ja) * | 2003-02-24 | 2007-10-10 | スパンション インク | 電圧検出回路、半導体装置、及び電圧検出回路の制御方法 |
| US7081776B2 (en) * | 2003-02-24 | 2006-07-25 | Spansion Llc | Voltage detection circuit, semiconductor device, method for controlling voltage detection circuit |
| JP2005151468A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | アンプ |
| KR100696956B1 (ko) | 2005-04-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 내부전원 생성장치 |
| TWI328925B (en) * | 2007-04-11 | 2010-08-11 | Au Optronics Corp | Negative voltage converter |
| US10678287B2 (en) | 2018-10-15 | 2020-06-09 | Globalfoundries Inc. | Positive and negative full-range back-bias generator circuit structure |
| WO2021089885A1 (en) * | 2019-11-05 | 2021-05-14 | Em Microelectronic-Marin Sa | Control system for uhf rfid passive tags |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| US5059815A (en) * | 1990-04-05 | 1991-10-22 | Advanced Micro Devices, Inc. | High voltage charge pumps with series capacitors |
| US5168466A (en) * | 1991-03-04 | 1992-12-01 | Motorola, Inc. | Bias current generator circuit for a sense amplifier |
-
1992
- 1992-10-22 US US07/964,807 patent/US5282170A/en not_active Expired - Lifetime
-
1993
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