KR100427536B1 - 프로텍션 회로 - Google Patents

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KR100427536B1
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Abstract

본 발명은 프로텍션 회로에 관한 것으로, 독출 전압으로 전원 전압을 사용하고, 언프로텍션 검증 전압으로 펌핑 회로에서 펌핑된 전압을 강하시켜 사용함으로써 전원 전압의 변화에도 항상 일정한 문턱 전압을 갖게 하여 안정적인 마진을 확보할 수 있도록 하여 독출과 프로텍션 검증간의 보다 안정적인 마진을 확보할 수 있는 프로텍션 회로가 제시된다.

Description

프로텍션 회로{Protection circuit}
본 발명은 프로텍션 회로에 관한 것으로, 특히 독출 전압으로 전원 전압을 사용하고, 언프로텍션 검증 전압으로 펌핑 회로에서 펌핑된 전압을 강하시켜 사용함으로써 전원 전압의 변화에도 항상 일정한 문턱 전압을 갖게 하여 안정적인 마진을 확보할 수 있도록 하여 독출과 프로텍션 검증간의 보다 안정적인 마진을 확보할 수 있는 프로텍션 회로에 관한 것이다.
3V의 전원 전압에서 동작하는 저전압 플래쉬 메모리 장치에 적용되는 프로텍션 회로에서 일반적으로 프로텍션시의 문턱 전압은 약 4.5∼5V이고, 언프로텍션시의 문턱 전압은 약 1∼1.5V이다. 이때, 독출 마진은 프로텍션과 언프로텍션의 한가운데 오는 것이 가장 이상적이다. 즉, 도 1에 도시된 바와 같이 언프로텍션시의 문턱 전압이 1V이고, 프로텍션시의 문턱 전압이 5V일 경우 독출시의 문턱 전압은 3V가 가장 이상적이다.
독출 마진은 워드라인 전압에 따라 달라지기 때문에 각 동작에 따른 워드라인 전압의 조절이 가장 중요하다. 일반적으로 사용되는 각 동작에 따른 워드라인 전압은 프로텍션 검증시 6V, 독출시 부스팅 전압, 그리고 언프로텍션 검증시 전원 전압을 인가한다. 이러한 조건으로 각 동작을 실시하면 부스팅 전압과 전원 전압에 따라 마진이 작아지거나 심지어 마진이 없을 수도 있다.
저전압으로 동작하는 플래쉬 메모리 장치에서 전원 전압은 허용하는 동작 범위가 2.7∼3.6V로서 2배로 부스팅을 한다면 부스팅 전압은 5.4∼7.2V 정도가 될 것이다. 따라서, 부스팅 전압으로 독출을 한다면 2.5V의 독출 문턱 전압이 전원 전압의 상승에 따라 부스팅 전압도 상승하게 되어 프로텍션 검증시 5V의 문턱 전압으로 정상 처리된 셀도 불량 처리하게 된다. 이에 대한 상태도를 도 2에 나타내었다.
이러한 문제를 극복하기 위해 부스팅을 1.5배 정도로 한다면 부스팅 전압은 약 4∼5.4V 정도가 된다. 따라서, 1V의 언프로텍션 문턱 전압이 전원 전압의 상승에 따라 상승하게 되고, 1.5V의 독출 문턱 전압도 전원 전압의 상승에 따라 상승하게 된다. 그런데, 언프로텍션시의 문턱 전압이 독출시의 문턱 전압인 1.5V보다 상승하게 되어 언프로텍션 검증시에 정상 판단된 셀도 독출 과정에서 불량 셀로 판단되는 문제점이 있다. 이때의 상태도를 도 3에 나타내었다.
상기와 같이 부스팅 전압을 이용하여 독출을 실시한다면 독출 마진에 대한 심각한 문제점을 가지게 되어 제품 자체를 불량 처리할 수 밖에 없어 수율이 저하되고, 경제성이 저하되게 된다.
본 발명의 목적은 독출시의 워드라인 전압과 언프로텍션 검증시에 워드라인 전압을 변경함으로써 안정적인 독출 마진을 확보할 수 있는 프로텍션 회로를 제공하는데 있다.
본 발명의 일 실시 예에 따른 프로텍션 회로는 제 1 제어 신호에 따라 펌핑 전압을 생성하기 위한 펌핑 회로와, 상기 제 1 제어 신호의 반전 신호에 따라 상기 펌핑 전압 또는 접지 전압을 출력하기 위한 제 1 래치 수단과, 상기 제 1 제어 신호 및 상기 제 1 래치 수단의 출력 신호에 따라 상기 펌핑 전압을 강하시키기 위한 전압 강하 수단과, 제 2 제어 신호의 반전 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과, 상기 제 2 제어 신호의 반전 신호에 따라 상기 전압 강하 수단의 출력 전압 또는 상기 접지 전압을 출력하기 위한 제 2 래치 수단과, 상기 제 2 래치 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 전원 전압을 출력하기 위한 제 2 스위칭 수단과, 상기 제 1 및 제 2 제어 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호에 따라 상기 전압 강하 수단의 출력 전압, 상기 전원 전압 및 상기 접지 전압중 어느 하나를 워드라인에 공급하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명의 다른 실시 예에 따른 프로텍션 회로는 제 1 제어 신호에 따라 펌핑 전압을 생성하기 위한 펌핑 회로와, 상기 제 1 제어 신호의 반전 신호에 따라 상기 펌핑 전압 또는 접지 전압을 출력하기 위한 제 1 래치 수단과, 상기 제 1 제어 신호 및 상기 제 1 래치 수단의 출력 신호에 따라 상기 펌핑 전압을 강하시켜 제 1 노드로 출력하기 위한 전압 강하 수단과, 제 2 제어 신호에 따라 충전되어 상기 제 1 노드의 전위를 상승시키기 위한 캐패시터와, 제 3 제어 신호에 따라 제 2 노드의 전위를 조절하기 위한 제 1 스위칭 수단과, 상기 제 2 노드의 전위에 따라 전원 전압을 상기 제 1 노드로 공급하기 위한 제 2 스위칭 수단과, 상기 제 1 및 제 2 제어 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호에 따라 상기 제 1 노드의 전압을 워드라인에 공급하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 이상적인 프로텍션과 언프로텍션 및 독출의 전원 전압 변화에 따른 문턱 전압 변화를 나타낸 그래프.
도 2는 종래의 프로텍션과 언프로텍션 및 독출의 전원 전압 변화에 따른 문턱 전압 변화의 일예를 나타낸 그래프.
도 3은 종래의 프로텍션과 언프로텍션 및 독출의 전원 전압의 변화에 따른 문턱 전압 변화의 다른 일예를 나타낸 그래프.
도 4는 본 발명의 일 실시 예에 따른 프로텍션 회로도.
도 5는 본 발명에 따른 프로텍션 회로에 사용된 고전압 래치의 회로도.
도 6은 본 발명의 일 실시 예에 따른 프로텍션 회로를 사용할 경우의 프로텍션과 언프로텍션 및 독출의 전원 전압 변화에 따른 문턱 전압 변화를 나타낸 그래프.
도 7은 본 발명의 다른 실시 예에 따른 프로텍션 회로도.
도 8은 본 발명의 다른 실시 예에 따른 프로텍션 회로를 사용할 경우의 프로텍션과 언프로텍션 및 독출의 전원 전압 변화에 따른 문턱 전압 변화를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 : 펌핑 회로 12 : 제 1 고전압 래치
13 : 전압 강하 회로 14 : 제 2 고전압 래치
15 : NOR 게이트
본 발명은 저전압 플래쉬 메모리 장치에서 프로텍션 및 언프로텍션시 보다 안정적인 독출 마진을 확보하기 위한 회로를 제공한다. 본 발명에서는 일반적인 워드라인 전압 조건을 변경하는데, 프로텍션 검증시 워드라인 전압은 6V, 독출시 워드라인 전압은 전원 전압 또는 부스팅 전압, 그리고 언프로텍션 검증시 워드라인 전압은 2V로 인가한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따른 프로텍션 회로도로서, 독출과 언프로텍션 검증시 워드라인에 소정의 전압을 인가하는 회로이다.
펌핑 회로(11)는 언프로텍션 검증 신호(SPERVER)에 따라 펌핑 동작을 실시하여 펌핑 전압(VPPI)을 생성한다. 제 1 고전압 래치(12)는 언프로텍션 검증 신호(SPERVER)가 제 1 인버터(I11)를 통해 반전된 신호에 따라 펌핑 전압(VPPI)를 래치하여 출력한다. 펌핑 회로(11)의 출력 단자(VPPI)와 제 1 노드(Q11) 사이에 제 1 고전압 래치(12)의 출력 신호에 따라 구동되는 제 1 PMOS 트랜지스터(P11)와 다이오드 접속된 제 2 PMOS 트랜지스터(P12)가 직렬 접속된다. 또한, 제 1 노드(Q11)와 접지 단자(Vss) 사이에 다이오드 접속된 제 3 PMOS 트랜지스터(P13) 및 언프로텍션 검증 신호(SPERVER)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 직렬 접속된다. 상기 제 1 내지 제 3 PMOS 트랜지스터(P11 내지 P13)와 제 1 NMOS 트랜지스터 (N11)는 펌핑 회로(11)의 펌핑 전압(VPPI)을 강하시키는 전압 강하 회로(13)이다. 제 2 고전압 래치(14)는 제 2 인버터(I12)를 통해 반전된 독출 신호(SPREAD)에 따라 제 1 노드(Q11)의 전위를 래치하여 출력한다. 전원 단자(Vcc)와 제 1 노드(Q11) 사이에 제 4 및 제 5 PMOS 트랜지스터(P14 및 P15)가 직렬 접속되는데, 제 4 PMOS 트랜지스터(P14)는 제 2 인버터(I12)를 통해 반전 입력되는 독출 신호(SPREAD)에 따라 구동되고, 제 5 PMOS 트랜지스터(P15)는 제 2 고전압 래치(14)의 출력 신호에 따라 구동된다. 또한, NOR 게이트(15)는 독출 신호(SPREAD)와 언프로텍션 검증 신호(SPERVER)를 입력하여 논리 조합한다. 제 1 노드(Q11)와 워드라인(SPGATE) 사이에 NOR 게이트(15)의 출력 신호에 따라 구동되는 제 6 PMOS 트랜지스터(P16)가 접속되고, 워드라인(SPGATE)과 접지 단자(Vss) 사이에 NOR 게이트(15)의 출력 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 프로텍션 회로의 구동 방법을 설명하면 다음과 같다.
독출 동작을 실시할 경우 독출 신호(SPREAD)는 하이 상태로 인가되고, 언프로텍션 검증 신호(SPERVER)는 로우 상태로 인가된다. 하이 상태로 인가되는 독출 신호(SPREAD)는 제 2 인버터(I12)를 통해 로우 상태로 반전되고, 이 신호에 의해 제 4 PMOS 트랜지스터(P14)가 턴온되어 전원 전압(Vcc)가 공급된다. 그리고, 로우 상태를 유지하는 제 2 인버터(I12)의 출력 신호에 따라 구동되고, 제 1 노드(Q11)의 전위를 입력하는 제 2 고전압 래치(14)는 로우 상태의 신호를 출력하고, 이에 의해 제 5 PMOS 트랜지스터(P15)가 턴온된다. 따라서, 제 1 노드(Q11)는 제 4 및 제 5 PMOS 트랜지스터(P14 및 P15)를 통해 공급된 전원 전압(Vcc)의 전위를 유지하게 된다. 한편, 로우 상태로 인가되는 언프로텐션 검증 신호(SPERVER)에 의해 펌핑 회로(11)는 동작하지 않으며, 제 1 NMOS 트랜지스터(N11)는 턴오프된다. 그리고, 언프로텍션 검증 신호(SPERVER)가 제 1 인버터(I11)를 통해 하이 상태로 반전된 신호에 따라 구동되고, 펌핑 회로(11)의 펌핑 전압(VPPI)을 입력하는 제 1 고전압 래치(12)는 펌핑 전압(VPPI)을 출력하는데, 펌핑 전압(VPPI)는 인에이블 상태가 아니므로 제 1 PMOS 트랜지스터(P11)는 턴오프된다. 따라서, 전압 강하 회로(13)는 구동되지 않는다. 이에 의해 제 1 노드(Q11)는 전원 전압(Vcc)의 전위를 유지하게 된다. 한편, 하이 상태의 독출 신호(SPREAD)와 로우 상태의 언프로텍션 검증 신호(SPERVER)를 입력하여 논리 조합하는 NOR 게이트(15)는 로우 상태의 신호를 출력한다. 이 신호에 의해 제 6 PMOS 트랜지스터(P16)는 턴온되고, 제 2 NMOS 트랜지스터(N12)는 턴오프된다. 따라서, 제 1 노드(Q11)의 전원 전압(Vcc) 전위가 제 6 PMOS 트랜지스터(P16)를 통해 워드라인(SPGATE)에 공급된다.
언프로텍션 검증 동작을 실시할 경우 독출 신호(SPREAD)는 로우 상태로 인가되고, 언프로텍션 검증 신호(SPERVER)는 하이 상태로 인가된다. 로우 상태로 인가되는 독출 신호(SPREAD)는 제 2 인버터(I12)를 통해 하이 상태로 반전되고, 이 신호에 의해 제 4 PMOS 트랜지스터(P14)가 턴오프된다. 그리고, 하이 상태를 유지하는 제 2 인버터(I12)의 출력 신호에 따라 구동되고, 제 1 노드(Q11)의 전위를 입력하는 제 2 고전압 래치(14)는 하이 상태의 신호를 출력하고, 이에 의해 제 5 PMOS 트랜지스터(P15)가 턴오프된다. 한편, 하이 상태로 인가되는 언프로텐션 검증 신호(SPERVER)에 의해 펌핑 회로(11)가 동작하여 펌핑 전압(VPPI)를 출력하며, 제 1 NMOS 트랜지스터(N11)는 턴온된다. 그리고, 언프로텍션 검증 신호(SPERVER)가 제 1 인버터(I11)를 통해 로우 상태로 반전된 신호에 따라 구동되고, 펌핑 회로(11)의 펌핑 전압(VPPI)을 입력하는 제 1 고전압 래치(12)는 로우 상태의 신호를 출력하고, 이 신호에 의해 제 1 PMOS 트랜지스터(P11)는 턴온된다. 따라서, 전압 강하 회로(13)가 구동되어 약 4V의 펌핑 전압(VPPI)을 2V의 전압으로 강하시킨다. 이에 의해 제 1 노드(Q11)는 2V의 전위를 유지하게 된다. 한편, 로우 상태의 독출 신호(SPREAD)와 하이 상태의 언프로텍션 검증 신호(SPERVER)를 입력하여 논리 조합하는 NOR 게이트(15)는 로우 상태의 신호를 출력한다. 이 신호에 의해 제 6 PMOS 트랜지스터(P16)는 턴온되고, 제 2 NMOS 트랜지스터(N12)는 턴오프된다. 따라서, 제 1 노드(Q11)의 2V의 전위가 제 6 PMOS 트랜지스터(P16)를 통해 워드라인 (SPGATE)에 공급된다.
도 5는 도 4에 사용된 제 1 및 제 2 고전압 래치의 회로도로서, 그 구성 및 구동 방법을 설명하면 다음과 같다.
펌핑 전압(VPPI) 출력 단자와 제 1 노드(Q21) 사이에 접속된 제 1 PMOS 트랜지스터(P21)는 출력 단자(OUT)의 전위에 따라 구동되고, 제 1 노드(Q21)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N21)는 입력 신호(IN), 즉 도 5의 1 및 제 2 인버터(I11 및 I12)를 통해 반전 입력되는 독출 신호(SPREAD) 및 프로텍션 검증 신호(SPERVER)에 따라 구동된다. 펌핑 전압(VPPI) 출력 단자와 출력 노드(OUT) 사이에 접속된 제 2 PMOS 트랜지스터(P22)는 제 1 노드(Q21)의 전위에 따라 구동되며, 출력 노드(OUT)와 접지 단자(Vss) 사이에 접속된 제 2 NMOS 트랜지스터(N22)는 인버터(I21)를 통해 반전되어 입력되는 입력 신호(IN)에 따라 구동된다.
상기의 고전압 래치는 입력 신호(IN)가 하이 상태로 입력되면, 제 1 NMOS 트랜지스터(N21)가 턴온되고, 인버터(I21)에 의해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N22)가 턴오프된다. 따라서, 제 1 노드(Q21)는 로우 상태를 유지하게 되어 제 2 PMOS 트랜지스터(P22)를 턴온시켜 출력 단자(OUT)로 펌핑 전압(VPPI)를출력한다. 이때, 출력 단자(OUT)는 펌핑 전압(VPPI)의 전위를 유지하기 때문에 제 1 PMOS 트랜지스터(P21)는 턴오프된다.
한편, 입력 신호(IN)가 로우 상태로 입력되면, 제 1 NMOS 트랜지스터(N21)가 턴오프되고, 인버터(I21)에 의해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N22)가 턴온된다. 따라서, 제 1 노드(Q21)는 하이 상태를 유지하게 되어 제 2 PMOS 트랜지스터(P22)를 턴오프시키고 출력 단자(OUT)는 로우 상태를 유지하게 되어 제 1 PMOS 트랜지스터(P21)를 턴온시킨다.
상기 도 4 및 도 5를 이용하여 설명된 본 발명에 따른 프로텍션 회로를 이용하여 독출시에 전원 전압을 워드라인에 공급하고, 언프로텍션 검증시에 2V의 전압을 워드라인에 공급함으로써 도 6에 도시된 바와 같이 언프로텍션 검증시의 문턱 전압이 전원 전압에 따라 변화되지 않고 일정한 문턱 전압을 갖게되어 독출시 전원 전압이 변화해도 안정적인 마진을 확보할 수 있다.
본 발명에서는 독출시 전압을 전원 전압으로 사용했는데, 이것을 프로텍션 검증시의 문턱 전압쪽으로 마진을 줄이고, 언프로텍션 검증시의 문턱 전압쪽으로 마진을 늘려주고 싶다면 부스팅을 사용하여 독출 마진을 주면 된다. 일반적으로 전원 전압이 3.6V일 때의 언프로텍션 검증 문턱 전압보다는 높게 주어야 하기 때문에 부스팅을 약 1.5배∼2배 정도를 해주었는데, 여기서는 약 1.1배∼1.2배 정도로 해주어 언프로텍션 검증 문턱 전압보다 약간 높게만 주게 된다. 이와 같이 될 수 있는 이유는 언프로텍션 검증 문턱 전압이 전원 전압이 동작 범위내에서 아무리 변하더라도 같은 문턱 전압을 가지고 있기 때문이다.
도 7은 본 발명의 다른 실시 예에 따른 프로텍션 회로도로서, 그 구성을 설명하면 다음과 같다.
펌핑 회로(31)는 언프로텍션 검증 신호(SPERVER)에 따라 펌핑 동작을 실시하여 펌핑 전압(VPPI)을 생성한다. 고전압 래치(32)는 제 1 인버터(I31)를 통해 반전된 언프로텍션 검증 신호(SPERVER)에 따라 펌핑 전압(VPPI)를 래치하여 출력한다. 펌핑 회로(31)의 출력 단자(VPPI)와 제 1 노드(Q31) 사이에 고전압 래치(32)의 출력 신호에 따라 구동되는 제 1 PMOS 트랜지스터(P31)와 다이오드 접속된 제 2 PMOS 트랜지스터(P32)가 직렬 접속된다. 또한, 제 1 노드(Q31)와 접지 단자(Vss) 사이에 다이오드 접속된 제 3 PMOS 트랜지스터(P33) 및 언프로텍션 검증 신호(SPERVER)에 따라 구동되는 제 1 NMOS 트랜지스터(N31)가 직렬 접속된다. 상기 제 1 내지 제 3 PMOS 트랜지스터(P31 내지 P33)와 제 1 NMOS 트랜지스터(N31)는 펌핑 회로(31)의 펌핑 전압(VPPI)을 강하시키는 전압 강하 회로(33)이다. 전원 단자(Vcc)와 제 1 노드(Q31) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터 (P34)가 접속된다. 제 2 노드(Q32)와 제 1 노드(Q31) 사이에 초기화 신호(INIT)에 따라 구동되는 제 5 PMOS 트랜지스터(P35)가 접속되며, 제 2 노드(Q32)와 접지 단자(Vss) 사이에 초기화 신호(INIT)에 따라 구동되는 제 2 NMOS 트랜지스터(N32)가 접속된다. 제 1 노드(Q31)에는 독출 신호(SPREAD)에 따라 충전되는 캐패시터(C31)가 접속된다. 제 1 노드(Q31)와 워드라인(SPGATE) 사이에 제 6 PMOS 트랜지스터 (P36)가 접속되며, 워드라인(SPGATE)과 접지 단자(Vss) 사이에 제 3 NMOS 트랜지스터(N33)가 접속되는데, 이들은 독출 신호(SPREAD)와 언프로텍션 검증 신호 (SPERVER)를 논리 조합하는 NOR 게이트(34)의 출력 신호에 따라 구동된다.
상기와 같이 구성되는 본 발명의 다른 실시 예에 따른 프로텍션 회로의 구동 방법을 설명하면 다음과 같다.
스탠바이 상태에서는 초기화 신호(INIT)가 하이 상태로 인가되고, 독출 신호(SPREAD) 및 언프로텍션 신호(SPERVER)는 로우 상태로 인가된다. 하이 상태로 인가되는 초기화 신호(INIT)에 의해 제 5 PMOS 트랜지스터(P35)는 턴오프되고 제 2 NMOS 트랜지스터(N32)는 턴온된다. 따라서, 제 2 노드(Q32)는 로우 상태가 되고, 제 2 노드(Q32)의 전위에 의해 제 4 PMOS 트랜지스터(P34)가 턴온되어 전원 전압(Vcc)이 제 1 노드(Q31)로 공급된다. 한편, 로우 상태로 인가되는 독출 신호(SPREAD)와 언프로텍션 신호(SPERVER)는 NOR 게이트(34)에 의해 논리 조합되어 하이 상태의 신호를 출력하고, 이 신호에 의해 제 6 PMOS 트랜지스터(P36)는 턴오프되고, 제 3 NMOS 트랜지스터(N33)는 턴온된다. 이에 의해 워드라인(SPGATE)의 전위는 로우 상태로 된다. 따라서, 제 1 노드(Q31)는 전원 전압(Vcc)의 전위를 유지하게 된다.
독출 동작을 실시할 경우 독출 신호(SPREAD)는 하이 상태로 인가되고, 초기화 신호(INIT) 및 언프로텍션 검증 신호(SPERVER)는 로우 상태로 인가된다. 로우상태로 인가되는 초기화 신호(INIT)에 의해 제 5 PMOS 트랜지스터(P35)는 턴온되고, 제 2 NMOS 트랜지스터(N32)는 턴오프된다. 따라서, 제 2 노드(Q32)의 전위는 제 1 노드(Q31)의 전위와 같은 전위를 유지하게 되고, 이에 의해 제 4 PMOS 트랜지스터(P34)는 턴오프된다. 그리고, 하이 상태로 인가되는 독출 신호(SPREAD)에 의해 캐패시터(C31)가 충전되고, 이에 의해 제 1 노드(Q31)는 전원 전압(Vcc)의 전위와 캐패시터(C31)에 충전된 전위가 합해진 부스팅 전위를 유지하게 된다. 한편, 로우 상태로 인가되는 언프로텐션 검증 신호(SPERVER)에 의해 펌핑 회로(31)는 동작하지 않으며, 제 1 NMOS 트랜지스터(N31)는 턴오프된다. 언프로텍션 검증 신호(SPERVER)가 제 1 인버터(I31)를 통해 하이 상태로 반전된 신호에 따라 구동되고, 펌핑 회로(31)의 펌핑 전압(VPPI)을 입력하는 고전압 래치(32)는 펌핑 전압(VPPI)을 출력하는데, 펌핑 전압(VPPI)는 인에이블 상태가 아니므로 제 1 PMOS 트랜지스터 (P31)는 턴오프된다. 따라서, 전압 강하 회로(33)는 구동되지 않는다. 이에 의해 제 1 노드(Q31)는 부스팅 전압의 전위를 유지하게 된다. 한편, 하이 상태의 독출 신호(SPREAD)와 로우 상태의 언프로텍션 검증 신호(SPERVER)를 입력하여 논리 조합하는 NOR 게이트(34)는 로우 상태의 신호를 출력한다. 이 신호에 의해 제 6 PMOS 트랜지스터(P36)는 턴온되고, 제 3 NMOS 트랜지스터(N33)는 턴오프된다. 따라서, 제 1 노드(Q31)의 부스팅 전압이 제 6 PMOS 트랜지스터(P36)를 통해 워드라인(SPGATE)에 공급된다.
언프로텍션 검증 동작을 실시할 경우 초기화 신호(INIT)와 독출 신호(SPREAD)는 로우 상태로 인가되고, 언프로텍션 검증 신호(SPERVER)는 하이 상태로 인가된다. 로우 상태로 인가되는 초기화 신호(INIT)에 의해 제 5 PMOS 트랜지스터(P35)는 턴온되고, 제 2 NMOS 트랜지스터(N32)는 턴오프된다. 따라서, 제 2 노드(Q32)의 전위는 제 1 노드(Q31)의 전위와 같은 전위를 유지하게 되고, 이에 의해 제 4 PMOS 트랜지스터(P34)는 턴오프된다. 그리고, 로우 상태로 인가되는 독출 신호(SPREAD)에 의해 캐패시터(C31)는 방전되고, 이에 의해 제 1 노드(Q31)는 로우 상태를 유지하게 된다. 한편, 하이 상태로 인가되는 언프로텐션 검증 신호(SPERVER)에 의해 펌핑 회로(31)가 동작하여 펌핑 전압(VPPI)를 출력하며, 제 1 NMOS 트랜지스터(N31)는 턴온된다. 그리고, 언프로텍션 검증 신호(SPERVER)가 제 1 인버터(I31)를 통해 로우 상태로 반전된 신호에 따라 구동되고, 펌핑 회로(31)의 펌핑 전압(VPPI)을 입력하는 고전압 래치(32)는 로우 상태의 신호를 출력하고, 이 신호에 의해 제 1 PMOS 트랜지스터(P31)는 턴온된다. 따라서, 전압 강하 회로(33)가 구동되어 약 4V의 펌핑 전압(VPPI)을 2V의 전압으로 강하시킨다. 이에 의해 제 1 노드(Q31)는 2V의 전위를 유지하게 된다. 한편, 로우 상태의 독출 신호(SPREAD)와 하이 상태의 언프로텍션 검증 신호(SPERVER)를 입력하여 논리 조합하는 NOR 게이트(34)는 로우 상태의 신호를 출력한다. 이 신호에 의해 제 6 PMOS 트랜지스터 (P36)는 턴온되고, 제 3 NMOS 트랜지스터(N33)는 턴오프된다. 따라서, 제 1 노드(Q31)의 2V의 전위가 제 6 PMOS 트랜지스터(P36)를 통해 워드라인(SPGATE)에 공급된다.
상기와 같이 구성 및 구동되어 부스팅 전압을 독출 전압으로 이용하는 본 발명의 다른 실시 예에 따른 프로텍션 회로는 도 8에 도시된 바와 같은 상태를 갖는다. 이는 도 6에 도시된 전원 전압을 독출 전압으로 사용하는 경우보다 독출과 프로텍션 검증간의 마진은 줄고, 독출과 언프로텍션 검증간의 마진은 증가되는 것을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 독출 전압으로 전원 전압을 사용하고, 언프로텍션 검증 전압으로 펌핑 회로에서 펌핑된 전압을 강하시켜 사용함으로써 전원 전압의 변화에도 항상 일정한 문턱 전압을 가지게 하여 안정적인 마진을 확보할 수 있도록 하여 독출과 프로텍션 검증간의 보다 안정적인 마진을 확보할 수 있다. 이에 따라 독출 마진의 부족에 의한 수율 저하를 방지할 수 있고, 경제성을 향상시킬 수 있다.

Claims (11)

  1. 제 1 제어 신호에 따라 펌핑 전압을 생성하기 위한 펌핑 회로와,
    상기 제 1 제어 신호의 반전 신호에 따라 상기 펌핑 전압 또는 접지 전압을 출력하기 위한 제 1 래치 수단과,
    상기 제 1 제어 신호 및 상기 제 1 래치 수단의 출력 신호에 따라 상기 펌핑 전압을 강하시키기 위한 전압 강하 수단과,
    제 2 제어 신호의 반전 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과,
    상기 제 2 제어 신호의 반전 신호에 따라 상기 전압 강하 수단의 출력 전압 또는 상기 접지 전압을 출력하기 위한 제 2 래치 수단과,
    상기 제 2 래치 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 전원 전압을 출력하기 위한 제 2 스위칭 수단과,
    상기 제 1 및 제 2 제어 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호에 따라 상기 전압 강하 수단의 출력 전압, 상기 전원 전압 및 상기 접지 전압중 어느 하나를 워드라인에 공급하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 프로텍션 회로.
  2. 제 1 항에 있어서, 상기 전압 강하 수단은 상기 펌핑 회로의 출력 단자와 제1 노드 사이에 직렬 접속된 상기 제 1 래치 수단의 출력 신호에 따라 구동되는 PMOS 트랜지스터 및 다이오드와,
    상기 제 1 노드와 접지 단자 사이에 직렬 접속된 다이오드 및 상기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 프로텍션 회로.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 스위칭 수단은 각각 PMOS 트랜지스터인 것을 특징으로 하는 프로텍션 회로.
  4. 제 1 항에 있어서, 상기 논리 수단은 NOR 게이트인 것을 특징으로 하는 프로텍션 회로.
  5. 제 1 항에 있어서, 상기 제 3 스위칭 수단은 상기 제 1 노드와 상기 워드라인 사이에 접속된 PMOS 트랜지스터와,
    상기 워드라인과 상기 접지 단자 사이에 접속된 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 프로텍션 회로.
  6. 제 1 제어 신호에 따라 펌핑 전압을 생성하기 위한 펌핑 회로와,
    상기 제 1 제어 신호의 반전 신호에 따라 상기 펌핑 전압 또는 접지 전압을 출력하기 위한 제 1 래치 수단과,
    상기 제 1 제어 신호 및 상기 제 1 래치 수단의 출력 신호에 따라 상기 펌핑 전압을 강하시켜 제 1 노드로 출력하기 위한 전압 강하 수단과,
    제 2 제어 신호에 따라 충전되어 상기 제 1 노드의 전위를 상승시키기 위한 캐패시터와,
    제 3 제어 신호에 따라 제 2 노드의 전위를 조절하기 위한 제 1 스위칭 수단과,
    상기 제 2 노드의 전위에 따라 전원 전압을 상기 제 1 노드로 공급하기 위한 제 2 스위칭 수단과,
    상기 제 1 및 제 2 제어 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호에 따라 상기 제 1 노드의 전압을 워드라인에 공급하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 프로텍션 회로.
  7. 제 6 항에 있어서, 상기 전압 강하 수단은 상기 펌핑 회로의 출력 단자와 제 1 노드 사이에 직렬 접속된 상기 제 1 래치 수단의 출력 신호에 따라 구동되는PMOS 트랜지스터 및 다이오드와,
    상기 제 1 노드와 접지 단자 사이에 직렬 접속된 다이오드 및 상기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 프로텍션 회로.
  8. 제 6 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 2 노드와 접지 단자 사이에 접속되어 상기 제 3 제어 신호에 따라 구동되는 NMOS 트랜지스터와,
    상기 제 2 노드와 상기 제 1 노드 사이에 접속되어 상기 제 3 제어 신호에 따라 구동되는 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 프로텍션 회로.
  9. 제 6 항에 있어서, 상기 제 2 스위칭 수단은 전원 단자와 상기 제 1 노드 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 프로텍션 회로.
  10. 제 6 항에 있어서, 상기 논리 수단은 NOR 게이트인 것을 특징으로 하는 프로텍션 회로.
  11. 제 6 항에 있어서, 상기 제 3 스위칭 수단은 상기 제 1 노드와 상기 워드라인 사이에 접속된 PMOS 트랜지스터와,
    상기 워드라인과 상기 접지 단자 사이에 접속된 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 프로텍션 회로.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243974A (ja) * 1991-07-31 1993-09-21 Actel Corp 低電圧回路の出力を高いプログラミング電圧から保護するための方法
US5266277A (en) * 1989-12-08 1993-11-30 Kawasaki Steel Corporation Fluidized bed gas dispersing device
JPH06259980A (ja) * 1992-10-22 1994-09-16 Advanced Micro Devicds Inc 負電源
KR20000027560A (ko) * 1998-10-28 2000-05-15 김영환 플래쉬 메모리 장치의 다단계 펄스 발생 회로
KR20000043036A (ko) * 1998-12-28 2000-07-15 김영환 플래쉬 메모리 장치용 다단계 펄스 발생 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266277A (en) * 1989-12-08 1993-11-30 Kawasaki Steel Corporation Fluidized bed gas dispersing device
JPH05243974A (ja) * 1991-07-31 1993-09-21 Actel Corp 低電圧回路の出力を高いプログラミング電圧から保護するための方法
JPH06259980A (ja) * 1992-10-22 1994-09-16 Advanced Micro Devicds Inc 負電源
KR20000027560A (ko) * 1998-10-28 2000-05-15 김영환 플래쉬 메모리 장치의 다단계 펄스 발생 회로
KR20000043036A (ko) * 1998-12-28 2000-07-15 김영환 플래쉬 메모리 장치용 다단계 펄스 발생 회로

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