JPH087588A - ゲート電源 - Google Patents
ゲート電源Info
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- JPH087588A JPH087588A JP29465294A JP29465294A JPH087588A JP H087588 A JPH087588 A JP H087588A JP 29465294 A JP29465294 A JP 29465294A JP 29465294 A JP29465294 A JP 29465294A JP H087588 A JPH087588 A JP H087588A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- G11C—STATIC STORES
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 低い動作マージンを有するメモリにおける読
出エラーを防ぐために動作マージンを増加させる。 【構成】 多重密度または低圧電源メモリアレイにおけ
るフラッシュＥＥＰＲＯＭのゲートに電力を与えるため
のゲート電源であって、メモリセルのゲートへの供給電
圧をシステム電源Ｖｃｃより上げるマルチフェーズ電圧
ポンプ（３０２）と、不活性時にブースト電圧を維持す
る低電源スタンバイポンプ（３０４）とを含む。メモリ
のワードラインデコーダ（１０８）はいくつかの部分
（３０６−１から３０６−１５）に分けられ、各デコー
ダ部は低電源スタンバイポンプによって与えられる電荷
をストアするための貯蔵部として働く。
出エラーを防ぐために動作マージンを増加させる。 【構成】 多重密度または低圧電源メモリアレイにおけ
るフラッシュＥＥＰＲＯＭのゲートに電力を与えるため
のゲート電源であって、メモリセルのゲートへの供給電
圧をシステム電源Ｖｃｃより上げるマルチフェーズ電圧
ポンプ（３０２）と、不活性時にブースト電圧を維持す
る低電源スタンバイポンプ（３０４）とを含む。メモリ
のワードラインデコーダ（１０８）はいくつかの部分
（３０６−１から３０６−１５）に分けられ、各デコー
ダ部は低電源スタンバイポンプによって与えられる電荷
をストアするための貯蔵部として働く。
Description
【０００１】
【発明の分野】本発明は一般にメモリアレイのための電
源に関し、より特定的には、多重密度および低圧電源の
メモリアレイに用いられるフラッシュ電気的消去可能プ
ログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）セル
のゲートに電力を供給するための回路に関する。
源に関し、より特定的には、多重密度および低圧電源の
メモリアレイに用いられるフラッシュ電気的消去可能プ
ログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）セル
のゲートに電力を供給するための回路に関する。
【０００２】
【関連技術の説明】過去のメモリアレイは、広いマージ
ンによって分けられている２つ以上の状態を表すように
プログラムされたしきい値を有するアレイセルを含むの
で、ストアされた状態を決定するためにアレイセルのゲ
ートに直接電力を与えるにはメモリアレイへの、ＶCCま
たはＶDDとも呼ばれる電源供給信号ＶSUPPだけで十分で
あった。
ンによって分けられている２つ以上の状態を表すように
プログラムされたしきい値を有するアレイセルを含むの
で、ストアされた状態を決定するためにアレイセルのゲ
ートに直接電力を与えるにはメモリアレイへの、ＶCCま
たはＶDDとも呼ばれる電源供給信号ＶSUPPだけで十分で
あった。
【０００３】図１および図２はメモリアレイ１０２にお
ける多重密度のフラッシュＥＥＰＲＯＭセルのゲートに
ＶSUPPを与えるために用いられる回路を示す。多重密度
のメモリアレイを設けるための詳細は、バンクス（Ｂａ
ｎｋｓ）による「メモリセル当たりＮビットの電気的変
更可能不揮発性メモリ」と題される米国特許第５，２１
８，５６９号にあり、ここにその文献を引用により援用
する。図２はＶSUPPによって直接電力が供給される基準
セルゲートを有する基準アレイ１０４をさらに含む。基
準アレイ１０４のようなプログラム可能基準アレイを設
けるための詳細は、引用により援用される、本出願の発
明者によって１９９３年１月１２日に出願された「プロ
グラム基準」と題される米国特許連続番号０８／１６
０，５８２にある。
ける多重密度のフラッシュＥＥＰＲＯＭセルのゲートに
ＶSUPPを与えるために用いられる回路を示す。多重密度
のメモリアレイを設けるための詳細は、バンクス（Ｂａ
ｎｋｓ）による「メモリセル当たりＮビットの電気的変
更可能不揮発性メモリ」と題される米国特許第５，２１
８，５６９号にあり、ここにその文献を引用により援用
する。図２はＶSUPPによって直接電力が供給される基準
セルゲートを有する基準アレイ１０４をさらに含む。基
準アレイ１０４のようなプログラム可能基準アレイを設
けるための詳細は、引用により援用される、本出願の発
明者によって１９９３年１月１２日に出願された「プロ
グラム基準」と題される米国特許連続番号０８／１６
０，５８２にある。
【０００４】メモリアレイ１０２および基準アレイ１０
４とともに、図１はワードラインデコーダ１０８に電力
を与える読出電源１０５およびプログラム電源１０６を
含む。ＲＥＡＤ信号が与えられる間、読出電源１０５は
信号ＶＰＸとしてＶSUPPをワードラインデコーダ１０８
に与える。プログラム信号（ＰＧＭ）が与えられる間、
ＶSUPPより大きい昇圧信号が、信号ＶＰＸとしてプログ
ラム電源１０６によってワードラインデコーダ１０８に
与えられる。プログラム信号ＰＧＭはメモリセルのフロ
ーティングゲートにストアされる電子を増やすために与
えられる。消去信号が与えられる間、大きい負電圧が回
路（図示されない）によってメモリアレイ１０２のアレ
イセルのゲートに与えられる。消去電圧はメモリセルの
フローティングゲートから電子を取除くために与えられ
る。ワードラインデコーダ１０８はワードラインアドレ
スをデコードして、ワードラインＷＬ０−ＷＬＮの１つ
に対してＶＰＸを選択する。各ワードラインＷＬ０−Ｗ
ＬＮはメモリアレイ１０２の１行のアレイセルのゲート
に接続される。１行のセルのビットラインは残りの行の
対応するアレイセルに接続されて、メモリアレイ出力を
センスアンプ１１２に与える。
４とともに、図１はワードラインデコーダ１０８に電力
を与える読出電源１０５およびプログラム電源１０６を
含む。ＲＥＡＤ信号が与えられる間、読出電源１０５は
信号ＶＰＸとしてＶSUPPをワードラインデコーダ１０８
に与える。プログラム信号（ＰＧＭ）が与えられる間、
ＶSUPPより大きい昇圧信号が、信号ＶＰＸとしてプログ
ラム電源１０６によってワードラインデコーダ１０８に
与えられる。プログラム信号ＰＧＭはメモリセルのフロ
ーティングゲートにストアされる電子を増やすために与
えられる。消去信号が与えられる間、大きい負電圧が回
路（図示されない）によってメモリアレイ１０２のアレ
イセルのゲートに与えられる。消去電圧はメモリセルの
フローティングゲートから電子を取除くために与えられ
る。ワードラインデコーダ１０８はワードラインアドレ
スをデコードして、ワードラインＷＬ０−ＷＬＮの１つ
に対してＶＰＸを選択する。各ワードラインＷＬ０−Ｗ
ＬＮはメモリアレイ１０２の１行のアレイセルのゲート
に接続される。１行のセルのビットラインは残りの行の
対応するアレイセルに接続されて、メモリアレイ出力を
センスアンプ１１２に与える。
【０００５】図２において、ＶSUPPは基準アレイ１０４
の基準セルのゲートに直接与えられる。しかし、プログ
ラム不能基準セルを用いると、ＶSUPPはワードラインＷ
Ｌ０−ＷＬＮを介して基準セルのゲートに与えることが
できる。図２において、プログラム可能基準セルはワー
ドラインを介して接続されていない。なぜなら消去の時
にワードラインＷＬ０−ＷＬＮを介して与えられる大き
い負ゲート電圧が、接続されているすべての基準セルを
消去するからである。
の基準セルのゲートに直接与えられる。しかし、プログ
ラム不能基準セルを用いると、ＶSUPPはワードラインＷ
Ｌ０−ＷＬＮを介して基準セルのゲートに与えることが
できる。図２において、プログラム可能基準セルはワー
ドラインを介して接続されていない。なぜなら消去の時
にワードラインＷＬ０−ＷＬＮを介して与えられる大き
い負ゲート電圧が、接続されているすべての基準セルを
消去するからである。
【０００６】基準アレイ１０４は３／２密度のメモリに
必要な４個のセルのグループを含んで示されるが、密度
が異なればより多くのまたはより少ないセルを用いるこ
とができる。図３は単密度、３／２密度および倍密度の
メモリアレイの基準セルのための代表的なしきい値電圧
を示す。３／２密度の基準アレイ１０４では、４つのセ
ルのグループのうち２つのセルはメモリセルの状態を読
出すのに用いられる基準状態ＡおよびＢを与え、残りの
２つのセルはメモリアレイ１０２のアレイセルのしきい
値をプログラムするのに用いられる０ ０および０
０．５の状態を与える。１ １状態はプログラムされて
いない状態であり、基準を必要としないことに注意。
必要な４個のセルのグループを含んで示されるが、密度
が異なればより多くのまたはより少ないセルを用いるこ
とができる。図３は単密度、３／２密度および倍密度の
メモリアレイの基準セルのための代表的なしきい値電圧
を示す。３／２密度の基準アレイ１０４では、４つのセ
ルのグループのうち２つのセルはメモリセルの状態を読
出すのに用いられる基準状態ＡおよびＢを与え、残りの
２つのセルはメモリアレイ１０２のアレイセルのしきい
値をプログラムするのに用いられる０ ０および０
０．５の状態を与える。１ １状態はプログラムされて
いない状態であり、基準を必要としないことに注意。
【０００７】マルチプレクサ１１０−０から１１０−Ｎ
の各々は、基準アレイ１０４の４つの基準セルのそれぞ
れのグループのドレインに接続される。ＶＥＲＩＦＹ信
号が各マルチプレクサに与えられ、それがハイの状態の
ときは、アレイセルが完全にプログラムされたかどうか
をベリファイするためにＲＥＡＤ信号が与えられること
を示す。ＶＥＲＩＦＹ信号がハイなら、マルチプレクサ
は０ ０および０ ０．５状態をストアしている基準セ
ルをセンスアンプ１１２に接続して、アレイセルが正し
くプログラムされたどうかの決定を可能にする。ＶＥＲ
ＩＦＹがローなら、マルチプレクサはＡおよびＢの基準
状態の値をストアしている基準セルをセンスアンプ１１
２に接続して、アレイセルの読出を可能にする。
の各々は、基準アレイ１０４の４つの基準セルのそれぞ
れのグループのドレインに接続される。ＶＥＲＩＦＹ信
号が各マルチプレクサに与えられ、それがハイの状態の
ときは、アレイセルが完全にプログラムされたかどうか
をベリファイするためにＲＥＡＤ信号が与えられること
を示す。ＶＥＲＩＦＹ信号がハイなら、マルチプレクサ
は０ ０および０ ０．５状態をストアしている基準セ
ルをセンスアンプ１１２に接続して、アレイセルが正し
くプログラムされたどうかの決定を可能にする。ＶＥＲ
ＩＦＹがローなら、マルチプレクサはＡおよびＢの基準
状態の値をストアしている基準セルをセンスアンプ１１
２に接続して、アレイセルの読出を可能にする。
【０００８】センスアンプ１１２の個々は、メモリアレ
イ１０２からのアレイセルビットラインドレイン電流
を、マルチプレクサ１１０−０から１１０−Ｎからのそ
れぞれの基準セルドレイン電流出力と比較して、各基準
に対する各選択されたアレイセルの状態を決定する。次
にデコーダ１１４は各選択されたアレイセルに対する２
つのセンスアンプの出力をデコードし、各選択されたア
レイセルによってストアされる状態に対応する出力を与
える。
イ１０２からのアレイセルビットラインドレイン電流
を、マルチプレクサ１１０−０から１１０−Ｎからのそ
れぞれの基準セルドレイン電流出力と比較して、各基準
に対する各選択されたアレイセルの状態を決定する。次
にデコーダ１１４は各選択されたアレイセルに対する２
つのセンスアンプの出力をデコードし、各選択されたア
レイセルによってストアされる状態に対応する出力を与
える。
【０００９】プログラム可能多重密度のメモリアレイを
用いることによって、各メモリセルがストアするデータ
の密度は、倍密度以上に増やすことができる。しかし、
図３で示されるように、密度が増加すると、基準レベル
の間の動作マージンが小さくなる。たとえば、単密度を
用いると、０状態および基準状態の間のマージンは
（４．００Ｖ−２．９Ｖ＝１．１０Ｖ）である。３／２
密度の場合、マージンは５０％（４．００Ｖ−３．４５
Ｖ＝０．５５Ｖ）小さくなり、倍密度ではマージンは
０．３３Ｖに下がる。動作マージンは低圧電源メモリに
おいても減少する。なぜならＶSUPPが下がると、アレイ
セルで検出可能なしきい値の使用できる範囲が小さくな
るからである。
用いることによって、各メモリセルがストアするデータ
の密度は、倍密度以上に増やすことができる。しかし、
図３で示されるように、密度が増加すると、基準レベル
の間の動作マージンが小さくなる。たとえば、単密度を
用いると、０状態および基準状態の間のマージンは
（４．００Ｖ−２．９Ｖ＝１．１０Ｖ）である。３／２
密度の場合、マージンは５０％（４．００Ｖ−３．４５
Ｖ＝０．５５Ｖ）小さくなり、倍密度ではマージンは
０．３３Ｖに下がる。動作マージンは低圧電源メモリに
おいても減少する。なぜならＶSUPPが下がると、アレイ
セルで検出可能なしきい値の使用できる範囲が小さくな
るからである。
【００１０】多重密度または低圧電源メモリでは、低い
動作マージンは読出エラーをもたらす可能性がある。な
ぜなら時間の経過とともにセルがフローティングゲート
から電荷を失うまたは得る速度が異なるからである。
動作マージンは読出エラーをもたらす可能性がある。な
ぜなら時間の経過とともにセルがフローティングゲート
から電荷を失うまたは得る速度が異なるからである。
【００１１】さらに、低い動作マージンでは、ＶSUPPが
変わると、セル間の不一致によって読出エラーが起こる
こともある。この不一致は、メモリセル間の容量性結合
が異なることを含む。さらに、この不一致はワードライ
ンに沿ってそれぞれの位置が異なることにより、アレイ
セル間のトランスコンダクタンスが異なることも含む。
変わると、セル間の不一致によって読出エラーが起こる
こともある。この不一致は、メモリセル間の容量性結合
が異なることを含む。さらに、この不一致はワードライ
ンに沿ってそれぞれの位置が異なることにより、アレイ
セル間のトランスコンダクタンスが異なることも含む。
【００１２】さらに低い動作マージンでは、ＶSUPPの変
動は、メモリアレイ１０２および基準アレイ１０４に別
々に与えられるＶSUPP間の位相差により、より多くの読
出エラーをもたらす。
動は、メモリアレイ１０２および基準アレイ１０４に別
々に与えられるＶSUPP間の位相差により、より多くの読
出エラーをもたらす。
【００１３】
【発明の概要】本発明は多重密度または低圧電源メモリ
のような、低い動作マージンを有するメモリにおいて読
出エラーを防ぐために、動作マージンの増加を可能にす
る。
のような、低い動作マージンを有するメモリにおいて読
出エラーを防ぐために、動作マージンの増加を可能にす
る。
【００１４】本発明はさらに、容量性結合およびトラン
スコンタクタンスの違いによってもたらされるセル間の
不一致を減らすための回路を提供する。
スコンタクタンスの違いによってもたらされるセル間の
不一致を減らすための回路を提供する。
【００１５】本発明はさらにメモリアレイから基準アレ
イにフィードバックを与えることによって、メモリアレ
イおよび基準アレイに与えられる電力の間の位相差を減
じる。
イにフィードバックを与えることによって、メモリアレ
イおよび基準アレイに与えられる電力の間の位相差を減
じる。
【００１６】本発明は、メモリセルによってストアされ
る状態を決定するために、多重密度または低圧電源メモ
リアレイにおけるフラッシュＥＥＰＲＯＭメモリセルの
ゲートに電力を与えるためのゲート電源である。ゲート
電源はマルチフェーズ電圧ポンプを含み、メモリセルの
ゲートに与えられる電圧をＶSUPP以上に増加させる。昇
圧された電圧はプログラム可能しきい値間のマージンの
増加を可能にし、それによって多重密度および低圧電源
メモリにおける読出エラーを減じる。
る状態を決定するために、多重密度または低圧電源メモ
リアレイにおけるフラッシュＥＥＰＲＯＭメモリセルの
ゲートに電力を与えるためのゲート電源である。ゲート
電源はマルチフェーズ電圧ポンプを含み、メモリセルの
ゲートに与えられる電圧をＶSUPP以上に増加させる。昇
圧された電圧はプログラム可能しきい値間のマージンの
増加を可能にし、それによって多重密度および低圧電源
メモリにおける読出エラーを減じる。
【００１７】本発明は不活性モードの間昇圧された電圧
を維持するための低電源スタンバイポンプをさらに含
む。メモリアレイに対するワードラインデコーダはいく
つかの部分に分けられ、各ワードラインデコーダ部の大
きい寄生容量は貯蔵部として働いて、低電源スタンバイ
ポンプによって与えられる電荷をストアする。活性モー
ドにおいて、非選択デコーダ部の寄生容量はマルチフェ
ーズポンプがオンになる間電力を選択された部分に与え
る。
を維持するための低電源スタンバイポンプをさらに含
む。メモリアレイに対するワードラインデコーダはいく
つかの部分に分けられ、各ワードラインデコーダ部の大
きい寄生容量は貯蔵部として働いて、低電源スタンバイ
ポンプによって与えられる電荷をストアする。活性モー
ドにおいて、非選択デコーダ部の寄生容量はマルチフェ
ーズポンプがオンになる間電力を選択された部分に与え
る。
【００１８】本発明は、各デコーダ部の入力から接地さ
れるツェナー安定化ダイオードを設けることにより、リ
ードまたはベリファイの時に各デコーダ部に与えられる
電圧を規制する。ツェナー安定化ダイオードはセル間不
一致を大幅に減らす。なぜなら、各デコーダ部に与えら
れる電圧は、供給電圧の変動とともには変動しないから
である。本発明が与える昇圧されたゲート電圧は、セル
が同じ電源電圧でベリファイおよびリードされるので、
リードおよびベリファイの両方で用いられる。
れるツェナー安定化ダイオードを設けることにより、リ
ードまたはベリファイの時に各デコーダ部に与えられる
電圧を規制する。ツェナー安定化ダイオードはセル間不
一致を大幅に減らす。なぜなら、各デコーダ部に与えら
れる電圧は、供給電圧の変動とともには変動しないから
である。本発明が与える昇圧されたゲート電圧は、セル
が同じ電源電圧でベリファイおよびリードされるので、
リードおよびベリファイの両方で用いられる。
【００１９】本発明は、選択されたデコーダ部に与えら
れる電力を基準アレイにフィードバックするために、各
デコーダ部の入力に接続される基準電源をさらに含む。
基準電源が与えるフィードバックによって、基準アレイ
およびメインメモリアレイの間の位相差を減じる。メモ
リアレイおよび基準アレイの間のＡＣトラッキングをさ
らに向上させるために、基準電源はデコーダ部のワード
ラインプルアップに類似した装置と、ワードラインのＲ
Ｃ遅延の１／２に等しいＲＣ遅延とを含む。
れる電力を基準アレイにフィードバックするために、各
デコーダ部の入力に接続される基準電源をさらに含む。
基準電源が与えるフィードバックによって、基準アレイ
およびメインメモリアレイの間の位相差を減じる。メモ
リアレイおよび基準アレイの間のＡＣトラッキングをさ
らに向上させるために、基準電源はデコーダ部のワード
ラインプルアップに類似した装置と、ワードラインのＲ
Ｃ遅延の１／２に等しいＲＣ遅延とを含む。
【００２０】本発明の詳細な説明は添付された図面を参
照して説明される。
照して説明される。
【００２１】
【詳細な説明】図４および図５はフラッシュＥＥＰＲＯ
Ｍメモリアレイのメモリセルのゲートに電力を与えるた
めに、本発明で用いられる回路のブロック図を示す。電
力を与えるために、図４のゲート電源はプログラム電源
３００と、マルチフェーズポンプ３０２と、低電源スタ
ンバイポンプ３０４とを含む。メモリアレイのワードラ
インに電力を与えるためのワードラインアドレスをデコ
ードするために、ゲート電源はワードラインプリデコー
ダ３０８とワードラインデコーダ部３０６−０から３０
６−１５とを含む。ワードラインデコーダ部３０６−０
から３０６−１５は、メモリアレイ（図示されていな
い）のアレイセルのゲートへの信号をワードラインに出
力する。読出モードの時に与えられる電力を規制するた
めに、ゲート電源はツェナー安定化ダイオード３１０−
０から３１０−１５、選択トランジスタ３１２−０から
３１２−１５、およびバッファ３１４を含む。プログラ
ミングの時に非選択部を切離すために、プログラムコン
トロールスイッチ３２０−０から３２０−１５がトラン
ジスタ３１６−０から３１６−１５とともに設けられ
る。別の基準電源３１８が設けられ、フラッシュＥＥＰ
ＲＯＭ基準アレイ（図示されない）の基準セルのゲート
に電力を与える。
Ｍメモリアレイのメモリセルのゲートに電力を与えるた
めに、本発明で用いられる回路のブロック図を示す。電
力を与えるために、図４のゲート電源はプログラム電源
３００と、マルチフェーズポンプ３０２と、低電源スタ
ンバイポンプ３０４とを含む。メモリアレイのワードラ
インに電力を与えるためのワードラインアドレスをデコ
ードするために、ゲート電源はワードラインプリデコー
ダ３０８とワードラインデコーダ部３０６−０から３０
６−１５とを含む。ワードラインデコーダ部３０６−０
から３０６−１５は、メモリアレイ（図示されていな
い）のアレイセルのゲートへの信号をワードラインに出
力する。読出モードの時に与えられる電力を規制するた
めに、ゲート電源はツェナー安定化ダイオード３１０−
０から３１０−１５、選択トランジスタ３１２−０から
３１２−１５、およびバッファ３１４を含む。プログラ
ミングの時に非選択部を切離すために、プログラムコン
トロールスイッチ３２０−０から３２０−１５がトラン
ジスタ３１６−０から３１６−１５とともに設けられ
る。別の基準電源３１８が設けられ、フラッシュＥＥＰ
ＲＯＭ基準アレイ（図示されない）の基準セルのゲート
に電力を与える。
【００２２】プログラミングの時に電力を与えるため
に、図４および図５のゲート電源は、図１のプログラム
電源１０６と類似したプログラム電源３００を用いる。
プログラム電源３００はプログラム信号（ＰＧＭ）を受
取り、出力ＶＰＸＧに昇圧ＶSU PP信号を発生することに
よって応答する。
に、図４および図５のゲート電源は、図１のプログラム
電源１０６と類似したプログラム電源３００を用いる。
プログラム電源３００はプログラム信号（ＰＧＭ）を受
取り、出力ＶＰＸＧに昇圧ＶSU PP信号を発生することに
よって応答する。
【００２３】消去の時に電力を与えるために、回路（図
示されていない）は大きい負電圧をワードラインデコー
ダ部３０６−０から３０６−１５のワードライン出力に
与える。消去の間、選択されていない部のワードライン
は接地される。
示されていない）は大きい負電圧をワードラインデコー
ダ部３０６−０から３０６−１５のワードライン出力に
与える。消去の間、選択されていない部のワードライン
は接地される。
【００２４】リードまたはベリファイの時に電力を与え
るために、ＲＥＡＤ信号が与えられると直接ＶSUPPを与
える図１の回路と違って、図４はＶＰＸＧ出力線に与え
るＶ SUPP信号を昇圧するマルチフェーズポンプ３０２を
含む。昇圧されたＶSUPP信号はＲＥＡＤ信号が与えられ
ると出力され、システムオシレータ信号ＯＳＣによって
さらに制御される。ＲＥＡＤおよびＰＧＭの信号が不活
性のときにＶＰＸＧ線の昇圧されたＶSUPP信号を維持す
るために、低電源スタンバイポンプ３０４はＶ SUPP信号
を昇圧してＶＰＸＧ線に与える。低電源スタンバイポン
プ３０４による昇圧ＶSUPP信号出力は、１８０°位相が
ずれているＯＳＣＬＦおよびＯＳＣＬＦＢの２つの低周
波数オシレータ信号によって制御される。低電源スタン
バイポンプ３０４は、マルチフェーズポンプ３０２より
少ない電力を消費しながら昇圧Ｖ SUPP信号を維持する。
図４で示されるように、マルチフェーズポンプ３０２お
よび低電源スタンバイポンプ３０４を用いてＶSUPP信号
を約６ボルトに昇圧することによって、図２で示される
ように直接ＶSUPPを与える場合より大きいマージンをし
きい値間で維持することができる。
るために、ＲＥＡＤ信号が与えられると直接ＶSUPPを与
える図１の回路と違って、図４はＶＰＸＧ出力線に与え
るＶ SUPP信号を昇圧するマルチフェーズポンプ３０２を
含む。昇圧されたＶSUPP信号はＲＥＡＤ信号が与えられ
ると出力され、システムオシレータ信号ＯＳＣによって
さらに制御される。ＲＥＡＤおよびＰＧＭの信号が不活
性のときにＶＰＸＧ線の昇圧されたＶSUPP信号を維持す
るために、低電源スタンバイポンプ３０４はＶ SUPP信号
を昇圧してＶＰＸＧ線に与える。低電源スタンバイポン
プ３０４による昇圧ＶSUPP信号出力は、１８０°位相が
ずれているＯＳＣＬＦおよびＯＳＣＬＦＢの２つの低周
波数オシレータ信号によって制御される。低電源スタン
バイポンプ３０４は、マルチフェーズポンプ３０２より
少ない電力を消費しながら昇圧Ｖ SUPP信号を維持する。
図４で示されるように、マルチフェーズポンプ３０２お
よび低電源スタンバイポンプ３０４を用いてＶSUPP信号
を約６ボルトに昇圧することによって、図２で示される
ように直接ＶSUPPを与える場合より大きいマージンをし
きい値間で維持することができる。
【００２５】低電源スタンバイポンプ３０４によって与
えられる電荷をストアするための寄生容量を設けるため
に、ＶＰＸＧ線からの電力はすべてのワードラインデコ
ーダ部３０６−０から３０６−１５に別個に与えられ
る。ワードラインデコーダ部ＶＰＸ０−ＶＰＸ１５の入
力は、１ｎＦ近くまでになる大きい寄生容量を与える。
ワードラインへの電力を選択するために、ワードライン
プリデコーダ３０８はワードラインアドレス信号ＡＤＤ
（１０：７）の上位４ビットをデコードして１６ビット
の選択信号ＳＥＬ（１５：０）を与える。選択信号ＳＥ
Ｌ（１５：０）の各ビットはワードラインデコーダ部３
０６−０から３０６−１５のそれぞれの１つに接続さ
れ、活性ビットは接続されているワードラインデコーダ
部を可能化する。ワードラインデコーダ部の各々はワー
ドラインアドレスＡＤＤ（６：０）の下位６ビットを受
取り、選択されたワードライン部はワードラインアドレ
スＡＤＤ（６：０）の下位ビットをデコードしてそのＶ
ＰＸ入力から選択されたワードラインに電力を与える。
えられる電荷をストアするための寄生容量を設けるため
に、ＶＰＸＧ線からの電力はすべてのワードラインデコ
ーダ部３０６−０から３０６−１５に別個に与えられ
る。ワードラインデコーダ部ＶＰＸ０−ＶＰＸ１５の入
力は、１ｎＦ近くまでになる大きい寄生容量を与える。
ワードラインへの電力を選択するために、ワードライン
プリデコーダ３０８はワードラインアドレス信号ＡＤＤ
（１０：７）の上位４ビットをデコードして１６ビット
の選択信号ＳＥＬ（１５：０）を与える。選択信号ＳＥ
Ｌ（１５：０）の各ビットはワードラインデコーダ部３
０６−０から３０６−１５のそれぞれの１つに接続さ
れ、活性ビットは接続されているワードラインデコーダ
部を可能化する。ワードラインデコーダ部の各々はワー
ドラインアドレスＡＤＤ（６：０）の下位６ビットを受
取り、選択されたワードライン部はワードラインアドレ
スＡＤＤ（６：０）の下位ビットをデコードしてそのＶ
ＰＸ入力から選択されたワードラインに電力を与える。
【００２６】非選択デコーダ部は不能化のままであるの
で、それらのＶＰＸ入力の大きい寄生容量はＶＰＸＧ線
を通して放電し、選択されたデコーダによって選択され
た可能化されたワードラインに電力を与える。寄生容量
によって与えられる電荷は、マルチフェーズポンプがオ
ンとなる間に電力を与えるために必要である。
で、それらのＶＰＸ入力の大きい寄生容量はＶＰＸＧ線
を通して放電し、選択されたデコーダによって選択され
た可能化されたワードラインに電力を与える。寄生容量
によって与えられる電荷は、マルチフェーズポンプがオ
ンとなる間に電力を与えるために必要である。
【００２７】電圧を規制するために、ツェナー安定化ダ
イオード３１０−０から３１０−１５の第１の端部はワ
ードラインデコーダ部のそれぞれのＶＰＸ０−ＶＰＸ１
５入力に接続される。各ツェナー安定化ダイオードの第
２の端部はそれぞれの選択トランジスタ３１２−０から
３１２−１５のドレインに接続され、選択されたトラン
ジスタのソースは、ここでは接地として示されるメモリ
アレイの低電圧端子に接続される。選択トランジスタ３
１２−０から３１２−１５のゲートの各々は選択信号Ｚ
ＳＥＬ（１５：０）のそれぞれの選択ビットに接続され
る。ツェナー安定化ダイオード３１０−０から３１０−
１５はリードまたはベリファイモードの場合のみ電圧を
制御するようセットされるので、バッファ３１４はＲＥ
ＡＤ信号によって制御されるようにワードラインプリデ
コーダ３０８からの選択信号ＳＥＬ（１５：０）を接続
して、ＺＳＥＬ（１５：０）信号を与える。ＲＥＡＤ信
号が活性なら、選択信号ＳＥＬ（１５：０）はＺＳＥＬ
（１５：０）としてそのまま与えられる。ＲＥＡＤ信号
が不活性なら、バッファ３１４は線ＺＳＥＬ０−１５に
信号を与えて、選択トランジスタ３１２−０から３１２
−１５をオフにする。
イオード３１０−０から３１０−１５の第１の端部はワ
ードラインデコーダ部のそれぞれのＶＰＸ０−ＶＰＸ１
５入力に接続される。各ツェナー安定化ダイオードの第
２の端部はそれぞれの選択トランジスタ３１２−０から
３１２−１５のドレインに接続され、選択されたトラン
ジスタのソースは、ここでは接地として示されるメモリ
アレイの低電圧端子に接続される。選択トランジスタ３
１２−０から３１２−１５のゲートの各々は選択信号Ｚ
ＳＥＬ（１５：０）のそれぞれの選択ビットに接続され
る。ツェナー安定化ダイオード３１０−０から３１０−
１５はリードまたはベリファイモードの場合のみ電圧を
制御するようセットされるので、バッファ３１４はＲＥ
ＡＤ信号によって制御されるようにワードラインプリデ
コーダ３０８からの選択信号ＳＥＬ（１５：０）を接続
して、ＺＳＥＬ（１５：０）信号を与える。ＲＥＡＤ信
号が活性なら、選択信号ＳＥＬ（１５：０）はＺＳＥＬ
（１５：０）としてそのまま与えられる。ＲＥＡＤ信号
が不活性なら、バッファ３１４は線ＺＳＥＬ０−１５に
信号を与えて、選択トランジスタ３１２−０から３１２
−１５をオフにする。
【００２８】ワードラインデコーダ部３０６−０から３
０６−１５によって与えられる大きい容量性負荷はプロ
グラム電源出力をプルダウンするので、プログラミング
の時に非選択ワードラインデコーダ部を切離すために、
プログラムコントロールスイッチ３２０−０から３２０
−０がｐチャネルトランジスタ３１６−０から３１６−
１５とともに設けられる。トランジスタ３１６−１から
３１６−０はＶＰＸＧ線をそれぞれワードラインデコー
ダ３０６−０から３０６−１５のＶＰＸ０−１５入力に
接続する。トランジスタ３１６−１から３１６−０のゲ
ートは、ＰＧＭ信号およびＺＳＥＬ（１５：０）信号の
それぞれの一つによって制御されるように、それぞれの
プログラムコントロールスイッチ３２０−０から３２０
−１５によって接地またはＶＰＸＧに接続される。プロ
グラミングの間、プログラムコントロールスイッチ３２
０−０から３２０−１５はトランジスタ３１６−０から
３１６−１５のゲートを、選択された部に対しては接地
し、非選択部に対してはＶＰＸＧにそれぞれ接続する。
リードまたはベリファイの間、すべてのプログラムコン
トロールスイッチ３１６−０から３１６−１５は接地さ
れる。
０６−１５によって与えられる大きい容量性負荷はプロ
グラム電源出力をプルダウンするので、プログラミング
の時に非選択ワードラインデコーダ部を切離すために、
プログラムコントロールスイッチ３２０−０から３２０
−０がｐチャネルトランジスタ３１６−０から３１６−
１５とともに設けられる。トランジスタ３１６−１から
３１６−０はＶＰＸＧ線をそれぞれワードラインデコー
ダ３０６−０から３０６−１５のＶＰＸ０−１５入力に
接続する。トランジスタ３１６−１から３１６−０のゲ
ートは、ＰＧＭ信号およびＺＳＥＬ（１５：０）信号の
それぞれの一つによって制御されるように、それぞれの
プログラムコントロールスイッチ３２０−０から３２０
−１５によって接地またはＶＰＸＧに接続される。プロ
グラミングの間、プログラムコントロールスイッチ３２
０−０から３２０−１５はトランジスタ３１６−０から
３１６−１５のゲートを、選択された部に対しては接地
し、非選択部に対してはＶＰＸＧにそれぞれ接続する。
リードまたはベリファイの間、すべてのプログラムコン
トロールスイッチ３１６−０から３１６−１５は接地さ
れる。
【００２９】メモリアレイおよび基準アレイに与えられ
る電力の間の位相差を減ずるためのフィードバックを与
えるために、基準電源３１８はワードラインデコーダ部
３０６−０から３０６−１５のＶＰＸ０−ＶＰＸ１５入
力からのフィードバックを与えて、基準アレイのメモリ
セルのゲートに電力を与える。基準電源は基準セルへの
電力の供給を制御するために選択信号ＺＳＥＬ（１５：
０）をさらに受取る。バッファ３１４からの選択信号Ｚ
ＳＥＬ（１５：０）出力が用いられるのは、プログラム
または消去の信号が与えられるときに基準セルのしきい
値が変えられるのを防ぐために基準セルはＲＥＡＤ信号
が与えられるときのみ活性化されるからである。
る電力の間の位相差を減ずるためのフィードバックを与
えるために、基準電源３１８はワードラインデコーダ部
３０６−０から３０６−１５のＶＰＸ０−ＶＰＸ１５入
力からのフィードバックを与えて、基準アレイのメモリ
セルのゲートに電力を与える。基準電源は基準セルへの
電力の供給を制御するために選択信号ＺＳＥＬ（１５：
０）をさらに受取る。バッファ３１４からの選択信号Ｚ
ＳＥＬ（１５：０）出力が用いられるのは、プログラム
または消去の信号が与えられるときに基準セルのしきい
値が変えられるのを防ぐために基準セルはＲＥＡＤ信号
が与えられるときのみ活性化されるからである。
【００３０】図４および５のコンポーネントについての
より詳細な回路は次の図面で示される。
より詳細な回路は次の図面で示される。
【００３１】「マルチフェーズポンプ３０２」図７は図
４のマルチフェーズポンプ３０２の詳細な図である。マ
ルチフェーズポンプに用いられる回路は、引用により援
用される「ドレイン電源」と題される、１９９２年１０
月２２日に出願された米国特許出願連続番号０７／９６
４，６９７号に記載されている。図４のマルチフェーズ
ポンプはクロックジェネレータと複数個のポンプ部５３
１−５３８とを含む。
４のマルチフェーズポンプ３０２の詳細な図である。マ
ルチフェーズポンプに用いられる回路は、引用により援
用される「ドレイン電源」と題される、１９９２年１０
月２２日に出願された米国特許出願連続番号０７／９６
４，６９７号に記載されている。図４のマルチフェーズ
ポンプはクロックジェネレータと複数個のポンプ部５３
１−５３８とを含む。
【００３２】クロックジェネレータはクロックドライバ
部およびクロック遅延部とを含む。クロックドライバ部
はＮＡＮＤゲート５００ならびにインバータ５０２およ
び５０４を含む。ＮＡＮＤゲート５００の入力はＯＳＣ
クロック信号およびインバータ５０４を介してＲＥＡＤ
信号を受取る。ＮＡＮＤゲートの出力はインバータ５０
２に接続される。インバータ５０２の出力は遅延部への
入力として第１のクロック位相信号を与える。
部およびクロック遅延部とを含む。クロックドライバ部
はＮＡＮＤゲート５００ならびにインバータ５０２およ
び５０４を含む。ＮＡＮＤゲート５００の入力はＯＳＣ
クロック信号およびインバータ５０４を介してＲＥＡＤ
信号を受取る。ＮＡＮＤゲートの出力はインバータ５０
２に接続される。インバータ５０２の出力は遅延部への
入力として第１のクロック位相信号を与える。
【００３３】クロックジェネレータはさらにクロック遅
延部を含み、これはインバータゲート５１１から５１４
および遅延素子５２１から５２３を含む。インバータ５
１１の入力はインバータ５０２の出力に接続され、ドラ
イバ部からの第１のクロック位相信号出力を受取り、そ
の出力に第２のクロック位相信号を発生する。遅延素子
５２１の入力はインバータ５１１の出力に接続され、遅
延素子５２１の出力は第３のクロック位相信号を規定
し、インバータ５１２の入力に接続される。遅延素子５
２２の入力は第４のクロック位相信号を規定するインバ
ータ５１２の出力に接続され、遅延素子５２２の出力は
第５のクロック位相信号を規定し、インバータ５１３の
入力に接続される。遅延素子５２３の入力は第６のクロ
ック位相信号を規定するインバータ５１３の出力に接続
され、遅延素子５２３の出力は第７のクロック位相信号
を規定し、インバータ５１４の入力に接続される。イン
バータ５１４の出力は第８のクロック位相信号を与え
る。
延部を含み、これはインバータゲート５１１から５１４
および遅延素子５２１から５２３を含む。インバータ５
１１の入力はインバータ５０２の出力に接続され、ドラ
イバ部からの第１のクロック位相信号出力を受取り、そ
の出力に第２のクロック位相信号を発生する。遅延素子
５２１の入力はインバータ５１１の出力に接続され、遅
延素子５２１の出力は第３のクロック位相信号を規定
し、インバータ５１２の入力に接続される。遅延素子５
２２の入力は第４のクロック位相信号を規定するインバ
ータ５１２の出力に接続され、遅延素子５２２の出力は
第５のクロック位相信号を規定し、インバータ５１３の
入力に接続される。遅延素子５２３の入力は第６のクロ
ック位相信号を規定するインバータ５１３の出力に接続
され、遅延素子５２３の出力は第７のクロック位相信号
を規定し、インバータ５１４の入力に接続される。イン
バータ５１４の出力は第８のクロック位相信号を与え
る。
【００３４】マルチフェーズポンプはポンプ部５３１か
ら５３８を含む。ポンプ部５３１の入力はインバータ５
０２の出力に接続され、第１のクロック位相信号を受取
る。ポンプ部５３２の入力はインバータ５１１の出力に
接続され、第２のクロック位相信号を受取る。同様に、
ポンプ部５３３から５３８の入力は遅延素子５２１、イ
ンバータ５１２、遅延素子５２２、インバータ５１３、
遅延素子５２３、およびインバータ５１４のそれぞれの
出力に接続され、対応する第３から第８のクロック位相
信号を受取る。ポンプ部５３１から５３８の出力はポン
プアップされたノードＶＰＸＧに接続され、ＶSUPPより
大きいレベルの電圧を与える。
ら５３８を含む。ポンプ部５３１の入力はインバータ５
０２の出力に接続され、第１のクロック位相信号を受取
る。ポンプ部５３２の入力はインバータ５１１の出力に
接続され、第２のクロック位相信号を受取る。同様に、
ポンプ部５３３から５３８の入力は遅延素子５２１、イ
ンバータ５１２、遅延素子５２２、インバータ５１３、
遅延素子５２３、およびインバータ５１４のそれぞれの
出力に接続され、対応する第３から第８のクロック位相
信号を受取る。ポンプ部５３１から５３８の出力はポン
プアップされたノードＶＰＸＧに接続され、ＶSUPPより
大きいレベルの電圧を与える。
【００３５】図４のマルチフェーズポンプは複数個のポ
ンプ部とともにクロックジェネレータを含んで出力電圧
におけるリプルを減少させる。なぜならＶＰＸポンプ５
３１から５３８の一つのような単相チャージポンプは、
クロックサイクルの半分の間しか電流を供給できないか
らである。ポンプを２つだけ設け、第１のポンプがクロ
ック信号の半分のハイである間に電流を与え、第２のポ
ンプがクロック信号のローである半分の間電流を与えれ
ば、負荷容量が非常に大きくない限り認められないリプ
ルをもたらす。８個のポンプ全部を接続し、図７に示さ
れるクロックドライバ部およびクロック遅延部を用いて
常に１つのポンプが電流を送るよう、１つのポンプから
次のポンプへのクロックを遅延させることにより、リプ
ルを減少させることができる。
ンプ部とともにクロックジェネレータを含んで出力電圧
におけるリプルを減少させる。なぜならＶＰＸポンプ５
３１から５３８の一つのような単相チャージポンプは、
クロックサイクルの半分の間しか電流を供給できないか
らである。ポンプを２つだけ設け、第１のポンプがクロ
ック信号の半分のハイである間に電流を与え、第２のポ
ンプがクロック信号のローである半分の間電流を与えれ
ば、負荷容量が非常に大きくない限り認められないリプ
ルをもたらす。８個のポンプ全部を接続し、図７に示さ
れるクロックドライバ部およびクロック遅延部を用いて
常に１つのポンプが電流を送るよう、１つのポンプから
次のポンプへのクロックを遅延させることにより、リプ
ルを減少させることができる。
【００３６】図８は図７に示されるＶＰＸポンプ部をよ
り詳細に示す。ポンプ部４３１から４３８の各々はその
構成および動作が同じであるので、１つのポンプ部のみ
を説明する。図８に示されるポンプ部は、インバータゲ
ート６０１から６１０、ＮＯＲゲート６２１、およびＮ
ＡＮＤゲート６２２からなるポンプクロックドライバを
含む。ポンプクロックドライバはクロック位相信号ＯＳ
ＣＩＮを受取り、それに応答して内部クロック位相ＰＨ
Ｉ１、ＰＨＩ２、およびＰＨＩ３を発生する。図８のポ
ンプ部はさらにパストランジスタＴ１、Ｔ２、ポンプキ
ャパシタＣ６３１、第１の相殺回路、第２の相殺回路、
バックチャージ防止トランジスタＴ３、ブースタダイオ
ード接続トランジスタＴ４、および初期化トランジスタ
Ｔ６を含む。
り詳細に示す。ポンプ部４３１から４３８の各々はその
構成および動作が同じであるので、１つのポンプ部のみ
を説明する。図８に示されるポンプ部は、インバータゲ
ート６０１から６１０、ＮＯＲゲート６２１、およびＮ
ＡＮＤゲート６２２からなるポンプクロックドライバを
含む。ポンプクロックドライバはクロック位相信号ＯＳ
ＣＩＮを受取り、それに応答して内部クロック位相ＰＨ
Ｉ１、ＰＨＩ２、およびＰＨＩ３を発生する。図８のポ
ンプ部はさらにパストランジスタＴ１、Ｔ２、ポンプキ
ャパシタＣ６３１、第１の相殺回路、第２の相殺回路、
バックチャージ防止トランジスタＴ３、ブースタダイオ
ード接続トランジスタＴ４、および初期化トランジスタ
Ｔ６を含む。
【００３７】第１の相殺回路は初期化トランジスタＴ５
および結合キャパシタＣ６３２からなり、パストランジ
スタＴ１に係るしきい値降下ｖt1を相殺する。第２の相
殺回路は初期化トランジスタＴ６および結合キャパシタ
Ｃ６３３からなり、パストランジスタＴ２に係るしきい
値降下ｖt2を相殺する。内部位相クロックＰＨＩ１、Ｐ
ＨＩ２、およびＰＨＩ３はそれぞれのキャパシタＣ６３
１、Ｃ６３２およびＣ６３３の一方側に設けられる。結
合キャパシタＣ６３２の他方側はノードＣにおいてパス
トランジスタＴ１のゲートに接続される。ポンプキャパ
シタＣ６３１の他方側はノードＰＭＰに接続される。結
合キャパシタＣ６３３の他方側はパストランジスタＴ２
のゲートに接続される。
および結合キャパシタＣ６３２からなり、パストランジ
スタＴ１に係るしきい値降下ｖt1を相殺する。第２の相
殺回路は初期化トランジスタＴ６および結合キャパシタ
Ｃ６３３からなり、パストランジスタＴ２に係るしきい
値降下ｖt2を相殺する。内部位相クロックＰＨＩ１、Ｐ
ＨＩ２、およびＰＨＩ３はそれぞれのキャパシタＣ６３
１、Ｃ６３２およびＣ６３３の一方側に設けられる。結
合キャパシタＣ６３２の他方側はノードＣにおいてパス
トランジスタＴ１のゲートに接続される。ポンプキャパ
シタＣ６３１の他方側はノードＰＭＰに接続される。結
合キャパシタＣ６３３の他方側はパストランジスタＴ２
のゲートに接続される。
【００３８】図８に示されるポンプ部の動作は図９の波
形図を参照して次に説明する。動作において、ノードＣ
は初期化トランジスタＴ５によって時刻ｔ１においてＶ
SUPPに予め充電されていると仮定する。時刻ｔ２におい
てノードＢがハイになると、ノードＣはキャパシタＣ６
３２によって引上げられてＴ１をオンにし、それによっ
てノードＰＭＰはパストランジスタＴ１に係るｖt1のし
きい値損失なしでＶSU PPに充電される。パストランジス
タＴ１は、ポンプキャパシタＣ６３１のバックチャージ
を防ぐために、内部クロック位相ＰＨＩ１がハイになる
時刻ｔ３より前にオフにされる。
形図を参照して次に説明する。動作において、ノードＣ
は初期化トランジスタＴ５によって時刻ｔ１においてＶ
SUPPに予め充電されていると仮定する。時刻ｔ２におい
てノードＢがハイになると、ノードＣはキャパシタＣ６
３２によって引上げられてＴ１をオンにし、それによっ
てノードＰＭＰはパストランジスタＴ１に係るｖt1のし
きい値損失なしでＶSU PPに充電される。パストランジス
タＴ１は、ポンプキャパシタＣ６３１のバックチャージ
を防ぐために、内部クロック位相ＰＨＩ１がハイになる
時刻ｔ３より前にオフにされる。
【００３９】内部クロック位相ＰＨＩ１が時刻ｔ３でハ
イになると、ノードＰＭＰはＶSUPPより高い値に引上げ
られる。次に、内部クロック位相ＰＨＩ３が時刻ｔ４で
ハイになると、ノードＰＭＰＧＡＴＥは引上げられてパ
ストランジスタＴ２をオンにし、それによってトランジ
スタＴ２に係るしきい値降下ｖt2なしでノードＰＭＰの
電圧をノードＶＰＸＧに渡す。大きいポンピングキャパ
シタＣ６３１を駆動するインバータ６０５は、電荷の大
部分がＰＨＩ１信号が与えられる初期の段階で送られる
ような大きさに設定される。これによって最小の出力ト
ランジスタＴ２となる。なぜならトランジスタＴ２はＰ
ＨＩ１信号のより長い間大きいゲートオーバドライブを
有するからである。
イになると、ノードＰＭＰはＶSUPPより高い値に引上げ
られる。次に、内部クロック位相ＰＨＩ３が時刻ｔ４で
ハイになると、ノードＰＭＰＧＡＴＥは引上げられてパ
ストランジスタＴ２をオンにし、それによってトランジ
スタＴ２に係るしきい値降下ｖt2なしでノードＰＭＰの
電圧をノードＶＰＸＧに渡す。大きいポンピングキャパ
シタＣ６３１を駆動するインバータ６０５は、電荷の大
部分がＰＨＩ１信号が与えられる初期の段階で送られる
ような大きさに設定される。これによって最小の出力ト
ランジスタＴ２となる。なぜならトランジスタＴ２はＰ
ＨＩ１信号のより長い間大きいゲートオーバドライブを
有するからである。
【００４０】トランジスタＴ４は時刻ｔ３の間ノードＰ
ＭＰＧＡＴＥにさらなるプリチャージを与える働きをす
る。これが必要なのは、ノードＶＰＸＧの負荷が重く時
刻ｔ４においてノードＰＭＰＧＡＴＥにさらなる電荷を
与えることができないかもしれないからである。時刻ｔ
４でノードＰＭＰＧＡＴＥにさらなる電荷を与えるため
に初期化トランジスタＴ６も用いられる。バックチャー
ジ防止トランジスタＴ３はサイクル間でノードＰＭＰＧ
ＡＴＥを放電しＶSUPPに維持するために用いられ、ノー
ドＰＭＰＧＡＴＥによるキャパシタＣ６３１のバックチ
ャージを防ぐ。
ＭＰＧＡＴＥにさらなるプリチャージを与える働きをす
る。これが必要なのは、ノードＶＰＸＧの負荷が重く時
刻ｔ４においてノードＰＭＰＧＡＴＥにさらなる電荷を
与えることができないかもしれないからである。時刻ｔ
４でノードＰＭＰＧＡＴＥにさらなる電荷を与えるため
に初期化トランジスタＴ６も用いられる。バックチャー
ジ防止トランジスタＴ３はサイクル間でノードＰＭＰＧ
ＡＴＥを放電しＶSUPPに維持するために用いられ、ノー
ドＰＭＰＧＡＴＥによるキャパシタＣ６３１のバックチ
ャージを防ぐ。
【００４１】前に述べたように、図８のポンプ部は図７
のポンプ部４３１から４３８を表わす。図７のポンプ部
４３２は第１のクロック位相信号の反転信号である第２
のクロック位相信号によって駆動されるので、ポンプ部
４３１のＶＰＸＧ出力がオンとなる間ポンプ部４３２の
ＶＰＸＧ出力はオフとなる。同様に、ポンプ部４３４、
４３６、および４３８は、対応するポンプ部４３３、４
３５、および４３７がオンの間オフとなる。各々の高速
のポンプ部へのクロック信号を遅延することにより、ポ
ンプアップされたノードＶＰＸＧに電流を与えるポンプ
部が必ず１つあり、リプルの影響を減じる。
のポンプ部４３１から４３８を表わす。図７のポンプ部
４３２は第１のクロック位相信号の反転信号である第２
のクロック位相信号によって駆動されるので、ポンプ部
４３１のＶＰＸＧ出力がオンとなる間ポンプ部４３２の
ＶＰＸＧ出力はオフとなる。同様に、ポンプ部４３４、
４３６、および４３８は、対応するポンプ部４３３、４
３５、および４３７がオンの間オフとなる。各々の高速
のポンプ部へのクロック信号を遅延することにより、ポ
ンプアップされたノードＶＰＸＧに電流を与えるポンプ
部が必ず１つあり、リプルの影響を減じる。
【００４２】図１０は図７の遅延回路４２１−４２３を
詳細に示す。前に述べたように、遅延回路はＶＰＸポン
プ段間にクロック遅延を与える。遅延素子４２１から４
２３の各々は、その構成および動作が同一であるので、
１つの遅延素子のみを説明する。遅延素子はＲＣ遅延回
路８００を含み、シュミットトリガ回路８５０がその後
に続く。
詳細に示す。前に述べたように、遅延回路はＶＰＸポン
プ段間にクロック遅延を与える。遅延素子４２１から４
２３の各々は、その構成および動作が同一であるので、
１つの遅延素子のみを説明する。遅延素子はＲＣ遅延回
路８００を含み、シュミットトリガ回路８５０がその後
に続く。
【００４３】ＲＣ遅延回路８００はインバータ８０２、
抵抗８０４、およびキャパシタ８０６を含む。インバー
タ８０２の入力はクロック位相信号ＯＳＣＩＮを受取
り、遅延素子の入力を規定する。抵抗８０４およびキャ
パシタ８０６の結合は、ＯＳＣＩＮ入力信号から遅延か
つ反転された信号を与える。
抵抗８０４、およびキャパシタ８０６を含む。インバー
タ８０２の入力はクロック位相信号ＯＳＣＩＮを受取
り、遅延素子の入力を規定する。抵抗８０４およびキャ
パシタ８０６の結合は、ＯＳＣＩＮ入力信号から遅延か
つ反転された信号を与える。
【００４４】シュミットトリガ回路８５０はｐチャネル
トランジスタ８５１から８５３、ｎチャネルトランジス
タ８６１から８６３、ソース縮退抵抗８７１−８７２、
おびインバータ８８０を含む。トランジスタ８５１およ
び８６１のゲートによって規定されるシュミットトリガ
回路の入力は、遅延されかつ反転された信号を受取る。
シュミットトリガ回路の出力ＯＳＣＯＵＴは、インバー
タ８８０の出力によって規定される。トランジスタ８６
１および８６２の間のノードＬ１の引きはずし点は、ト
ランジスタ８６３対トランジスタ８６２および抵抗８７
２の直列組合せの割合によって決定される。トランジス
タ８５１および８５２間のノードＵ１の引きはずし点
は、トランジスタ８５３対トランジスタ８５２および抵
抗８７１の直列組合せの割合によって決定される。抵抗
８７１および８７２はトランジスタ８５２および８６２
の温度係数に比べて相対的に小さい正の係数を有するの
で、これらの抵抗はシュミットトリガ回路にＶSUPPを与
えかつ温度補償を与える働きをする。
トランジスタ８５１から８５３、ｎチャネルトランジス
タ８６１から８６３、ソース縮退抵抗８７１−８７２、
おびインバータ８８０を含む。トランジスタ８５１およ
び８６１のゲートによって規定されるシュミットトリガ
回路の入力は、遅延されかつ反転された信号を受取る。
シュミットトリガ回路の出力ＯＳＣＯＵＴは、インバー
タ８８０の出力によって規定される。トランジスタ８６
１および８６２の間のノードＬ１の引きはずし点は、ト
ランジスタ８６３対トランジスタ８６２および抵抗８７
２の直列組合せの割合によって決定される。トランジス
タ８５１および８５２間のノードＵ１の引きはずし点
は、トランジスタ８５３対トランジスタ８５２および抵
抗８７１の直列組合せの割合によって決定される。抵抗
８７１および８７２はトランジスタ８５２および８６２
の温度係数に比べて相対的に小さい正の係数を有するの
で、これらの抵抗はシュミットトリガ回路にＶSUPPを与
えかつ温度補償を与える働きをする。
【００４５】ＯＳＣＩＮおよびＯＳＣＯＵＴ間の遅延が
図７に示されるＯＳＣ信号の周波数に比べて長くなる
と、ＯＳＣＯＵＴはＯＳＣＩＮの追従を止める。ＯＳＣ
ＯＵＴがＯＳＣＩＮを確実に追従するには、抵抗８０４
およびキャパシタ８０６の値は、ＯＳＣと同じ遅延を与
えるよう設定されるべきである。
図７に示されるＯＳＣ信号の周波数に比べて長くなる
と、ＯＳＣＯＵＴはＯＳＣＩＮの追従を止める。ＯＳＣ
ＯＵＴがＯＳＣＩＮを確実に追従するには、抵抗８０４
およびキャパシタ８０６の値は、ＯＳＣと同じ遅延を与
えるよう設定されるべきである。
【００４６】「低電源スタンバイポンプ３０４」図１１
は図４の低電源スタンバイポンプ部３０４をより詳細に
示す。低電源スタンバイポンプは、スタンバイモードの
間寄生容量の電荷の貯蔵部が完全に充電されることを保
つために用いられる簡単な２段チャージポンプである。
低電源スタンバイポンプは３つのパストランジスタ９０
０から９０４および２つのポンプキャパシタＣ９０６お
よびＣ９０８を含む。
は図４の低電源スタンバイポンプ部３０４をより詳細に
示す。低電源スタンバイポンプは、スタンバイモードの
間寄生容量の電荷の貯蔵部が完全に充電されることを保
つために用いられる簡単な２段チャージポンプである。
低電源スタンバイポンプは３つのパストランジスタ９０
０から９０４および２つのポンプキャパシタＣ９０６お
よびＣ９０８を含む。
【００４７】パストランジスタ９００のゲートおよびド
レインはＶSUPPに接続され、その出力から２段ポンプへ
の入力を与える。第１段のポンプはポンプキャパシタＣ
９０６に接続されるＯＳＣＬＦクロックドライバ信号に
よって駆動される。ＯＳＣＬＦは約１ＭＨｚの低周波数
信号である。ポンプキャパシタＣ９０６の出力はパスト
ランジスタ９００のソースとともにパストランジスタ９
０２のゲートおよびドレインに接続され、ＯＳＣＬＦが
ハイのときトランジスタ９０２のソース電圧をＶSUPP以
上に昇圧する。第２段のポンプはＯＳＣＬＦＢ信号によ
って駆動され、これはＯＳＣＬＦ信号と１８０°位相が
ずれている。ＯＳＣＬＦＢ信号はポンプキャパシタＣ９
０８の入力に与えられる。ポンプトランジスタＣ９０８
の出力はパストランジスタ９０２のソースとともにパス
トランジスタ９０３のゲートおよびドレインに接続さ
れ、ＯＳＣＬＦがローのときトランジスタ９０４のソー
スで電圧をＶSUPP以上に昇圧する。トランジスタ９０４
のソースは低電源スタンバイポンプのＶＰＸＧ出力を形
成する。
レインはＶSUPPに接続され、その出力から２段ポンプへ
の入力を与える。第１段のポンプはポンプキャパシタＣ
９０６に接続されるＯＳＣＬＦクロックドライバ信号に
よって駆動される。ＯＳＣＬＦは約１ＭＨｚの低周波数
信号である。ポンプキャパシタＣ９０６の出力はパスト
ランジスタ９００のソースとともにパストランジスタ９
０２のゲートおよびドレインに接続され、ＯＳＣＬＦが
ハイのときトランジスタ９０２のソース電圧をＶSUPP以
上に昇圧する。第２段のポンプはＯＳＣＬＦＢ信号によ
って駆動され、これはＯＳＣＬＦ信号と１８０°位相が
ずれている。ＯＳＣＬＦＢ信号はポンプキャパシタＣ９
０８の入力に与えられる。ポンプトランジスタＣ９０８
の出力はパストランジスタ９０２のソースとともにパス
トランジスタ９０３のゲートおよびドレインに接続さ
れ、ＯＳＣＬＦがローのときトランジスタ９０４のソー
スで電圧をＶSUPP以上に昇圧する。トランジスタ９０４
のソースは低電源スタンバイポンプのＶＰＸＧ出力を形
成する。
【００４８】こうして、低電源スタンバイポンプの２段
は、クロック信号ＯＳＣＬＦのハイおよびローの両方の
フェーズで昇圧されたＶSUPP信号を与える。段の数が制
限されているので図７のマルチ段のマルチフェーズポン
プより電力消費が少ない。さらに、低電源スタンバイポ
ンプの出力電流はＶＰＸＧの容量性負荷に比べて非常に
小さいので、起こる電圧リプルは重要ではない。
は、クロック信号ＯＳＣＬＦのハイおよびローの両方の
フェーズで昇圧されたＶSUPP信号を与える。段の数が制
限されているので図７のマルチ段のマルチフェーズポン
プより電力消費が少ない。さらに、低電源スタンバイポ
ンプの出力電流はＶＰＸＧの容量性負荷に比べて非常に
小さいので、起こる電圧リプルは重要ではない。
【００４９】「基準電源３１８」図１２は図５の基準電
源３１８をより詳細に示す。この基準電源は出力ＲＥＦ
ＳＵＰのために基準アレイのゲートに電圧を与える。基
準電源は複数個のｐチャネルトランジスタ１０００−０
から１０００−１５およびＲＣ時間遅延回路１００２を
含む。
源３１８をより詳細に示す。この基準電源は出力ＲＥＦ
ＳＵＰのために基準アレイのゲートに電圧を与える。基
準電源は複数個のｐチャネルトランジスタ１０００−０
から１０００−１５およびＲＣ時間遅延回路１００２を
含む。
【００５０】図４のワードラインデコーダ部に与えられ
る電力のフィードバックは、ＶＰＸ０−１５入力をそれ
ぞれｐチャネルトランジスタ１０００−０から１０００
−１５のソースに接続する線によって与えられる。この
ようなフィードバックによって、電源電圧がワードライ
ンデコーダ部に与えられる前に起こる位相変動をなく
す。トランジスタ１０００−０から１０００−１５は、
ワードラインデコーダ部のワードラインプルアップと同
一の特性を有する装置を与え、メインメモリアレイおよ
び基準アレイの間のＡＣトラッキングを向上させる。ト
ランジスタ１０００−０から１０００−１５のドレイン
は一緒に接続されてＲＣ時間遅延回路１００２の入力を
形成する。ＲＣ遅延回路はメインメモリアレイのワード
ラインの遅延の半分に等価な時間遅延を与えてさらにＡ
Ｃトラッキングを向上させる。
る電力のフィードバックは、ＶＰＸ０−１５入力をそれ
ぞれｐチャネルトランジスタ１０００−０から１０００
−１５のソースに接続する線によって与えられる。この
ようなフィードバックによって、電源電圧がワードライ
ンデコーダ部に与えられる前に起こる位相変動をなく
す。トランジスタ１０００−０から１０００−１５は、
ワードラインデコーダ部のワードラインプルアップと同
一の特性を有する装置を与え、メインメモリアレイおよ
び基準アレイの間のＡＣトラッキングを向上させる。ト
ランジスタ１０００−０から１０００−１５のドレイン
は一緒に接続されてＲＣ時間遅延回路１００２の入力を
形成する。ＲＣ遅延回路はメインメモリアレイのワード
ラインの遅延の半分に等価な時間遅延を与えてさらにＡ
Ｃトラッキングを向上させる。
【００５１】本発明は上記のように具体的に示されてい
るが、これは当業者に本発明を作成および使用すること
を教示するためにある。多くの変形は、前掲の特許請求
の範囲によって規定される本発明の範囲内にある。たと
えば、本発明はフラッシュＥＥＰＲＯＭセルでないメモ
リセルまたは基準セルのための動作マージンを増やすた
めに用いられてもよい。
るが、これは当業者に本発明を作成および使用すること
を教示するためにある。多くの変形は、前掲の特許請求
の範囲によって規定される本発明の範囲内にある。たと
えば、本発明はフラッシュＥＥＰＲＯＭセルでないメモ
リセルまたは基準セルのための動作マージンを増やすた
めに用いられてもよい。
【図１】多重密度のフラッシュＥＥＰＲＯＭメモリアレ
イにおけるメモリセルのゲートにメモリアレイ電源供給
信号ＶSUPPを与えるために用いられる回路の図である。
イにおけるメモリセルのゲートにメモリアレイ電源供給
信号ＶSUPPを与えるために用いられる回路の図である。
【図２】多重密度のフラッシュＥＥＰＲＯＭメモリアレ
イにおけるメモリセルのゲートにメモリアレイ電源供給
信号ＶSUPPを与えるために用いられる回路の図である。
イにおけるメモリセルのゲートにメモリアレイ電源供給
信号ＶSUPPを与えるために用いられる回路の図である。
【図３】単密度、３／２密度および倍密度のメモリアレ
イの基準セルに対する代表的なしきい値電圧値を示す図
である。
イの基準セルに対する代表的なしきい値電圧値を示す図
である。
【図４】ゲート電源のために、本発明で用いられる回路
のブロック図である。
のブロック図である。
【図５】ゲート電源のために、本発明で用いられる回路
のブロック図である。
のブロック図である。
【図６】本発明の昇圧されたＶSUPP信号を用いて、基準
セルのための代表的なしきい値電圧値を示す図である。
セルのための代表的なしきい値電圧値を示す図である。
【図７】図４のマルチフェーズポンプをより詳細に示す
図である。
図である。
【図８】図７のＶＰＸポンプ部をより詳細に示す図であ
る。
る。
【図９】図８のＶＰＸポンプ部の特定インターバルノー
ドでの種々の信号を示すタイミング図である。
ドでの種々の信号を示すタイミング図である。
【図１０】図７の遅延回路をより詳細に示す図である。
【図１１】図４の低電源スタンバイポンプをより詳細に
示す図である。
示す図である。
【図１２】図５の基準電源をより詳細に示す図である。
３００ プログラム電源 ３０２ マルチフェーズポンプ ３０４ 低電源スタンバイポンプ ３０８ ワードラインプリデコーダ ３０６−０から３０６−１５ ワードラインデコーダ部 ３１０−０から３１０−１５ ツェナー安定化ダイオー
ド ３１２−０から３１２−１５ 選択トランジスタ ３１４ バッファ ３２０−０から３２０−０ プログラムコントロールス
イッチ ３１６−０から３１６−１５ トランジスタ ３１８ 基準電源
ド ３１２−０から３１２−１５ 選択トランジスタ ３１４ バッファ ３２０−０から３２０−０ プログラムコントロールス
イッチ ３１６−０から３１６−１５ トランジスタ ３１８ 基準電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー・イー・クリーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870 (72)発明者 シェイン・シィ・ホールマー アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870
Claims (13)
- 【請求項１】 アレイセルによってストアされる複数個
の可能な状態のうちある状態を決定するために、メモリ
アレイのアレイセルのゲートに電力を与えるためのゲー
ト電源であって、 第１の電源供給信号ＶSUPPを与えるための電源を含み、
前記第１の電源供給信号がアレイセルのゲートに与えら
れると、前記複数個の可能な状態の間に動作マージンが
存在し、さらに前記動作マージンが増加するよう、前記
アレイセルのゲートに前記第１の電源供給信号を与える
ための手段を含む、ゲート電源。 - 【請求項２】 前記第１の電源供給信号を与えるための
前記手段は、前記第１の電源供給信号のある大きさを昇
圧し、前記昇圧された信号をアレイセルのゲートに与え
るためのマルチフェーズポンプを含む、請求項１に記載
のゲート電源。 - 【請求項３】 前記マルチフェーズポンプは複数個の位
相のずれたクロック信号を発生するためのクロックと、 複数個のチャージポンプ部とを含み、各チャージポンプ
部の入力は前記複数個の位相のずれたクロック信号の対
応する１つを受取るよう接続され、出力はＶＰＧＸ出力
線に接続される、請求項２に記載のゲート電源。 - 【請求項４】 前記クロックはクロック位相信号を発生
するためのクロックドライバと、 前記クロック位相信号に応答し、各々が前の１つに相対
して遅延される複数個の位相のずれたクロック信号を発
生するための遅延手段とを含む、請求項３に記載のゲー
ト電源。 - 【請求項５】 前記遅延手段は複数個のインバータと、 複数個の遅延素子とを含み、前記複数個の遅延素子の各
々はＲＣ遅延回路とシュミットトリガ回路とを含み、前
記ＲＣ遅延回路の入力は入力信号に接続され、かつ出力
を有し、前記シュミットトリガの入力は前記ＲＣ遅延回
路の出力に接続され、その出力は前記入力信号に対して
反転および遅延される出力信号を出力する、請求項４に
記載のゲート電源。 - 【請求項６】 前記複数個のチャージポンプ部の各々は
ドレインがシステム電源に接続され、ソースがプリチャ
ージノードに接続され、ゲートが第２の内部ノードに接
続される第１のｎチャネルパストランジスタと、 一方側が前記プリチャージノードに接続され、他方側が
第１の内部クロック位相を受取るよう接続されるポンプ
キャパシタと、 ドレインが前記プリチャージノードに接続され、ソース
が出力ノードに接続され、ゲートが第２の内部ノードに
接続される、第２のｎチャネルパストランジスタとを含
む、請求項３に記載のゲート電源。 - 【請求項７】 前記複数個のチャージポンプ部はさらに
前記システム電源および前記２の内部ノード間に接続さ
れるバックチャージトランジスタと、 前記プリチャージノードおよび前記第２の内部ノードの
間に接続されるブースタダイオード接続トランジスタと
を含む、請求項６に記載のゲート電源。 - 【請求項８】 前記第１の電源供給信号を与えるための
前記手段は、前記アレイセルのゲートと第２のメモリア
レイ電源供給信号の間に接続されるツェナー安定化ダイ
オードをさらに含む、請求項２に記載のゲート電源。 - 【請求項９】 入力が前記アレイセルのゲートに接続さ
れ、出力が基準アレイの基準セルのゲートに接続される
基準電源をさらに含み、前記基準電源は前記マルチフェ
ーズポンプおよび前記アレイセルのゲート間に接続され
るワードラインのＲＣ遅延の１／２にほぼ等しいＲＣ遅
延を与える、請求項１に記載のゲート電源。 - 【請求項１０】 前記第１の電源供給信号を与えるため
の前記手段は、前記アレイセルのゲートおよび第２の電
源供給信号の間に接続されるツェナー安定化ダイオード
を含む、請求項１に記載のゲート電源。 - 【請求項１１】 アレイセルのしきい値を決定するため
に、フラッシュＥＥＰＲＯＭメモリアレイのワードライ
ンに電力を与えるためのゲート電源であって、 リードモードが活性のとき、ＶＰＧＸ線に与える第１の
メモリアレイ電源供給信号の大きさを昇圧するためのマ
ルチフェーズポンプと、 前記リードモードが不活性のとき、前記ＶＰＧＸ線に与
える前記第１のメモリアレイ電源供給信号の大きさを昇
圧するための低電源スタンバイポンプと、 マルチビット選択信号を与えるために、ワードラインア
ドレス信号の一部をデコードするためのワードラインプ
リデコーダと、 複数個のワードラインデコーダ部とを含み、各デコーダ
部は前記マルチビット選択信号のそれぞれの選択ビット
に接続され、各デコーダ部は、それぞれの選択ビットが
活性化されることにより選択されるとき、前記ワードラ
インアドレス信号のある部分をデコードして、前記ＶＰ
ＧＸ線に接続されるＶＰＸ入力から電力を前記メモリア
レイの前記ワードラインの所与のワードラインに向け、
各デコーダ部はそのＶＰＸ入力において大きい寄生容量
を与え、これは前記リードモードが不活性のときに低電
源スタンバイポンプによって充電され、非選択デコーダ
部は前記マルチフェーズポンプがオンとなる場合にＶＰ
ＧＸ線の電力を前記選択された部分のＶＰＸ入力に与え
る、ゲート電源。 - 【請求項１２】 複数個のツェナー安定化ダイオードを
含み、各々の第１の端部がそれぞれのデコーダ部の前記
ＶＰＸ入力に接続され、さらに複数個の選択トランジス
タを含み、各選択トランジスタは、前記ツェナー安定化
ダイオードのそれぞれの第２の端部を第２のメモリアレ
イ電源供給信号に結合する電流経路を有し、さらに各前
記選択トランジスタが接続されるツェナー安定化ダイオ
ードが接続されるデコーダ部に接続される選択ビットに
接続されるゲートを有し、活性化時には、前記選択ビッ
トは選択された部分の前記ＶＰＸ入力を前記第２のメモ
リアレイ電源供給信号に結合する、請求項１１に記載の
ゲート電源。 - 【請求項１３】 基準電源をさらに含み、前記基準電源
は出力が基準アレイの基準セルのゲートに接続されるＲ
Ｃ遅延手段を含み、前記ＲＣ遅延手段は前記メモリアレ
イのワードラインのＲＣ遅延の１／２にほぼ等しいＲＣ
遅延を与え、さらに複数個のプルアップトランジスタを
含み、各プルアップトランジスタはデコーダ部のそれぞ
れのＶＰＸ入力と前記ＲＣ遅延手段の入力との間に接続
される電流経路を有し、各プルアップトランジスタはそ
れが接続される前記デコーダ部のプルアップトランジス
タの特性を有し、各プルアップトランジスタはそれが接
続される前記デコーダ部の前記選択されたビットを受取
るよう接続されるゲートをさらに有する、請求項１１に
記載のゲート電源。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US160578 | 1993-12-01 | ||
| US08/160,578 US5511026A (en) | 1993-12-01 | 1993-12-01 | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH087588A true JPH087588A (ja) | 1996-01-12 |
Family
ID=22577472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29465294A Pending JPH087588A (ja) | 1993-12-01 | 1994-11-29 | ゲート電源 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5511026A (ja) |
| EP (1) | EP0656629A3 (ja) |
| JP (1) | JPH087588A (ja) |
| KR (1) | KR100333257B1 (ja) |
| TW (1) | TW297898B (ja) |
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