JPH07111095A - 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置 - Google Patents

昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置

Info

Publication number
JPH07111095A
JPH07111095A JP35415193A JP35415193A JPH07111095A JP H07111095 A JPH07111095 A JP H07111095A JP 35415193 A JP35415193 A JP 35415193A JP 35415193 A JP35415193 A JP 35415193A JP H07111095 A JPH07111095 A JP H07111095A
Authority
JP
Japan
Prior art keywords
boosting
booster
circuit
output
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP35415193A
Other languages
English (en)
Other versions
JP3162564B2 (ja
Inventor
Toru Tanzawa
徹 丹沢
Tomoharu Tanaka
智晴 田中
Hiroshi Nakamura
寛 中村
Yoshiyuki Tanaka
義幸 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP35415193A priority Critical patent/JP3162564B2/ja
Priority to KR1019940019863A priority patent/KR0148289B1/ko
Publication of JPH07111095A publication Critical patent/JPH07111095A/ja
Priority to US08/598,071 priority patent/US5969988A/en
Application granted granted Critical
Publication of JP3162564B2 publication Critical patent/JP3162564B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Dc-Dc Converters (AREA)
  • Control Of Voltage And Current In General (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 出力電位が低い間の電力効率を上げることが
でき、昇圧電位立上がり時間を短縮することのできる昇
圧回路を提供すること。 【構成】 入力電位を所定の電位まで昇圧する昇圧回路
において、キャパシタ及びスイッチング素子からなる複
数個の昇圧セル１０と、これらの昇圧セル１０の接続状
態を切換える接続切換え回路３０とを設け、接続切換え
回路３０により、昇圧セル１０を１個又は複数個直列に
接続して構成する昇圧セル群２０を出力に対して並列に
接続し、かつ昇圧セル群２０内の昇圧セル１０の数と昇
圧セル群２０の数を可変することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電位を昇圧するための
昇圧回路及びそれを備えた不揮発性半導体記憶装置に係
わり、特にＥＥＰＲＯＭ等の半導体集積回路装置の内部
に形成される昇圧回路の改良に関する。
【０００２】
【従来の技術】従来、半導体不揮発性記憶装置（ＥＥＰ
ＲＯＭ）においては、信号の書込みや消去時に電源電位
よりも高い電位を必要とするため、図１８に示すような
複数の昇圧セルＣＬを直列接続した昇圧回路が用いられ
ている。昇圧セルＣＬは、図１９（ａ）（ｂ）に示すよ
うに、キャパシタＣとスイッチング素子Ｑで構成されて
いる。また、この昇圧回路の具体的構成を図２０（ａ）
に示し、それを駆動するためのクロックφ，／φを図２
０（ｂ）に示しておく。
【０００３】この昇圧回路では、出力に対して直列接続
される昇圧セルの個数は必要とする高電位の大きさに応
じて固定され、一般にその個数を固定したまま駆動され
る。従って従来の昇圧回路では、直列接続される昇圧セ
ルの個数が予め固定された昇圧セルの個数より少数で十
分な期間、即ち昇圧電位立上がり期間において、不必要
に電力効率を落としている。このため、必要な電位にな
るまでの時間が長くなるという問題があった。
【０００４】
【発明が解決しようとする課題】このように、ＥＥＰＲ
ＯＭ等の半導体集積回路装置に形成される従来の昇圧回
路においては、接続される昇圧セルの個数が予め固定さ
れた昇圧セルの個数より少数で十分な期間において、不
必要に電力効率を落とし、昇圧電位立ち上がり時間が長
くなるという問題があった。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、出力電位が低い間の電
力効率を上げることができ、昇圧電位立上がり時間を短
縮することのできる昇圧回路及びこのような昇圧回路を
備えた不揮発性半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、次のような構成を採用している。
【０００７】即ち、本発明（請求項１）は、入力電位を
昇圧して出力する複数個の昇圧セルと、これらの昇圧セ
ルの接続状態を切換える接続切換え回路とを備えた昇圧
回路において、接続切換え回路は、昇圧セルを１個又は
複数個直列に接続して構成する昇圧セル群を出力に対し
て並列に接続し、かつ昇圧セル群内の昇圧セルの数と昇
圧セル群の数を可変するものであることを特徴とする。
【０００８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 昇圧セルの接続状態を昇圧回路の駆動中に切換える
こと。 (2) 昇圧セル群は、出力の方向に電荷を転送するように
位相のずれた複数のクロックにより駆動されること。 (3) 接続切換え回路は、出力電位の上昇と共に昇圧セル
群中の昇圧セルの数を増やすものであること。 (4) 接続切換え回路は、出力電位の上昇と共に昇圧セル
群中の昇圧セルの数を増やし、同時に昇圧セル群の数を
減らすものであること。 (5) 接続切換え回路は、昇圧セル群の数がＮ個で、ｉ
（１≦ｉ≦Ｎ）番目の昇圧セル群中の昇圧セルの数がＭ
ｉであるとき、出力電位の上昇とともにＭｉの総和一定
になるようにＮを減らすものであること。 (6) 接続の切換えは、予め設定された時間に行われるこ
と。 (7) 接続の切換えは、外部コマンドによって行われるこ
と。
【０００９】また、本発明（請求項２）は、昇圧用キャ
パシタと電荷転送ゲートで構成される複数個の昇圧セル
と、これらの昇圧セルの出力に対して直列接続される数
と昇圧用キャパシタの容量の大きさを可変にする段数容
量可変手段とを備えた昇圧回路において、段数容量可変
手段は、出力電圧の比較的低い間は、昇圧用キャパシタ
の容量を大きく、出力に対して直列接続される昇圧セル
の数を小さくし、出力電圧の上昇と共に、昇圧用キャパ
シタの容量を小さく、出力に対して直列接続される昇圧
セルの数を大きくするものであることを特徴とする。
【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 複数個の昇圧セルが直列接続された第１及び第２の
昇圧セル群を有する昇圧回路において、第１の昇圧セル
群の出力が第２の昇圧セル群の入力になるように接続さ
れるとき、第１の昇圧セル群の出力と昇圧回路の出力の
間に電荷転送ゲートを設ける。昇圧回路の出力電圧の比
較的低い間は、昇圧用キャパシタを駆動するクロックを
第１及び第２の昇圧セル群を昇圧回路の出力に対して並
列になるようにし、その結果、昇圧用キャパシタの容量
は比較的大きく、出力に対して直列接続される昇圧セル
の数は比較的小さくできる。昇圧回路の出力電圧が比較
的大きくなったとき、昇圧用キャパシタを駆動するクロ
ックを第１及び第２の昇圧セル群を昇圧回路の出力に対
して直列になるようにし、即ち第１の昇圧セル群の出力
が第２の昇圧セル群の入力になるようにし、その結果、
昇圧用キャパシタの容量は比較的小さく、出力に対して
直列接続される昇圧セルの数を比較的大きくできる。 (2) 出力に対して直列接続される昇圧セルの数と昇圧用
キャパシタの容量の大きさ変更は、昇圧回路の出力電圧
を検出して予め設定された基準電圧と比較することによ
って行われること。 (3) 出力に対して直列接続される昇圧セルの数と昇圧用
キャパシタの容量の大きさ変更は、予め設定された時間
に行われること。 (4) 出力に対して直列接続される昇圧セルの数と昇圧用
キャパシタの容量の大きさ変更は、外部コマンドによっ
て行われること。
【００１１】また、本発明（請求項３）は、不揮発性半
導体記憶装置において、複数個の昇圧セルが直列接続さ
れた第１及び第２の昇圧セル群と、第１及び第２の昇圧
セル群の接続状態を切換える接続切換え回路とを有する
昇圧回路を備え、接続切換え回路は、第１の昇圧セル群
の出力端子と第２の昇圧セル群の出力端子間に接続され
た第１のＭＯＳトランジスタと、第１の昇圧セル群の出
力端子と第２の昇圧セル群の入力端子間に接続された第
２のＭＯＳトランジスタとからなり、第１及び第２のＭ
ＯＳトランジスタは各々のゲートに入力される信号電圧
によって選択的にオンするものであることを特徴とす
る。
【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１の昇圧セル群の出力端子を入力としブート出力
を第１のＭＯＳトランジスタのゲートに与える第１のブ
ート回路と、第１の昇圧セル群の出力端子を入力としブ
ート出力を第２のＭＯＳトランジスタのゲートに与える
第２のブート回路とを設け、第１及び第２のブート回路
に入力する信号によって第１及び第２のＭＯＳトランジ
スタを選択的にオンすること。 (2) ブート回路を次のように構成したこと。即ち、一端
にパルスＶ１が入力されるキャパシタＣ１と、一端にパ
ルスＶ２が入力されるキャパシタＣ２と、第１の昇圧セ
ル群の接続端子をソースに、キャパシタＣ１の他端をド
レインに、昇圧回路の出力及びキャパシタＣ２の他端を
ゲートに接続されるＭＯＳトランジスタＱn7と、第１の
昇圧セル群の接続端子をソースに、昇圧回路の出力をド
レインに、キャパシタＣ１の他端をゲートに接続される
ＭＯＳトランジスタＱn8と、外部の低電位をソースに、
キャパシタＣ１の他端をドレインに接続され、昇圧回路
の出力を切換えるときに論理値を反転する信号をゲート
に入力されるＭＯＳトランジスタＱn9と、外部の低電位
をソースに、キャパシタＣ２の他端をドレインに接続さ
れ、論理値を反転することによって昇圧回路の出力を切
換える信号をゲートに入力されるＭＯＳトランジスタＱ
n10 と、から構成すること。
【００１３】
【作用】本発明によれば、昇圧回路の出力電位が低いう
ちは多数の昇圧セルを出力に対して並列接続された昇圧
回路を用いることができ、これによって出力電位の低い
間、直列接続する昇圧セルの個数を固定したまま駆動さ
れる従来の昇圧回路に比べ、電力効率を上げることがで
きる。
【００１４】例えば、昇圧セルをＮ個接続された昇圧回
路において、昇圧回路駆動開始時に昇圧セルをＮ個並列
接続しておくことによって、昇圧回路の負荷容量が回路
内容量に比べて十分大きい場合、昇圧セルをＮ個直列接
続された昇圧回路に比べて、原理的にＮ倍の供給電流を
得ることができる。これにより、昇圧電位立上がりが速
くなる。そして、電位の上昇と共に昇圧セルの並列接続
数を減らし、直列接続数を増やすことにより、必要な電
位を得ることができる。
【００１５】このようにして、昇圧回路の電力効率を最
適にするように、昇圧回路を駆動開始時に少直列多並列
接続構成し、出力電位の上昇と共に多直列少並列接続構
成に編成していくことにより、従来の昇圧回路に比べ電
力効率が高効率になり、その結果、昇圧電位立上がり時
間は短縮される。また、この方法により出力レベルを可
変にすることも可能となる。
【００１６】また、このような昇圧回路を具備した不揮
発性半導体記憶装置であれば、昇圧電位立上がり時間の
短縮によって高速化がはかれる。また、従来と同様の立
上がり時間の仕様の場合でも、セルの容量を小さくでき
るので低電力化を達成することができる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わる昇
圧回路の概略構成を示すブロック図である。この昇圧回
路は、ｎ個の昇圧セル１０（ＣＬ１，ＣＬ２，〜，ＣＬ
ｎ）と、接続切換え回路３０とから構成されている。昇
圧セル１０は、前記図１９に示すようにキャパシタとス
イッチング素子等で構成されたものである。接続切換え
回路３０は多数のスイッチング素子からなるもので、１
個又は複数個の昇圧セル１０を直列接続して後述する昇
圧セル群２０を複数組構成し、これらの昇圧セル群２０
を出力に対して並列接続するもので、かつ昇圧セル群３
０内の昇圧セル１０の数及び昇圧セル群２０の数を可変
し得るものとなっている。
【００１８】このような構成において、駆動開始時刻ｔ
０から時刻ｔ１までは、図２（ａ）に示すように、ｎ個
の昇圧セル１０はそれぞれで１つの昇圧セル群２０の構
成要素であり、それらは出力に対して互いに並列接続さ
れて駆動される。
【００１９】時刻ｔ１で昇圧セル群２０の構成及び接続
が切換えられ、図２（ｂ）に示すように、各昇圧セル群
２０は２個の直列接続される昇圧セル１０で構成され
る。このとき、出力に対して互いに並列接続されて駆動
される昇圧セル群２０の数はｎ／２個となる。
【００２０】時刻ｔ2 〜ｔk-1 で、同様に昇圧セル群２
０の構成及び接続が切換えられ、昇圧セル群２０中の昇
圧セル１０の数は増えていき、昇圧セル群２０の数は減
っていく。
【００２１】時刻ｔk 以降では、図２（ｃ）に示すよう
に、ｎ個の昇圧セル１０を全て出力に対して互いに直列
接続される一個の昇圧セル群２０が構成され、この昇圧
セル群２０が駆動される。
【００２２】従来の昇圧回路は、前記図１８に示すよう
にｎ個の昇圧セルで構成され、駆動開始時刻ｔ0 以降、
出力に対して互いに直列接続される昇圧セルの数を一定
にしたままで駆動される。
【００２３】図３は、本実施例の昇圧回路の出力波形を
従来と比較して示す図である。昇圧回路の電力効率を最
適にするように、昇圧回路を駆動開始時に少直列多並列
接続構成し、出力電位の上昇と共に多直列少並列接続構
成に編成していくことによって、従来の昇圧回路に比べ
高効率になり、その結果、昇圧電位立上がり時間は短縮
されることを表している。
【００２４】このように本実施例によれば、出力に対し
て並列接続する昇圧セル群２０の数と、昇圧セル群２０
内の昇圧セル１０の数を出力電位上昇と共に可変するこ
とにより、電力効率の向上をはかることができ、特に昇
圧電位立上がり時間を短くすることができる。このた
め、ＥＥＰＲＯＭの昇圧回路に適用した場合、ＥＥＰＲ
ＯＭの書込み及び消去時間の短縮に寄与することが可能
となる。 （実施例２）図４は、本発明の第２の実施例に係わる昇
圧回路の概略構成を示すブロック図である。この昇圧回
路は、２つの昇圧セル群２０（Ａ，Ｂ）、接続切換え回
路３０、出力電圧検出回路４０で構成される。
【００２５】昇圧セル群Ａ，Ｂはそれぞれ、複数の昇圧
セル１０で構成されている。接続切換え回路３０は、こ
れらの昇圧セル群の接続を切換え入力信号によって切換
えを行うものであり、例えばＭＯＳトランジスタで構成
されている。出力電位検出回路４０は、昇圧回路の出力
電位Ｖppを予め設定された電位と比較して、これらの電
圧の大小に応じた論理値を出力するものである。
【００２６】駆動開始以降、昇圧セル群Ａの接続ノード
Ｎ0 は、接続切換え回路３０によって昇圧セル群Ｂの接
続ノードＮ1 に接続され、これらの昇圧セル群Ａ，Ｂは
出力に対して互いに並列接続されて駆動される。昇圧回
路の出力電位Ｖppが予め設定された電位より大きくなる
と、出力電位検出回路４０の出力はその論理値を反転
し、昇圧セル群Ａの接続ノードＮ0 は接続切換え回路３
０によって昇圧セル群Ｂの接続ノードＮ2 に接続切換え
られる。その結果、これ以降、これらの昇圧セル群Ａ，
Ｂは出力に対して互いに直列接続されて駆動される。
【００２７】このように本実施例によれば、出力電位が
低いときは昇圧セル群Ａ，Ｂを並列接続して昇圧電位の
立上がりを速め、その後に昇圧セル群Ａ，Ｂを直列接続
して十分な昇圧電位を得ている。従って、電力効率の向
上をはかることができ、第１の実施例と同様の効果が得
られる。 （実施例３）図５は、本発明の第３の実施例に係わる昇
圧回路の概略構成を示すブロック図である。この昇圧回
路は、昇圧セル群２０（ＣＧ１，〜，ＣＧ４）、接続切
換え回路３０（Ｓ１，Ｓ２，Ｓ３）、接続切換えカウン
タ５０で構成されている。
【００２８】接続切換えカウンタ５０は駆動開始からの
時間をカウントするもので、その時間が予め設定された
時間より長くなると、接続切換えカウンタ５０の出力は
その論理値を反転する。駆動開始以降、昇圧セル群ＣＧ
１の接続ノードＮ10は、接続切換え回路Ｓ１によって昇
圧セル群ＣＧ２の接続ノードＮ11に接続され、同様にＮ
20はＮ21に、Ｎ30はＮ31にそれぞれ接続される。
【００２９】駆動開始時刻から予め設定された第１の時
間が経つと、昇圧セル群ＣＧ１，ＣＧ２及び昇圧セル群
ＣＧ３，ＣＧ４の接続がそれぞれ接続切換え回路Ｓ１，
Ｓ２によってＮ10はＮ12に、Ｎ20はＮ22にそれぞれ切換
えられる。その結果、昇圧セル群ＣＧ１，ＣＧ２中の昇
圧セルを直列接続された第１の昇圧セル群と昇圧セル群
ＣＧ３，ＣＧ４中の昇圧セルを直列接続された第２の昇
圧セル群とが並列に接続された回路構成に編成される。
【００３０】駆動開始時刻から予め設定された第２の時
間が経つと、接続切換え回路Ｓ３によってＮ30はＮ32に
接続され、その結果、第１の昇圧セル群と第２の昇圧セ
ル群は出力に対して互いに直列接続される。即ち、昇圧
回路駆動開始時刻から予め設定された第２の時間経過以
降、第１の昇圧セル群中の昇圧セルと第２の昇圧セル群
中の昇圧セルが全て出力に対して互いに直列接続される
単一の昇圧セル群で構成される。
【００３１】このように本実施例では、昇圧セル群ＣＧ
１，〜，ＣＧ４の接続関係を、駆動開始時から順に、昇
圧セル群ＣＧ１，〜，ＣＧ４の並列接続構成、昇圧セル
群ＣＧ１，ＣＧ２の直列接続回路と昇圧セル群ＣＧ３，
ＣＧ４の直列接続回路との並列接続構成、昇圧セル群Ｃ
Ｇ１，〜，ＣＧ４の直列接続構成、と切換えることによ
り、電力効率の向上をはかることができる。 （実施例４）図６は、本発明の第４の実施例に係わる昇
圧回路の概略構成を示すブロック図である。この昇圧回
路は、ｎ個の昇圧セル１０（Ｃ１，〜，Ｃｎ）、接続切
換え回路３０（Ｓ１，〜，Ｓｌ）、コマンドバッファ６
０、入力バッファ７０で構成される。
【００３２】接続切換え回路３０は、第３の実施例のそ
れを拡張したものであり、時間の経過と共に順次、１個
の昇圧セルからなる昇圧セル群をｎ個並列、２個の昇圧
セルからなる昇圧セル群をｎ／２個並列、４個の昇圧セ
ルからなる昇圧セル群をｎ／４個並列、…と切換えるも
のとなっている。
【００３３】この回路では、駆動開始時刻以降に入力バ
ッファ７０に外部コマンドが入力されると、コマンドバ
ッファ６０を通して接続切換え回路３０により昇圧セル
１０間の接続が切換えられる。そして、その入力の度に
昇圧回路の出力に対して並列接続される昇圧セル群の数
が減っていく。 （実施例５）図７は、本発明の第５の実施例に係わる昇
圧回路を示すもので、接続切換え回路３０を具体的に表
した回路構成図である。複数の昇圧セルからなる２つの
昇圧セル群２０（ＣＧ１，ＣＧ２）に対してスイッチン
グ素子としてのｎＭＯＳトランジスタＱn3，Ｑn4が接続
されている。
【００３４】ｎＭＯＳトランジスタＱn3，Ｑn4は、昇圧
セル群ＣＧ１，ＣＧ２の昇圧回路出力に対する接続を切
換えるために設けられており、接続又は切離される接続
ノードにこれらのソースとドレインが接続されている。
即ち、第１のＭＯＳトランジスタＱn3のソースは第１の
昇圧セル群ＣＧ１の出力端子に、ドレインは第２の昇圧
セル群ＣＧ２の出力端子に接続されている。第２のＭＯ
ＳトランジスタＱn4のソースは第１の昇圧セル群ＣＧ１
の出力端子に、ドレインは第２の昇圧セル群ＣＧ２の入
力端子に接続されている。
【００３５】ｎＭＯＳトランジスタＱn3，Ｑn4の各々の
ゲートには、高電位Ｖqq、低電位Ｖss、ｐＭＯＳトラン
ジスタＱp1，Ｑp2、ｎＭＯＳトランジスタＱn1，Ｑn2で
構成されるフリップ・フロップの２出力のそれぞれに接
続されている。そして、接続切換えカウンタ５０の出力
はフリップ・フロップの一方の入力端に直接、またイン
バータＩを介して他方の入力端に供給されている。
【００３６】このような構成においては、接続切換えカ
ウンタ５０の出力がハイであるときにＱn3はオンしてお
り、一方Ｑn4はオフしている。従って、昇圧セル群ＣＧ
１，ＣＧ２は、昇圧回路の出力に対して並列接続され
る。次に、接続切換えカウンタ５０の出力の論理値が反
転しローとなると、Ｑn3はオフし、Ｑn4はオンする。そ
の結果、昇圧セル群ＣＧ１，ＣＧ２は、昇圧回路の出力
に対して直列接続に切換えられる。 （実施例６）図８は、本発明の第６の実施例に係わる昇
圧回路を示すもので、接続切換え回路を具体的に表した
別の回路構成図である。この回路は、昇圧セル群の接続
切り換えのためのＭＯＳトランジスタにブート回路を設
けたものである。
【００３７】ｎＭＯＳトランジスタＱn5，Ｑn6は、昇圧
セル群ＣＧ１，ＣＧ２の昇圧回路出力に対する接続を切
換えるために設けられており、接続又は切離される接続
ノードにこれらのソースとドレインが接続されている。
即ち、Ｑn5のソースは第１の昇圧セル群ＣＧ１の出力端
子に、ドレインは第２の昇圧セル群ＣＧ２の出力端子に
接続されている。Ｑn6のソースは第１の昇圧セル群ＣＧ
１の出力端子に、ドレインは第２の昇圧セル群ＣＧ２の
入力端子に接続されている。
【００３８】ｎＭＯＳトランジスタＱn5のゲートには昇
圧セル群ＣＧ１の出力端子（接続ノードＮ）の電位を入
力とするブート回路８０（ＢＴ１）の出力が印加され、
ｎＭＯＳトランジスタＱn6のゲートには昇圧セル群ＣＧ
１の出力端子の電位を入力とするブート回路８０（ＢＴ
２）の出力が印加される。そして、これらのＢＴ１，Ｂ
Ｔ２は出力電位検出回路４０の出力により制御されるも
のとなっている。
【００３９】出力電位検出回路４０は、昇圧回路の出力
電位Ｖppを予め設定された電位と比較して、これらの電
圧の大小に応じた論理値を出力する。昇圧回路の出力電
位Ｖppが予め設定された電位より低い間、ＢＴ１の出力
は昇圧セル群ＣＧ１の接続ノードＮの電位のブート電位
となり、ＢＴ２の出力は低電位となり、Ｑn5はオン、Ｑ
n6はオフとなる。従って昇圧セル群ＣＧ１，ＣＧ２は、
昇圧回路の出力に対して並列接続される。
【００４０】次に、昇圧回路の出力電位Ｖppが予め設定
された電位より高くなると、出力電位検出回路４０の出
力の論理値が反転し、Ｑn5はオフ、Ｑn6はオンとなる。
その結果、昇圧セル群ＣＧ１，ＣＧ２は、昇圧回路の出
力に対して直列接続に切換えられる。
【００４１】図９は、図８のブート回路の具体的な例を
示す回路構成図である。図１０は、このブート回路の入
出力波形である。このブート回路は、一端にパルスＶ１
が入力されるキャパシタＣ１と、一端にパルスＶ２が入
力されるキャパシタＣ２と、昇圧セル群ＣＧ１の接続ノ
ードＮ１をソース、キャパシタＣ１の他端をドレイン、
本回路の出力及びキャパシタＣ２の他端をゲートに接続
されるｎＭＯＳトランジスタＱn7と、昇圧セル群ＣＧ１
の接続ノードＮ１をソース、本回路の出力をドレイン、
キャパシタＣ１の他端をゲートに接続されるｎＭＯＳト
ランジスタＱn8と、外部の低電位をソース、キャパシタ
Ｃ１の他端をドレイン、本回路の出力を切換えるときに
論理値を反転する信号Ｖ０をゲートに接続されるｎＭＯ
ＳトランジスタＱn9と、外部の低電位をソース、キャパ
シタＣ２の他端をドレイン、論理値を反転することによ
って本回路の出力を切換える信号Ｖ０をゲートに接続さ
れるのｎＭＯＳトランジスタＱn10 と、で構成されてい
る。
【００４２】但し、本回路の出力を切換えるときに論理
値を反転する信号Ｖ０がハイであるときは、キャパシタ
Ｃ１，Ｃ２の一端に入力されるパルスＶ１，Ｖ２はロー
にしておく。Ｖ０がローになってから、パルスＶ１，Ｖ
２が同時にハイにならないように交互にハイ、ローを繰
り返していくと、本回路の出力は昇圧セル群ＣＧ１の接
続ノードＮ１のブート電位に近づいていく。
【００４３】このようなブート回路を用いれば、スイッ
チング用ＭＯＳトランジスタのソースに与えられる電位
が多数の昇圧セルにより昇圧されて高くなった場合で
も、該ＭＯＳトランジスタのゲート電位をソースに対し
て十分に高くすることができ、該ＭＯＳトランジスタを
介して出力される昇圧電位の低下を防止することができ
る。 （実施例７）図１１は、本発明の第７の実施例に係わる
昇圧回路の具体的構成を示す回路構成図である。基本的
な構成は図２０に示した従来回路（IEEE Journal of So
lid-State Circuits, vol.SC-11,No.3,June 1976, p374
-378）と同様であるが、本実施例ではこれに加えて、段
数容量可変手段が設けられている。
【００４４】昇圧用キャパシタＱD1〜ＱD4と電荷転送ゲ
ートＱn5〜Ｑn8で４つの昇圧セルが構成され、各々の昇
圧セルにはＱn1〜Ｑn4を介して電源Ｖccがそれぞれ印加
される。
【００４５】ここで、各々の昇圧セルは前記図１９
（ａ）に示したものと等価であり、第１の昇圧セル（Ｑ
D1，Ｑn5，Ｑn1）のノードＮ2 は第２の昇圧セル（ＱD
2，Ｑn6，Ｑn2）のノードＮ1 に接続され、第２の昇圧
セルのノードＮ2 は第３の昇圧セル（ＱD3，Ｑn7，Ｑn
3）のノードＮ1 に接続され、第３の昇圧セルのノード
Ｎ2 は第４の昇圧セル（ＱD4，Ｑn8，Ｑn4）のノードＮ
1 に接続され、第４の昇圧セルのノードＮ2 は出力端に
接続されている。ここまでは、従来の回路構成と同様で
ある。
【００４６】第１の昇圧セルのノードＮ1 はトランジス
タＱn9を介して出力端に接続され、第２の昇圧セルのノ
ードＮ1 はトランジスタＱn10 を介して出力端に接続さ
れ、第３の昇圧セルのノードＮ1 はトランジスタＱn11
を介して出力端に接続されている。また、第１〜第３の
昇圧セルの各々のノードＮ3 には、ＮＡＮＤゲートＧ
（Ｇ1 〜Ｇ10），インバータＩ（Ｉ1 〜Ｉ5 ），遅延回
路Ｄ（Ｄ1 ，Ｄ2 ）からなる論理回路を介して駆動パル
スφonが印加され、第４の昇圧セルのノードＮ3には駆
動パルスφが印加されている。
【００４７】駆動パルスφon，φは昇圧回路を駆動する
ための駆動パルスであり、φonが図１２に示すように、
ＮＡＮＤゲートＧ11，インバータＩ（Ｉ6 〜Ｉ9 ）から
なるリングオシレータの入力信号であり、またφがリン
グオシレータの出力信号である。
【００４８】このような構成において、φonがローから
ハイに変わると発振が始まり、昇圧回路の駆動中にはφ
onがハイに固定される。φonがローからハイに変わって
時間τ1 が経過するまでは、電荷転送ゲートであるｎＭ
ＯＳトランジスタＱn8〜Ｑn11 がオン、Ｑn5〜Ｑn7がオ
フするため、ＤタイプｎＭＯＳトランジスタで構成され
る４つの昇圧用キャパシタＱD1〜ＱD4は、それぞれ出力
に対して並列に駆動される。
【００４９】その後、時間τ2 が経過するまでは、電荷
転送ゲートＱn5，Ｑn7，Ｑn8，Ｑn10 がオン、Ｑn6，Ｑ
n9，Ｑn11 がオフするため、キャパシタＱD1，ＱD2とＱ
D3，ＱD4はそれぞれ昇圧セル群を構成し、昇圧回路はこ
れら昇圧セル群を並列にして駆動される。より具体的に
は、キャパシタＱD1の電荷をＱD2に転送した後、ＱD2の
電荷を出力端に供給することにより、結果として第１及
び第２の昇圧セルを直列接続したことになる。同様に、
キャパシタＱD3の電荷をＱD4に転送した後、ＱD4の電荷
を出力端に供給することにより、結果として第３及び第
４の昇圧セルを直列接続したことになる。
【００５０】さらに、時間τ2 が経過した以降は、キャ
パシタＱD1〜ＱD4は出力に対して直列に接続される。こ
の場合も、キャパシタＱD1〜ＱD3の電荷をＱD4に順次転
送した後、ＱD4の電荷を出力端に供給することにより、
結果として第１〜第４の昇圧セルが直列接続されたこと
になる。ここで、時間τ1 及びτ2 は予め設定されてい
る。
【００５１】このように本実施例では、可変クロックに
よって昇圧セルの出力に対する接続状態を切り換えるこ
とができ、従って第１の実施例と同様の効果が得られ
る。なお、ここでは４つの昇圧セルで構成される昇圧回
路の例を述べたが、これに限らず任意の数の昇圧セルで
構成される昇圧回路に適用できるのは勿論である。 （実施例８）図１３は、本発明の第８の実施例に係わる
昇圧回路の具体的構成を示す回路構成図である。各々の
昇圧セルは前記図１９（ｂ）に示したものと等価であ
り、ＱD （ＱD5〜ＱD20 ）はキャパシタ、Ｑn （Ｑn12
〜Ｑn35 ）はｎＭＯＳトランジスタを示し、特に段数容
量可変手段としてＱD5〜ＱD10 及びＱn12 〜Ｑn20 を付
加したことを特徴としている。なお、この種の昇圧回路
の基本原理は、文献（ISSCC 89 SESSION 10 THAM 10.3
p132-133）に開示されている。
【００５２】駆動パルスφ11〜φ14は、図１４（ａ）に
示すように、ＮＡＮＤゲートＧ（Ｇ12〜Ｇ21）、インバ
ータＩ（Ｉ10〜Ｉ14）及び遅延回路Ｄ2 からなる論理回
路の出力として与えられる。駆動パルスφ21〜φ25は、
図１４（ｂ）に示すように、ＮＡＮＤゲートＧ（Ｇ22〜
Ｇ29）、インバータＩ（Ｉ15〜Ｉ21）及び遅延回路Ｄ3
からなる論理回路の出力として与えられる。
【００５３】駆動パルスφ16〜φ17は、図１５（ａ）に
示すように、ＮＡＮＤゲートＧ（Ｇ30〜Ｇ33）、インバ
ータＩ（Ｉ22〜Ｉ24）及び遅延回路Ｄ4 からなる論理回
路の出力として与えられ、駆動パルスφ26〜φ27は、図
１５（ｂ）に示すように、ＮＡＮＤゲートＧ（Ｇ34〜Ｇ
37）、インバータＩ（Ｉ25〜Ｉ27）及び遅延回路Ｄ5か
らなる論理回路の出力として与えられる。
【００５４】また、これらの回路に入力される駆動パル
スφR1〜φR4は、図１６（ａ）に示すように、ＮＡＮＤ
ゲートＧ（Ｇ38，Ｇ40，Ｇ41）、ＮＯＲゲートＧ（Ｇ3
9，Ｇ42）、インバータＩ（Ｉ28〜Ｉ37）及び遅延回路
Ｄ（Ｄ6 〜Ｄ8 ）からなるリングオシレータの出力から
与えられる。さらに駆動パルスφon2 は、φon1 を図１
６（ｂ）に示すように遅延回路Ｄ8 を介して与えられ
る。
【００５５】そして、これらの駆動パルスφ11〜φ18，
φ21〜φ28は、図１７で表わされる波形を持つリングオ
シレータの出力φR1〜φR4を用いて、下記の（表１）の
ように表わすことができる。
【００５６】
【表１】 ここで、（表１）においてｔは昇圧回路の駆動開始時刻
から測られた時間を表す。従って、昇圧回路の駆動開始
から（φon1 がローからハイに変わってから）時間τ0
が経過するまでは、ＤタイプｎＭＯＳトランジスタで構
成される４つのキャパシタＱD12,ＱD14,ＱD16,ＱD18
が、それぞれ出力に対して並列に接続され、その後時間
τが経過するまでは、キャパシタＱD12,ＱD14 とＱD16,
ＱD18 はそれぞれ昇圧セル群を構成し、昇圧回路はこれ
ら昇圧セル群を並列にして駆動される。さらにそれ以降
は、これら４つのキャパシタは出力に対して直列に駆動
される。
【００５７】このように本実施例では、可変クロックに
よって昇圧セルの出力に対する接続状態を切り換えるこ
とができ、従って第１の実施例と同様の効果が得られ
る。なお、ここでも昇圧セルの数は何等限定されず、任
意の数の昇圧セルで構成される昇圧回路に適用できるの
は勿論である。
【００５８】以上述べた第１〜第８の実施例の昇圧回路
は、例えば特開平1-173654号公報の第９図に示される如
きＮＡＮＤ型不揮発性メモリに用いられる昇圧回路に変
えて用いることが可能である。また、ＮＡＮＤ型不揮発
性メモリに限らず、ＮＯＲ型不揮発性メモリでもよく、
要は、昇圧回路を具備する半導体装置に対して本発明は
適用可能である。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
【００５９】
【発明の効果】以上詳述したように本発明によれば、昇
圧セル群の並列接続数及び昇圧セル群内の昇圧セル数を
可変する構成としているので、特に出力電位が低いうち
は多数の昇圧セルを出力に対して並列接続された昇圧回
路とすることにより、出力電位が低い間の電力効率を上
げることができ、昇圧電位立上がり時間を短縮し得る昇
圧回路、及びこのような昇圧回路を備えた不揮発性半導
体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わる昇圧回路の概略構成を示
すブロック図。
【図２】第１の実施例における昇圧セル群の接続状態を
示す模式図。
【図３】第１の実施例における出力波形を従来と比較し
て示す特性図。
【図４】第２の実施例に係わる昇圧回路の概略構成を示
すブロック図。
【図５】第３の実施例に係わる昇圧回路の概略構成を示
すブロック図。
【図６】第４の実施例に係わる昇圧回路の概略構成を示
すブロック図。
【図７】第５の実施例に係わる昇圧回路を示すもので、
接続切換え回路の具体的構成を示す回路構成図。
【図８】第６の実施例に係わる昇圧回路を示すもので、
接続切換え回路の具体的構成を示す回路構成図。
【図９】図８の昇圧回路に用いたブート回路の具体的構
成を示す回路構成図。
【図１０】図９のブート回路における各部の信号波形
図。
【図１１】第７の実施例に係わる昇圧回路の具体的構成
を示す回路構成図。
【図１２】第７の実施例における駆動パルス波形を示す
図。
【図１３】第８の実施例に係わる昇圧回路の具体的構成
を示す回路構成図。
【図１４】第８の実施例における駆動パルス生成回路を
示す図。
【図１５】第８の実施例における駆動パルス生成回路を
示す図。
【図１６】第８の実施例における駆動パルス生成回路を
示す図。
【図１７】第８の実施例における駆動パルス波形を示す
図。
【図１８】従来の昇圧回路の概略構成を示すブロック
図。
【図１９】従来の昇圧セルを示す回路構成図。
【図２０】従来の昇圧回路のより具体的な回路構成及び
クロック波形を示す図。
【符号の説明】
１０…昇圧セル ２０…昇圧セル群 ３０…接続切換え回路 ４０…出力電圧検出回路 ５０…接続切換えカウンタ ６０…コマンドバッファ ７０…入力バッファ ８０…ブート回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 義幸 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】入力電位を昇圧して出力する複数個の昇圧
    セルと、これらの昇圧セルの接続状態を切換える接続切
    換え回路とを具備し、 前記接続切換え回路は、昇圧セルを１個又は複数個直列
    に接続して構成する昇圧セル群を出力に対して並列に接
    続し、かつ昇圧セル群内の昇圧セルの数と昇圧セル群の
    数を可変するものであることを特徴とする昇圧回路。
  2. 【請求項２】昇圧用キャパシタと電荷転送ゲートで構成
    される複数個の昇圧セルと、これらの昇圧セルの出力に
    対して直列接続される数と前記昇圧用キャパシタの容量
    の大きさを可変にする段数容量可変手段とを具備し、 前記段数容量可変手段は、出力電圧の低い間は、前記昇
    圧用キャパシタの容量を大きく、出力に対して直列接続
    される昇圧セルの数を小さくし、出力電圧の上昇と共
    に、前記昇圧用キャパシタの容量を小さく、出力に対し
    て直列接続される昇圧セルの数を大きくするものである
    ことを特徴とする昇圧回路。
  3. 【請求項３】電源電圧よりも高い電圧を生じる昇圧回路
    を備えた不揮発性半導体記憶装置において、 前記昇圧回路は、複数個の昇圧セルが直列接続された第
    １及び第２の昇圧セル群と、第１及び第２の昇圧セル群
    の接続状態を切換える接続切換え回路とを具備し、 前記接続切換え回路は、第１の昇圧セル群の出力端子と
    第２の昇圧セル群の出力端子間に接続された第１のＭＯ
    Ｓトランジスタと、第１の昇圧セル群の出力端子と第２
    の昇圧セル群の入力端子間に接続された第２のＭＯＳト
    ランジスタとからなり、 第１及び第２のＭＯＳトランジスタは各々のゲートに入
    力される信号電圧によって選択的にオンするものである
    ことを特徴とする昇圧回路を備えた不揮発性半導体記憶
    装置。
JP35415193A 1993-08-17 1993-12-28 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置 Expired - Fee Related JP3162564B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP35415193A JP3162564B2 (ja) 1993-08-17 1993-12-28 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置
KR1019940019863A KR0148289B1 (ko) 1993-08-17 1994-08-12 승압회로 및 그 승압회로를 구비한 비휘발성 반도체 기억장치
US08/598,071 US5969988A (en) 1993-08-17 1996-02-07 Voltage multiplier circuit and nonvolatile semiconductor memory device having voltage multiplier

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP5-203351 1993-08-17
JP20335193 1993-08-17
JP35415193A JP3162564B2 (ja) 1993-08-17 1993-12-28 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH07111095A true JPH07111095A (ja) 1995-04-25
JP3162564B2 JP3162564B2 (ja) 2001-05-08

Family

ID=26513879

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35415193A Expired - Fee Related JP3162564B2 (ja) 1993-08-17 1993-12-28 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置

Country Status (3)

Country Link
US (1) US5969988A (ja)
JP (1) JP3162564B2 (ja)
KR (1) KR0148289B1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121821A (en) * 1998-03-31 2000-09-19 Nec Corporation Booster circuit for semiconductor device
US6278639B1 (en) 1998-09-08 2001-08-21 Kabushiki Kaisha Toshiba Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit
US6459328B1 (en) 1999-11-11 2002-10-01 Nec Corporation High speed voltage boosting circuit
US6819592B2 (en) 2001-03-29 2004-11-16 Kabushiki Kaisha Toshiba Semiconductor memory
US6912159B2 (en) 2002-11-19 2005-06-28 Matsushita Electric Industrial Co., Ltd. Boosting circuit and non-volatile semiconductor storage device containing the same
US6927441B2 (en) * 2001-03-20 2005-08-09 Stmicroelectronics S.R.L. Variable stage charge pump
KR100518545B1 (ko) * 2002-12-10 2005-10-04 삼성전자주식회사 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법
US7009881B2 (en) 2004-05-17 2006-03-07 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2006101627A (ja) * 2004-09-29 2006-04-13 Toppan Printing Co Ltd ２相クロック駆動チャージポンプ回路、４相クロック駆動チャージポンプ回路、および昇圧回路
WO2006121524A1 (en) * 2005-05-09 2006-11-16 Sandisk 3D Llc Methods and apparatus for dynamically reconfiguring a charge pump during output transients
KR100740953B1 (ko) * 2000-07-03 2007-07-19 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로 및 플래쉬 메모리
JP2008269727A (ja) * 2007-04-24 2008-11-06 Matsushita Electric Ind Co Ltd 昇圧回路、半導体記憶装置およびその駆動方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373670B1 (ko) * 1999-09-27 2003-02-26 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
US6275096B1 (en) * 1999-12-14 2001-08-14 International Business Machines Corporation Charge pump system having multiple independently activated charge pumps and corresponding method
EP1158654B1 (en) * 2000-02-15 2006-05-03 STMicroelectronics S.r.l. Charge pump booster device with transfer and recovery of the charge
JP3583703B2 (ja) * 2000-09-22 2004-11-04 株式会社東芝 半導体装置
EP1262998B1 (de) * 2001-05-28 2008-02-06 Infineon Technologies AG Ladungspumpenschaltung und Verwendung einer Ladungspumpenschaltung
ITMI20021902A1 (it) * 2002-09-06 2004-03-07 Atmel Corp Architettura di pompa di carica modulare
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
EP2311184A4 (en) 2008-07-18 2014-02-26 Peregrine Semiconductor Corp SOFTENER HIGH PERFORMANCE VOLTAGE GENERATION CIRCUITS AND METHOD
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8816659B2 (en) 2010-08-06 2014-08-26 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
JP2010119226A (ja) * 2008-11-13 2010-05-27 Elpida Memory Inc チャージポンプ回路
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
JP2013114711A (ja) * 2011-11-28 2013-06-10 Toshiba Corp 電圧生成回路
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
US8896367B1 (en) * 2013-07-18 2014-11-25 Ememory Technology Inc. Charge pump system
US9083231B2 (en) * 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9564794B2 (en) * 2013-12-04 2017-02-07 Broadcom Corporation System, apparatus, and method for a ping-pong charge pump
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
US10312791B1 (en) * 2018-07-02 2019-06-04 National Chiao Tung University Negative high-voltage generation device with multi-stage selection
KR102695525B1 (ko) * 2019-05-30 2024-08-14 삼성전자주식회사 부스트 컨버터 및 부스트 컨버터에 적용되는 셀

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH614837B (fr) * 1977-07-08 Ebauches Sa Dispositif pour regler, a une valeur determinee, la tension de seuil de transistors igfet d'un circuit integre par polarisation du substrat d'integration.
DE3371961D1 (en) * 1983-05-27 1987-07-09 Itt Ind Gmbh Deutsche Mos push-pull bootstrap driver
JPS60117498A (ja) * 1983-11-30 1985-06-24 Toshiba Corp 不揮発性半導体メモリ装置
JPS6180598A (ja) * 1984-09-25 1986-04-24 Nec Corp 昇圧回路
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
KR920010749B1 (ko) * 1989-06-10 1992-12-14 삼성전자 주식회사 반도체 집적소자의 내부전압 변환회로
US5157280A (en) * 1991-02-13 1992-10-20 Texas Instruments Incorporated Switch for selectively coupling a power supply to a power bus
JP3170038B2 (ja) * 1992-05-19 2001-05-28 株式会社東芝 不揮発性半導体記憶装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121821A (en) * 1998-03-31 2000-09-19 Nec Corporation Booster circuit for semiconductor device
US6278639B1 (en) 1998-09-08 2001-08-21 Kabushiki Kaisha Toshiba Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit
US6459328B1 (en) 1999-11-11 2002-10-01 Nec Corporation High speed voltage boosting circuit
KR100740953B1 (ko) * 2000-07-03 2007-07-19 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로 및 플래쉬 메모리
US6927441B2 (en) * 2001-03-20 2005-08-09 Stmicroelectronics S.R.L. Variable stage charge pump
US6819592B2 (en) 2001-03-29 2004-11-16 Kabushiki Kaisha Toshiba Semiconductor memory
US6925009B2 (en) 2001-03-29 2005-08-02 Kabushiki Kaisha Toshiba Semiconductor memory
US7006379B2 (en) 2001-03-29 2006-02-28 Kabushiki Kaisha Toshiba Semiconductor memory
US6912159B2 (en) 2002-11-19 2005-06-28 Matsushita Electric Industrial Co., Ltd. Boosting circuit and non-volatile semiconductor storage device containing the same
KR100518545B1 (ko) * 2002-12-10 2005-10-04 삼성전자주식회사 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법
US7102423B2 (en) 2002-12-10 2006-09-05 Samsung Electronics Co., Ltd. Voltage boosting circuit and method of generating boosting voltage, capable of alleviating effects of high voltage stress
US7009881B2 (en) 2004-05-17 2006-03-07 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2006101627A (ja) * 2004-09-29 2006-04-13 Toppan Printing Co Ltd ２相クロック駆動チャージポンプ回路、４相クロック駆動チャージポンプ回路、および昇圧回路
WO2006121524A1 (en) * 2005-05-09 2006-11-16 Sandisk 3D Llc Methods and apparatus for dynamically reconfiguring a charge pump during output transients
JP2008269727A (ja) * 2007-04-24 2008-11-06 Matsushita Electric Ind Co Ltd 昇圧回路、半導体記憶装置およびその駆動方法

Also Published As

Publication number Publication date
KR950007137A (ko) 1995-03-21
JP3162564B2 (ja) 2001-05-08
US5969988A (en) 1999-10-19
KR0148289B1 (ko) 1998-12-01

Similar Documents

Publication Publication Date Title
JP3162564B2 (ja) 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置
JP3638623B2 (ja) 負電源
US7042276B2 (en) Charge pump with improved regulation
US5808506A (en) MOS charge pump generation and regulation method and apparatus
KR100277136B1 (ko) 드레인 파워서플라이
US6429725B1 (en) Pump circuit with active-mode and stand-by mode booster circuits
US6597603B2 (en) Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories
JP3583703B2 (ja) 半導体装置
US5043858A (en) High-voltage generating circuit having improved voltage boosting efficiency
US4967399A (en) Erasable and programmable read-only memory system
US20020084828A1 (en) Triple well no body effect negative charge pump
JP2945879B2 (ja) 電圧ポンプ回路
US5841703A (en) Method and apparatus for removal of VT drop in the output diode of charge pumps
JP2002258955A (ja) 半導体装置
JP2001084783A (ja) 電圧発生・転送回路
JPH06261538A (ja) 高電圧チャ−ジ・ポンプ
JP6588116B2 (ja) レベルシフタ
US6617902B2 (en) Semiconductor memory and holding device
KR930001654B1 (ko) 반도체 메모리 집적회로
US7623394B2 (en) High voltage generating device of semiconductor device
US4063118A (en) MIS decoder providing non-floating outputs with short access time
EP0830686B1 (en) Negative voltage switching circuit
KR20050006893A (ko) 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는오실레이터
JPH05234373A (ja) 半導体記憶装置
JP2003244940A (ja) 昇圧回路を備えた半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080223

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090223

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees