KR20050006893A

KR20050006893A - 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는오실레이터

Info

Publication number: KR20050006893A
Application number: KR1020030046879A
Authority: KR
Inventors: 이병훈; 김선권
Original assignee: 삼성전자주식회사
Priority date: 2003-07-10
Filing date: 2003-07-10
Publication date: 2005-01-17
Also published as: KR100510535B1; FR2857525B1; US7030707B2; FR2872355B1; US20050007201A1; FR2872355A1; FR2857525A1; DE102004033452B4; DE102004033452A1

Abstract

전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터가 개시된다. 본 발명에 따른 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터는, 펄스 입력 신호에 응답하여 소정의 주파수를 가지는 펄스 출력 신호를 발생하는 오실레이터에 있어서, 비교 전압 발생부, 비교부, 및 클럭 스위칭부를 구비하는 것을 특징으로 한다. 비교 전압 발생부는 소정의 전원 전압에 의해 구동되고, 소정의 클럭 신호들과 제1 기준 전압에 응답하여 가변되는 비교 전압들을 발생한다. 비교부는 비교 전압들과 제2 기준 전압을 비교하고, 그 비교 결과로서 소정의 논리 레벨을 가지는 논리 신호들을 출력한다. 클럭 스위칭부는 논리 신호들에 응답하여 전원 전압에 반비례하는 주파수를 가지는 클럭 신호들을 출력한다.

본 발명에 의한 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터는 상기 오실레이터를 포함하는 전체 시스템의 전류 소비량을 감소시킬 수 있는 장점이 있다.

Description

전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터{Oscillator for changing frequency of output signal in inversely proportional to power source voltage}

본 발명은 오실레이터에 관한 것으로서, 특히, 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터에 관한 것이다.

오실레이터는 펄스 신호를 필요로 하는 다양한 종류의 반도체 장치들에서 사용된다. 오실레이터를 사용하는 장치들 중 대표적인 예로서 반도체 메모리 장치가 있다. 반도체 메모리 장치는 일반적으로 승압전압 발생회로를 구비한다. 상기 승압전압 발생회로는 외부전원 전압보다 높은 전압값을 갖는 승압전압을 발생한다. 상기 승압전압 발생회로는 반도체 메모리 장치의 워드라인 드라이버(Word Line Driver), 비트라인 아이솔레이션(Bit Line Isolation) 회로, 및 데이터 출력버퍼(Data Output Buffer) 등에서 널리 사용되고 있다. 또, 반도체 메모리 장치들 중 캠코더, 디지털 카메라, PDA(Personal Digital Assistance), MP3(MPEG-1 Layer3) 플레이어 등과 같은 휴대용 디지털 제품에서 주로 사용되는 저장장치로서 플래쉬 메모리 장치가 있다. 플래쉬 메모리 장치는 다른 종류의 반도체 메모리 장치들에 비하여 메모리 셀의 전체 소거 동작이 매우 빠르다는 장점이 있기 때문에, 휴대용 디지털 제품에서 많이 사용되고 있다. 일반적으로 플래쉬 메모리 장치에서 메모리 셀의 프로그램은 고에너지 전자주입(Hot Electron Injection)에 의해 실행되고, 소거는 메모리 셀의 소스 전극과 부동 게이트(floating gate) 사이의 절연 막에서 일어나는 FN 터널링(Fowler-Nordheim tunneling)에 의해 실행된다. 이와 같이, 플래쉬 메모리 장치는 메모리 셀의 프로그램 동작과 소거 동작시 고전압을 필요로 한다. 따라서, 플래쉬 메모리 장치는 고전압 발생회로를 구비한다.

여기에서, 반도체 메모리 장치의 승압전압 발생회로와 플래쉬 메모리 장치의고전압 발생회로는 일반적으로 펌프 회로와 오실레이터를 포함한다. 상기 펌프 회로는 소정의 펄스 제어 신호에 응답하여 승압전압 또는 고전압을 발생하고, 상기 오실레이터는 상기 펄스 제어 신호를 발생한다. 종래의 오실레이터의 일례가 미국 특허 제5,446,417호에 기재되어 있다.

한편, 최근 한정된 배터리로 오랜 시간 동안 동작할 수 있는 휴대용 디지털 제품의 수요가 급격히 증가함에 따라, 휴대용 디지털 제품의 전력 소모를 줄이기 위한 많은 노력들이 이루어지고 있다. 휴대용 디지털 제품의 전력 소모의 큰 요인 중 하나는 플래쉬 메모리 장치의 고전압 발생회로이다. 특히, 고전압 발생회로에서 펌프 회로의 동작을 제어하는 오실레이터의 출력 신호의 주파수 변화는 상기 오실레이터를 포함하는 전체 시스템의 소비 전류량에 큰 영향을 미친다. 따라서, 저전력 시스템에서 요구되는 소비 전류량을 만족시키도록 오실레이터의 출력 신호의 주파수가 조절될 필요가 있다.

도 1a 및 도 1b는 종래 기술에 따른 오실레이터를 나타내는 도면으로서, 도 1a는 링 오실레이터를 나타내고, 도 1b는 도 1a에 도시된 인버터의 상세 회로도이다.

먼저, 도 1a를 참고하면, 링 오실레이터(10)는 복수의 인버터들(11∼15)을 포함한다. 상기 복수의 인버터들(11∼15)은 직렬 연결되고, 가장 앞단의 상기 인버터(11)에 클럭 신호(CLK_IN)가 입력되고, 가장 뒷단의 상기 인버터(15)로부터 클럭 신호(CLK_OUT)가 출력된다. 또, 상기 클럭 신호(CLK_OUT)는 상기 인버터(11)의 입력으로 궤환된다. 상기 클럭 신호(CLK_OUT)는 상기 클럭 신호(CLK_IN)가 상기 인버터들(11∼15)에 의해 소정 시간 지연된 신호이다. 도 1a와 같이, 상기 인버터(11)에 펄스 신호인 상기 클럭 신호(CLK_IN)가 한 번 입력되면, 상기 인버터들(11∼15)은 상기 클럭 신호(CLK_IN)를 소정 시간씩 지연시키고, 상기 인버터(15)는 상기 클럭 신호(CLK_OUT)를 출력한다. 또, 상기 인버터(15)로부터 출력되는 상기 클럭 신호(CLK_OUT)가 상기 인버터(11)의 입력으로 궤환되므로, 상기 링 오실레이터(10)는 상기 클럭 신호(CLK_OUT)를 연속적으로 출력하게 된다. 여기에서, 상기 인버터들(11∼15) 각각은 도 1b에 도시된 것과 같은 CMOS 인버터로 구현된다. 도 1b를 참고하면, 상기 인버터(11)는 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)를 구비한다. 상기 PMOS 트랜지스터(PM)의 소스는 전원 전압(VDD)에 연결되고, 드레인은 상기 NMOS 트랜지스터(NM)의 드레인에 연결된다. 상기 NMOS 트랜지스터(NM)의 소스는 그라운드 전압(VSS)에 연결된다. 상기 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)의 게이트들에는 소정의 입력 신호(IN)가 입력되고, 드레인들로부터 출력 신호(OUT)가 출력된다. 상기 인버터(11)는 상기 입력 신호(IN)를 소정 시간 지연시키고, 그 지연된 신호를 상기 출력 신호(OUT)로서 출력한다.

여기에서, 상기 전원 전압(VDD)이 높아지면 상기 인버터(11)의 지연 시간이 감소하고, 상기 전원 전압(VDD)이 낮아지면 상기 인버터(11)의 지연 시간이 증가한다. 그 결과, 상기 전원 전압(VDD)이 높아질 때 상기 링 오실레이터(10)로부터 출력되는 상기 클럭 신호(CLK_OUT)의 주파수가 높아지고, 상기 전원 전압(VDD)이 낮아질 때 상기 링 오실레이터(10)로부터 출력되는 상기 클럭 신호(CLK_OUT)의 주파수가 낮아진다.

도 2는 종래 기술에 따른 오실레이터의 출력 신호의 주파수와 전류와 전원 전압의 관계를 나타내는 그래프이다. 도 2에서, "A"는 전원 전압에 따른 오실레이터의 출력 신호의 주파수를 나타내는 그래프이다. "B"는 오실레이터를 포함하는 전체 시스템(미도시)에서, 전원 전압과 오실레이터의 출력 신호의 주파수에 따른 상기 전체 시스템의 소비 전류를 나타내는 그래프이다. "C"는 상기 전체 시스템내의 상기 오실레이터를 포함하는 전류 생성 블록(미도시)에서, 전원 전압과 오실레이터의 출력 신호의 주파수에 따른 상기 전류 생성 블록의 생성 전류를 나타내는 그래프이다. 여기에서, 상기 전류 생성 블록은 예를 들면 플래쉬 메모리 장치의 고전압 발생회로가 될 수 있다.

도 2의 "A" 그래프에서, 전원 전압이 V1에서 V2로 높아지면, 오실레이터의 출력 신호의 주파수도 F1에서 F2로 높아진다. "B" 그래프에서, 상기 전원 전압이 V1에서 V2로 높아지고, 상기 오실레이터의 출력 신호의 주파수가 F1에서 F2로 높아질 때, 소비 전류는 I3에서 I4까지 증가한다. "C" 그래프에서, 상기 전원 전압이 V1에서 V2로 높아지고, 상기 오실레이터의 출력 신호의 주파수가 F1에서 F2로 높아질 때, 생성 전류는 I1에서 I2로 증가한다. 여기에서, I1은 상기 전체 시스템의 동작에서 요구되는 최소의 전류이고, I3은 상기 전체 시스템의 동작에서 발생하는 최소의 소비 전류이다. 도 2의 그래프들에서, 오실레이터의 출력 신호의 주파수가 높아지면, 상기 전체 시스템의 생성 전류 및 소비 전류도 급격히 증가하는 것을 알 수 있다.

상술한 것과 같이, 종래 기술에 따른 오실레이터는 전원 전압이 높아질 때그 출력 신호의 주파수도 함께 높아지기 때문에, 상기 오실레이터를 포함하는 전체 시스템에서 불필요한 소비 전류량이 증가되는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 전원 전압이 가변될 때 출력 신호의 주파수를 상기 전원 전압과 반비례하게 가변시켜, 전체 시스템에서의 전류 소비량을 감소시키는 오실레이터를 제공하는데 있다.

도 1a 및 도 1b는 종래 기술에 따른 오실레이터를 나타내는 도면이다.

도 2는 종래 기술에 따른 오실레이터의 출력 신호의 주파수와 전류와 전원 전압의 관계를 나타내는 그래프이다.

도 3은 본 발명의 일실시예에 따른 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터를 나타내는 도면이다.

도 4는 도 3에 도시된 오실레이터에서 제1 비교 전압과 제1 클럭 신호의 주기와의 관계를 나타내는 그래프이다.

도 5는 본 발명에 따른 오실레이터의 출력 신호의 주파수와 전류와 전원 전압의 관계를 나타내는 그래프이다.

도 6은 본 발명에 따른 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터의 기준 전압 발생회로를 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터는, 펄스 입력 신호에 응답하여 소정의 주파수를 가지는 펄스 출력 신호를 발생하는 오실레이터에 있어서, 비교 전압 발생부, 비교부, 및 클럭 스위칭부를 구비하는 것을 특징으로 한다. 비교 전압 발생부는 소정의 전원 전압에 의해 구동되고, 소정의 클럭 신호들과 제1 기준 전압에 응답하여 가변되는 비교 전압들을 발생한다. 비교부는 비교 전압들과 제2 기준 전압을 비교하고, 그 비교 결과로서 소정의 논리 레벨을 가지는 논리 신호들을 출력한다. 클럭 스위칭부는 논리 신호들에 응답하여 전원 전압에 반비례하는 주파수를 가지는 클럭 신호들을 출력한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터를 나타내는 도면이다. 도 3을 참고하면, 오실레이터(100)는 비교 전압 발생부(110), 비교부(120), 및 클럭 스위칭부(130)를 구비한다. 상기 비교 전압 발생부(110)는 제1 비교 전압 발생회로(111)와 제2 비교 전압 발생회로(112)를 포함한다. 상기 제1 비교 전압 발생회로(111)는 제2 클럭 신호(CLK2)와 제1 기준 전압(Vref1)에 응답하여 제1 비교 전압(VA)을 발생한다. 또, 상기 제2 비교 전압 발생회로(112)는 제1 클럭 신호(CLK1)와 상기 제1 기준 전압(Vref1)에 응답하여 제2 비교 전압(VA)을 발생한다.

상기 제1 비교 전압 발생회로(111)는 PMOS 트랜지스터(P1), NMOS 트랜지스터들(N1, N2), 및 캐패시터(C1)를 포함한다. 상기 PMOS 트랜지스터(P1)의 소스는 전원 전압(VDD)에 연결되고 드레인은 제1 노드(NODE1)에 연결된다. 상기 NMOS 트랜지스터(N1)의 드레인은 상기 제1 노드(NODE1)에 연결되고, 소스는 상기 NMOS 트랜지스터(N2)의 드레인에 연결된다. 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N1)의 게이트들에는 상기 제2 클럭 신호(CLK2)가 입력된다.

상기 NMOS 트랜지스터(N2)의 소스는 그라운드 전압에 연결되고, 게이트에는 상기 제1 기준 전압(Vref1)이 입력된다. 상기 캐패시터(C1)는 상기 제1 노드(NODE1)에 병렬 연결된다. 또, 상기 제1 노드(NODE1)로부터 상기 제1 비교 전압(VA)이 출력된다.

또, 상기 제1 비교 전압 발생회로(112)는 PMOS 트랜지스터(P2), NMOS 트랜지스터들(N3, N4), 및 캐패시터(C2)를 포함한다. 상기 PMOS 트랜지스터(P2)의 소스는 전원 전압(VDD)에 연결되고 드레인은 제2 노드(NODE2)에 연결된다. 상기 NMOS 트랜지스터(N3)의 드레인은 상기 제2 노드(NODE2)에 연결되고, 소스는 상기 NMOS 트랜지스터(N4)의 드레인에 연결된다. 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N3)의 게이트들에는 상기 제1 클럭 신호(CLK1)가 입력된다.

상기 NMOS 트랜지스터(N4)의 소스는 상기 그라운드 전압에 연결되고, 게이트에는 상기 제1 기준 전압(Vref1)이 입력된다. 상기 캐패시터(C2)는 상기 제2 노드(NODE2)에 병렬 연결된다. 또, 상기 제2 노드(NODE2)로부터 상기 제2 비교 전압(VB)이 출력된다.

상기 비교부(120)는 제1 비교기(121)와 제2 비교기(122)를 포함한다. 상기 제1 비교기(121)는 상기 제1 비교 전압(VA)과 제2 기준 전압(Vref2)을 비교하여 제1 논리 신호(LS1)를 출력한다. 상기 제2 비교기(122)는 상기 제2 비교 전압(VB)과 상기 제2 기준 전압(Vref2)을 비교하여 제2 논리 신호(LS2)를 출력한다.

상기 제1 비교기(121)의 - 입력 단자에는 상기 제1 비교 전압(VA)이 입력되고, + 입력 단자에는 상기 제2 기준 전압(Vref2)이 입력된다. 마찬가지로, 상기 제2 비교기(122)의 - 입력 단자에는 상기 제2 비교 전압(VA)이 입력되고, + 입력 단자에는 상기 제2 기준 전압(Vref2)이 입력된다.

상기 클럭 스위칭부(130)는 RS 래치회로로 구현될 수 있다. 상기 RS 래치회로(130)는 상기 제1 논리 신호(LS1)를 셋 단자(S)로 수신하고, 상기 제2 논리신호(LS2)를 리셋 단자(R)로 수신한다. 상기 RS 래치회로(130)는 상기 제1 논리 신호(LS1)와 상기 제2 논리 신호(LS2)의 값에 따라 상기 제1 클럭 신호(CLK1)를 제1 출력 단자(Q)에 출력하고, 상기 제2 클럭 신호(CLK2)를 제2 출력 단자(QB)에 출력한다. 상기 RF 래치회로(130)로부터 출력되는 상기 제1 클럭 신호(CLK1)와 상기 제2 클럭 신호(CLK2)는 각각 상기 제2 비교 전압 발생회로(112)와 상기 제1 비교 전압 발생회로(111)의 입력으로 궤환된다.

도 3에서, 상기 제1 기준 전압(Vref1)과 상기 제2 기준 전압(Vref2)은 서로 다른 전압 레벨 또는 동일한 전압 레벨로 설정될 수 있다.

도 3의 오실레이터(100)의 동작 설명에서는 상기 제1 기준 전압(Vref1)과 상기 제2 기준 전압(Vref2)이 서로 다른 전압 레벨로 설정된 것을 예를 들어 설명하기로 한다.

상기와 같이 구성된 본 발명에 따른 오실레이터(100)의 동작을 도 3을 참고하여 설명하면 다음과 같다.

먼저, 도 3을 참고하면, 제1 비교 전압 발생회로(111)는 제2 클럭 신호(CLK2)와 제1 기준 전압(Vref1)에 응답하여 제1 비교 전압(VA)을 출력하고, 제2 비교 전압 발생회로(112)는 제1 클럭 신호(CLK1)와 상기 제1 기준 전압(Vref1)에 응답하여 제2 비교 전압(VB)을 출력한다.

이를 좀 더 상세히 설명하면, 예를 들어, 초기 상태에서, 캐패시터(C2)가 충전된 상태이고, 상기 제2 클럭 신호(CLK2)가 로우 상태이고, 상기 제1 클럭 신호(CLK1)가 하이 상태인 것으로 가정하자.

이 때, 상기 제1 비교 전압 발생회로(111)에서 상기 제2 클럭 신호(CLK2)에 응답하여 PM0S 트랜지스터(P1)가 턴 온되고, NMOS 트랜지스터(N1)는 턴 오프된다. 그 결과, 캐패시터(C1)가 상기 PMOS 트랜지스터(P1)를 통하여 전원 전압(VDD)으로부터 전하를 충전한다. 이 때, 제1 노드(NODE1)로부터 출력되는 제1 비교 전압(VA)의 레벨은 상기 캐패시터(C1)가 충전함에 따라 점차적으로 높아진다.

또, 상기 제2 비교 전압 발생회로(112)에서 상기 제1 클럭 신호(CLK1)에 응답하여 PMOS 트랜지스터(P2)가 턴 오프되고, NMOS 트랜지스터(N3)가 턴 온된다. 그 결과, 상기 캐패시터(C2)는 상기 NMOS 트랜지스터(N3)와 NMOS 트랜지스터(N4)를 통하여 그라운드로 전하를 방전한다. 이 때, 제2 노드(NODE2)로부터 출력되는 제2 비교 전압(VB)의 레벨은 상기 캐패시터(C2)가 방전함에 따라 점차적으로 낮아진다.

이 때, 상기 제2 비교 전압(VB)의 레벨은 시간이 경과함에 따라 다음의 수학식 1과 같은 비율로 낮아진다.

VB = VDD - {(i2/C) ×t}

여기에서, i2는 상기 캐패시터(C2)가 상기 NMOS 트랜지스터(N3)와 NMOS 트랜지스터(N4)를 통하여 그라운드로 전하를 방전할 때 흐르는 전류이고, C는 상기 캐패시터(C2)에 충전된 전하량이고, t는 시간이다.

상기 제1 비교 전압 발생회로(111)와 상기 제2 비교 전압 발생회로(112)에서 NMOS 트랜지스터들(N2, N4) 각각은 상기 제1 기준 전압(Vref1)에 응답하여 전류들(i1, i2)을 흘린다. 여기에서, 상기 제1 기준 전압(Vref1)이 일정한 전압 레벨로 유지되므로 상기 전류들(i1, i2)들은 상기 전원 전압(VDD)의 변화에 무관하게 항상 일정한 값으로 유지된다.

이 후, 비교부(120)에서 제1 비교기(121)가 상기 제1 비교 전압(VA)과 제2 기준 전압(Vref2)의 레벨을 비교하여 제1 논리 신호(LS1)를 출력하고, 제2 비교기(122)가 상기 제2 비교 전압(VB)과 상기 제2 기준 전압(Vref2)의 레벨을 비교하여 제2 논리 신호(LS2)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 제1 비교기(121)는 상기 제1 비교 전압(VA)의 레벨이 상기 제2 기준 전압(Vref2)의 레벨 보다 높을 때 상기 제1 논리 신호(LS1)를 로우 레벨로 출력한다. 또, 상기 제1 비교기(121)는 상기 제1 비교 전압(VA)의 레벨이 상기 제2 기준 전압(Vref2)의 레벨 보다 낮을 때 상기 제1 논리 신호(LS1)를 하이 레벨로 출력한다. 상기 제2 비교기(122) 역시 상기 제1 비교기(121)와 동일하게 동작하여 상기 제2 논리 신호(LS2)를 하이 또는 로우 레벨로 출력한다.

여기에서, 제1 비교 전압(VA)의 레벨이 상기 제2 기준 전압(Vref2)의 레벨 보다 높고, 상기 제2 비교 전압(VB)의 레벨이 상기 제2 기준 전압(Vref2)의 레벨 보다 낮은 경우를 예를 들어 설명한다. 이 경우, 상기 제1 비교기(121)는 상기 제1 논리 신호(LS1)를 로우 레벨로 출력하고, 상기 제2 비교기(122)는 상기 제2 논리 신호(LS2)를 하이 레벨로 출력한다.

그 결과, RS 래치회로(130)는 상기 제1 논리 신호(LS1) 및 상기 제2 논리 신호(LS1)에 응답하여 제1 출력 단자(Q)에 로우 상태의 상기 제1 클럭 신호(CLK1)를 출력하고, 제2 출력 단자(QB)에 하이 상태의 상기 제2 클럭 신호(CLK2)를 출력한다.

상기 제2 클럭 신호(CLK2)가 로우 상태에서 하이 상태로 바뀜에 따라 상기 제1 비교 전압 발생회로(111)에서 상기 PMOS 트랜지스터(P1)가 턴 오프되고, 상기 NMOS 트랜지스터(N1)가 턴 온된다. 그 결과, 상기 캐패시터(C1)는 상기 NMOS 트랜지스터들(N1, N2)을 통하여 그라운드로 전하를 방전한다. 이 때, 상기 제1 노드(NODE1)로부터 출력되는 상기 제1 비교 전압(VA)의 레벨은 상기 캐패시터(C1)가 방전함에 따라 점차적으로 낮아진다. 이 때, 상기 제1 비교 전압(VA)의 레벨은 시간이 경과함에 따라 상기 수학식 1과 유사하게, VA = VDD - {(i1/C) ×t}의 비율로 낮아진다. 여기에서, i1는 상기 캐패시터(C1)가 상기 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)를 통하여 그라운드로 전하를 방전할 때 흐르는 전류이고, C는 상기 캐패시터(C1)에 충전된 전하량이고, t는 시간이다.

또, 상기 제1 클럭 신호(CLK1)가 하이 상태에서 로우 상태로 바뀜에 따라 상기 제2 비교 전압 발생회로(112)에서 상기 PMOS 트랜지스터(P2)가 턴 온되고, 상기 NMOS 트랜지스터(N3)가 턴 오프된다. 그 결과, 상기 캐패시터(C2)는 상기 PMOS 트랜지스터(P2)를 통하여 상기 전원 전압(VDD)으로부터 전하를 충전한다. 이 때, 상기 제2 노드(NODE2)로부터 출력되는 상기 제2 비교 전압(VB)의 레벨은 상기 캐패시터(C2)가 충전함에 따라 점차적으로 높아진다.

상기 제1 비교기(121)는 상기 제1 비교 전압(VA)의 레벨이 상기 제2 기준 전압(Vref2) 보다 낮을 때, 상기 제1 논리 신호(LS1)를 하이 레벨로 출력한다. 또, 상기 제2 비교기(122)는 상기 제2 비교 전압(VB)의 레벨이 상기 제2 기준전압(Vref2) 보다 높을 때, 상기 제2 논리 신호(LS2)를 로우 레벨로 출력한다.

그 결과, RS 래치회로(130)는 상기 제1 논리 신호(LS1) 및 상기 제2 논리 신호(LS1)에 응답하여 제1 출력 단자(Q)에 하이 상태의 상기 제1 클럭 신호(CLK1)를 출력하고, 제2 출력 단자(QB)에 로우 상태의 상기 제2 클럭 신호(CLK2)를 출력한다.

상기와 같은 동작들이 반복됨에 따라, 상기 오실레이터(100)는 하이 상태와 로우 상태로 교번적으로 변화되는 상기 제1 클럭 신호(CLK1)를 출력하고, 상기 제1 클럭 신호(CLK2)와 상반되는 논리 상태를 가지는 상기 제2 클럭 신호(CLK2)를 출력한다.

여기에서, 상기 전원 전압(VDD)이 가변될 때, 상기 오실레이터(100)로부터 출력되는 상기 제1 클럭 신호(CLK1) 또는 상기 제2 클럭 신호(CLK2)의 주파수와 전류의 변화를 도 4 및 도 5를 참고하여 설명하면 다음과 같다.

도 4는 도 3에 도시된 오실레이터에서 제1 비교 전압(VA)과 제1 클럭 신호의 주기와의 관계를 나타내는 그래프이고, 도 5는 본 발명에 따른 오실레이터의 출력 신호의 주파수와 전류와 전원 전압의 관계를 나타내는 그래프이다.

상기 전원 전압(VDD)이 높아지면 상기 캐패시터(C1)에 충전되는 전하량도 증가한다. 그 결과, 상기 제1 노드(NODE1)로부터 출력되는 상기 제1 비교 전압(VA)도 상기 전원 전압(VDD)에 비례하게 높아진다. 도 4를 참고하면, 상기 제1 비교 전압(VA)의 레벨이 VA1에서 VA2로 높아지면, 상기 제1 클럭 신호(CLK1)의 주기가 증가한다. 그 결과, 상기 제1 클럭 신호(CLK1)의 주파수가 낮아진다.

여기에서, 상기 제1 비교 전압(VA)의 레벨이 높아질 때, 상기 제1 클럭 신호(CLK1)의 주기가 증가하는 이유를 설명하면 다음과 같다.

상기 제1 노드(NODE1)로부터 출력되는 상기 제1 비교 전압(VA)의 레벨은 상기 캐패시터(C1)가 방전함에 따라, 도 4의 "D" 및 "E"로 표시된 그래프들과 같이 점차적으로 낮아진다. 이 때, 상기 제1 비교 전압(VA)은 수학식 1과 같이, (i2/C) ×t의 비율로 낮아진다. 여기에서, 전류 i2는 상기 전원 전압(VDD)의 레벨 변화와 무관하게 상기 제1 기준 전압(Vref1)에 의해 항상 일정한 값으로 유지된다.

따라서, 상기 제1 비교 전압(VA)의 레벨이 VA1에서 VA2로 높아지더라도 상기 전류 i2가 일정한 값으로 유지되므로, "D"와 "E" 그래프들은 동일한 값의 기울기를 갖는다. 그 결과, 도 4에 도시된 것과 같이, 상기 제1 비교 전압(VA)의 레벨이 VA1일 때 보다 VA2일 때 상기 오실레이터(100)로부터 출력되는 상기 제1 클럭 신호(CLK1)의 주기가 증가한다. 결국, 상기 전원 전압(VDD)이 증가하면, 상기 오실레이터(100)로부터 출력되는 상기 제1 클럭 신호(CLK1)의 주파수가 낮아진다.

도 4에서, 상기 제1 비교 전압(VA)이 제2 기준 전압(Vref2) 보다 낮아질 때, 제1 비교기(121)와 RS 래치회로(130)에 의해, 제2 클럭 신호(CLK2)의 상태가 하이 또는 로우로 반전되고, 상기 제2 클럭 신호(CLK2)의 상태에 따라 상기 캐패시터(C1)가 충전 또는 방전한다. 따라서, 상기 제1 비교 전압(VA)의 레벨이 상기 제2 기준 전압(Vref2)에 도달할 때까지의 시간이 상기 제1 클럭 신호(CLK1)의 주기가 된다.

다음으로, 도 5를 참고하면, "A"는 전원 전압에 따른 오실레이터의 출력 신호의 주파수를 나타내는 그래프이다. "B"는 오실레이터를 포함하는 전체 시스템(미도시)에서, 전원 전압과 오실레이터의 출력 신호의 주파수에 따른 상기 전체 시스템의 소비 전류를 나타내는 그래프이다. "C"는 상기 전체 시스템내의 상기 오실레이터를 포함하는 전류 생성 블록(미도시)에서, 전원 전압과 오실레이터의 출력 신호의 주파수에 따른 상기 전류 생성 블록의 생성 전류를 나타내는 그래프이다. 여기에서, 상기 전류 생성 블록은 예를 들면 플래쉬 메모리 장치의 고전압 발생회로가 될 수 있다.

도 5의 "A" 그래프에서, 전원 전압이 V1에서 V2로 높아지면, 오실레이터의 출력 신호의 주파수는 OF1에서 OF2로 낮아진다. "B" 그래프에서, 상기 전원 전압이 V1에서 V2로 높아지고, 상기 오실레이터의 출력 신호의 주파수가 OF1에서 OF2로 낮아질 때, 소비 전류는 I3으로 유지된다. "C" 그래프에서, 상기 전원 전압이 V1에서 V2로 높아지고, 상기 오실레이터의 출력 신호의 주파수가 OF1에서 OF2로 낮아질 때, 생성 전류 역시 I2로 유지된다.

여기에서, I1은 상기 전체 시스템의 동작에서 요구되는 최소의 전류이고, I3은 상기 전체 시스템의 동작에서 발생하는 최소의 소비 전류이다. 도 5의 그래프들에서, 전원 전압이 높아질 때 오실레이터의 출력 신호의 주파수가 낮아지고, 그 결과, 상기 전체 시스템의 생성 전류 및 소비 전류가 증가하지 않고 일정하게 유지되는 것을 알 수 있다.

도 6을 참고하면, 기준 전압 발생회로(140)는 정전류 발생회로(150)와 전류 미러(current mirror) 회로(160)를 포함한다. 상기 정전류 발생회로(150)는 소정의 제어신호(EN)에 응답하여 정전류(Ir)를 발생한다. 상기 정전류 발생회로(150)는 인버터(141), PMOS 트랜지스터들(P11∼P13), NMOS 트랜지스터들(N11∼N13), 및 저항(R)을 포함한다. 상기 인버터(141)는 상기 제어신호(EN)를 반전시키고, 그 반전된 제어신호(/EN)를 출력한다. 상기 PMOS 트랜지스터들(P11, P12)의 소스들은 전원 전압(VDD)에 연결되고, 게이트들은 상기 NMOS 트랜지스터(N13)의 드레인에 연결된다. 상기 PMOS 트랜지스터(P13)의 소스는 상기 PMOS 트랜지스터(P12)의 드레인에 연결되고, 게이트에는 상기 반전된 제어신호(/EN)가 입력된다.

상기 NMOS 트랜지스터(N11)의 드레인은 상기 PMOS 트랜지스터(P11)의 드레인에 연결되고, 소스는 상기 NMOS 트랜지스터(N12)의 드레인에 연결되고, 게이트에는 상기 제어신호(EN)가 입력된다. 상기 NMOS 트랜지스터(N12)의 소스는 그라운드 전압에 연결된다. 상기 NMOS 트랜지스터(N13)의 드레인은 상기 PMOS 트랜지스터(P13)의 드레인에 연결되고, 소스는 상기 저항(R)을 통하여 그라운드 전압에 연결된다. 또, 상기 NMOS 트랜지스터들(N12, N13)의 게이트들은 상기 NMOS 트랜지스터(N11)의 드레인에 연결된다.

상기 전류 미러 회로(160)는 제1 전류 미러 회로(170)와 제2 전류 미러 회로(180)를 포함한다. 상기 제1 전류 미러 회로(170)는 상기 제어신호(EN)에 응답하여 제1 기준 전압(Vref1)을 출력한다. 상기 제2 전류 미러 회로(180)는 상기 제어신호(EN)에 응답하여 제2 기준 전압(Vref2)을 출력한다.

상기 제1 전류 미러 회로(170)는 PMOS 트랜지스터들(P21, P22)과 NMOS 트랜지스터들(N21, N22)을 포함하고, 상기 제2 기준 전압 출력회로(180)는 PMOS 트랜지스터들(P31, P32)과 NMOS 트랜지스터들(N31, N32)을 포함한다.

상기 PMOS 트랜지스터들(21, 31)의 소스들은 전원 전압(VDD)에 연결되고, 드레인들은 상기 PMOS 트랜지스터들(22, 32)의 소스들에 연결된다. 또, 상기 PMOS 트랜지스터들(21, 31)의 게이트들은 상기 PMOS 트랜지스터(P12)의 게이트에 연결된다. 또, PMOS 트랜지스터들(22, 32)의 게이트들에는 상기 반전된 제어신호(/EN)가 입력되고, 드레인들은 각각 제1 출력 노드(OUTN1)와 제2 출력 노드(OUTN2)에 연결된다.

상기 NMOS 트랜지스터들(N21, N31)의 게이트들과 드레인들은 각각 상기 제1 출력 노드(OUTN1)와 상기 제2 출력 노드(OUTN2)에 연결되고, 소스들은 상기 그라운드 전압에 연결된다. 상기 NMOS 트랜지스터들(N22, N32)의 드레인들은 각각 상기 제1 출력 노드(OUTN1)와 상기 제2 출력 노드(OUTN2)에 연결된다. 또, 상기 NMOS 트랜지스터들(N22, N32)의 게이트들에는 상기 반전된 제어신호(/EN)가 입력되고, 소스들은 상기 그라운드 전압에 연결된다. 상기 제1 출력 노드(OUTN1)로부터 상기 제1 기준 전압(Vref1)이 출력되고, 상기 제2 출력 노드(OUTN2)로부터 상기 제2 기준 전압(Vref2)이 출력된다.

상기와 같이 구성된 기준 전압 발생회로(140)의 동작을 도 6을 참고하여 설명한다. 먼저, 상기 제어신호(EN)가 하이 상태로 인에이블되면, 상기 인버터(141)는 상기 제어신호(EN)를 반전시켜 로우 상태의 반전된 제어신호(/EN)를 출력한다.

상기 정전류 발생회로(150)에서, 상기 PMOS 트랜지스터(P13)는 상기 반전된 제어신호(/EN)에 응답하여 턴 온되고, 상기 NMOS 트랜지스터(N11)는 상기 제어신호(EN)에 응답하여 턴 온된다. 또, 상기 NMOS 트랜지스터(N11)가 턴 온됨에 따라 상기 NMOS 트랜지스터들(N12, N13)도 턴 온된다. 결국, 상기 정전류 발생회로(150)는 상기 정전류(Ir)를 발생한다.

상기 제1 전류 미러 회로(170)와 상기 제2 전류 미러 회로(180)에서 상기 PMOS 트랜지스터들(P22, P32)은 상기 반전된 제어신호(/EN)에 응답하여 턴 온되고, 상기 NMOS 트랜지스터들(N22, N32)은 상기 반전된 제어신호(/EN)에 응답하여 턴 오프된다.. 또, 상기 PMOS 트랜지스터들(P22, P32)이 턴 온됨에 따라 상기 NMOS 트랜지스터들(N21, N31)이 턴 온된다. 그 결과, 상기 제1 전류 미러 회로(170)와 상기 제2 전류 미러 회로(180)는 상기 정전류(Ir)에 비례하는 기준 전류들(Im1, Im2)을 흘리고, 상기 제1 출력 노드(OUTN1)와 상기 제2 출력 노드(OUTN2)로 상기 기준 전류들(Im1, Im2)에 의해 레벨이 결정되는 상기 제1 기준 전압(Vref1)과 상기 제2 기준 전압(Vref2)을 출력한다.

여기에서, 상기 제1 기준 전압(Vref1)과 상기 제2 기준 전압(Vref2)의 레벨은 상기 제1 전류 미러 회로(170)와 상기 제2 전류 미러 회로(180)의 전류 구동 능력에 따라 다양하게 가변될 수 있다.

상기 제어신호(EN)가 로우 상태로 디세이블되면 상기 PMOS 트랜지스터들(P13, P22, P32)과 상기 NMOS 트랜지스터들(N11, N21, N31)이 턴 오프된다. 또, 상기 NMOS 트랜지스터들(N22, N32)이 턴 온되어, 상기 제1 출력노드(OUTN1)와 상기 제2 출력 노드(OUTN2)로부터 출력되는 상기 제1 기준 전압(Vref1)과 상기 제2 기준 전압(Vref2)은 상기 그라운드 전압 레벨로 된다.

만약, 도 3에 도시된 오실레이터(100)에 입력되는 제1 기준 전압(Vref1)과 제2 기준 전압(Vref2)이 동일한 전압 레벨로 설정된다면, 상기 기준 전압 발생회로(140)는 하나의 전류 미러 회로만을 포함하게 된다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명의 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터는 상기 오실레이터를 포함하는 전체 시스템의 전류 소비량을 감소시킬 수 있는 효과가 있다.

Claims

펄스 입력 신호에 응답하여 소정의 주파수를 가지는 펄스 출력 신호를 발생하는 오실레이터에 있어서,

소정의 전원 전압에 의해 구동되고, 소정의 클럭 신호들과 제1 기준 전압에 응답하여 가변되는 비교 전압들을 발생하는 비교 전압 발생부;

상기 비교 전압들과 제2 기준 전압을 비교하고, 그 비교 결과로서 소정의 논리 레벨을 가지는 논리 신호들을 출력하는 비교부; 및

상기 논리 신호들에 응답하여 상기 전원 전압에 반비례하는 주파수를 가지는 상기 클럭 신호들을 출력하는 클럭 스위칭부를 구비하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제1항에 있어서, 상기 비교 전압 발생부는,

상기 클럭 신호들 중 제2 클럭 신호와 상기 제1 기준 전압에 응답하여, 상기 비교 전압들 중 제1 비교 전압을 출력하는 제1 비교 전압 발생회로; 및

상기 클럭 신호들 중 제1 클럭 신호와 상기 제1 기준 전압에 응답하여 상기 비교 전압들 중 제2 비교 전압을 출력하는 제2 비교 전압 발생회로를 구비하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제2항에 있어서,

상기 제1 비교 전압 발생회로는 상기 제2 클럭 신호의 레벨에 따라 충전 또는 방전하는 제1 충전회로를 구비하고,

상기 제2 비교 전압 발생회로는 상기 제1 클럭 신호의 레벨에 따라 충전 또는 방전하는 제2 충전회로를 구비하고,

상기 제1 충전회로가 충전 또는 방전할 때, 상기 제1 비교 전압의 레벨이 가변되고,

상기 제2 충전회로가 충전 또는 방전할 때, 상기 제2 비교 전압의 레벨이 가변되며,

상기 제1 충전회로가 충전할 때, 상기 제2 충전회로는 방전하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제3항에 있어서, 상기 비교부는,

상기 제1 비교 전압과 상기 제2 기준 전압의 레벨을 비교하고, 상기 논리 신호들 중 제1 논리 신호를 출력하는 제1 비교기; 및

상기 제2 비교 전압과 상기 제2 기준 전압의 레벨을 비교하고, 상기 논리 신호들 중 제2 논리 신호를 출력하는 제2 비교기를 구비하고,

상기 제1 논리 신호와 상기 제2 논리 신호는 서로 다른 논리 레벨인 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제4항에 있어서,

상기 제1 비교기는 상기 제1 비교 전압이 상기 제2 기준 전압 보다 높을 때, 로우 레벨의 상기 제1 논리 신호를 출력하고, 상기 제1 비교 전압이 상기 제2 기준 전압 보다 낮을 때 하이 레벨의 상기 제1 논리 신호를 출력하고,

상기 제2 비교기는 상기 제2 비교 전압이 상기 제2 기준 전압 보다 높을 때, 로우 레벨의 상기 제2 논리 신호를 출력하고, 상기 제2 비교 전압이 상기 제2 기준전압 보다 낮을 때 하이 레벨의 상기 제2 논리 신호를 출력하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제5항에 있어서,

상기 클럭 스위칭부는 RS 래치회로이고,

상기 RS 래치회로는 제1 입력 단자를 통하여 수신되는 상기 제1 논리 신호에 응답하여 제1 출력 단자로 상기 제1 클럭 신호를 출력하고, 제2 입력 단자를 통하여 수신되는 상기 제2 논리 신호에 응답하여 제2 출력 단자로 상기 제2 클럭 신호를 출력하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제1항에 있어서, 상기 제2 기준 전압은,

상기 제1 기준 전압의 레벨과 다른 전압 레벨로 설정되는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제7항에 있어서,

소정의 제어신호에 응답하여 상기 제1 기준 전압과 상기 제2 기준 전압을 발생하는 기준 전압 발생회로를 더 구비하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제8항에 있어서, 상기 기준 전압 발생회로는,

상기 제어신호에 응답하여 정전류를 발생하는 정전류 발생회로;

상기 제어신호에 응답하여 상기 정전류에 비례하는 제1 기준 전류를 발생하고, 상기 제1 기준 전류에 의해 결정되는 상기 제1 기준 전압을 출력하는 제1 전류 미러 회로; 및

상기 제어신호에 응답하여 상기 정전류에 비례하는 제2 기준 전류를 발생하고, 상기 제2 기준 전류에 의해 결정된 상기 제2 기준 전압을 출력하는 제2 전류 미러 회로를 포함하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제1항에 있어서, 상기 제2 기준 전압은,

상기 제2 기준 전압의 레벨과 동일한 전압 레벨로 설정되는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제10항에 있어서,

소정의 제어신호에 응답하여 상기 제1 기준 전압을 발생하는 기준 전압 발생회로를 더 구비하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제11항에 있어서, 상기 기준 전압 발생회로는,

상기 제어신호에 응답하여 정전류를 발생하는 정전류 발생회로; 및

상기 제어신호에 응답하여 상기 정전류에 비례하는 기준 전류를 발생하고, 상기 기준 전류에 의해 결정되는 상기 제1 기준 전압을 출력하는 전류 미러 회로를 포함하는 것을 특징으로 하는 전원 전압에 반비례하게 출력 신호의 주파수를 가변시키는 오실레이터.
제1항의 오실레이터를 구비하는 것을 특징으로 하는 플래시 메모리 장치의 고전압 발생회로.