JPH01231514A - Ｒｃ発振回路 - Google Patents
Ｒｃ発振回路Info
- Publication number
- JPH01231514A JPH01231514A JP63058608A JP5860888A JPH01231514A JP H01231514 A JPH01231514 A JP H01231514A JP 63058608 A JP63058608 A JP 63058608A JP 5860888 A JP5860888 A JP 5860888A JP H01231514 A JPH01231514 A JP H01231514A
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- JP
- Japan
- Prior art keywords
- capacitor
- level
- output
- resistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 239000000872 buffer Substances 0.000 claims abstract description 20
- 230000000630 rising effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、抵抗とコンデンサとを用いたＲＣ発振回路に
関する。
関する。
（ロ）従来の技術
第４図は、従来のＲＣ発振回路を示す図である。電源・
接地間には、抵抗ＲとコンデンサＣとが抵抗Ｒを電源側
にして直列接続され、その接続点がシュミットトリガバ
ッファ（２）の入力に接続されている。きらに、抵抗Ｒ
とコンデンサＣとの接続点は、Ｎチャンネル型のＭＯＳ
ＦＥＴ（１）を介して接地されている。そして、シュミ
ットトリガバッファ（２）の出力は、出力端子（３〉に
接続され、且つＭＯＳＦＥＴ（１）のゲートに接続され
ている。斯る構成の回路に依れば、電源電圧Ｖ ＤＤが
印加されると、抵抗ＲとコンデンサＣとの時定数に応じ
た周期のパレス信号が出力端子（３）から出力される。
接地間には、抵抗ＲとコンデンサＣとが抵抗Ｒを電源側
にして直列接続され、その接続点がシュミットトリガバ
ッファ（２）の入力に接続されている。きらに、抵抗Ｒ
とコンデンサＣとの接続点は、Ｎチャンネル型のＭＯＳ
ＦＥＴ（１）を介して接地されている。そして、シュミ
ットトリガバッファ（２）の出力は、出力端子（３〉に
接続され、且つＭＯＳＦＥＴ（１）のゲートに接続され
ている。斯る構成の回路に依れば、電源電圧Ｖ ＤＤが
印加されると、抵抗ＲとコンデンサＣとの時定数に応じ
た周期のパレス信号が出力端子（３）から出力される。
第５図（イ）及び（ロ）は、従来のＲＣ発振回路の動作
を説明するだめのタイムチャートである。同図（イ）は
第４図に示すａ点の電圧Ｖａ、同図（口〉は出力される
パルス信号の電圧Ｖ。を夫々示す。
を説明するだめのタイムチャートである。同図（イ）は
第４図に示すａ点の電圧Ｖａ、同図（口〉は出力される
パルス信号の電圧Ｖ。を夫々示す。
最初に電源電圧■ＤＤが印加されると、先ずＶａが抵抗
ＲとコンデンサＣとの時定数に従ってゆっくりと立上る
。このとき、ｖｏは“Ｌ １ルベル（接地レベル）とな
っている。そして、Ｖａが（１）に於いてＶＴ、に達す
ると、シュミットトリガバッファ（２）の出力が“Ｈ′
”レベル（電源レベル）となり、ｖｏが“Ｈ′ルベルと
なる。これと同時にＭＯＳＦＥＴ（１）がオンしてａ点
が接地され、Ｖａが下り始める。Ｖａが（ｉ）に於いて
Ｖア。
ＲとコンデンサＣとの時定数に従ってゆっくりと立上る
。このとき、ｖｏは“Ｌ １ルベル（接地レベル）とな
っている。そして、Ｖａが（１）に於いてＶＴ、に達す
ると、シュミットトリガバッファ（２）の出力が“Ｈ′
”レベル（電源レベル）となり、ｖｏが“Ｈ′ルベルと
なる。これと同時にＭＯＳＦＥＴ（１）がオンしてａ点
が接地され、Ｖａが下り始める。Ｖａが（ｉ）に於いて
Ｖア。
まで下ると、シュミットトリガバッファ（２）の出力が
“Ｌ”レベルとなり、■。が“Ｌ”レベルになると同時
にＭＯＳＦＥＴ（１）がオフする。ＭＯＳＦＥＴ（１）
がオフすると、Ｖａは再びゆっくりと立上り始める。以
後、上述の動作を繰り返すことにより、パルス信号を発
生する。ここで■１１は、入力電圧が立上るときのシュ
ミットトリガバッファ（２）の閾値電圧、ＶＴ、は入力
電圧が立下るときのシュミットトリガバッファ（２）の
閾値電圧であり、ｖ７ＩはＶ Ｔ ２より大きく設定さ
れている。
“Ｌ”レベルとなり、■。が“Ｌ”レベルになると同時
にＭＯＳＦＥＴ（１）がオフする。ＭＯＳＦＥＴ（１）
がオフすると、Ｖａは再びゆっくりと立上り始める。以
後、上述の動作を繰り返すことにより、パルス信号を発
生する。ここで■１１は、入力電圧が立上るときのシュ
ミットトリガバッファ（２）の閾値電圧、ＶＴ、は入力
電圧が立下るときのシュミットトリガバッファ（２）の
閾値電圧であり、ｖ７ＩはＶ Ｔ ２より大きく設定さ
れている。
（ハ）発明が解決しようとする課題
従来のＲＣ発振回路で発生するパルス信号の周期及びデ
ユーティ比は、抵抗Ｒの抵抗値、コンデンサＣの容量、
ＭＯＳＦＥＴ（１）のゲート開放時のソース・ドレイン
間の抵抗値、及びシュミットトリガバッファ（２〉の閾
値電圧Ｖ、、、Ｖ□、のすべてに依存するため、精密な
設定が困難でおった。
ユーティ比は、抵抗Ｒの抵抗値、コンデンサＣの容量、
ＭＯＳＦＥＴ（１）のゲート開放時のソース・ドレイン
間の抵抗値、及びシュミットトリガバッファ（２〉の閾
値電圧Ｖ、、、Ｖ□、のすべてに依存するため、精密な
設定が困難でおった。
特に、ＭＯＳＦＥＴ（１）のソース・ドレイン間の抵抗
や、シュミットトリガバッファ（２）の閾値電圧Ｖ ７
１ 、 Ｖ ７１は、その値の設定が難しく、−度設定
された値の調整が困難であった。
や、シュミットトリガバッファ（２）の閾値電圧Ｖ ７
１ 、 Ｖ ７１は、その値の設定が難しく、−度設定
された値の調整が困難であった。
そこで本発明は、出力されるパルス信号の周期及びデユ
ーティ比の設定が容易なＲＣ発振回路の提供を目的とす
る。
ーティ比の設定が容易なＲＣ発振回路の提供を目的とす
る。
（ニ）課題を解決するための手段
本発明は、上述の課題を解決するためになされたもので
、電源・接地間に夫々直列接続された第１の抵抗及び第
１のコンデンサと第２の抵抗及び第２のコンデンサ、入
力電圧が閾値に達すると定レベルの信号を出力する第１
及び第２の信号発生回路、この信号発生回路の出力で動
作するＲ−Ｓフリップフロップ、を備え、上記第１の抵
抗及びコンデンサの接続点と上記第２の抵抗及びコンデ
ンサの接続点とは、上記第１及び第２の信号発生器の入
力に夫々接続されると共に、第１及び第２のＮｆヤンネ
ル型ＭＯ８ＦＥＴを夫々介して接地され、上記第１の信
号発生器の出力は上記Ｒ−ＳフリップフロップのＳ端子
に、上記第２の信号発生器の出力は上記Ｒ−Ｓフリップ
フロップのＲ端子に夫々接続され、上記Ｒ−Ｓフリップ
フロップのＱ出力は上記第１のＭＯＳ Ｆ ＥＴのゲー
トに、貢出力は上記第２のＭＯＳＦＥＴのゲートに夫々
接続されることを特徴とする。
、電源・接地間に夫々直列接続された第１の抵抗及び第
１のコンデンサと第２の抵抗及び第２のコンデンサ、入
力電圧が閾値に達すると定レベルの信号を出力する第１
及び第２の信号発生回路、この信号発生回路の出力で動
作するＲ−Ｓフリップフロップ、を備え、上記第１の抵
抗及びコンデンサの接続点と上記第２の抵抗及びコンデ
ンサの接続点とは、上記第１及び第２の信号発生器の入
力に夫々接続されると共に、第１及び第２のＮｆヤンネ
ル型ＭＯ８ＦＥＴを夫々介して接地され、上記第１の信
号発生器の出力は上記Ｒ−ＳフリップフロップのＳ端子
に、上記第２の信号発生器の出力は上記Ｒ−Ｓフリップ
フロップのＲ端子に夫々接続され、上記Ｒ−Ｓフリップ
フロップのＱ出力は上記第１のＭＯＳ Ｆ ＥＴのゲー
トに、貢出力は上記第２のＭＯＳＦＥＴのゲートに夫々
接続されることを特徴とする。
（ホ）作用
本発明に依れば、出力されるパルス信号の“Ｈ１ルベル
の期間を第１の抵抗及びコンデンサで、“Ｌ Ｐ＋レベ
ルの期間を第２の抵抗及びコンデンサで夫々設定するこ
とができ、パルス信号の周期及びデユーティ比の設定を
より広い範囲に於いて精密に行うことができる。
の期間を第１の抵抗及びコンデンサで、“Ｌ Ｐ＋レベ
ルの期間を第２の抵抗及びコンデンサで夫々設定するこ
とができ、パルス信号の周期及びデユーティ比の設定を
より広い範囲に於いて精密に行うことができる。
（へ）実施例
本発明の実施例を図面に従って説明する。第１図は本発
明の一実施例を示す回路図である。電源・接地間には、
第１の抵抗Ｒ８及び第１のコンデンサＣ８と第２の抵抗
Ｒ２及び第２のコンデンサＣ２とが抵抗を電源側にして
夫々直列接続されている。第１の抵抗Ｒ７及びコンデン
サＣ５の接続点は、第１のシュミットトリガバッファ（
２１）の入力に接続きれると共に、第１のＮチャンネル
型ＭＯ８Ｆ Ｅ Ｔ（１１）を介して接地されている。
明の一実施例を示す回路図である。電源・接地間には、
第１の抵抗Ｒ８及び第１のコンデンサＣ８と第２の抵抗
Ｒ２及び第２のコンデンサＣ２とが抵抗を電源側にして
夫々直列接続されている。第１の抵抗Ｒ７及びコンデン
サＣ５の接続点は、第１のシュミットトリガバッファ（
２１）の入力に接続きれると共に、第１のＮチャンネル
型ＭＯ８Ｆ Ｅ Ｔ（１１）を介して接地されている。
また、第２の抵抗Ｒ６及びコンデンサＣ６の接続点は、
第２のシュミットトリガバッファ（２２）の入力に接続
されると共に、第２のＮチャンネル型ＭＯ８ＦＥＴ（１
２）を介して接地されている。そして、第１のシュミッ
トトリガバッファ（２１）の出力は、Ｒ−Ｓフリップフ
ロップ（４）のＳ端子に接続され、第２のシュミットト
リガバッファ（２２）の出力は、Ｒ−Ｓフリップフロッ
プ（４）のＲ端子に接続きれている。さらに、Ｒ−Ｓフ
リップフロップ（４）のＱ出力は、第１のＭＯＳ Ｆ
ＥＴ（１１）のゲートに接続されると共に出力端子（３
）に接続され、Ｒ−Ｓフリップフロップ（４）の回出力
は、第２のＭＯＳＦＥＴ（１２）のゲートに接続されて
いる。
第２のシュミットトリガバッファ（２２）の入力に接続
されると共に、第２のＮチャンネル型ＭＯ８ＦＥＴ（１
２）を介して接地されている。そして、第１のシュミッ
トトリガバッファ（２１）の出力は、Ｒ−Ｓフリップフ
ロップ（４）のＳ端子に接続され、第２のシュミットト
リガバッファ（２２）の出力は、Ｒ−Ｓフリップフロッ
プ（４）のＲ端子に接続きれている。さらに、Ｒ−Ｓフ
リップフロップ（４）のＱ出力は、第１のＭＯＳ Ｆ
ＥＴ（１１）のゲートに接続されると共に出力端子（３
）に接続され、Ｒ−Ｓフリップフロップ（４）の回出力
は、第２のＭＯＳＦＥＴ（１２）のゲートに接続されて
いる。
第２図（イ）乃至（＊）は第１図に示す回路の動作を説
明するためのタイムチルートである。これらの図に於い
て、（イ）は第１図に示すＡ点の電圧ｖＡ、（ロ）はＲ
−Ｓフリップフロップ（４）のＳ端子に入力きれる電圧
Ｖ３、（ハ）は第１図に示すＢ点の電圧ＶＳ、 （ニ）
はＲ−Ｓフリップフロップ（４）のＲ端子に入力される
電圧Ｖ、、（＊）は出力されるパルス信号の電圧Ｖ。を
夫々示す。
明するためのタイムチルートである。これらの図に於い
て、（イ）は第１図に示すＡ点の電圧ｖＡ、（ロ）はＲ
−Ｓフリップフロップ（４）のＳ端子に入力きれる電圧
Ｖ３、（ハ）は第１図に示すＢ点の電圧ＶＳ、 （ニ）
はＲ−Ｓフリップフロップ（４）のＲ端子に入力される
電圧Ｖ、、（＊）は出力されるパルス信号の電圧Ｖ。を
夫々示す。
初期状態として、Ａ点及びＢ点の電圧が接地レベルにあ
り、Ｒ−Ｓフリップフロップ（４）のＱ出力が“Ｌ”レ
ベルであり、第１のＭＯＳＦＥＴ（１１）はオフしてい
るとする。このとき、Ｑ出力は“Ｈ”レベルにあり、第
２のＭＯＳ Ｆ ＥＴ（１２）はオンしている。
り、Ｒ−Ｓフリップフロップ（４）のＱ出力が“Ｌ”レ
ベルであり、第１のＭＯＳＦＥＴ（１１）はオフしてい
るとする。このとき、Ｑ出力は“Ｈ”レベルにあり、第
２のＭＯＳ Ｆ ＥＴ（１２）はオンしている。
電源電圧ＶＤＤが印加されると、ｖＡが抵抗Ｒ１とコン
デンサＣ１との時定数に従って立上る。そして、（１）
に於いて、ＶＡが第１のシュミットトリガバッファ（２
１）の閾値電圧Ｖｔ＋に達するとＶ、が“ＨＩ＋ レベ
ルになり、Ｒ−Ｓフリップフロップ（４）のＱ出力部ち
Ｖ。が“ＨＩＩレベル、φ出力が“Ｌ”レベルになる。
デンサＣ１との時定数に従って立上る。そして、（１）
に於いて、ＶＡが第１のシュミットトリガバッファ（２
１）の閾値電圧Ｖｔ＋に達するとＶ、が“ＨＩ＋ レベ
ルになり、Ｒ−Ｓフリップフロップ（４）のＱ出力部ち
Ｖ。が“ＨＩＩレベル、φ出力が“Ｌ”レベルになる。
これと同時に第１のＭＯＳ Ｆ ＥＴ（１１〉がオンし
、第２のＭＯＳ Ｆ ＥＴ（１２）がオフする。従って
、Ａ点が接地きれてｖＡが下り始めると共に、ｖ３が抵
抗Ｒ２とコンデンサＣ８との時定数に従って立上る。■
、は、ｖＡが第１のシュミットトリガバッファ（２１）
の閾値電圧Ｖ Ｔ１以下になると、′Ｌ”レベルとなる
。そして、ｖＩｌが（ｉ）に於いて第２のシュミットト
リガバッファ（２２）の閾＝７− 値電圧ｖ 、、’ に達するとＶ、が“Ｈ”レベルにな
り、Ｒ−Ｓフリップフロップ（４）のＱ出力部ち■。
、第２のＭＯＳ Ｆ ＥＴ（１２）がオフする。従って
、Ａ点が接地きれてｖＡが下り始めると共に、ｖ３が抵
抗Ｒ２とコンデンサＣ８との時定数に従って立上る。■
、は、ｖＡが第１のシュミットトリガバッファ（２１）
の閾値電圧Ｖ Ｔ１以下になると、′Ｌ”レベルとなる
。そして、ｖＩｌが（ｉ）に於いて第２のシュミットト
リガバッファ（２２）の閾＝７− 値電圧ｖ 、、’ に達するとＶ、が“Ｈ”レベルにな
り、Ｒ−Ｓフリップフロップ（４）のＱ出力部ち■。
が“Ｌ”レベル、Ｑ出力が“Ｈ”レベルになる。
すると、第１のＭＯＳ Ｆ ＥＴ（１１）がオフし、第
２のＭＯＳ Ｆ ＥＴ（１２）がオンする。従って、Ｂ
点が接地されてｖ８が下り始めると共に、ｖＡが立上る
。
２のＭＯＳ Ｆ ＥＴ（１２）がオンする。従って、Ｂ
点が接地されてｖ８が下り始めると共に、ｖＡが立上る
。
■、は、ｖｌｌが第２のシュミットトリガバッファ（２
２）の閾値電圧Ｖ Ｔｍ’以下になると、“Ｌ”レベル
となる。以後上述の動作を繰り返すことにより、パルス
信号を発生する。
２）の閾値電圧Ｖ Ｔｍ’以下になると、“Ｌ”レベル
となる。以後上述の動作を繰り返すことにより、パルス
信号を発生する。
従って、Ｖｏが“Ｈ”レベルにある期間は、ＶＡの立上
り速度、即ち抵抗Ｒ１の抵抗値及びコンデンサＣ１の容
量で制御できる。一方、Ｖｏが“Ｌ”レベルにある期間
は、■、の立上り速度、即ち抵抗Ｒ１の抵抗値及びコン
デンサＣ１の容量で制御できる。
り速度、即ち抵抗Ｒ１の抵抗値及びコンデンサＣ１の容
量で制御できる。一方、Ｖｏが“Ｌ”レベルにある期間
は、■、の立上り速度、即ち抵抗Ｒ１の抵抗値及びコン
デンサＣ１の容量で制御できる。
第３図は、本発明の他の実施例を示す回路図である。こ
の実施例では、第１図に示す回路に於いて、シュミット
トリガバッファ（２１）及び（２２）に換えて直列に２
個接続されたインバータ（３１）及び（３２〉が用いら
れ、その他は第１図に示す回路と同一の構成となってい
る。インバータ（３１）への入力が“Ｈ”レベルになる
と、これに遅れてフリップフロップ（４）のＳ端子への
入力がＨ”レベルとなってＱ出力が“Ｈ”レベルとなり
、第１のＭＯ８Ｆ Ｅ Ｔ（１１）がオンしてインバー
タ（３１〉の入力が“Ｌ”レベルとなるため、インバー
タ（３１）の出力に第２図（ロ）と同様のパルスが得ら
れる。また、インバータ（３２）への入力が“Ｈ”レベ
ルになったときもインバータ（３１）の場合と同様に動
作する。
の実施例では、第１図に示す回路に於いて、シュミット
トリガバッファ（２１）及び（２２）に換えて直列に２
個接続されたインバータ（３１）及び（３２〉が用いら
れ、その他は第１図に示す回路と同一の構成となってい
る。インバータ（３１）への入力が“Ｈ”レベルになる
と、これに遅れてフリップフロップ（４）のＳ端子への
入力がＨ”レベルとなってＱ出力が“Ｈ”レベルとなり
、第１のＭＯ８Ｆ Ｅ Ｔ（１１）がオンしてインバー
タ（３１〉の入力が“Ｌ”レベルとなるため、インバー
タ（３１）の出力に第２図（ロ）と同様のパルスが得ら
れる。また、インバータ（３２）への入力が“Ｈ”レベ
ルになったときもインバータ（３１）の場合と同様に動
作する。
従って、第２図に示す回路に於いても、第２図（イ）乃
至（＊）と同様に動作し、ｖｏが“ＨＩ＋及び“Ｌ”レ
ベルにある期間を夫々制御することができる。
至（＊）と同様に動作し、ｖｏが“ＨＩ＋及び“Ｌ”レ
ベルにある期間を夫々制御することができる。
（ト）発明の効果
本発明に依れば、出力きれるパルス信号が“Ｈ”レベル
にある期間と“Ｌ”レベルにある期間とを夫々抵抗の抵
抗値とコンデンサの容量とに依って制御することができ
るため、パルス信号の周期及びデユーティ比をより広い
範囲で精密に設定でき、発振回路の利用範囲が広くなる
。
にある期間と“Ｌ”レベルにある期間とを夫々抵抗の抵
抗値とコンデンサの容量とに依って制御することができ
るため、パルス信号の周期及びデユーティ比をより広い
範囲で精密に設定でき、発振回路の利用範囲が広くなる
。
第１図乃至第３図は本発明に係り、第１図は一実施例を
示す回路図、第２図は動作を示すタイムチャート、第３
図は他の実施例を示す回路図である。第４図は従来の回
路図、第５図は従来の動作を示すタイムチャートである
。 Ｒ，、Ｒ，・・・抵抗、 Ｃ，、Ｃ，・・・コンデンサ
、（４）・・・Ｒ−Ｓフリップフロップ、 （１１）（
１２）・・・Ｎチャンネル型ＭＯ８ＦＥＴ、 （２１
）（２２）・・・シュミットトリガバッファ、（３１）
（３２）・・・インバータ。
示す回路図、第２図は動作を示すタイムチャート、第３
図は他の実施例を示す回路図である。第４図は従来の回
路図、第５図は従来の動作を示すタイムチャートである
。 Ｒ，、Ｒ，・・・抵抗、 Ｃ，、Ｃ，・・・コンデンサ
、（４）・・・Ｒ−Ｓフリップフロップ、 （１１）（
１２）・・・Ｎチャンネル型ＭＯ８ＦＥＴ、 （２１
）（２２）・・・シュミットトリガバッファ、（３１）
（３２）・・・インバータ。
Claims (3)
- （１）電源・接地間に夫々直列接続された第１の抵抗及
び第１のコンデンサと第２の抵抗及び第２のコンデンサ
、入力電圧が閾値に達すると定レベルの信号を出力する
第１及び第２の信号発生器、この信号発生器の出力で動
作するＲ−Ｓフリップフロップ、を備え、上記第１の抵
抗及びコンデンサの接続点と上記第２の抵抗及びコンデ
ンサの接続点とは上記第１及び第２の信号発生器の入力
に夫々接続されると共に、第１及び第２のＮチャンネル
型ＭＯＳＦＥＴを夫々介して接地され、上記第１の信号
発生器の出力は上記Ｒ−ＳフリップフロップのＳ端子に
、上記第２の信号発生器の出力は上記Ｒ−Ｓフリップフ
ロップのＲ端子に夫々接続され、上記Ｒ−Ｓフリップフ
ロップのＱ出力は上記第１のＭＯＳＦＥＴのゲートに、
＠Ｑ＠出力は上記第２のＭＯＳＦＥＴのゲートに夫々接
続されることを特徴とするＲＣ発振回路。 - （２）上記第１及び第２の信号発生器を夫々シュミット
トリガバッファで構成することを特徴とする請求項第１
項記載のＲＣ発振回路。 - （３）上記第１及び第２の信号発生器を夫々直列接続さ
れた２つのインバータで構成することを特徴とする請求
項第１項記載のＲＣ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058608A JPH01231514A (ja) | 1988-03-11 | 1988-03-11 | Ｒｃ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058608A JPH01231514A (ja) | 1988-03-11 | 1988-03-11 | Ｒｃ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231514A true JPH01231514A (ja) | 1989-09-14 |
Family
ID=13089242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058608A Pending JPH01231514A (ja) | 1988-03-11 | 1988-03-11 | Ｒｃ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01231514A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557919B1 (ko) * | 1999-12-03 | 2006-03-10 | 매그나칩 반도체 유한회사 | 레지스터를 이용한 알씨 발진기 |
| US7030707B2 (en) | 2003-07-10 | 2006-04-18 | Samsung Electronics Co., Ltd. | Oscillator circuits and methods that change frequency in inverse proportion to power source voltage |
-
1988
- 1988-03-11 JP JP63058608A patent/JPH01231514A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557919B1 (ko) * | 1999-12-03 | 2006-03-10 | 매그나칩 반도체 유한회사 | 레지스터를 이용한 알씨 발진기 |
| US7030707B2 (en) | 2003-07-10 | 2006-04-18 | Samsung Electronics Co., Ltd. | Oscillator circuits and methods that change frequency in inverse proportion to power source voltage |
| DE102004033452B4 (de) * | 2003-07-10 | 2007-01-11 | Samsung Electronics Co., Ltd., Suwon | Oszillatorschaltung und Oszillatorsignalerzeugungsverfahren |
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