JP2647930B2 - 半導体遅延回路 - Google Patents
半導体遅延回路Info
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- JP2647930B2 JP2647930B2 JP63273605A JP27360588A JP2647930B2 JP 2647930 B2 JP2647930 B2 JP 2647930B2 JP 63273605 A JP63273605 A JP 63273605A JP 27360588 A JP27360588 A JP 27360588A JP 2647930 B2 JP2647930 B2 JP 2647930B2
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- Japan
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- delay circuit
- power supply
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体遅延回路に関し、特に容量素子とMOS
トランジスタの抵抗素子とで所定の遅延時間を得る構成
の半導体遅延回路に関する。
トランジスタの抵抗素子とで所定の遅延時間を得る構成
の半導体遅延回路に関する。
従来、半導体メモリ等の半導体集積回路に於ては、動
作タイミングの調整或るいはワンショットパルスの発生
の為に遅延回路が使われることが多い。
作タイミングの調整或るいはワンショットパルスの発生
の為に遅延回路が使われることが多い。
この半導体遅延回路について図面を参照して説明す
る。
る。
第３図は従来の半導体遅延回路の一例を示す回路図で
ある。
ある。
この例は、入力信号INの信号変化を抵抗素子としての
Ｐ型MOSトランジスタQP12,QP13、Ｎ型MOSトランジスタQ
N12,QN13と容量素子C11,C12とで決まる遅延時間経過
後、出力信号OUTとして出力するものである。
Ｐ型MOSトランジスタQP12,QP13、Ｎ型MOSトランジスタQ
N12,QN13と容量素子C11,C12とで決まる遅延時間経過
後、出力信号OUTとして出力するものである。
Ｐ型MOSトランジスタQP11及びＮ型MOSトランジスタQ
N11から成るCMOSインバータは入力信号波形整形用とし
て、Ｐ型MOSトランジスタQP12及びＮ型MOSトランジスタ
QN12から成るCMOSインバータと容量素子C11、並びにＰ
型MOSトランジスタQP13及びＮ型MOSトランジスタQN13か
ら成るCMOSインバータと容量素子C12は共に信号遅延用
として、又Ｐ型MOSトランジスタQP14及びＮ型MOSトラン
ジスタQN14から成るCMOSインバータは出力信号波形整形
用としてそれぞれ機能する。
N11から成るCMOSインバータは入力信号波形整形用とし
て、Ｐ型MOSトランジスタQP12及びＮ型MOSトランジスタ
QN12から成るCMOSインバータと容量素子C11、並びにＰ
型MOSトランジスタQP13及びＮ型MOSトランジスタQN13か
ら成るCMOSインバータと容量素子C12は共に信号遅延用
として、又Ｐ型MOSトランジスタQP14及びＮ型MOSトラン
ジスタQN14から成るCMOSインバータは出力信号波形整形
用としてそれぞれ機能する。
この半導体遅延回路の遅延時間T1,T2は次の式で与え
られる。
られる。
入力信号立上り時： T1≒RON（QP12）×C11＋RON（QN13）×C12 …（１） 入力信号立下り時： T2≒RON（QN12）×C11＋RON（QP13）×C12 …（２） ここでRON（QP12）等は、（ ）内の記号と対応するM
OSトランジスタのオン状態でのソース・ドレイン間抵抗
（以下オン抵抗という）の値を示し、C11,C12はそれぞ
れ容量素子C11,C12の容量値を示す。
OSトランジスタのオン状態でのソース・ドレイン間抵抗
（以下オン抵抗という）の値を示し、C11,C12はそれぞ
れ容量素子C11,C12の容量値を示す。
（１）式，（２）式から明らかな様に遅延時間はMOS
トランジスタQP12,QP13,QN12,QN13のオン抵抗の値と、
容量素子C11,C12の容量値とを適切に選ぶことにより設
定することができる。
トランジスタQP12,QP13,QN12,QN13のオン抵抗の値と、
容量素子C11,C12の容量値とを適切に選ぶことにより設
定することができる。
上述した従来の半導体遅延回路は、MOSトランジスタ
（QP12,QP13,QN12,QN13）のオン抵抗の値と容量素子
C11,C12の容量値とにより遅延時間が決定される構成と
なっているので、電源電圧VCCが変動した場合にMOSトラ
ンジスタ（QP12,QP13,QN12,QN13）のオン抵抗の値が変
化して遅延時間も変化してしまうという欠点がある。
（QP12,QP13,QN12,QN13）のオン抵抗の値と容量素子
C11,C12の容量値とにより遅延時間が決定される構成と
なっているので、電源電圧VCCが変動した場合にMOSトラ
ンジスタ（QP12,QP13,QN12,QN13）のオン抵抗の値が変
化して遅延時間も変化してしまうという欠点がある。
例えば、この半導体遅延回路を用いた半導体集積回路
等では、電源電圧の規格が最小4.5V,最大5.5Vとなって
いるので、遅延時間の変化は電源電圧VCCの変化量にほ
ぼ比例して約20％にもなってしまう。
等では、電源電圧の規格が最小4.5V,最大5.5Vとなって
いるので、遅延時間の変化は電源電圧VCCの変化量にほ
ぼ比例して約20％にもなってしまう。
近年、半導体集積回路の機能の複雑化及び高速化に伴
い、信号タイミング間の正確な調整、即ち遅延回路での
遅延時間の一定化が必要になる場合が増えつつある。
い、信号タイミング間の正確な調整、即ち遅延回路での
遅延時間の一定化が必要になる場合が増えつつある。
従って、本発明は、電源電圧の変動に際しても常に一
定の遅延時間を維持することができる半導体遅延回路を
提供することを目的とする。
定の遅延時間を維持することができる半導体遅延回路を
提供することを目的とする。
本発明の半導体遅延回路は、第１の抵抗素子及び少な
くとも１つのダイオード素子を備え電源電圧から所定の
一定電圧を発生する定電圧発生部と、ソース，ドレイン
のうちの一方に前記定電圧発生部からの一定電圧を受け
ゲートに入力端からの信号を受けてオン，オフしソー
ス，ドレインのうちの他方を駆動するMOSトランジスタ
で形成された第２の抵抗素子及びこの第２の抵抗素子で
駆動される容量素子、並びにこれら第２の抵抗素子及び
容量素子への入力信号及び出力信号のうちの少なくとも
一方を波形整形するMOSトランジスタで形成された波形
整形回路を含み前記定電圧発生部からの一定電圧を電源
として動作し前記入力端からの信号を所定の時間遅延さ
せる遅延回路部とを有している。
くとも１つのダイオード素子を備え電源電圧から所定の
一定電圧を発生する定電圧発生部と、ソース，ドレイン
のうちの一方に前記定電圧発生部からの一定電圧を受け
ゲートに入力端からの信号を受けてオン，オフしソー
ス，ドレインのうちの他方を駆動するMOSトランジスタ
で形成された第２の抵抗素子及びこの第２の抵抗素子で
駆動される容量素子、並びにこれら第２の抵抗素子及び
容量素子への入力信号及び出力信号のうちの少なくとも
一方を波形整形するMOSトランジスタで形成された波形
整形回路を含み前記定電圧発生部からの一定電圧を電源
として動作し前記入力端からの信号を所定の時間遅延さ
せる遅延回路部とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第３図に示された従来の半導体遅延回
路と同様の構成の遅延回路部２に、定電圧発生部１から
発生する一定電圧（VP）を電源電圧として供給するもの
である。
路と同様の構成の遅延回路部２に、定電圧発生部１から
発生する一定電圧（VP）を電源電圧として供給するもの
である。
定電圧発生部１は、抵抗R11とダイオードD11〜D15と
を直列接続して構成される。ダイオードD11〜D151個当
りの順方向オン電圧は約0.8Vであるから、５個のダイオ
ードD11〜D15の直列接続回路の両端には約4.0Vの電位差
が発生する。即ち、定電圧発生部１の出力電圧VPは約4.
0Vとなる。電源電圧VCCが4.5Vから5.5Vまで変動したと
しても、出力電圧VPは常に約4.0Vのまま維持される。
を直列接続して構成される。ダイオードD11〜D151個当
りの順方向オン電圧は約0.8Vであるから、５個のダイオ
ードD11〜D15の直列接続回路の両端には約4.0Vの電位差
が発生する。即ち、定電圧発生部１の出力電圧VPは約4.
0Vとなる。電源電圧VCCが4.5Vから5.5Vまで変動したと
しても、出力電圧VPは常に約4.0Vのまま維持される。
従って、遅延回路部２へ供給される電源電圧は、電源
電圧VCCの変動に関係なく常に約4.0Vに維持され、遅延
回路部２を構成しているMOSトランジスタ（QP12,QP13,Q
N12,QN13）のオン抵抗の値もほぼ一定となる。即ち、電
源電圧VCCの変動に関係なく常に一定の遅延時間を維持
することが可能である。
電圧VCCの変動に関係なく常に約4.0Vに維持され、遅延
回路部２を構成しているMOSトランジスタ（QP12,QP13,Q
N12,QN13）のオン抵抗の値もほぼ一定となる。即ち、電
源電圧VCCの変動に関係なく常に一定の遅延時間を維持
することが可能である。
第２図は本発明の第２の実施例を示す回路図である。
この実施例の定電圧発生部1Aは、抵抗素子としてのゲ
ートを接地端子に接続したＰ型MOSトランジスタQP1と、
ダイオード素子としてのコレクタとベースとを共通接続
したNPN型のバイポーラトランジスタQ1〜Q5とを直列接
続して構成される。コレクタとベースとを共通接続した
バイポーラトランジスタQ1〜Q51個当りの順方向オン電
圧は約0.8Vであるから、前述の第１の実施例と同様に、
この定電圧発生部1Aの出力電圧VP′も電源電圧VCCの変
動に関係なく約4.0Vに維持される。
ートを接地端子に接続したＰ型MOSトランジスタQP1と、
ダイオード素子としてのコレクタとベースとを共通接続
したNPN型のバイポーラトランジスタQ1〜Q5とを直列接
続して構成される。コレクタとベースとを共通接続した
バイポーラトランジスタQ1〜Q51個当りの順方向オン電
圧は約0.8Vであるから、前述の第１の実施例と同様に、
この定電圧発生部1Aの出力電圧VP′も電源電圧VCCの変
動に関係なく約4.0Vに維持される。
従って、第１の実施例と同様にこの実施例も、電源電
圧VCCの変動に関係なく常に一定の遅延時間を維持する
ことができる。
圧VCCの変動に関係なく常に一定の遅延時間を維持する
ことができる。
特にこの実施例は、バイポーラ・CMOS混成型の半導体
集積回路に適した構成となっており、応用範囲が広いと
いう利点がある。
集積回路に適した構成となっており、応用範囲が広いと
いう利点がある。
以上説明したように本発明は、電源電圧が変動しても
一定電圧を発生する定電圧発生部を設け、この一定電圧
を遅延回路部の電源として供給する構成とすることによ
り、電源電圧の変動に影響されることなく常に一定の遅
延時間を維持することができる効果がある。
一定電圧を発生する定電圧発生部を設け、この一定電圧
を遅延回路部の電源として供給する構成とすることによ
り、電源電圧の変動に影響されることなく常に一定の遅
延時間を維持することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の半導体遅延回路の一
例を示す回路図である。 1,1A……定電圧発生部、２……遅延回路部、C11,C12…
…容量素子、D11〜D15……ダイオード、Q1〜Q5……バイ
ポーラトランジスタ、QN11〜QN14……Ｎ型MOSトランジ
スタ、QP1,QP11〜QP14……Ｐ型MOSトランジスタ、R11…
…抵抗。
施例を示す回路図、第３図は従来の半導体遅延回路の一
例を示す回路図である。 1,1A……定電圧発生部、２……遅延回路部、C11,C12…
…容量素子、D11〜D15……ダイオード、Q1〜Q5……バイ
ポーラトランジスタ、QN11〜QN14……Ｎ型MOSトランジ
スタ、QP1,QP11〜QP14……Ｐ型MOSトランジスタ、R11…
…抵抗。
Claims (1)
- 【請求項１】第１の抵抗素子及び少なくとも１つのダイ
オード素子を備え電源電圧から所定の値の一定電圧を発
生する定電圧発生部と、ソース，ドレインのうちの一方
に前記定電圧発生部からの一定電圧を受けゲートに入力
端からの信号を受けてオン，オフしソース・ドレインの
うちの他方を駆動するMOSトランジスタで形成された第
２の抵抗素子及びこの第２の抵抗素子で駆動される容量
素子、並びにこれら第２の抵抗素子及び容量素子への入
力信号及び出力信号のうちの少なくとも一方を波形整形
するMOSトランジスタで形成された波形整形回路を含み
前記定電圧発生部からの一定電圧を電源として動作し前
記入力端からの信号を所定の時間遅延させる遅延回路部
とを有することを特徴とする半導体遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273605A JP2647930B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273605A JP2647930B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119412A JPH02119412A (ja) | 1990-05-07 |
| JP2647930B2 true JP2647930B2 (ja) | 1997-08-27 |
Family
ID=17530086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273605A Expired - Fee Related JP2647930B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647930B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532315B2 (ja) * | 1972-10-18 | 1978-01-26 | ||
| JPS5961312A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | パルス遅延回路 |
| JPS6276317A (ja) * | 1985-09-28 | 1987-04-08 | New Japan Radio Co Ltd | 遅延回路 |
-
1988
- 1988-10-28 JP JP63273605A patent/JP2647930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02119412A (ja) | 1990-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |