JPH0438590Y2 - - Google Patents
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- Publication number
- JPH0438590Y2 JPH0438590Y2 JP1985059043U JP5904385U JPH0438590Y2 JP H0438590 Y2 JPH0438590 Y2 JP H0438590Y2 JP 1985059043 U JP1985059043 U JP 1985059043U JP 5904385 U JP5904385 U JP 5904385U JP H0438590 Y2 JPH0438590 Y2 JP H0438590Y2
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- JP
- Japan
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- transistor
- base
- pulse
- delay circuit
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000000758 substrate Substances 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、遅延された出力パルスを発生するこ
との出来る遅延回路に関するもので、特にIC（集
積回路）化に適した遅延回路を提供せんとするも
のである。 (ロ) 従来の技術 入力パルスに対して遅延された出力パルスを得
る場合、通常単安定マルチバイブレータ等の遅延
回路が用いられる。前記単安定マルチバイブレー
タは周知の回路であり、例えば昭和53年６月１日
にCQ出版株式会社より発行された単行本「パル
ス回路の設計」第102頁に記載されている。前記
単安定マルチバイブレータは、通常２個のトラン
ジスタと該トランジスタの一方のベースと他方の
コレクタとの間に挿入されるコンデンサとを備え
ており、トリガパルスに応じて安定状態から準安
定状態に変化し、前記コンデンサの値に応じて決
まる時間の経過後再び安定状態に変化して遅延さ
れたパルスを発生させるものである。 (ハ) 考案が解決しようとする問題点 しかして、単安定マルチバイブレータは、上述
の如くコンデンサの値に応じて遅延時間を設定し
ているので、数十μ秒程度の大なる遅延時間を得
る為には、大きな容量のコンデンサを必要とす
る。そして、前記大きな容量のコンデンサを必要
とする単安定マルチバイブレータをIC内に作成
することは非常に困難である為、前記コンデンサ
をICに外付接続しなければならず、端子ピン数
の増加、外付部品数の増加というIC化に好まし
くない欠点を生じていた。 (ニ) 問題点を解決するための手段 本考案は、上述の点に鑑み成されたもので、コ
ンデンサを必要とせず、IC化に適した遅延回路
を得る為、該遅延回路内にPNP型のトランジス
タを配置し、該トランジスタのベースとIC基板
との間の寄生容量を利用して遅延を生じさせんと
するものである。 (ホ) 作用 本考案に依れば、PNP型のトランジスタのベ
ースとIC基板との間に寄生容量が存在する為、
入力パルスの終端において前記PNPトランジス
タが直ちにオフせず、所定時間の経過後オフする
様に設定出来るので、十分長い遅延時間を得るこ
とが出来る。 (ヘ) 実施例 第１図は、本考案の一実施例を示す回路図で、
１は入力パルスが印加される入力端子、２はベー
スが前記入力端子１に接続されたNPN型の第１
トランジスタ、３はベースが前記第１トランジス
タ２のコレクタに接続されたPNP型の第２トラ
ンジスタ、４はベースがダイオード５を介して前
記第２トランジスタ３のエミツタに接続された
NPN型の第３トランジスタ、及び６は前記第３
トランジスタ４のコレクタに接続された出力端子
である。 しかして第１図の遅延回路における第１及び第
２トランジスタ２及び３は、第２図に示す如く、
単一のIC基板上にIC化される。第２図において、
７はＰ型のIC基板、８はＮ型のコレクタ領域９
とエミツタ領域１０及びＰ型のベース領域１１を
有するNPN型の第１トランジスタ、１２はＰ型
のコレクタ領域１３とエミツタ領域１４及びＮ型
のベース領域１５を有するPNP型の第２トラン
ジスタである。前記第１トランジスタ８において
は、Ｐ型のIC基板７とＮ型のコレクタ領域９と
の間に寄生容量が生じ、前記第２のトランジスタ
１２においては、Ｐ型のIC基板７とＮ型のベー
ス領域１５との間に寄生容量が生じる。その為、
第１図の如く第１トランジスタ８のコレクタと第
２トランジスタ１２のベースとを直接接続すれ
ば、前記寄生容量が並列接続されることになり、
大きな容量をIC内に形成することが出来る。 次に第１図の回路の動作を説明する。入力端子
１に入力信号が印加されない無信号状態において
は、第１トランジスタ２及び第２トランジスタ３
がオフとなつており、電源電圧（＋Vcc）が抵抗
１６を介してダイオード５のアノードに印加され
るので、第３トランジスタ４がオンになり、出力
端子６は「Ｌ」に保たれている。いま、入力端子
１に第３図イに示す入力パルスを印加すると、前
記入力パルスの立上りに応じて第１トランジスタ
２がオンし、第２トランジスタ３もオンする。そ
の為、ダイオード５のアノードが「Ｌ」になり第
３トランジスタ４がオフし、出力端子６が略直ち
に「Ｈ」になる。 入力パルスのパルス幅で決まる時間（T1）が
経過すると前記入力パルスが立ち下がり、それに
応じて第１トランジスタ２がオフになる。しかし
ながら、第２トランジスタ３のベースとアースと
の間には、寄生容量１７及び１８が存在し、該寄
生容量１７及び１８は第１トランジスタ２により
完全放電されているので、前記第２トランジスタ
３のベース電流は前記寄生容量１７及び１８を介
して流れ続ける。その為、第２トランジスタ３は
入力パルスが立下がつた後もオンし続け、第３ト
ランジスタ４もオフし続ける。 寄生容量１７及び１８の充電が進むにつれて第
２トランジスタ３のベース電圧が上昇し、それに
応じて前記第２トランジスタ３のエミツタ電圧も
上昇する。そして、前記第２トランジスタ３のベ
ース電圧がVBE（トランジスタのベース・エミツ
タ間立上り電圧）に達すると、前記第２トランジ
スタ３のエミツタ電圧が2VBEに達し、第３トラ
ンジスタ４がオンして出力端子６の端子電圧が再
度「Ｌ」になる。従つて、前記出力端子６には、
入力パルスの立上りに応じて「Ｈ」となり、寄生
容量１７及び１８が充電され第２トランジスタ３
のエミツタ電圧が2VBEに達しＷ第３トランジス
タ４がオンになつたとき「Ｌ」になる出力パルス
を発生させることが出来る。尚、第３図ロは第２
トランジスタ３のベース電圧を、第３図ハは前記
第２トランジスタ３のエミツタ電圧を、第３図ニ
は出力端子６に得られる出力パルスをそれぞれ示
すものである。 出力端子５には、T2のパルス幅を有する出力
パルスを発生させることが出来るが、第３図イ及
びニを比較すれば明らかな如く、前記パルス幅
T2を入力パルスのパルス幅T1の数十倍の大きさ
にすることが出来る。従つて、第１図の遅延回路
を用いることにより、遅延量の大なる遅延回路を
得ることが出来る。 寄生容量１７及び１８の値を所定値とすれば、
前記寄生容量１７及び１８の充電時間は、第２ト
ランジスタ３のベース電流に応じたものとなる。
そして、前記ベース電流は、電源電圧（＋Vcc）
に応じて定まるから、前記電源電圧の設定により
前記寄生容量１７及び１８の充電時間を設定する
ことが出来る。ちなみに、電源電圧を低くすると
前記寄生容量１７及び１８の充電に時間がかか
り、第２トランジスタ３のエミツタ電圧がVBEに
達する迄の時間が伸びるので、遅延量を大にする
ことが出来る。 第１図の回路においては、第２トランジスタ３
のエミツタと第３トランジスタ４のベースとの間
に１個のダイオード５を挿入している。その為、
第２トランジスタ３のエミツタ電圧が2VBEにな
つたとき第３トランジスタ４がオンし、それよつ
て出力パルスのパルス幅T2が決まる。そして、
前記ダイオード５の数を２個にすれば、前記第２
トランジスタ３のエミツタ電圧が3VBEになつた
とき第３トランジスタ４をオンさせることが出
来、そうすることにより前記出力パルスのパルス
幅T2を拡大させることが出来る。前記ダイオー
ド５の数は、電源電圧及び必要とするパルス幅に
応じて任意に設定される。 (ト) 考案の効果 以上述べた如く、本考案に依れば、コンデンサ
を用いること無く十分な遅延量を得ることが可能
な遅延回路を提供出来る。その為、IC化に際し、
外付端子ピンの減少、外付素子数の減少を計るこ
とが出来る。また、本考案に依れば、電源電圧の
大きさや第２トランジスタのエミツタと第３トラ
ンジスタのベースとの間に挿入されるダイオード
の数に応じて遅延量を調整することが出来るの
で、希望する遅延量を簡単に得ることが出来る。
との出来る遅延回路に関するもので、特にIC（集
積回路）化に適した遅延回路を提供せんとするも
のである。 (ロ) 従来の技術 入力パルスに対して遅延された出力パルスを得
る場合、通常単安定マルチバイブレータ等の遅延
回路が用いられる。前記単安定マルチバイブレー
タは周知の回路であり、例えば昭和53年６月１日
にCQ出版株式会社より発行された単行本「パル
ス回路の設計」第102頁に記載されている。前記
単安定マルチバイブレータは、通常２個のトラン
ジスタと該トランジスタの一方のベースと他方の
コレクタとの間に挿入されるコンデンサとを備え
ており、トリガパルスに応じて安定状態から準安
定状態に変化し、前記コンデンサの値に応じて決
まる時間の経過後再び安定状態に変化して遅延さ
れたパルスを発生させるものである。 (ハ) 考案が解決しようとする問題点 しかして、単安定マルチバイブレータは、上述
の如くコンデンサの値に応じて遅延時間を設定し
ているので、数十μ秒程度の大なる遅延時間を得
る為には、大きな容量のコンデンサを必要とす
る。そして、前記大きな容量のコンデンサを必要
とする単安定マルチバイブレータをIC内に作成
することは非常に困難である為、前記コンデンサ
をICに外付接続しなければならず、端子ピン数
の増加、外付部品数の増加というIC化に好まし
くない欠点を生じていた。 (ニ) 問題点を解決するための手段 本考案は、上述の点に鑑み成されたもので、コ
ンデンサを必要とせず、IC化に適した遅延回路
を得る為、該遅延回路内にPNP型のトランジス
タを配置し、該トランジスタのベースとIC基板
との間の寄生容量を利用して遅延を生じさせんと
するものである。 (ホ) 作用 本考案に依れば、PNP型のトランジスタのベ
ースとIC基板との間に寄生容量が存在する為、
入力パルスの終端において前記PNPトランジス
タが直ちにオフせず、所定時間の経過後オフする
様に設定出来るので、十分長い遅延時間を得るこ
とが出来る。 (ヘ) 実施例 第１図は、本考案の一実施例を示す回路図で、
１は入力パルスが印加される入力端子、２はベー
スが前記入力端子１に接続されたNPN型の第１
トランジスタ、３はベースが前記第１トランジス
タ２のコレクタに接続されたPNP型の第２トラ
ンジスタ、４はベースがダイオード５を介して前
記第２トランジスタ３のエミツタに接続された
NPN型の第３トランジスタ、及び６は前記第３
トランジスタ４のコレクタに接続された出力端子
である。 しかして第１図の遅延回路における第１及び第
２トランジスタ２及び３は、第２図に示す如く、
単一のIC基板上にIC化される。第２図において、
７はＰ型のIC基板、８はＮ型のコレクタ領域９
とエミツタ領域１０及びＰ型のベース領域１１を
有するNPN型の第１トランジスタ、１２はＰ型
のコレクタ領域１３とエミツタ領域１４及びＮ型
のベース領域１５を有するPNP型の第２トラン
ジスタである。前記第１トランジスタ８において
は、Ｐ型のIC基板７とＮ型のコレクタ領域９と
の間に寄生容量が生じ、前記第２のトランジスタ
１２においては、Ｐ型のIC基板７とＮ型のベー
ス領域１５との間に寄生容量が生じる。その為、
第１図の如く第１トランジスタ８のコレクタと第
２トランジスタ１２のベースとを直接接続すれ
ば、前記寄生容量が並列接続されることになり、
大きな容量をIC内に形成することが出来る。 次に第１図の回路の動作を説明する。入力端子
１に入力信号が印加されない無信号状態において
は、第１トランジスタ２及び第２トランジスタ３
がオフとなつており、電源電圧（＋Vcc）が抵抗
１６を介してダイオード５のアノードに印加され
るので、第３トランジスタ４がオンになり、出力
端子６は「Ｌ」に保たれている。いま、入力端子
１に第３図イに示す入力パルスを印加すると、前
記入力パルスの立上りに応じて第１トランジスタ
２がオンし、第２トランジスタ３もオンする。そ
の為、ダイオード５のアノードが「Ｌ」になり第
３トランジスタ４がオフし、出力端子６が略直ち
に「Ｈ」になる。 入力パルスのパルス幅で決まる時間（T1）が
経過すると前記入力パルスが立ち下がり、それに
応じて第１トランジスタ２がオフになる。しかし
ながら、第２トランジスタ３のベースとアースと
の間には、寄生容量１７及び１８が存在し、該寄
生容量１７及び１８は第１トランジスタ２により
完全放電されているので、前記第２トランジスタ
３のベース電流は前記寄生容量１７及び１８を介
して流れ続ける。その為、第２トランジスタ３は
入力パルスが立下がつた後もオンし続け、第３ト
ランジスタ４もオフし続ける。 寄生容量１７及び１８の充電が進むにつれて第
２トランジスタ３のベース電圧が上昇し、それに
応じて前記第２トランジスタ３のエミツタ電圧も
上昇する。そして、前記第２トランジスタ３のベ
ース電圧がVBE（トランジスタのベース・エミツ
タ間立上り電圧）に達すると、前記第２トランジ
スタ３のエミツタ電圧が2VBEに達し、第３トラ
ンジスタ４がオンして出力端子６の端子電圧が再
度「Ｌ」になる。従つて、前記出力端子６には、
入力パルスの立上りに応じて「Ｈ」となり、寄生
容量１７及び１８が充電され第２トランジスタ３
のエミツタ電圧が2VBEに達しＷ第３トランジス
タ４がオンになつたとき「Ｌ」になる出力パルス
を発生させることが出来る。尚、第３図ロは第２
トランジスタ３のベース電圧を、第３図ハは前記
第２トランジスタ３のエミツタ電圧を、第３図ニ
は出力端子６に得られる出力パルスをそれぞれ示
すものである。 出力端子５には、T2のパルス幅を有する出力
パルスを発生させることが出来るが、第３図イ及
びニを比較すれば明らかな如く、前記パルス幅
T2を入力パルスのパルス幅T1の数十倍の大きさ
にすることが出来る。従つて、第１図の遅延回路
を用いることにより、遅延量の大なる遅延回路を
得ることが出来る。 寄生容量１７及び１８の値を所定値とすれば、
前記寄生容量１７及び１８の充電時間は、第２ト
ランジスタ３のベース電流に応じたものとなる。
そして、前記ベース電流は、電源電圧（＋Vcc）
に応じて定まるから、前記電源電圧の設定により
前記寄生容量１７及び１８の充電時間を設定する
ことが出来る。ちなみに、電源電圧を低くすると
前記寄生容量１７及び１８の充電に時間がかか
り、第２トランジスタ３のエミツタ電圧がVBEに
達する迄の時間が伸びるので、遅延量を大にする
ことが出来る。 第１図の回路においては、第２トランジスタ３
のエミツタと第３トランジスタ４のベースとの間
に１個のダイオード５を挿入している。その為、
第２トランジスタ３のエミツタ電圧が2VBEにな
つたとき第３トランジスタ４がオンし、それよつ
て出力パルスのパルス幅T2が決まる。そして、
前記ダイオード５の数を２個にすれば、前記第２
トランジスタ３のエミツタ電圧が3VBEになつた
とき第３トランジスタ４をオンさせることが出
来、そうすることにより前記出力パルスのパルス
幅T2を拡大させることが出来る。前記ダイオー
ド５の数は、電源電圧及び必要とするパルス幅に
応じて任意に設定される。 (ト) 考案の効果 以上述べた如く、本考案に依れば、コンデンサ
を用いること無く十分な遅延量を得ることが可能
な遅延回路を提供出来る。その為、IC化に際し、
外付端子ピンの減少、外付素子数の減少を計るこ
とが出来る。また、本考案に依れば、電源電圧の
大きさや第２トランジスタのエミツタと第３トラ
ンジスタのベースとの間に挿入されるダイオード
の数に応じて遅延量を調整することが出来るの
で、希望する遅延量を簡単に得ることが出来る。
第１図は、本考案の一実施例を示す回路図、第
２図はその第１及び第２トランジスタの構造を示
す断面図、及び第３図イ乃至ニは本考案の説明に
供する為の特性図である。 主な図番の説明、２……第１トランジスタ、３
……第２トランジスタ、４……第３トランジス
タ、５……ダイオード、１７，１８……寄生容
量。
２図はその第１及び第２トランジスタの構造を示
す断面図、及び第３図イ乃至ニは本考案の説明に
供する為の特性図である。 主な図番の説明、２……第１トランジスタ、３
……第２トランジスタ、４……第３トランジス
タ、５……ダイオード、１７，１８……寄生容
量。
Claims (1)
- 入力パルスの立上りに応じて立上り、前記入力
パルスの立下りから所定時間遅延されて立下る出
力パルスを発生する為の遅延回路であつて、ベー
スに前記入力パルスが印加されるNPN型の第１
トランジスタと、ベースが前記第１トランジスタ
のコレクタと接続されたPNP型の第２トランジ
スタと、アノードが前記第２トランジスタのエミ
ツタと接続された少なくとも１段のダイオード
と、ベースが前記ダイオードのカソードと接続さ
れたNPN型の第３トランジスタと、を備え、前
記第１乃至第３トランジスタ、及び、前記ダイオ
ードを共通の基板上に集積回路化し、前記PNP
型の第２トランジスタのベースと前記基板との間
に生じる寄生容量、及び、前記第２トランジスタ
のエミツタと前記第３トランジスタのベースとの
間に生じる電位差を利用することにより前記第３
トランジスタのコレクタに遅延された前記出力パ
ルスを発生する様にしたことを特徴とする遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985059043U JPH0438590Y2 (ja) | 1985-04-19 | 1985-04-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985059043U JPH0438590Y2 (ja) | 1985-04-19 | 1985-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61195121U JPS61195121U (ja) | 1986-12-05 |
| JPH0438590Y2 true JPH0438590Y2 (ja) | 1992-09-09 |
Family
ID=30585101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985059043U Expired JPH0438590Y2 (ja) | 1985-04-19 | 1985-04-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438590Y2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832455A (ja) * | 1971-08-30 | 1973-04-28 | ||
| JPS5324763A (en) * | 1976-08-20 | 1978-03-07 | Oki Electric Ind Co Ltd | Data transmission system |
| JPS5651662A (en) * | 1979-10-05 | 1981-05-09 | Kanto Kagaku Kk | Qualitative and quantitative analytical method for saccharides |
| JPS6068627A (ja) * | 1983-09-26 | 1985-04-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
1985
- 1985-04-19 JP JP1985059043U patent/JPH0438590Y2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4832455A (ja) * | 1971-08-30 | 1973-04-28 | ||
| JPS5324763A (en) * | 1976-08-20 | 1978-03-07 | Oki Electric Ind Co Ltd | Data transmission system |
| JPS5651662A (en) * | 1979-10-05 | 1981-05-09 | Kanto Kagaku Kk | Qualitative and quantitative analytical method for saccharides |
| JPS6068627A (ja) * | 1983-09-26 | 1985-04-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61195121U (ja) | 1986-12-05 |
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